WO2008145783A1 - Circuito conversor de capacidad -frecuencia para transductores capacitivos - Google Patents

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WO2008145783A1
WO2008145783A1 PCT/ES2008/000362 ES2008000362W WO2008145783A1 WO 2008145783 A1 WO2008145783 A1 WO 2008145783A1 ES 2008000362 W ES2008000362 W ES 2008000362W WO 2008145783 A1 WO2008145783 A1 WO 2008145783A1
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oscillator
circuit
capacity
ring oscillator
magnitude
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PCT/ES2008/000362
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English (en)
French (fr)
Inventor
Roc BERENGUER PÉREZ
Juan Francisco Sevillano Berasategui
Andrés GARCÍA-ALONSO MONTOYA
Isabel Ayerdi Olaizola
Igone VÉLEZ ISASMENDI
Iñigo GUTIÉRREZ GARCÍA
Aritz Ubarretxena Belandia
Daniel VALDERAS GÁSQUEZ
F. Javier NIETO FERNÁNDEZ
Nere Gil-Negrete Laborda
Ana Aguirreurreta Garin
Alexander Vaz Serrano
Daniel PARDO SÁNCHEZ
Ibon Zalbide Agirrezabalaga
Iker Mayordomo Lastra
José Antonio GÓMEZ URDANPILLETA
Maite Yanguas Amatriain
Amaia Merino Guevara
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Farsens, S. L.
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R27/00—Arrangements for measuring resistance, reactance, impedance, or electric characteristics derived therefrom
    • G01R27/02—Measuring real or complex resistance, reactance, impedance, or other two-pole characteristics derived therefrom, e.g. time constant
    • G01R27/26—Measuring inductance or capacitance; Measuring quality factor, e.g. by using the resonance method; Measuring loss factor; Measuring dielectric constants ; Measuring impedance or related variables
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
    • G01D5/00—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable
    • G01D5/12—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means
    • G01D5/14—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means influencing the magnitude of a current or voltage
    • G01D5/24—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means influencing the magnitude of a current or voltage by varying capacitance
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B1/00—Details
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices

Definitions

  • the present invention relates to devices that are known as capacitive transducers, proposing a capacity-frequency converter circuit, with digital output, for said devices.
  • circuits consisting of a battery with a very limited availability of energy (active circuits) and those that temporarily collect and store the energy of a radiant source for proper operation (passive circuits), being desirable, both in one and another type of circuit, reach minimum levels of power consumption.
  • circuits output information in digital form (in instead of analog), although this implies a certain increase in the total consumption of the circuit.
  • Patent ES 2006005108 presents a capacitive transducer capable of converting the value of the magnitude to be measured in the analog width of an output pulse, said transducer comprising two inverter chains with interleaved capacitors and a logic gate that produces the pulse whose width is a function of the magnitude to be measured, so that one of the chains consists of capacitors of fixed capacity (which do not vary with the magnitude to be measured), generating a constant delay for any value of the magnitude, while the Another chain consists of variable capacitors, which generate a variable delay with the value of the magnitude to be measured, so that the outputs of both chains are combined in the logic gate, resulting in, at its output, a pulse whose temporal width is the difference between both delays.
  • the analog output of the transducer is a pulse whose width is a function of the magnitude to be measured.
  • Said solution has a disadvantage due to the analog nature of the pulse obtained at the output, since in order to obtain a digital representation of the value of the measured quantity it is necessary to digitize the temporal width of the output pulse delivered by the logic gate, which makes a second converter block of the pulse duration to digital is necessary, thus increasing the total circuit consumption considerably.
  • Patent PCT / ES2006 / 000562 presents a temperature sensor based on an oscillator of ring, where the temperature is measured through the thermal dependence of the delay introduced by the inverters of the ring oscillator, so that the pulses delivered by the oscillator are counted in a counter, obtaining a digital representation of the measurement of the temperature.
  • This invention does not, however, contemplate the measurement of any other magnitude other than temperature, nor does it employ external capacitors of any kind.
  • a capacity-frequency converter circuit is proposed, with which a low consumption is obtained that allows the application in sensors incorporated to RFID transponders, and in general in wireless sensors.
  • This circuit object of the invention consists of a ring oscillator, which generates a pulse train whose frequency is dependent on the delay introduced by the logic gates and by the variable capacitors that comprise it, and in turn, the capacity of said capacitors and therefore the delay and the frequency of the pulse train, vary with the magnitude to be measured, as is typical of capacitive transducers; a binary counter that counts the number of pulses delivered by the oscillator in a given time taken from a clock signal; and optionally a digital converter from parallel to series, which takes the digital representation in parallel of the measurement given by the binary counter and converts it into another serial digital representation; a control logic block can also be incorporated to coordinate the operations of the previous modules; and facing calibration a record - TO -
  • the ring oscillator is composed of an odd number of denied logic gates, which generate the oscillation; a circuit for activating / deactivating the supply voltage for the rest of the oscillator components; a current source with a high PSRR index (rejection of variations in the supply voltage), to feed the logic gates generating the oscillation; a starting circuit to establish the stable operating point of the current source; and one or several variable capacitors interspersed between the denied logic gates, which cause the pulse train frequency to vary with the magnitude to be measured.
  • the binary counter counts the number of pulses of the pulse train delivered by the oscillator in a given time, thereby obtaining a binary digital representation of the measurement (given for example by a 12-bit word in parallel).
  • the counter is composed, for example, of type D flip-flops, type D latches (locks) and inverting logic gates.
  • the converter (optional) from parallel to series, takes the digital word delivered in parallel by the counter, and converts it into a digital word in series, for which, as a possible embodiment, the converter is composed of type D flip-flops , inverting logic gates, AND logic gates and OR logic gates; the digital word can be stored in series, in a register or memory, for later sending, or for use in calibration.
  • control logic block takes the two incoming signals to the circuit (the clock signal and the measurement start signal), generating three signals that are necessary for proper coordination between the different modules of the circuit, so that the first of said signals establishes the time necessary for the measurement to be performed until the representation is delivered in parallel at the meter output, the second signal governs the start and end of the operation of the ring oscillator, and the third signal defines the time during which the pulses delivered by the oscillator are counted in the counter.
  • the control logic block consists of several sub-blocks, which in turn are composed of type D flip-flops, inverting logic gates, AND logic gates, OR logic gates and NOR logic gates.
  • a relative measurement is made for a reference value of the magnitude object of the measurement (which implies a capacitance reference value by the capacitors), and the corresponding digital representation is stored in the register or memory, for possible sending, as a reference value, to a monitor (reader or receiver).
  • Figure 1 shows a general block diagram of the circuit of the invention.
  • Figure 2 represents the block diagram of the upper hierarchical level of the control logic of said circuit of the invention.
  • Figure 3 represents a block diagram of a next hierarchical level of said circuit control logic.
  • Figure 4 is a block diagram of another hierarchical level of the circuit control logic.
  • Figure 5 represents a block diagram of the T_Start block of the previous figure.
  • Figure 6 represents a block diagram of the Osc_Start block of Figure 4.
  • Figure 7 represents a block diagram of the Meas & Enable block of Figure 3.
  • Figure 8 shows the block diagram of the upper hierarchical level of the oscillator of the circuit of the invention.
  • Figure 9 is a circuit diagram of said oscillator of the previous figure.
  • Figure 10 shows the block diagram of the upper hierarchical level of the binary counter of the circuit of the invention.
  • Figure 11 represents a block diagram of a next hierarchical level of said binary counter of the previous figure.
  • Figure 12 is a block diagram of one of the BUCB blocks of the previous figure.
  • Figure 13 shows the block diagram of the upper hierarchical level of the parallel to series converter of the circuit of the invention.
  • Figure 14 represents a block diagram of a next hierarchical level of the converter of the previous figure.
  • Figure 15 is a block diagram of the PBUCPS block of the previous figure.
  • FIG 16 in a block diagram of one of the BUCPS blocks of Figure 14.
  • Figure 17 represents the calibration process and possible sending of the reference value together with the measurement taken, to a monitor.
  • Figure 18 is a circuit diagram of the ring oscillator pulse generator incorporating a protection circuit against variations of the power supply.
  • the object of the invention relates to a capacity-frequency converter circuit, of low consumption and digital output, for capacitive transducers, which, as shown in the scheme of Figure 1, comprises a control logic block (1000), a ring oscillator (2000) dependent on the magnitude to be measured, a binary counter (3000) and, optionally, a parallel (series) converter (4000).
  • the circuit has two "START” and "CLK” inputs, the first of which is a step signal used to start the circuit measurement process, so that the start of the circuit occurs with the rising edge of said "START” signal, while the "CLK” signal is a clock signal necessary for the generation of the logic signals of control and the correct functioning of the block (4000), this clock signal being thermally independent, that is to say that the frequency thereof does not vary with the temperature.
  • the output signal of the circuit is given by a "DATA_OUT” signal, which is the serial digital representation of the measurement obtained (for example in the form of a 12-bit word).
  • the control logic block (1000) which has been represented independently in Figure 2, is responsible for generating the digital signals (pulses in “1" for a certain time) necessary for the correct coordination of the rest of the components of the circuit, said signals being "OSC_ENABLE”, “MEAS” and “ENABLE".
  • the "OSC_ENABLE" signal governs the beginning (with its rising edge) and the end (with its falling edge), of the operation of the ring oscillator (2000), so that the width of this pulse determines the time during which the Ring oscillator (2000) generates a pulse train at its output.
  • the width of the "MEAS” signal determines the time during which the pulses delivered by the output pulse train of the ring oscillator (2000) are counted and, on the other hand, the pulse of said "MEAS” signal is contained (of smaller width) in the pulse of the "OSC_ENABLE” signal, which avoids counting pulses at the beginning and at the end of the pulse train (starting and oscillator stop), which are transient regions that affect the oscillation frequency of the pulse train.
  • the pulse width of the "ENABLE" signal finally defines the time during which the circuit operates from the start of the measurement process until the binary counter (3000) delivers a word in parallel as a digital representation of the measurement.
  • control logic block (1000) A possible internal embodiment of the control logic block (1000) is that shown in Figure 3, comprising a control block (1100), a block “Osc_Start” (1200) and a block “Meas _ & _ Enable” (1300).
  • the control block (1100) generates two modified versions "T_START” and "CLK_INT", of the input signals "START” and “CLK”, respectively, which serve as input for blocks (1200) and (1300).
  • the block “Osc_Start” (1200) generates the output signal "OSC_Enable”, which in turn serves as an input for the block “Meas _ & _ Enable” (1300), while the latter generates the output signals "MEAS” and “ENABLE ", the latter serving as an input signal, in turn, for the control block (1100).
  • FIG. 4 shows the content of the control block (1100), where the modified version
  • AND logic gate (1150) are used to generate the internal clock signal "CLK_INT", from of the general clock signal "CLK”, with the help of the "T_START” signal.
  • FIG. 5 shows the contents of the block "T_Start” (1110), which generates the signal
  • Figure 6 shows the interior of the block “Osc_Start” (1200), which generates the control signal “OSC_ENABLE” for the oscillator (2000), from the input signals "CLK_INT” and “T_START”, being composed of three flip-flops (1210), (1230) and (1250), and three inverters (1220), (1240) and (1260).
  • Figure 7 shows the contents of the "Meas _ & _ Enable” block (1300), which generates the necessary “MEAS” control signal for the binary counter (3000), and the “ENABLE” signal required by both the binary counter ( 3000) as per the parallel to serial converter (4000), from the input signals "CLK_INT” and "OSC_ENABLE", this block (1300) being composed of four inverters (1310), (1330), (1360) ) and (1380), three flip-flops (1320), (1350) and (1370), an AND logic gate (1340) and an OR logic gate (1390).
  • Figure 8 shows the ring oscillator (2000) dependent on the magnitude to be measured, in which the "OSC_ENABLE” input, from the control logic block (1000), governs the time during which this oscillator in ring (2000) remains active, while the "DATA_IN” output represents the pulse train whose oscillation frequency is a function of the delay introduced by the logic gates and by the interleaved capacitor (s) that comprise it, said delay being in turn a function of temperature, by the thermal dependence that the logic gates possess, and it is also a function of the magnitude to be measured, by the dependence that the variable capacitors have with said magnitude.
  • the oscillation frequency of the output pulse train only depends on the magnitude to be measured and does not depend (or depend on the smallest possible measure) on the temperature; the pulse train existing while the ring oscillator (2000) remains in active state.
  • the ring oscillator circuitry (2000) shown in Figure 9, consists of an assembly comprising a circuit (2100), a circuit (2200), a circuit (2300) and a circuit (2400).
  • the circuit (2100) is intended to activate / deactivate the supply voltage V DD for the rest of the circuits of the ring oscillator (2000), that is, as long as the "OSC_ENABLE” signal remains in the logical “1" state, the two inverters (2110) and (2120) connect the V DD power with the circuit output node (2100), which reduces the circuit's consumption, because it only consumes energy while the "OSC_ENABLE" signal is in state "1 ".
  • the circuit (2200) is used to establish a stable operating point for the circuit (2300) that It is a current source, and consists of a Ri resistor (2210) and two NMOS transistors (2220) and (2230).
  • the current source (2300) is used to power the circuit (2400), this current source (2300) being specially designed to have a high PSRR index (rejection of variations in the supply voltage), with which it is sought to make independent as much as possible to the oscillation generating circuit (2400) of the fluctuations in the supply voltage, since said fluctuations influence the oscillation frequency generated.
  • Said current source (2300) is composed of PMOS transistors (2301, 2302, 2303, 2304, 2310 and 2311), NMOS transistors (2306, 2307 and 2309) and resistors R 2 (2305) and R 3 (2308 ).
  • the pulse generator circuit (2400) is the heart of the entire ring oscillator (2000), comprising an odd number of closed loop denial logic gates, which are the NAND gate
  • variable capacitors (2460 and 2470) are the heart of the capacitive transducer to which the capacity / frequency converter circuit is applied, each of these capacitors being designed so that its capacity value varies with the magnitude to be measured, and at said capacitors being interspersed between the logic gates, introduce a delay (which is added to that introduced by the logic gates) depending on their capacity values, whereby an output oscillation frequency "DATA IN" is obtained which is a function of the magnitude to be measured
  • the delay introduced by the logic gates depends inherently on the temperature, so that at higher temperatures the mobility of electrons and holes in the transistors that make up the logic gates decreases, thereby increasing the delay introduced by them, by which the circuit must be compensated in temperature, so that the final measurement depends almost exclusively on the magnitude object of the measurement, or what is the same, so that the distortion in the measurement introduced by the thermal influence is the smallest possible.
  • thermal compensation is carried out by adjusting the resistances and channel widths and lengths of the transistors that make up circuits (2300) and (2400), until the output oscillation frequency is sufficiently insensitive with the temperature as to distinguish two adjacent oscillation frequencies corresponding to two adjacent values of the magnitude to be measured. These values are given by the resolution desired for the transducer.
  • Figure 18 shows another possible embodiment of the pulse generator circuit (2400) of the ring oscillator (2000) that provides a higher PSRR factor to achieve desensitization of the oscillator frequency against variations in the supply voltage.
  • the pulse generator circuit is constituted by an inverter (2408), transistors
  • the "OSC_ENABLE” signal is used to activate / deactivate the rest of the circuit.
  • the inverter (2408) controls the gate terminals of the PMOS transistors (2412) and the NMOS (2413), so that when “OSC_ENABLE” has a logic level “0" (disabled) the terminals receive a logic signal "1" and the transistors (2412 and 2413) go into a non-conductive state.
  • the ring oscillator not receiving voltage at the transistors (2412 and 2413), will not be powered and the circuit as a whole will be deactivated.
  • Ring oscillator is fed through node "A” from the current source (2300).
  • a capacitor “Cl” (2409) is incorporated which acts as a filter absorbing said fluctuations.
  • the core of the ring oscillator is made up of inverters (2401 to 2405) and capacitors dependent on the magnitude to be measured (2406 and 2407), with PMOS transistors (2412) being incorporated on this core and NMOS transistors (2413) ), together forming a hull structure that gives it independence from variations in the supply voltage.
  • the signal "DATA_IN” is obtained at the output terminal, which will be a pulse train whose dependence on the supply voltage will be minimal in contrast to its dependence on the magnitude to be measured, which will be high.
  • the NMOS transistor (2500) allows the "DATA_IN” output to be maintained in a defined logical state “0" when the "OSC__ENABLE” signal is “0" and therefore the oscillator (2000) is deactivated; that is, when the "OSC_ENABLE” signal is worth “0", the gate to source voltage V G s of the transistor (2500) is worth V D D and said transistor goes into saturation by connecting the node "DATA_IN” to ground. And on the contrary, when “OSC_ENABLE” is worth “1” and the oscillator (2000) is therefore active, the voltage V G s of the transistor (2500) will be zero and it will be in open circuit, not interfering in any way with the output "DATA_IN”
  • the purpose of the binary counter (3000), represented in Figure 10, is to take the pulse train delivered by the ring oscillator (2000) in the "DATA_IN” input and count the number of pulses in the fixed time marked by the "MEAS” input, so that when the measurement process is finished and the "ENABLE” input signal becomes valid "0", the counter (3000) restarts (your account is set to 0) and is ready for the next measure.
  • the account, in binary representation, of the counter (3000) at the end of the measurement process, is delivered to the output, which in the example considered consists of 12 pins, from "bu” (which is the most significant bit), to " b or "(which is the least significant bit).
  • Said binary counter (3000) is constituted (figure 11) by twelve identical BUCB (Unitary Block of Binary Counter) (3100 to 3600), each of which takes the signals "MEAS”, “ENABLE” and the output of the previous block , to deliver one of the twelve bits of the binary account as output.
  • BUCB Unit Block of Binary Counter
  • Each of the BUCB blocks consists (figure 12) of a flip-flop (3010), an inverter (3020) and a latch (3030), with the inputs “MEAS” and “ENABLE” and the output “PREV_TAP” of the previous block, and as outputs the ith bit "b / 'and the" NEXTJTAP "input for the next block.
  • a possible embodiment of said parallel to serial converter (4000) consists (figure 14) of an inverter (4100), a PBUCPS block (4200), which is the first unit block of the parallel to serial converter, and eleven remaining BUCPS blocks ( 4300 to 4700), taking all the blocks, except the first, as input signals "ENABLE”, “CLK”, the i-bit "b ⁇ " and the output of the previous block, to generate as input the next block, until the last one delivers the word "OUT_DATA".
  • the interior of the PBUCPS block (4200) is formed (figure 15) by a flip-flop (4210) and an inverter (4220), the clock signal “CLK” and the least significant bit “b o " acting as inputs, while that the "NEXTJTAP" output is the input for the next BUCPS.
  • each of the BUCPS blocks consists of two AND logic gates.
  • each of these BUCPS generating the output "NEXT_TAP" which is the input of the next block, until the last delivery in its output "NEXT_TAP" the final representation of the measure "DATA_OUT”.
  • Figure 17 represents a possible calibration process of the recommended circuit, consisting of the steps: a) the measurement process is performed once for a known value of the magnitude to be measured and valid as a reference, obtained at the "DATA_OUT” output its digital representation in twelve bits “DATA_OUT @ REF", and this twelve-bit word is stored in a register or memory (5000) of the circuit; b) the same process is carried out for the value of the magnitude to be measured, resulting in a word "DATA_OUT @ MED", which is also stored in the register (5000); c) finally both digital representations are provided as outputs.
  • the possible monitor reader or receiver (6000)
  • has a reference value "DATA_OUT @ REF” with which to compare and deduct the value of the measured magnitude of the future words "DATA_OUT @ MED” that it receives, so that all computational load is left for the monitor, thus simplifying the logic of the transducer.

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Abstract

Circuito conversor de capacidad-frecuencia para transductores capacitivos, formado por un oscilador en anillo (2000) que incluye condensadores de capacidad variable con la magnitud a medir, un contador binario (3000) que proporciona una salida digital binaria, un conversor de paralelo a serie (4000) y un bloque de lógica de control (1000) que coordina las operaciones entre los componentes citados.

Description

CIRCUITO CONVERSOR DE CAPACIDAD-FRECUENCIA PARA TRANSDUCTORES CAPACITIVOS
Sector de la técnica
La presente invención está relacionada con los dispositivos que se conocen como transductores capacitivos, proponiendo un circuito conversor de capacidad-frecuencia, con salida digital, para dichos dispositivos.
Estado de la técnica
Actualmente existe una tendencia clara a minimizar el consumo en potencia de los circuitos integrados, encontrándose el origen de esta tendencia en el amplio crecimiento de aquellas aplicaciones en las que el consumo energético es crucial, como por ejemplo en los sensores inalámbricos, transpondedores RFID (Identificación por Radiofrecuencia) dotados de un sensor, etc.
En tales aplicaciones se puede distinguir entre los circuitos que constan de una batería con una disponibilidad de energia muy limitada (circuitos activos) y los que recogen y almacenan temporalmente la energia de una fuente radiante para su correcto funcionamiento (circuitos pasivos), siendo deseable, tanto en uno como en otro tipo de circuitos, alcanzar cotas mínimas de consumo en potencia.
Por otra parte, en la mayoría de las aplicaciones actuales, y especialmente en las relacionadas con transductores capacitivos, es preferible disponer de la información de salida del circuito en forma digital (en lugar de analógica) , aunque ello implique un cierto aumento en el consumo total del circuito.
En ese sentido, la Patente ES 200600518, presenta un transductor capacitivo capaz de convertir el valor de la magnitud a medir en la anchura analógica de un pulso de salida, comprendiendo dicho transductor dos cadenas de inversores con condensadores intercalados y una puerta lógica que produce el pulso cuya anchura es función de la magnitud a medir, de manera que una de las cadenas consta de condensadores de capacidad fija (que no varian con la magnitud a medir) , generando un retardo constante para cualquier valor de la magnitud, en tanto que la otra cadena consta de condensadores variables, que generan un retardo variable con el valor de la magnitud a medir, de modo que las salidas de ambas cadenas se combinan en la puerta lógica, dando como resultado, en su salida, un pulso cuya anchura temporal es la diferencia entre ambos retardos. De esta forma se tiene como salida analógica del transductor, un pulso cuya anchura es función de la magnitud a medir.
Dicha solución tiene un inconveniente por la naturaleza analógica del pulso que se obtiene en la salida, ya que para obtener una representación digital del valor de la magnitud medida se requiere digitalizar la anchura temporal del pulso de salida entregado por la puerta lógica, lo que hace necesario un segundo bloque conversor de la duración del pulso a digital, aumentando asi considerablemente el consumo total del circuito .
La Patente PCT/ES2006/000562, presenta por su parte un sensor de temperatura basado en un oscilador de anillo, en donde se mide la temperatura a través de la dependencia térmica del retardo introducido por los inversores del oscilador en anillo, de manera que los pulsos entregados por el oscilador se cuentan en un contador, obteniéndose una representación digital de la medida de la temperatura. Esta invención no contempla sin embargo la medición de ninguna otra magnitud distinta de la temperatura, ni emplea condensadores externos de ningún tipo.
Objeto de la invención
De acuerdo con la invención se propone un circuito conversor de capacidad-frecuencia, con el cual se obtiene un bajo consumo que permite la aplicación en sensores incorporables a transpondedores RFID, y con carácter general en sensores inalámbricos.
Este circuito objeto de la invención consta de un oscilador en anillo, el cual genera un tren de pulsos cuya frecuencia es dependiente del retraso introducido por las puertas lógicas y por los condensadores variables que le componen, y a su vez, la capacidad de dichos condensadores y por tanto el retraso y la frecuencia del tren de pulsos, varían con la magnitud a medir, como es propio de los transductores capacitivos; un contador binario que cuenta el número de pulsos entregado por el oscilador en un tiempo dado extraído de una señal de reloj ; y opcionalmente un conversor digital de paralelo a serie, que toma la representación digital en paralelo de la medida dada por el contador binario y la convierte en otra representación digital serie; siendo además incorporable un bloque de lógica de control para coordinar las operaciones de los módulos anteriores; y cara a la calibración un registro - A -
o memoria (volátil o no volátil), donde se almacena la representación digital de la medida.
El oscilador en anillo se compone de un número impar de puertas lógicas negadas, que generan la oscilación; un circuito de activación/desactivación de la tensión de alimentación para el resto de los componentes del oscilador; una fuente de corriente con alto Índice PSRR (rechazo a variaciones de la tensión de alimentación) , para alimentar a las puertas lógicas generadoras de la oscilación; un circuito de arranque para establecer el punto de operación estable de la fuente de corriente; y uno o varios condensadores variables intercalados entre las puertas lógicas negadas, que hacen que la frecuencia del tren de pulsos varíe con la magnitud a medir.
El contador binario cuenta el número de pulsos del tren de pulsos entregado por el oscilador en un tiempo determinado, con lo cual se obtiene una representación digital binaria de la medida (dada por ejemplo por una palabra de 12 bits en paralelo) . Para ello, como una posible realización, el contador se compone, por ejemplo, de flip-flops tipo D, latches (candados) tipo D y puertas lógicas inversoras.
El conversor (opcional) de paralelo a serie, toma la palabra digital entregada en paralelo por el contador, y la convierte en una palabra digital en serie, para lo cual, como una posible realización, el conversor se compone de flip-flops tipo D, puertas lógicas inversoras, puertas lógicas AND y puertas lógicas OR; pudiendo almacenarse la palabra digital en serie, en un registro o memoria, para su posterior envío, o para su uso en calibración. Finalmente, el bloque de lógica de control toma las dos señales entrantes al circuito (la señal de reloj y la señal de inicio de la medida), generando tres señales que son necesarias para la correcta coordinación entre los distintos módulos del circuito, de manera que la primera de dichas señales establece el tiempo necesario para la realización de la medida hasta que se entrega la representación en paralelo en la salida del contador, la segunda señal gobierna el inicio y fin de la operación del oscilador en anillo, y la tercera señal define el tiempo durante el cual se cuentan en el contador los pulsos entregados por el oscilador. Para ello, como una posible realización, el bloque de lógica de control consta de varios sub- bloques, que a su vez están compuestos por flip-flops tipo D, puertas lógicas inversoras, puertas lógicas AND, puertas lógicas OR y puertas lógicas NOR.
En lo referente a la calibración del transductor capacitivo, se realiza una medida relativa para un valor de referencia de la magnitud objeto de la medición (lo que implica un valor de referencia de capacidad por parte de los condensadores), y la correspondiente representación digital se almacena en el registro o memoria, para su posible envió, como valor de referencia, a un monitor (lector o receptor) .
Descripción de las figuras
La figura 1 muestra un diagrama en bloques general del circuito de la invención.
La figura 2 representa el diagrama en bloques del nivel jerárquico superior de la lógica de control de dicho circuito de la invención. La figura 3 representa un diagrama en bloque de un siguiente nivel jerárquico de la mencionada lógica de control del circuito.
La figura 4 es un diagrama en bloque de otro nivel jerárquico de la lógica de control del circuito.
La figura 5 representa un diagrama en bloques del bloque T_Start de la figura anterior.
La figura 6 representa un diagrama en bloques del bloque Osc_Start de la figura 4.
La figura 7 representa un diagrama en bloques del bloque Meas & Enable de la figura 3.
La figura 8 muestra el diagrama en bloque del nivel jerárquico superior del oscilador del circuito de la invención.
La figura 9 es un esquema circuital de dicho oscilador de la figura anterior.
La figura 10 muestra el diagrama en bloques del nivel jerárquico superior del contador binario del circuito de la invención.
La figura 11 representa un diagrama en bloques de un siguiente nivel jerárquico de dicho contador binario de la figura anterior.
La figura 12 es un diagrama en bloques de uno de los bloques BUCB de la figura anterior.
La figura 13 muestra el diagrama en bloques del nivel jerárquico superior del conversor de paralelo a serie del circuito de la invención.
La figura 14 representa un diagrama en bloques de un siguiente nivel jerárquico del conversor de la figura anterior.
La figura 15 es un diagrama en bloques del bloque PBUCPS de la figura anterior.
La figura 16 en un diagrama en bloques de uno de los bloques BUCPS de la figura 14.
La figura 17 representa el proceso de calibración y posible envío del valor de referencia junto con la medida realizada, a un monitor.
La figura 18 es un esquema circuital del generador de pulsos del oscilador en anillo incorporando un circuito de protección frente a variaciones de la fuente de alimentación.
Descripción detallada de la invención
El objeto de la invención se refiere a un circuito conversor de capacidad-frecuencia, de bajo consumo y salida digital, para transductores capacitivos, el cual, según muestra el esquema de la figura 1, comprende un bloque de lógica de control (1000), un oscilador en anillo (2000) dependiente de la magnitud a medir, un contador binario (3000) y, con carácter opcional, un conversor (4000) de paralelo a serie.
El circuito posee dos entradas "START" y "CLK", la primera de las cuales es una señal escalón empleada para iniciar el proceso de medida del circuito, de manera que el arranque del circuito se produce con el flanco ascendente de dicha señal "START", en tanto que la señal "CLK" es una señal de reloj necesaria para la generación de las señales lógicas de control y el correcto funcionamiento del bloque (4000), siendo esta señal de reloj térmicamente independiente, es decir que la frecuencia de la misma no varia con la temperatura. La señal de salida del circuito viene dada por su parte por una señal "DATA_OUT", que es la representación digital serie de la medida que se obtiene (por ejemplo en forma de una palabra de 12 bits) .
El bloque de lógica de control (1000), que se ha representado de manera independiente en la figura 2, se encarga de generar las señales digitales (pulsos en "1" durante un cierto tiempo) necesarias para la correcta coordinación del resto de los componentes del circuito, siendo dichas señales "OSC_ENABLE", "MEAS" y "ENABLE".
La señal "OSC_ENABLE" gobierna el inicio (con su flanco ascendente) y el fin (con su flanco descendente), de la operación del oscilador en anillo (2000), de manera que la anchura de este pulso determina el tiempo durante el cual el oscilador en anillo (2000) genera un tren de pulsos en su salida.
La anchura de la señal "MEAS" determina por su parte el tiempo durante el cual se contabilizan en el contador binario (3000) los pulsos entregados por el tren de pulsos de salida del oscilador en anillo (2000) y por otra parte, el pulso de dicha señal "MEAS" está contenido (es de menor anchura) en el pulso de la señal "OSC_ENABLE", con lo cual se evita contar pulsos en el inicio y en el fin del tren de pulsos (arranque y parada del oscilador) , las cuales son regiones transitorias que afectan a la frecuencia de oscilación del tren de pulsos.
La anchura del pulso de la señal "ENABLE" define, finalmente, el tiempo durante el cual opera el circuito desde que se inicia el proceso de medida hasta que el contador binario (3000) entrega una palabra en paralelo como representación digital de la medida.
Una posible realización interna del bloque de lógica de control (1000), es la representada en la figura 3, comprendiendo un bloque de control (1100), un bloque "Osc_Start" (1200) y un bloque "Meas_&_Enable" (1300) .
El bloque de control (1100) genera dos versiones modificadas "T_START" y "CLK_INT", de las señales de entrada "START" y "CLK", respectivamente, que sirven como entrada para los bloques (1200) y (1300) .
El bloque "Osc_Start" (1200) genera la señal de salida "OSC_Enable", que a su vez sirve como entrada para el bloque "Meas_&_Enable" (1300), en tanto que este último genera las señales de salida "MEAS" y "ENABLE", sirviendo esta última como señal de entrada, a su vez, para el bloque de control (1100) .
La figura 4 muestra el contenido del bloque de control (1100), en donde la versión modificada
"T_START" de la señal "START" se genera en el bloque
"T_Start" (1110), en tanto que el resto de los componentes, inversores (1120) y (1130), flip-flop
(1140) y puerta lógica AND (1150), se emplean para generar la señal de reloj interna "CLK_INT", a partir de la señal de reloj general "CLK", con la ayuda de la señal "T_START".
En la figura 5 se halla representado el contenido del bloque "T_Start" (1110), el cual genera la señal
"T_START" a partir de las señales de entrada "START" y
"ENABLE", y está compuesto por sendas cadenas de cinco inversores (1111) y (1112), una puerta lógica AND
(1113) y tres puertas lógicas NOR (1114), (1115) y (1116) .
En la figura 6 se halla representado el interior del bloque "Osc_Start" (1200), el cual genera la señal de control "OSC_ENABLE" para el oscilador (2000), a partir de las señales de entrada "CLK_INT" y "T_START", estando compuesto por tres flip-flops (1210), (1230) y (1250), y por tres inversores (1220), (1240) y (1260).
En la figura 7 se halla representado el contenido del bloque "Meas_&_Enable" (1300), el cual genera la señal de control "MEAS" necesaria para el contador binario (3000), y la señal "ENABLE" requerida tanto por dicho contador binario (3000) como por el conversor de paralelo a serie (4000), a partir de las señales de entrada "CLK_INT" y "OSC_ENABLE", estando compuesto este bloque (1300), por cuatro inversores (1310), (1330), (1360) y (1380), tres flip-flops (1320), (1350) y (1370), una puerta lógica AND (1340) y una puerta lógica OR (1390) .
En la figura 8 se halla representado el oscilador en anillo (2000) dependiente de la magnitud a medir, en el cual la entrada "OSC_ENABLE", procedente del bloque de lógica de control (1000), gobierna el tiempo durante el cual este oscilador en anillo (2000) permanece activo, en tanto que la salida "DATA_IN" representa el tren de pulsos cuya frecuencia de oscilación es función del retardo introducido por las puertas lógicas y por el o los condensadores intercalados que lo componen, siendo dicho retardo función a su vez de la temperatura, por la dependencia térmica que poseen las puertas lógicas, y es también función de la magnitud a medir, por la dependencia que poseen los condensadores variables con dicha magnitud.
Por ello se requiere cierta compensación térmica, para que la frecuencia de oscilación del tren de pulsos de salida únicamente dependa de la magnitud a medir y no dependa (o dependa en la menor medida posible) de la temperatura; existiendo el tren de pulsos mientras el oscilador en anillo (2000) permanezca en estado activo.
La circuiteria del oscilador en anillo (2000), representada en la figura 9, consta de un conjunto que comprende un circuito (2100), un circuito (2200), un circuito (2300) y un circuito (2400) .
El circuito (2100) tiene por objeto activar/desactivar la tensión de alimentación VDD para el resto de circuitos del oscilador en anillo (2000), es decir que mientras la señal "OSC_ENABLE" permanezca en estado "1" lógico, los dos inversores (2110) y (2120) conectan la alimentación VDD con el nodo de salida del circuito (2100), con lo cual se consigue reducir el consumo del circuito, porque éste solo consume energía mientras la señal "OSC_ENABLE" está en estado "1".
El circuito (2200) se emplea para establecer un punto de operación estable para el circuito (2300) que es una fuente de corriente, y consta de una resistencia Ri (2210) y de dos transistores NMOS (2220) y (2230) .
La fuente de corriente (2300) se emplea para alimentar el circuito (2400), estando esta fuente de corriente (2300) especialmente diseñada para poseer un alto Índice PSRR (rechazo a variaciones de la tensión de alimentación) , con el cual se persigue independizar todo lo posible al circuito generador de la oscilación (2400) de las fluctuaciones en la tensión de alimentación, ya que dichas fluctuaciones influyen en la frecuencia de oscilación generada.
Dicha fuente de corriente (2300) está compuesta por transistores PMOS (2301, 2302, 2303, 2304, 2310 y 2311), por transistores NMOS (2306, 2307 y 2309) y por las resistencias R2 (2305) y R3 (2308) .
El circuito generador de pulsos (2400), es el corazón de todo el oscilador en anillo (2000), comprendiendo un número impar de puertas lógicas negadoras en lazo cerrado, que son la puerta NAND
(2410) y los inversores (2420, 2430,2440 y 2450).
Los condensadores variables (2460 y 2470) son por su parte el corazón del transductor capacitivo al que se aplica el circuito conversor capacidad/frecuencia, estando cada uno de estos condensadores diseñado para que su valor de capacidad varíe con la magnitud a medir, y al estar dichos condensadores intercalados entre las puertas lógicas, introducen un retraso (que se añade al introducido por las puertas lógicas) dependiente de sus valores de capacidad, con lo cual se obtiene un frecuencia de oscilación de salida "DATA IN" que es función de la magnitud a medir. Por otro lado, el retraso introducido por las puertas lógicas depende inherentemente de la temperatura, de manera que a mayor temperatura decrecen las movilidades de electrones y huecos en los transistores que componen las puertas lógicas, con lo cual aumenta el retraso introducido por éstas, por lo cual el circuito debe estar compensado en temperatura, para que la medida final dependa casi exclusivamente de la magnitud objeto de la medición, o lo que es lo mismo, para que la distorsión en la medida introducida por la influencia térmica sea la menor posible.
A modo de ejemplo, la compensación térmica se lleva a cabo ajustando las resistencias y las anchuras y longitudes de canal de los transistores que componen los circuitos (2300) y (2400), hasta que la frecuencia de oscilación de salida sea suficientemente insensible con la temperatura como para distinguir dos frecuencias de oscilación adyacentes correspondientes a dos valores adyacentes de la magnitud a medir. Dichos valores vienen dados por la resolución que se desee para el transductor .
En la figura 18 se muestra otra posible realización del circuito generador de pulsos (2400) del oscilador de anillo (2000) que proporciona un factor PSRR mayor para lograr insensibilizar la frecuencia del oscilador frente a las variaciones de la tensión de alimentación .
A modo de ejemplo, el circuito generador de pulsos se constituye por un inversor (2408), unos transistores
PMOS (2412), unos transistores NMOS (2413), unos condensadores Cl y C2 (2409 y 2410), una resistencia Rl (2411), unos inversores (2401 a 2405) y unos condensadores dependientes de la magnitud a medir (2406 y 2407) .
Tal y como se ha indicado anteriormente, la señal "OSC_ENABLE" se emplea para activar/desactivar el resto del circuito. Para ello, el inversor (2408) controla los terminales de puerta de los transistores PMOS (2412) y los NMOS (2413), de manera que cuando "OSC_ENABLE" tenga un nivel lógico "0" (desactivado) los terminales reciben una señal lógica "1" y los transistores (2412 y 2413) pasan a un estado de no- conducción.
El oscilador en anillo, al no recibir tensión en los transistores (2412 y 2413), no estará alimentado y el circuito en su conjunto estará desactivado.
Por otro lado, cuando la señal "OSC_ENABLE" determine un valor lógico "1", los transistores (2412 y 2413) se encontrarán en conducción y el circuito del oscilador en anillo se encontrará alimentado y por lo tanto activado.
La alimentación del oscilador en anillo se realiza a través del nodo "A" proveniente de la fuente de corriente (2300). Para reducir al máximo las fluctuaciones de la tensión en dicho nodo "A" se incorpora un condensador "Cl" (2409) que actúa como filtro absorbiendo dichas fluctuaciones.
El núcleo del oscilador en anillo queda conformado por los inversores (2401 a 2405) y los condensadores dependientes de la magnitud a medir (2406 y 2407), incorporándose sobre este núcleo los transistores PMOS (2412) y bajo el mismo los transistores NMOS (2413), formando en conjunto una estructura cascodo que le confiere independencia frente a las variaciones en la tensión de alimentación.
Para facilitar a los inversores (2401 a 2405) su operación de conmutación se incorpora una resistencia "Rl" (2411) en paralelo a un condensador "C2" (2410) que elevan la minima tensión de los inversores consiguiendo que la diferencia entre la tensión minima y máxima de los mismos sea menor.
A la salida de esta realización del circuito generador de pulsos (2400) del oscilador en anillo
(2000) se obtiene en el terminal de salida la señal "DATA_IN", la cual será un tren de pulsos cuya dependencia con la tensión de alimentación será minima en contraposición con su dependencia respecto de la magnitud a medir, la cual será elevada.
El transistor NMOS (2500) permite mantener la salida "DATA_IN" en un estado lógico definido "0" cuando la señal "OSC__ENABLE" valga "0" y por lo tanto se tenga el oscilador (2000) desactivado; es decir que, cuando la señal "OSC_ENABLE" vale "0", la tensión de puerta a fuente VGs del transistor (2500) vale VDD y dicho transistor entra en saturación conectando el nodo "DATA_IN" con tierra. Y por el contrario, cuando "OSC_ENABLE" valga "1" y el oscilador (2000) esté por tanto activo, la tensión VGs del transistor (2500) será nula y éste estará en circuito abierto, no interfiriendo en ningún modo la salida "DATA_IN".
El propósito del contador binario (3000), representado en la figura 10, es tomar el tren de pulsos entregado por el oscilador en anillo (2000) en la entrada "DATA_IN" y contar el número de pulsos en el tiempo fijo marcado por la entrada "MEAS", de forma que cuando se termina el proceso de medida y la señal de entrada "ENABLE" pasa a valer "0", el contador (3000) se reinicia (su cuenta se pone a 0) y queda preparado para la siguiente medida. La cuenta, en representación binaria, del contador (3000) al finalizar el proceso de medida, se entrega a la salida, que en el ejemplo considerado consta de 12 pines, desde "bu" (que es el bit más significativo) , hasta "bo" (que es el bit menos significativo) .
Dicho contador binario (3000) está constituido (figura 11) por doce BUCB (Bloque Unitario de Contador Binario) idénticos (3100 a 3600), cada uno de los cuales toma las señales "MEAS", "ENABLE" y la salida del bloque anterior, para entregar uno de los doce bits de la cuenta binaria como salida.
Cada uno de los bloques BUCB consta (figura 12) de un flip-flop (3010), un inversor (3020) y un latch (3030), disponiendo como entradas las señales "MEAS" y "ENABLE" y la salida "PREV_TAP" del bloque anterior, y como salidas el i-ésimo bit "b/' y la entrada "NEXTJTAP" para el siguiente bloque.
El conversor de paralelo a serie (4000), representado en la figura 13, saca en serie en la salida "DATA_OUT", al ritmo impuesto por la señal de reloj "CLK" del circuito, la representación binaria en paralelo de la medida de temperatura cargada en las entradas desde "bu" hasta "bo", de modo que para leer correctamente la palabra serie de doce bits en la salida "DATA_OUT", se debe comenzar a considerar los "b/' cuando la señal de entrada "ENABLE" baje a "0", y a partir de ese instante se leerá un bit en cada ciclo de la señal de reloj . De esta forma, en doce ciclos consecutivos de la señal de reloj "CLK", se obtiene la palabra de doce bits, ordenada desde el bit más significativo "bu" hasta el menos significativo "bo".
El hecho de disponer el conversor de paralelo a serie (4000) en el circuito, aún siendo opcional, facilita posibles medidas y tésteos del mismo, por poseer toda la información relativa a la medida en un único terminal de salida.
Una posible realización de dicho conversor de paralelo a serie (4000) consta (figura 14) de un inversor (4100), un bloque PBUCPS (4200), que es el primer bloque unitario del conversor paralelo a serie, y once restantes bloques BUCPS (4300 a 4700) , tomando todos los bloques, excepto el primero, como entrada las señales "ENABLE", "CLK", el i-ésimo bit "b±" y la salida del bloque anterior, para generar como salida la entrada del siguiente bloque, hasta que el último entrega la palabra "OUT_DATA".
El interior del bloque PBUCPS (4200) está formado (figura 15) por un flip-flop (4210) y un inversor (4220), actuando como entradas la señal de reloj "CLK" y el bit menos significativo "bo", mientras que la salida "NEXTJTAP" es la entrada para el siguiente BUCPS.
Como posible realización (figura 16) cada uno de los bloques BUCPS, consta de dos puertas lógicas AND
(4010) y (4020), una puerta OR (4030), un flip-flop
(4040) y un inversor (4050), generando cada uno de estos BUCPS la salida "NEXT_TAP" que es la entrada del siguiente bloque, hasta que el último entrega en su salida "NEXT_TAP" la representación final de la medida "DATA_OUT".
La figura 17 representa un posible proceso de calibración del circuito preconizado, que consta de los pasos: a) se realiza una vez el proceso de medida para un valor conocido de la magnitud a medir y válido como referencia, obteniéndose en la salida "DATA_OUT" su representación digital en doce bits "DATA_OUT@REF", y se guarda esta palabra de doce bits en un registro o memoria (5000) del circuito; b) se realiza el mismo proceso para el valor de la magnitud que se desea medir, resultando una palabra "DATA_OUT@MED", que también se almacena en el registro (5000); c) finalmente se proporcionan como salidas ambas representaciones digitales. A partir de entonces, el posible monitor (lector o receptor) (6000), dispone de un valor de referencia "DATA_OUT@REF", con el que comparar y deducir el valor de la magnitud medida de las futuras palabras "DATA_OUT@MED" que reciba, de forma que toda la carga computacional se deja para el monitor, simplificando asi la lógica del transductor.

Claims

REIVINDICACIONES
1.- Circuito conversor de capacidad-frecuencia para transductores capacitivos, caracterizado porque consta de un contador binario (3000) y un oscilador en anillo (2000) provisto con condensadores de capacidad variable con la magnitud a medir, intercalados entre puertas lógicas negadoras, de modo que la frecuencia de dicho oscilador en anillo (2000) resulta dependiente de esa capacidad, proporcionando el contador binario
(3000) una salida digital binaria que es función de la mencionada frecuencia del oscilador en anillo (2000) y por tanto de la magnitud a medir.
2.- Circuito conversor de capacidad-frecuencia para transductores capacitivos, de acuerdo con la primera reivindicación, caracterizado porque el oscilador en anillo (2000) está compuesto por:
a) Un circuito de activación y desactivación de la tensión de alimentación para el resto de los componentes que integran el oscilador, b) Una fuente de corriente para alimentar al oscilador . c) Un circuito de arranque para la fuente de corriente que alimenta al oscilador. d) Un generador de pulsos compuesto por un número impar de puertas lógicas negadoras. e) Uno o varios condensadores intercalados entre las puertas lógicas negadoras, cuyos valores de capacidad varían con la magnitud a medir.
3.- Circuito conversor de capacidad-frecuencia para transductores capacitivos, de acuerdo con la segunda reivindicación, caracterizado porque el generador de pulsos del oscilador en anillo (2000) está formado por una combinación cualquiera de puertas lógicas, para obtener a la salida un tren de pulsos cuya frecuencia de oscilación sea función del retraso introducido por las puertas lógicas y los condensadores intercalados entre ellas.
4.- Circuito conversor de capacidad-frecuencia para transductores capacitivos, de acuerdo con la primera reivindicación, caracterizado porque incorpora un transpondedor RFID como parte de un transductor capacitivo comunicado con un lector o receptor RFID.
5.- Circuito conversor de capacidad-frecuencia para transductores capacitivos, de acuerdo con las reivindicaciones primera y segunda, caracterizado porque el generador de pulsos del oscilador en anillo (2000) incorpora un mecanismo de protección frente a variaciones en la tensión de alimentación formado por:
a) Unos condensadores para filtrar las fluctuaciones en los puntos de alimentación del oscilador
b) Unos conjuntos de transistores situados por encima y por debajo de los transistores del generador de pulsos del oscilador que forman una estructura cascodo.
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