WO2008072331A1 - 復調装置 - Google Patents

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demodulating
demodulation
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Inventor
Makoto Hamaminato
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Fujitsu Limited
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/26—Systems using multi-frequency codes
    • H04L27/2601—Multicarrier modulation systems
    • H04L27/2647—Arrangements specific to the receiver only
    • H04L27/2649—Demodulators

Definitions

  • the present invention relates to a demodulating device in a receiving device configured by a plurality of tuners for receiving an OFDM-modulated digital broadcast.
  • FIG. 1 is a diagram showing a configuration of an OFDM demodulation LSI that realizes an OFDM demodulation device.
  • the OFDM demodulation LSI includes an AD converter 10, a synchronization detection unit 11, a demodulation processing unit 12, and an error correction unit 13.
  • the reception process includes an interleaving process in the time direction, assuming that digital broadcasts are mobilely received.
  • interleave processing is performed on a symbol-by-symbol basis as described in ARIB-STD-B31.
  • One symbol consists of 13 segments. Each segment consists of 96 carriers for MODE1, 192 carriers for MODE2, and 384 carriers for MODE3.
  • the number of delay symbols is determined for each carrier, and processing is sequentially performed in the storage circuits prepared for the number of delay symbols in the order of carrier numbers.
  • a memory of less than 16Mbit is required, and it is difficult to realize with SRAM that can be produced by a logic process (manufacturing process for manufacturing a logic circuit with LSI). Will do. DRAM cannot be manufactured by a logic process, but is manufactured by a DRAM manufacturing process called a DRAM process. Therefore, when the memory is realized by DRAM, it is manufactured by a silicon substrate manufactured by a logic process including the AD converter 10, the synchronization detection unit 11, the demodulation processing unit 12, and the error correction unit 13, and the DRAM process. It is different from a silicon substrate, and as shown in Fig. 1, it is mounted in one package using technology such as SiP (System In Package).
  • SiP System In Package
  • Digital broadcast receivers have many products equipped with a plurality of tuners in order to realize back program recording, multi-screen display, and the like.
  • FIG. 2 is a block configuration diagram of a digital broadcast receiver equipped with a plurality of tuners.
  • a conventional receiving apparatus includes a plurality of analog tuners 15-1, 15-2 and a plurality of OF DM demodulation LSIs 16-1, 16-2.
  • the signals demodulated by the respective OFDM demodulation LSIs 16-1 and 162 are processed in the video / audio processing unit 17 and sent to various input / output devices.
  • time interleave circuits are required for the purpose of back program and multi-screen display.
  • each system may change channels independently and receive different channels, the timing of reception processing and time interleaving processing is likely to change frequently.
  • the operation of the time interleave processing circuit is not guaranteed and may cause unexpected behavior.
  • FIG. 3 is a configuration block diagram of a double tuner OFDM demodulation LSI in which two OFDM demodulation LSIs are integrated in a receiving apparatus including two tuners.
  • AD converter 10-1, 10-2 synchronous detection when simply manufacturing with an LSI that integrates the demodulation LSI Parts 11-1 and 11-2, demodulation processing parts 12-1 and 12-2, error correction parts 13-1 and 13-2 can be manufactured by the same logic process, so they are on one silicon substrate. It can be manufactured and the increase in volume and cost can be suppressed.
  • DRAM will be a separate silicon substrate, and if the access method to DRAM is left as it is, it will not be possible to reduce the number of DRAMs to one. Therefore, even if it is a single package by SiP technology, the effect of suppressing the increase in volume and cost is not so great.
  • Patent Document 1 relates to a digital terrestrial broadcast receiving apparatus! An apparatus for obtaining a section of PSIZSI is disclosed.
  • Non-Patent Document 1 is a standard for terrestrial digital television methods.
  • Patent Document 1 Japanese Patent Laid-Open No. 2004-289508
  • Non-patent document 1 ARIB STD-B31 “Transmission standard for digital terrestrial television broadcasting” ARIB (Radio Industry Association) http: ⁇ www. Arib.or.jp
  • An object of the present invention is to provide a demodulator capable of suppressing the volume and cost of a demodulator LSI even in a receiver equipped with a plurality of tuners.
  • the demodulating device of the present invention is a demodulating device in a receiving device including a plurality of tuners that receives digital broadcasting, and is provided corresponding to each of the plurality of tuners integrated in one integrated circuit.
  • a plurality of demodulation circuits for demodulating the received signal and one memory circuit used for demodulating the received signal, each of the plurality of demodulation circuits accessing the one memory circuit to receive It is characterized by demodulating the signal.
  • FIG. 1 is a diagram showing a configuration of an OFDM demodulation LSI that realizes an OFDM demodulator.
  • FIG. 2 is a block diagram of a digital broadcast receiving device equipped with a plurality of tuners.
  • FIG. 3 is a block diagram showing a configuration of a double tuner OFDM demodulation LSI in which two OFDM demodulation LSIs are integrated in a receiving apparatus including two tuners.
  • FIG. 4 is a block configuration diagram of a demodulation device according to an embodiment of the present invention.
  • FIG. 5 is a diagram (part 1) illustrating the access timing to one DRAM controlled by the control unit 20.
  • FIG. 6 is a diagram (part 2) for explaining the access timing to one DRAM controlled by the control unit 20;
  • FIG. 7 is a diagram (part 3) for explaining the access timing to one DRAM controlled by the control unit 20;
  • FIG. 8 is a diagram (part 4) for explaining the access timing to one DRAM controlled by the control unit 20;
  • FIG. 9 is a control flowchart of the synchronization detector in FIG. 4.
  • FIG. 10 is a block configuration diagram of a control unit 20.
  • FIG. 11 is a detailed block diagram of the control circuit 33 of FIG.
  • FIG. 12 is a diagram showing a state where the access stop state force to the DRAM is also restored.
  • FIG. 13 is an operation flowchart of the DRAM access circuit.
  • FIG. 15 is another embodiment (No. 2) of the control unit 20 of FIG.
  • FIG. 16 is another embodiment (No. 3) of the control unit 20 of FIG.
  • FIG. 17 is another embodiment (No. 4) of the control unit 20 in FIG.
  • a demodulation device receives a OFDM-modulated digital broadcast, and receives a OFDM-modulated digital broadcast in a receiver configured with a plurality of tuners.
  • the OFDM demodulator in the apparatus has a plurality of digital broadcast reception processing circuits, a single time interleaving DRAM, and the reception processing circuit is integrated into a single LSI, and a plurality of reception processing circuit powers to the DRAM A control circuit for controlling the access.
  • access to the DRAM is controlled by using reception availability information that detects reception signal strength in reception processing.
  • an SRAM is provided as a control circuit for accessing the DRAM.
  • FIG. 4 is a block configuration diagram of the demodulator according to the embodiment of the present invention.
  • FIG. 4 shows an OFDM demodulation LSI that realizes an OF DM demodulator in a receiver composed of two tuners (hereinafter referred to as a double tuner).
  • the OFDM demodulation LSI has two systems, AD converters 10-1 and 10-2, synchronization detection units 11-1 and 11-2, demodulation processing units 12-1 and 12-2, and errors.
  • the correction and interleaving units 22-1, 22-2 and the control unit 20 are integrated. Access from each time interleave processing circuit is controlled by the control unit 20 to access one DRAM 21. By reducing the number of DRAMs to one, the number of silicon substrates becomes smaller than before, and the increase in volume and cost can be suppressed.
  • FIG. 5 to FIG. 8 are diagrams for explaining the access timing to one DRAM controlled by the control unit 20.
  • system A and system B are DRAM. If access to the network is shared, the access timing of each system must be adjusted in order to operate normally. As an example, system A and system B are synchronized, and system A read and system B read, system A write and system B write are performed alternately. Figure 5 shows this case, indicating normal operation.
  • the timing of DRAM access between system A and system B may collide.
  • the reception status deteriorates based on the change of the synchronization information, for example, the frame synchronization detection information or SZN information detected by the received signal strength, or the reception status is changed during the channel transition period due to channel change. Stops demodulation processing for systems that have deteriorated or have changed channels.
  • System A and System B can share timing information based on mutual synchronization signals.
  • symbol timing is detected. For example, as shown in FIG. 8, by performing correlation calculation of a repetitive portion called a guard interval of an OFDM signal and detecting its peak position, symbol timing is detected. Perform detection.
  • the guard internal is a signal obtained by copying the last signal of a predetermined length from one symbol signal and adding it to the head of the symbol. Therefore, if the received signal is delayed by one symbol and the signal that is not delayed is correlated, the peak of the correlation value appears at the timing when the end of the signal of one symbol matches the guard interval. Use this peak as a sync signal To do.
  • FIG. 9 is a control flowchart of the synchronization detector in FIG.
  • step S10 channel setting from the user is performed. Then, in step S11, in order to receive the signal of the set channel, the channel is synchronized.
  • step S12 it is determined whether or not the synchronization signal is detected. If it is determined in step S12 that the synchronization signal cannot be detected, the synchronization pull-in of step S11 is continued. If it is determined in step S12 that the synchronization signal has been detected, the reception enable / disable signal is set to 1 (meaning reception is possible) in step S13 and input to the control unit 20. In step S14, it is determined whether or not synchronization has occurred. If the synchronization signal is continuously detected and the channel is still being received, the determination in step S14 is No and reception of the channel is continued.
  • step S14 If it is determined in step S14 that the synchronization has been lost due to channel change or deterioration of reception status, the reception enable / disable signal is set to 0 (meaning reception is disabled) in step S15. To enter. In step S16, it is determined whether the synchronization loss is due to channel change. If the determination in step S16 is No, the process returns to step S11 to attempt synchronization pull-in. If it is determined in step S16 that a channel change has occurred, the process returns to step S10 and repeats the channel setting and below.
  • FIG. 10 is a block configuration diagram of the control unit 20.
  • the output of the demodulator A of the system A and the output of the demodulator B of the system B are respectively stored in the SRAM 30, read out with the timing adjusted, and written to the DRAM 32 via the IZ031.
  • the control circuit 33 adjusts the write timing to the DRAM 32.
  • the control circuit 33 receives the system A reception availability information A and the system B reception availability information B as well as the system A synchronization pulse and the system B synchronization pulse.
  • FIG. 11 is a detailed block diagram of the control circuit 33 in FIG.
  • the counter 35 starts counting up with the sync pulse of system A, stops counting up with the sync nose of system B, and the counter value force
  • the timing difference determination unit 36 makes the determination. Use detected timing difference In each system, the DRAM access timing is determined by determining the operation start positions of the DRAM access circuits 37-1 and 37-2 of system A system B so that there is no collision of DRAM access timing. Control. If reception is not possible based on the reception availability information, selectors 38-1 and 38-2 should be set so that access instructions for DRAM access circuits 37-1 and 37-2 on line A and line B are not output. Switch.
  • FIG. 12 is a diagram showing a state of returning from a state where access to the DRAM is stopped.
  • system B accessing the DRAM alternately, if system B signal cannot obtain synchronization information B due to channel change or reception status deterioration, access to system B DRAM is stopped To do. After that, when the reception status becomes good or the transition state of the channel change ends, the synchronization information B returns to the system B signal. As a result, the timing difference between system A and system B is significant, so the timing is adjusted so that system A and system B can access DRAM alternately, and system B is allowed to access DRAM.
  • FIG. 13 is an operation flowchart of the DRAM access circuit.
  • step S20 a reception enable / disable signal sent by the synchronization detection unit force is detected to check the reception enable / disable state. If it is determined in step S20 that reception is not possible, access to the DRAM is stopped for channel data that cannot be received in step S22, and the process proceeds to step S24. If it is determined in step S20 that reception is possible, a timing difference is detected in step S21, and in step S23, a weight that shifts the timing by the timing difference is set to the earlier of the two channels. The DRAM access timing obtained from the detection of the synchronization signal is matched between the two channels.
  • step S24 as in the case where the two channels are synchronized, the access data to the DRAM is interleaved so that the DRAM is accessed alternately for the data of the two channels, and the DRAM is accessed. .
  • This can be realized by dividing the DRAM access timing interval into two intervals, and using one as system DRAM access timing and the other as DRAM access timing generated by the system B DRAM access circuit.
  • step S25 the process returns to step S20 and repeats DRAM access.
  • step S25 the end of one symbol is detected.
  • the flow in Figure 13 is performed only once per symbol. Therefore, if the flow of Fig. 13 is executed once, in step S25, it waits until one symbol is completed.
  • FIGS. 14 to 17 show another embodiment of the control unit 20 of FIG.
  • SRAM is provided in front of DRAM and control is performed so that DRAM access control and burst transfer are possible.
  • burst transfer time-interleaved signals and carrier signals with the same delay time are collectively accessed for DRAM.
  • the number of delay symbols in time interleaving processing is defined in units of one segment for each carrier and has a period of 96 carriers.
  • Figure 15 shows the carrier arrangement after time interleaving. Since the number of delay symbols is specified in units of 96 carriers, in mode 3, one segment is 384 carriers. For example, carrier numbers 1, 97, 19 3, and 286 are all decoded after 40 symbols. It will be. Since these carrier pairs are read with the same symbol, they can be processed by burst access when stored in DRAM.
  • ISDB-T is determined to be operated with MODE2 which has 192 carriers or MODE3 which has 384 carriers.
  • Burst transfer can be performed by processing between carriers having the same number of delay symbols. For example, when only MODE3 needs to be considered as a received signal, burst interleaving can be performed on a time-interleaved signal with a burst length of 4 as shown in FIG.
  • FIG. 17 is a flowchart of the burst control circuit.
  • Figure 17 shows the processing when burst access for one segment is performed in MODE3. Actually, since segments are sent one after another, as long as a signal is received, the processing in FIG. 17 is continued.
  • step S30 a variable count for counting the number of carriers is set to zero.
  • step S31 If it is a multiple of the count value of the signal in step S31, the SRAM bank Write a signal to 0. If it is a multiple of the value of count + 1, write the signal to bankl of SRAM. If it is a multiple of the value of count + 2, write the signal to bank2 of SRAM. If the value of count is other than that, write a signal to bank3 of SRAM. In step S32, the count is incremented by 1. In step S33, it is determined whether or not a signal of one symbol's carrier has been written. If the determination in step S33 is No, the process returns to step S31 and continues to write signals. If the determination in step S33 is yes, proceed to step S34.
  • step S34 count is set to 0, and in step S35, the signal of each carrier is read from DRAM and written to SRAM banks 4, 5, 6, and 7.
  • step S36 signals are read from the SRAM banks 0, 1, 2, and 3 and written to the DRAM.
  • step S37 the count is incremented by 1.
  • step S38 it is determined whether or not the processing of the signal for one symbol is completed. If the determination in step S38 is No, the process returns to step S35. If the determination in step S38 is yes, go to step S39.
  • step S39 count is set to 0, and in step S40, if the count value is a multiple of 4, the SRAM bank4 force signal is read. If the value of count is a multiple of 4 + 1, the signal is read from SRAM bank5. If the value of count is a multiple of 4 + 2, the signal is read from SRAM bank6. When the count value is other than the above, the signal is read from SRAM bank7. In step S41, count is incremented by 1. In step S42, it is determined whether or not processing of the carrier signal for one symbol has been completed. If the determination in step S42 is No, the process returns to step S40. If the determination is Yes, the process proceeds to the next segment.
  • the signals stored in the four banks of SRAM are collectively written to DRAM in one operation, and the signals written to DRAM are collectively written from DRAM in one operation.
  • the signals written to DRAM are collectively written from DRAM in one operation.

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Abstract

　２系統以上のチューナを含むデジタル放送を受信する受信装置の復調装置において、復調のための回路を搭載するシリコン基板と、復調のためにデータを記憶しておくＤＲＡＭを搭載するシリコン基板は、基板製造プロセスが異なるため、別基板となる。復調回路が２系統以上ある場合、従来の復調方法をそのまま適用すると、復調のために使用するＤＲＡＭのシリコン基板がそれぞれの系統に１つずつ必要となる。復調装置の容積、コストの増大を抑制するためにＤＲＡＭのシリコン基板を１つにすると、従来の復調方法では、それぞれの系統の復調の際に、ＤＲＡＭへのアクセスが衝突してしまう。そこで、ＤＲＡＭへのアクセスタイミングを調整して、ＤＲＡＭが１つでも、問題なく復調処理が出来るようにする。

Description

明 細 書
復調装置
技術分野
[0001] OFDM変調されたデジタル放送を受信する、複数チューナで構成された受信装置 における復調装置に関する。
背景技術
[0002] 図 1は、 OFDM復調装置を実現した OFDM復調 LSIの構成を示す図である。
OFDM復調 LSIは、 ADコンバータ 10、同期検出部 11、復調処理部 12、誤り訂正部 13で構成されている。受信処理のなかには、デジタル放送を移動受信することを想 定して、時間方向へのインターリーブ処理が含まれている。 日本の地上波デジタル放 送（以下 ISDB- T)の場合、 ARIB-STD- B31に示される方式の通り、シンボル単位でィ ンターリーブ処理がなされる。 1シンボルは 13セグメントで構成され、各セグメントは、 MODE1は 96キャリア、 MODE2が 192キャリア、 MODE3が 384キャリアで構成される。 キャリアごとに遅延シンボル数が決まっており、キャリア番号順に、遅延シンボル数分 用意された記憶回路に、順番に記憶する処理が行われる。 ISDB-Tの時間インターリ ーブ処理の場合、 16Mbit弱のメモリが必要で、ロジックプロセス（LSIでロジック回路 を製造する製造プロセス)で作製可能な SRAMで実現することは困難であり、 DRAM で実現することになる。 DRAMは、ロジックプロセスでは、製造することが出来ず、 DR AMプロセスと呼ばれる、 DRAM製造専用のプロセスによって製造される。したがつ て、メモリを DRAMで実現する場合、 ADコンバータ 10、同期検出部 11、復調処理部 12、誤り訂正部 13を含むロジックプロセスで製造されるシリコン基板と、 DRAMプロ セスによって製造されるシリコン基板とは異なるものとなり、図 1のように、 SiP(System I n Package)等の技術で 1つのパッケージ内に実装することになる。
[0003] デジタル放送の受信装置においては、裏番組録画や複数画面表示等を実現する ために、複数のチューナを搭載する製品が多くなつている。
図 2は、複数のチューナを搭載したデジタル放送受信装置のブロック構成図である [0004] 従来の受信装置においては、複数のアナログチューナ 15— 1、 15— 2と複数の OF DM復調 LSI16— 1、 16— 2を搭載している。それぞれの OFDM復調 LSI16— 1、 16 2で復調された信号は、映像'音声処理部 17において、処理され、各種入出力装 置へ送られる。
[0005] し力しながら、複数個の復調 LSIを搭載してデジタル放送の受信装置を実現するこ とにより、容積やコストが増大する。
裏番組や複数画面表示等を目的とするため、時間インターリーブ回路は複数必要 となる。また、それぞれの系統は独立してチャネル変更され、別々のチャネルを受信 する可能性があるため、受信処理、時間インターリーブ処理のタイミングが頻繁に変 更される可能性が大きい。
[0006] また、受信状況が変化して、あるチャネルを受信して 、る系統が受信不可になる可 能性があるが、受信不可に遷移する過程においては、その系統のシンボルタイミング
、あるいは、時間インターリーブ処理回路の動作は保証されず、期待しない動作をす る可能性がある。
[0007] ISDB-Tの場合、時間インターリーブ処理はランダムアクセスが必要のため、 DRAM に高速動作が要求される。
図 3は、 2個のチューナを備える受信装置において、 2つの OFDM復調 LSIを統合し たダブルチューナ OFDM復調 LSIの構成ブロック図である。
[0008] 複数個の復調 LSIを搭載することによる容積やコストの増大を抑えるため、単純に、 復調 LSIを統合した LSIで製造しょうとする場合、 ADコンバータ 10— 1、 10- 2,同期 検出部 11— 1、 11 - 2,復調処理部 12—1、 12— 2、誤り訂正部 13— 1、 13— 2の 部分は、同じロジックプロセスで製造可能であるので、 1つのシリコン基板上に製造で き、容積やコストの増大を抑えることが出来る。しかし、 DRAMが別シリコン基板とな ることは避けられず、また、 DRAMへのアクセス方法を従来のままとすると、 DRAM を 1つにすることが出来ないので、 DRAMプロセスによるシリコン基板が 2つ必要とな り、 SiP技術により 1つのパッケージとしても、容積やコストの増大の抑制効果がそれほ ど大きくない。
[0009] 特許文献 1には、地上デジタル放送の受信装置にお!、て、番組情報取得等に係る PSIZSIのセクションを取得する装置が開示されている。非特許文献 1は、地上デジ タルテレビジョン方法の標準規格である。
特許文献 1：特開 2004-289508号公報
非特許文献 1： ARIB STD-B31「地上デジタルテレビジョン放送の伝送方式標準規格 」 ARIB (社団法人電波産業会） http：〃 www. arib.or.jp
発明の開示
[0010] 本発明の課題は、複数のチューナが搭載された受信装置においても、復調 LSIの 容積、及び、コストを抑えることの出来る復調装置を提供することである。
本発明の復調装置は、デジタル放送を受信する、複数のチューナを備えた受信装 置における復調装置であって、 1つの集積回路に集積された、該複数のチューナの それぞれに対応して設けられる、受信信号を復調する複数の復調回路と、受信信号 の復調に使用される、 1つのメモリ回路とを備え、該複数の復調回路のそれぞれが、 該 1つのメモリ回路にアクセスすることによって、受信信号を復調することを特徴とす る。
図面の簡単な説明
[0011] [図 l]OFDM復調装置を実現した OFDM復調 LSIの構成を示す図である。
[図 2]複数のチューナを搭載したデジタル放送受信装置のブロック構成図である。
[図 3]2個のチューナを備える受信装置において、 2つの OFDM復調 LSIを統合したダ ブルチューナ OFDM復調 LSIの構成ブロック図である。
[図 4]本発明の実施形態の復調装置のブロック構成図である。
[図 5]制御部 20の制御する、 1つの DRAMへのアクセスタイミングについて説明する 図（その 1)である。
[図 6]制御部 20の制御する、 1つの DRAMへのアクセスタイミングについて説明する 図（その 2)である。
[図 7]制御部 20の制御する、 1つの DRAMへのアクセスタイミングについて説明する 図（その 3)である。
[図 8]制御部 20の制御する、 1つの DRAMへのアクセスタイミングについて説明する 図（その 4)である。 [図 9]図 4における同期検出部の制御フローチャートである。
[図 10]制御部 20のブロック構成図である。
[図 11]図 9の制御回路 33の詳細なブロック構成図である。
[図 12]DRAMへのアクセス停止状態力も復帰する様子を示した図である。
[図 13]DRAMアクセス回路の動作フローチャートである。
[図 14]図 4の制御部 20の別の実施形態 (その 1)である。
[図 15]図 4の制御部 20の別の実施形態 (その 2)である。
[図 16]図 4の制御部 20の別の実施形態 (その 3)である。
[図 17]図 4の制御部 20の別の実施形態 (その 4)である。
発明を実施するための最良の形態
[0012] 本発明の実施形態における復調装置は、 OFDM変調されたデジタル放送を受信す る、複数チューナで構成された受信装置における OFDM変調されたデジタル放送を 受信する、複数チューナで構成された受信装置における OFDM復調装置において、 複数のデジタル放送受信処理回路を有し、 1つの時間インターリーブ用の DRAMを 有し、該受信処理回路を 1つの LSIに集積し、複数の受信処理回路力 該 DRAMへ のアクセスを制御する制御回路を有する。
[0013] また、受信処理において受信信号力 検出する受信可否情報を用いて該 DRAMへ のアクセスを制御する。更に、 DRAMへのアクセスを制御回路として SRAMを設ける。 受信処理回路を 1つの LSIに集積し、 DRAMを 1つにすることで、容積、コストの増大 を抑制することができる。
[0014] また、受信信号力 検出する受信可否情報を用いて DRAMへのアクセスを制御す ることで DRAMへの誤ったアクセスを回避することができる。更に、 DRAMへのァクセ スを制御回路として SRAMを設けることでバーストアクセスが可能になり、時間インター リーブの処理時間を削減し、 DRAMの高速動作を回避することができる。
[0015] 図 4は、本発明の実施形態の復調装置のブロック構成図である。
図 4は、 2つのチューナ（以下ダブルチューナ）で構成された受信装置における OF DM復調装置を実現した OFDM復調 LSIである。 OFDM復調 LSIは、 2系統の、 ADコン バータ 10— 1、 10- 2,同期検出部 11— 1、 11 - 2,復調処理部 12— 1、 12— 2、誤 り訂正'インターリーブ部 22— 1、 22— 2、制御部 20を集積している。それぞれの時 間インターリーブ処理回路からのアクセスを制御部 20で制御して、 1つの DRAM21に アクセスする。 DRAMの個数が 1個になったことにより、シリコン基板の数が従来に比 ベ少なくなり、容積、及び、コストの面での増大を抑制することが出来る。
[0016] 図 5〜図 8は、制御部 20の制御する、 1つの DRAMへのアクセスタイミングについ て説明する図である。
図 5にあるように、 2つのチューナがあり、それぞれに、 1つの LSIに搭載された復調 回路がある場合に、一方を系統 A、他方を系統 Bとすると、系統 Aと系統 Bとが DRAM へのアクセスを共有していると、正常に動作するためには、それぞれの系統のァクセ スタイミングが調整されている必要がある。一例として、系統 Aと系統 Bとが同期してお り、系統 Aのリードと系統 Bのリード、系統 Aのライトと系統 Bのライトが交互に行われる ようになつているとする。図 5がこの場合を示しており、正常動作を示している。
[0017] ところ力 図 6のように、一方の系統に、チャネル変更や受信状況の悪化が発生し た場合には、系統 Aと系統 Bとの DRAMアクセスのタイミングが衝突する場合が生じる そこで、図 7のように、同期情報、たとえば、受信信号力 検出したフレーム同期検 出情報や SZN情報の変化に基づいて、受信状況が悪化したか、チャネル変更によ るチャネル遷移期間は、受信状況が悪化したか、チャネル変更があった系統の復調 処理を停止する。
[0018] そして、停止後、再スタートを可能とする構成を設ける。系統 Aと系統 Bとは、互 ヽの 同期信号に基づいて、タイミングの情報を共有することができる。受信処理において は、シンボルタイミングの検出を行っており、たとえば、図 8に示されるように、 OFDM 信号のガードインターバルという繰り返し部分の相関演算を行い、そのピーク位置を 検出することにより、シンボルタイミングの検出を行う。すなわち、ガードインターノ レ は、 1シンボルの信号の内、所定の長さの最後尾の信号をコピーして、シンボルの先 頭に付加したものである。したがって、受信信号を 1シンボル分遅延したものと、遅延 していないものとの相関を取ると、 1シンボルの信号の最後尾とガードインターバルと がー致するタイミングで、相関値のピークが現れる。このピークを同期信号として使用 する。
[0019] 図 9は、図 4における同期検出部の制御フローチャートである。
ステップ S10において、ユーザからのチャネル設定が行われる。すると、ステップ S1 1において、設定されたチャネルの信号を受信するために、当該チャネルの同期引き 込みを行う。ステップ S12において、同期信号が検出できた力否かを判断する。ステ ップ S12において、同期信号が検出できていないと判断された場合には、引き続きス テツプ S 11の同期引き込みを続ける。ステップ S 12で同期信号が検出できたと判断さ れた場合には、ステップ S13で、受信可否信号を 1に設定 (受信可を意味する）して 制御部 20に入力する。そして、ステップ S 14において、同期はずれが起きたか否か を判断する。同期信号が継続して検出され、当該チャネルが受信できている状態が 続いている場合には、ステップ S14の判断が Noとなり、当該チャネルの受信を継続 する。ステップ S14で、チャネル変更や受信状況の悪化などにより、同期はずれが起 きたと判断された場合には、ステップ S15において、受信可否信号を 0に設定 (受信 不可を意味する）して制御部 20に入力する。そして、ステップ S16において、同期は ずれがチャネル変更によるものか否かを判断する。ステップ S16の判断が Noの場合 には、ステップ S 11に戻って、同期引き込みを試みる。ステップ S 16で、チャネル変 更が起こっていると判断された場合には、ステップ S 10に戻って、チャネル設定以下 をやり直す。
[0020] 図 10は、制御部 20のブロック構成図である。
系統 Aの復調部 Aの出力と、系統 Bの復調部 Bの出力はそれぞれ、 SRAM30に格 納され、タイミング調整されて読み出され、 IZ031を介して、 DRAM32に書き込ま れる。 DRAM32への書き込みタイミングを調整するのは、制御回路 33である。制御 回路 33は、前段力も系統 Aの受信可否情報 Aと系統 Bの受信可否情報 Bを受けると ともに、系統 Aの同期パルスと系統 Bの同期パルスを受ける。
[0021] 図 11は、図 9の制御回路 33の詳細なブロック構成図である。
図 11の回路では、系統 Aの同期パルスでカウンタ 35のカウントアップを開始し、系 統 Bの同期ノルスでカウントアップを停止し、そのカウンタ値力 系統 Aと系統 Bの信 号のタイミング差を、タイミング差判定部 36が判定する。検出したタイミング差を使つ て、それぞれの系統で、 DRAMへのアクセスタイミングの衝突が生じないように、系 統 A 系統 Bの DRAMアクセス回路 37—1、 37— 2の動作開始位置を決定すること で、 DRAMアクセスタイミングを制御する。また、受信可否情報を元に、受信不可の 場合は、系統 Aと系統 Bの DRAMアクセス回路 37—1、 37— 2のアクセス指示が出 力されないように、セレクタ 38— 1、 38— 2を切り替える。
[0022] 図 12は、 DRAMへのアクセス停止状態から復帰する様子を示した図である。
系統 Aと系統 Bが DRAMに交互にアクセスした状態で、系統 Bの信号が、チャネル 変更、あるいは、受信状況悪化により、同期情報 Bが得られなくなると、系統 Bの DR AMへのアクセスを停止する。その後、受信状況が良好になったり、チャネル変更の 遷移状態が終了すると、系統 Bの信号に同期情報 Bが復帰する。これにより、系統 A と系統 Bのタイミング差がわ力るので、系統 Aと系統 Bが交互に DRAMにアクセスで きるように、タイミングを調子して、系統 Bに DRAMへのアクセスを許可する。
[0023] 図 13は、 DRAMアクセス回路の動作フローチャートである。
ステップ S20において、同期検出部力も送られてくる受信可否信号を検出して、受 信可否状態を確認する。ステップ S 20において、受信が不可であると判断された場 合には、ステップ S22において、受信不可であるチャネルのデータについて DRAM へのアクセスを停止して、ステップ S 24に進む。ステップ S20において、受信が可で あると判明した場合には、ステップ S21において、タイミング差を検出し、ステップ S2 3において、 2つのチャネルの内、タイミングの早いほうにタイミング差分だけタイミング をずらすウェイトを与え、同期信号の検出から得られる DRAMアクセスタイミングを 2 つのチャネルで一致させる。そして、ステップ S24において、 2つのチャネルが同期し ている場合と同様に、 2つのチャネルのデータについて、交互に DRAMにアクセス するように、 DRAMへのアクセスデータをインターリーブし、 DRAMへのアクセスを 行う。これは、 DRAMアクセスタイミングのインターバルを 2つのインターバルに分割 し、一方を系統 A、他方を系統 Bの DRAMアクセス回路が生成する DRAMアクセス タイミングとすることによって実現できる。ステップ S25において、信号処理が 1シンポ ル分終了したら、ステップ S20に戻って、 DRAMアクセスを繰り返す。このステップ S 25では、 1シンボルの終了を検知する。図 13のフローは、 1シンボルに 1回しか行わ れないので、図 13のフローを 1回実行したら、ステップ S25で、 1シンボルが終了する まで待つということである。
[0024] 図 14〜図 17は、図 4の制御部 20の別の実施形態である。
図 14において、 DRAMの前段に SRAMを設け、 DRAMアクセス制御とバースト転送 が可能なように制御を行う。バースト転送は、時間インターリーブされた信号を、同じ 遅延時間のキャリアの信号は、まとめて DRAMアクセスするものである。
[0025] 以下バースト転送に関して説明する。 ARIB-STD-B31に示されるように、時間インタ 一リーブ処理における遅延シンボル数は、キャリアごとに、 1セグメント単位で規定さ れており、 96キャリアの周期を持っている。図 15は、時間インターリーブ後のキャリア 配列を図示したものである。遅延シンボル数は、 96キャリア単位で規定されているた め、モード 3の場合、 1セグメントが 384キャリアで、たとえば、キャリア番号 1、 97、 19 3、 286は、全て 40シンボル数後に復号されることになる。これらのキャリアの組は、 同じシンボルで読み出されるため、 DRAMに記憶する際にバーストアクセスで処理 することが可能になる。
[0026] 一方、 ISDB- Tは、キャリア数が 192キャリアである MODE2、あるいは、キャリア数が 384キャリアである MODE3の!、ずれかで運用することが決定して 、る。遅延シンボル 数が同じキャリア同士で処理することにより、バースト転送を行うことできる。例えば、 受信信号として MODE3しか考慮する必要がない場合、図 16のようにバースト長 4で、 時間インターリーブされた信号をバースト転送処理することができる。
[0027] このように、いったん、 SRAMでバッファした後、 DRAMアクセスするため、上記し たように、バーストアクセスすることが可能で、その場合、図 16に示すように、 DRAM アクセス時間を短縮することが可能となる。
[0028] 図 17は、バースト制御回路のフローチャートである。
図 17では、 MODE3で 1セグメント分のバーストアクセスを行う場合の処理を示してい る。実際には、次々にセグメントが送られてくるので、信号が受信される限り図 17の処 理を続けることになる。
[0029] まず、ステップ S 30にお 、て、キャリアの番号を計数する変数 countを 0に設定する。
ステップ S31において、信号の countの値力 の倍数だった場合には、 SRAMの bank 0に信号を書き込む。 countの値力 の倍数 + 1であった場合には、 SRAMの banklに 信号を書き込む。 countの値力 の倍数 + 2であった場合には、 SRAMの bank2に信 号を書き込む。 countの値がその他の場合には、 SRAMの bank3に信号を書き込む。 そして、ステップ S32において、 countを 1増加し、ステップ S33において、 1シンボル 分のキャリアの信号を書き込んだか否かを判断する。ステップ S33の判断が Noの場 合には、ステップ S31に戻って、信号を書き込み続ける。ステップ S33の判断が Yes の場合には、ステップ S34にすすむ。
[0030] ステップ S34では、 countを 0に設定し、ステップ S35で、 DRAMから各キャリアの信 号を読み出し、 SRAMの bank4、 5、 6、 7へ書き込む。ステップ S36において、 SRAM の bank0、 1、 2、 3から信号を読み出して、 DRAMへ書き込む。ステップ S37において 、 countを 1増加し、ステップ S38において、 1シンボル分の信号の処理が終わったか 否かを判断する。ステップ S38の判断が Noの場合には、ステップ S35に戻る。ステツ プ S38の判断が Yesの場合には、ステップ S39に進む。
[0031] ステップ S39においては、 countを 0に設定し、ステップ S40において、 countの値が 4の倍数だった場合には、 SRAMの bank4力 信号を読み出す。 countの値が 4の倍 数 + 1であった場合には、 SRAMの bank5から信号を読み出す。 countの値が 4の倍 数 + 2であった場合には、 SRAMの bank6から信号を読み出す。 countの値がその他 の場合には、 SRAMの bank7から信号を読み出す。ステップ S41において、 countを 1 増加し、ステップ S42において、 1シンボル分のキャリア信号の処理が終わったか否 かを判断する。ステップ S42の判断が Noの場合には、ステップ S40に戻り、判断が Y esの場合には、次のセグメントの処理に進む。
[0032] 以上の処理において、 SRAMの 4つの bankに格納された信号は、 1オペレーション で、まとめて、 DRAMに書き込み、 DRAMにまとめて書き込まれた、信号を、 1オペ レーシヨンで、 DRAMからまとめて読み出し、 SRAMの 4つの bankにそれぞれ書き込 むことにより、 SRAMと DRAM間のアクセスがバーストアクセスとなる。
[0033] 以上説明したように、本発明によれば、複数個の復調 LSIを搭載してデジタル放送 の受信装置を実現した場合でも、容積やコストの増大を抑制することが可能である。

Claims

請求の範囲
[1] デジタル放送を受信する、複数のチューナを備えた受信装置における復調装置で あって、
1つの集積回路に集積された、該複数のチューナのそれぞれに対応して設けられ る、受信信号を復調する複数の復調回路と、
受信信号の復調に使用される、 1つのメモリ回路とを備え、
該複数の復調回路のそれぞれ力 該 1つのメモリ回路にアクセスすることによって、 受信信号を復調することを特徴とする復調装置。
[2] 前記受信信号から検出する同期情報を用いて、前記複数の復調回路から前記メモ リ回路へのアクセスを制御することを特徴とする請求項 1に記載の復調装置。
[3] 前記受信信号は、 OFDM変調された信号であり、前記同期情報は、受信信号と、 該受信信号を 1シンボル分遅延させた信号との相関値のピーク位置で与えられること を特徴とする請求項 2に記載の復調装置。
[4] 前記複数の復調回路は、格納手段を備え、
該格納手段に格納されたデータをまとめて前記メモリ回路に書き込み、前記メモリ 回路力 データを該格納手段にまとめて読み出して、該メモリ回路へのアクセス回数 を減少することを特徴とする請求項 1に記載の復調装置。
[5] 前記格納手段は、 SRAMであることを特徴とする請求項 4に記載の復調装置。
[6] 前記受信信号は、時間インターリーブされた信号であることを特徴とする請求項 4に 記載の復調装置。
[7] 前記受信信号は、 OFDM変調された信号であることを特徴とする請求項 1に記載 の復調装置。
[8] 前記メモリ回路は、 DRAMであることを特徴とする請求項 1に記載の復調装置。
[9] 前記復調回路と前記メモリ回路は、 SiP (System In Package)構造により、 1つのパッ ケージに集積されることを特徴とする請求項 1に記載の復調装置。
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