WO2008041280A1 - Procédé pour calculer la consommation de puissance d'un circuit intégré semi-conducteur et appareil pour concevoir un circuit intégré semi-conducteur - Google Patents

Procédé pour calculer la consommation de puissance d'un circuit intégré semi-conducteur et appareil pour concevoir un circuit intégré semi-conducteur Download PDF

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WO2008041280A1
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WO
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circuit
power consumption
logic
operation rate
clock
Prior art date
Application number
PCT/JP2006/319473
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English (en)
French (fr)
Inventor
Junichi Niitsuma
Ryuji Fujita
Kazuhide Tamaki
Takayuki Sasaki
Original Assignee
Fujitsu Limited
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Publication date
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/06—Power analysis or power optimisation

Definitions

  • the present invention relates to a power consumption calculation method and design apparatus for a semiconductor integrated circuit, and more particularly to a power consumption analysis technique for a large-scale circuit such as power consumption in the entire chip.
  • JP-A-2-136755 and JP-A-2-171861 the number of signal changes is calculated based on the result information of logic simulation, and consumption based on a general calculation formula that gives load capacity and power consumption.
  • a method for calculating power is disclosed.
  • JP 2001-350815 A the operation rate of each of the register portion constituting the logic circuit and the gate portion excluding the register is obtained, and the operation rate of the entire logic circuit is obtained by summing them.
  • a technique for calculating power consumption is disclosed. JP 2003
  • logic circuit simulation is performed to collect memory access times
  • memory transistor circuit simulation is performed to collect memory access current consumption
  • the average memory power consumption is calculated using these.
  • a technique for calculating is disclosed.
  • the library use condition table is created for each library by analyzing the netlist information of the LSI to be designed, and is registered in advance for each library in the library use condition table. It is disclosed that the power consumption of the entire LSI is calculated based on usage conditions using the library power consumption table.
  • power consumption is one of the important design constraints, and greatly affects performance and quality and cost. Since it is necessary to make sure that the power consumption of the entire chip is below a predetermined limit before manufacturing, it is necessary to perform highly accurate power consumption analysis using a power consumption analysis tool.
  • logic verification of a semiconductor integrated circuit to be designed is often performed at the time when the logic is determined, for example, immediately after RTL (Register Transfer Level) or logic synthesis.
  • RTL Register Transfer Level
  • logic verification an enormous simulation is performed to verify the logic functions of all the design circuits. Since logic verification does not include gate information or layout information as circuit information, logic simulation can be executed at high speed.
  • the circuit after layout design (actual circuit) is a circuit that has been subjected to logic verification with cell changes, test circuit additions, and buffer additions. is there. For this reason, when the operation rate of a circuit obtained by logic verification is applied to an actual circuit after layout design, there is a problem that correspondence between cells at the time of logic verification and after layout design cannot be established.
  • the layout design has a large influence on power consumption, such as changing to a high-speed cell with high power consumption, and synthesis of a clock tree (clock tree). Therefore, there is a problem that the power consumption analysis performed without considering the layout information obtained by the layout design is not accurate enough.
  • Patent Document 1 Japanese Patent Laid-Open No. 2-136755
  • Patent Document 2 Japanese Patent Laid-Open No. 2-171861
  • Patent Document 3 Japanese Patent Laid-Open No. 2001-350815
  • Patent Document 4 Japanese Patent Laid-Open No. 2003-256495
  • Patent Document 5 Japanese Patent Laid-Open No. 9-282341 Disclosure of the invention
  • An object of the present invention is to make it possible to easily and accurately analyze power consumption of a circuit after layout design.
  • circuit elements of a logic determination circuit before layout design are grouped into a plurality of circuit loops according to an input clock.
  • the average operation rate is calculated for each circuit group based on the operation result information obtained in the logic verification of the logic determination circuit, and the layout is calculated based on the calculated average operation rate and the layout designed circuit information after layout design. Calculate the power consumption in the designed circuit.
  • a semiconductor integrated circuit design apparatus includes: a configuration analysis unit that groups circuit elements of a logic determination circuit before layout design into a plurality of circuit groups according to an input clock based on logic circuit information; An operation rate calculation unit that calculates an average operation rate for each circuit group based on operation result information obtained by logic verification related to the logic determination circuit, and a layout based on the calculated average operation rate and layout designed circuit information.
  • a power consumption calculation unit for calculating power consumption in the designed circuit.
  • the circuit elements of the logic determination circuit are grouped into a plurality of circuit groups according to the input clock, and the average operation rate is calculated for each circuit group based on the operation result information of the logic verification.
  • the power analysis of the circuit after layout design is performed using the operation result information of logic verification that can be executed at high speed. It can be performed.
  • FIG. 1 is a diagram showing a configuration example of a semiconductor integrated circuit design apparatus according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing a flow of a design process for a semiconductor integrated circuit in the present embodiment.
  • FIG. 3 is a diagram showing a flow of power consumption analysis processing in the present embodiment.
  • FIG. 4 is a diagram showing a flow of preprocessing in the present embodiment.
  • FIG. 5 is a diagram for explaining the result of clock analysis * grouping process in this embodiment.
  • FIG. 6 is a diagram showing a specific example of a result of the clock analysis grouping process in the present embodiment.
  • FIG. 7A is a diagram illustrating an example of a logic determination circuit.
  • FIG. 7B is a diagram showing an example of a layout designed circuit.
  • FIG. 7C is a diagram for explaining the circuit configuration correspondence information.
  • FIG. 1 is a block diagram showing a configuration example of a semiconductor integrated circuit design apparatus according to an embodiment of the present invention.
  • the design apparatus may include a layout design unit that performs design related to arrangement and wiring of a semiconductor integrated circuit, a logic verification unit that executes logic simulation of the semiconductor integrated circuit, and the like.
  • the circuit configuration analysis unit 10 is supplied with logic determined circuit information D 1 and layout designed circuit information D 2.
  • the logic determination circuit information D1 is a circuit of a circuit (hereinafter also referred to as a “logic determination circuit”) in which logic is determined by performing logic design and logic verification at an RTL (Register Transfer Level) or gate level. Information.
  • the layout designed circuit information D2 is a DFT (Desgin For Test) design or layout in which a test scan circuit or a self-test circuit is inserted into the logic decision circuit indicated by the logic decision circuit information D1.
  • DFT Desgin For Test
  • ⁇ This is circuit information of a circuit after layout design (hereinafter, also referred to as “layout designed circuit”) in which layout design for wiring is performed.
  • the layout designed circuit information D2 corresponds to the mask pattern on the actual chip, and electrical parameters (wiring capacitance, gate capacitance, etc.) of the actually formed circuit are added (annotated).
  • electrical parameters wiring capacitance, gate capacitance, etc.
  • the circuit configuration analysis unit 10 acquires the circuit configurations of the logic determination circuit and the layout designed circuit based on the supplied circuit information Dl and D2, respectively. Analyze the correspondence of the circuit configuration among the designed circuits.
  • the circuit configuration analysis unit 10 includes a clock analysis unit 11, a grouping processing unit 12, and a correspondence analysis unit 13.
  • the clock analysis unit 11 performs clock analysis in the logic determination circuit and the layout designed circuit based on the circuit information Dl and D2, and extracts a gated clock.
  • the gated clock is a clock that reduces power consumption by stopping (blocking) the clock input to the registers in the circuit module when the circuit module is not operating in a low power consumption design. According to the gating design method, the supply to the register is controlled (gated).
  • the grouping processing unit 12 groups the circuit elements (registers and combinational circuits) in the logic determination circuit and the layout designed circuit based on the circuit information Dl and D2.
  • the duplication processing unit 12 groups the registers in the logic determination circuit and the layout designed circuit for each gated clock that is input, and groups the combinational circuits that receive the outputs of the registers together. Hesitate.
  • the grouped registers and combinational circuits are also referred to as “circuit groups”.
  • the correspondence analysis unit 13 takes a circuit group correspondence between the logic determination circuit and the layout designed circuit, and analyzes the correspondence of the circuit configuration (circuit group).
  • the analysis result of the circuit configuration correspondence between the logic determination circuit and the layout designed circuit by the circuit configuration analysis unit 10 is output as circuit configuration correspondence information.
  • the operation rate calculation unit 20 is supplied with the circuit configuration correspondence information and the operation result information D3 from the circuit configuration analysis unit 10, and calculates the average operation rate for each circuit group of the logic determination circuit.
  • the operation result information D3 is verification data (result data of verification simulation) obtained by the logic verification performed on the logic determination circuit indicated by the logic determination circuit information D1.
  • the operation result information D3 is an operation result of logic simulation (RTL simulation or emulation).
  • the operation rate calculation unit 20 includes a clock net operation rate calculation unit 21, a data path operation rate calculation unit 22, and a memory operation rate calculation unit 23.
  • the clock net operation rate calculation unit 21 calculates the clock net operation rate (FF clock input operation rate) related to the clock net in the circuit duplication
  • the data path operation rate calculation unit 22 calculates the data path operation related to the data path net. Calculate rate Put out.
  • the memory operation rate calculation unit 23 calculates the memory operation rate for each memory according to the feature that causes the power consumption to be determined.
  • the power consumption calculation unit 30 calculates the power consumption of the non-layer designed circuit based on the layout designed circuit information D2 and the operation rate information from the operation rate calculation unit 20. Specifically, the power consumption calculation unit 30 assigns an average operating rate corresponding to each circuit group of the layout designed circuit based on the operating rate information, calculates the power consumption for each group, and calculates the power consumption for each group. The sum is output as power consumption information D4 indicating the power consumption of the entire chip (semiconductor integrated circuit).
  • FIG. 2 is a diagram showing an overall flow (design flow) of the design processing in this embodiment.
  • the logic design process S1 is performed based on the specification information DO that defines the operation required for the semiconductor integrated circuit, and the logic decision circuit information D1 related to the designed logic decision circuit is output.
  • DFT design process and the layout design process S2 are performed on the logic decision circuit indicated by the logic decision circuit information D1, and the layout designed circuit information related to the circuit (layout designed circuit) after the layout design is performed. D2 is output.
  • test scan circuit or a self-test circuit is added to the logic determination circuit.
  • layout design a design related to the arrangement of cells constituting a circuit, wiring between cells, and the like is performed. For example, in layout design, change the critical path cell from a low-speed cell to a high-speed cell, insert a buffer to reduce fanout and increase the speed, or reduce skew. Delay adjustment is performed by synthesizing clock trees.
  • the logic verification process S3 is performed to confirm the operation of all the logic functions of the logic determination circuit indicated by the logic determination circuit information D1, and the verification data obtained thereby is the operation result information. Output as D3.
  • the logic determination circuit information D1 that does not include gate information or layout information according to the actual circuit is used. Since logic simulation is performed using this, a huge amount of operation result information D3 (verification data) can be obtained without much time.
  • power consumption analysis processing S4 is performed, and power consumption information D4 indicating the power consumption of the semiconductor integrated circuit is output.
  • the power consumption analysis process S4 the wiring capacity, load, resistance, etc. in the actual circuit are extracted based on the layout designed circuit information D2, and the power consumption analysis is performed using them.
  • FIG. 3 is a diagram showing a flow (power consumption analysis flow) of the power consumption analysis process S4 shown in FIG.
  • the circuit configuration analysis unit 10 performs pre-processing S11 for analyzing the correspondence between the circuit configuration of the logic determined circuit and the layout designed circuit based on the logic determined circuit information D1 and the layout designed circuit information D2. .
  • pre-processing S11 gated clocks are extracted for each of the logic determination circuit and the layout designed circuit, and grouping of the registers and the combinational circuit connected thereto is performed. Correspondence of grouped circuit configurations is created.
  • FIG. 4 is a diagram showing the flow of the preprocessing S11 shown in FIG.
  • the clock analysis unit 11 and the grouping processing unit 12 in the circuit configuration analysis unit 10 perform a clock analysis' grouping process S21 related to the logic determination circuit based on the logic determination circuit information D1.
  • the clock analysis unit 11 analyzes the input clock in the logic determination circuit based on the logic determination circuit information D1, and extracts a gated clock.
  • the clock analysis unit 11 is provided with a control unit that controls whether or not a clock is supplied between the clock source and the register (its clock input), and determines that the input clock supplied via it is a gated clock. And extract.
  • the grouping processor 12 groups the registers in the logic decision circuit based on the logic decision circuit information D1 for each gated clock extracted by the clock analysis unit 11.
  • the grouping unit 12 collects the combinational circuits that receive the output of the register together. Make it.
  • circuits provided as macros such as memories may be grouped for each unit provided as a macro.
  • 101 is the source of the basic clock CK.
  • Registers for which the basic clock CK output from the source 101 is supplied as it is without control related to the clock, that is, without going through the clock control unit, are grouped as register group (0) 102, and the register group (0)
  • the combinational circuit that receives the output of the register belonging to 102 is grouped as combinational circuit (0) 103.
  • Registers to which the gated clock GCK1 from the clock control unit (1) 104 to which the basic clock CK is supplied are grouped as a register group (1) 105 and belong to the register group (1) 105
  • the combinational circuits that receive the output of are grouped as combinational circuit (1) 10 6.
  • the registers to which the gated clock GCKn is supplied from the clock control unit (n) 107 to which the basic clock CK is supplied are grouped as a register group (n) 108 and are grouped into the register group (n) 108.
  • the combinational circuit that receives the output of the register to which it belongs is grouped as combinational circuit (n) 109.
  • FIG. 6 is a diagram showing a specific example of the processing result of the clock analysis' groupy process S 21.
  • the gated clock GCKA from the clock control unit 201 to which the clock CKA is supplied is input to the registers REG1 and REG2.
  • the output of register REG1 is input to combinational circuit LGC1, and the output of register REG2 is input to combinational circuit LGC2.
  • a gated clock GCKB from the clock control unit 202 to which the clock CKB is supplied is input to the registers REG3 and REG4.
  • the output of register REG3 is input to combinational circuit LGC3, and the output of register REG4 is input to combinational circuit LGC4. It is powered.
  • the gated clock GCKC from the clock control unit 203 to which the clock CKB is supplied is input to the register REG5, and the output of the register REG5 is input to the combinational circuit LGC5.
  • the clock domain (clock region) to which the gated clock GCKA is supplied (Registers REG1 and REG2 in the GRA constitute one register group, and the combinational circuits LGC1 and LGC2 constitute one group.
  • the configured combinational circuit is configured.
  • registers REG3 and REG4 in the clock domain GRB to which the gated clock GCKB is supplied constitutes one register group, and the combinational circuits LGC3 and LGC4 form one grouped combinational circuit.
  • the register REG5 in the clock domain GRC to which the gated clock GCKC is supplied constitutes one register group, and the combinational circuit LGC5 forms one grouped combinational circuit.
  • the clock analysis unit 11 and the grouping processing unit 12 perform the clock analysis' grouping processing S 21 described above, whereby the combinational circuit that receives the output of the register and the register in the logic determination circuit.
  • the circuit configuration information D21 about the logic determination circuit grouped for each clock is obtained.
  • the clock analysis unit 11 and the grouping processing unit 12 in the circuit configuration analysis unit 10 perform the clock analysis group related to the layout designed circuit based on the layout designed circuit information D2.
  • ⁇ process S22 is performed to obtain circuit configuration information D22 about the layout designed circuit.
  • the correspondence analysis unit 13 in the circuit configuration analysis unit 10 performs a circuit configuration correspondence analysis process S23 based on the circuit configuration information D21 about the logic determination circuit and the circuit configuration information D22 about the layout designed circuit. And output circuit configuration correspondence information D11 indicating the correspondence between the circuit configuration of the logic determination circuit and the layout designed circuit.
  • the correspondence analysis unit 13 compares and refers to the circuit configuration information D21 and the circuit configuration information D22, and creates a correspondence of the circuit configuration by taking the correspondence of the circuit configuration between the logic determination circuit and the layout designed circuit.
  • circuit configuration correspondence analysis process S23 will be described with reference to FIGS. 7A to 7C.
  • FIG. 7A is a diagram illustrating an example of a logic determination circuit.
  • FIG. 7B is a diagram showing an example of a layout designed circuit obtained by performing layout design on the logic determination circuit shown in FIG. 7A.
  • Clock CLK is output as clock CLK-2 through buffer 302, and clock CLK
  • a gated clock g elk is output from the clock control unit (gate) 304 to which the clock CLK-3 is input, and is input to the register 307 via the notches 305 and 306.
  • the output of the noffer 305 is a gated clock gclk-21, and the output of the buffer 306 is a gated clock gel k-22.
  • DI is a data input to the register 307
  • DO is a data output from the register 307.
  • Register 307 is a register with a scan function
  • SI is the scan data input of register 307
  • SO is the scan data output from register 307.
  • the operation rate calculation unit 20 performs the operation rate calculation processing S 12 based on the circuit configuration correspondence information D 11 and the operation result information D 3, and the preprocessing S 11 performs grouping.
  • the average operating rate is calculated for each selected circuit (for each circuit group whose correspondence is indicated by circuit configuration correspondence information D11).
  • the operation rate calculation process S12 the number of signal changes in each net in the circuit group is measured using the operation result information D3 for the logic determination circuit, and the average operation rate (number of changes per unit time) is calculated.
  • the unit time is arbitrary, and it can be determined appropriately by the user according to the power analysis target.
  • the clock net operation rate calculation unit 21 in the operation rate calculation unit 20 measures the number of changes in one clock net for each gated clock (for each circuit group), and operates the clock net.
  • the rate is the clock net operating rate (FF clock input operating rate).
  • the data path operation rate calculation unit 22 1S in the operation rate calculation unit 20 1S calculates the operation rate by measuring the number of data changes in all the data path nets in the circuit group. Further, the data path operation rate calculation unit 22 calculates the average by calculating the operation rates in the data path nets in the circuit group, and sets this as the data path operation rate.
  • the memory operation rate calculation unit 23 in the operation rate calculation unit 20 calculates the average operation rate according to the characteristics of each memory. For example, in the case of a memory whose power consumption varies greatly depending on the inhibit, the memory operation rate calculation unit 23 measures the inhibit time and sets (inhibit time) Z (total time) as the memory operation rate. For example, in the case of a memory whose power consumption is determined according to the number of accesses, the number of accesses per unit time is used as the memory operation rate.
  • the power consumption calculation unit 30 performs operation rate information D 12 indicating the average operation rate obtained by performing the logic determination circuit information Dl, the layout designed circuit information D2, and the operation rate calculation processing SI2. Based on the above, power consumption calculation processing S13 is performed.
  • power consumption in a semiconductor integrated circuit includes dynamic power consumed for each output change of the basic cell constituting the circuit and static power called leak power that does not depend on circuit operation.
  • dynamic power is calculated in the layout designed circuit.
  • the power consumption calculation unit 30 relates to the power consumption related to the clock supply in the layout designed circuit and the clock input of the register! /, For the clock tree of the layout designed circuit. Power consumption is calculated by applying the clock net operating rate for each gated clock. In addition, regarding the power consumption related to the data path in the layout designed circuit, the power consumption is calculated by applying the data path operation rate to the basic cells (basic circuits) constituting the data path in the layout designed circuit. In addition, regarding the power consumption of the memory in the layout designed circuit, the power consumption is calculated by applying the memory operation rate to the memory of the layout designed circuit.
  • the power consumption calculation unit 30 calculates the power consumption for each grouped circuit, and then outputs the sum as power consumption information D4 indicating the power consumption of the semiconductor integrated circuit.
  • the average operation rate is calculated based on the operation result information D3 for each circuit group grouped for each extracted gated clock, and the layout is designed using the average operation rate.
  • the average operation rate of the circuit for power consumption analysis it is possible to obtain the average operation rate for each circuit group that does not need to retain the verification data obtained by logic verification, that is, the waveform change information itself in simulation etc. Just hold it. Therefore, the amount of information to be retained can be reduced, and the power consumption analysis process can be speeded up.
  • the average operation rate calculated based on the information obtained by the logic verification related to the logic decision circuit is the same as that in the layout designed circuit.
  • the values are very close to the operation rate, and the values obtained from the layout-designed circuit are used for the cell power consumption and wiring capacity used in the power consumption calculation. Therefore, it is possible to calculate power consumption with high accuracy by performing power consumption analysis with high accuracy. Even when applied to actual circuits, the calculation accuracy of power consumption is empirically several percent. It is settled.
  • the circuit scale of a semiconductor integrated circuit has increased, and in designing a large-scale semiconductor integrated circuit, it is common to perform a hierarchical design by dividing it into a plurality of modules.
  • a module that stores module correspondence from RTL to layout design such as a higher-level module in the design hierarchy.
  • the upper module of the hierarchy may be used as a unit for calculating the average operation rate. Even when the operation rate is greatly different for each module, the accuracy of the average operation rate can be improved and the power consumption can be obtained with high accuracy.
  • the average operation rate is calculated using the operation result information of the logic verification that can be executed at high speed for each circuit group grouped according to the input clock, and the calculated average operation rate is calculated.

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Description

明 細 書
半導体集積回路の消費電力計算方法及び設計装置
技術分野
[0001] 本発明は、半導体集積回路の消費電力計算方法及び設計装置に関し、特にチッ プ全体での消費電力など大規模回路の消費電力解析技術に関する。
背景技術
[0002] システム LSI等の半導体集積回路の消費電力を計算するための装置や方法が、多 く開発され提案されている。特開平 2— 136755号公報ゃ特開平 2— 171861号公 報には、論理シミュレーションの結果情報に基づいて信号の変化回数を求め、負荷 容量や消費電力を与える一般的な計算式に基づいて消費電力を計算する方法が開 示されている。
[0003] 特開 2001— 350815号公報には、論理回路を構成するレジスタ部分とレジスタを 取り除いたゲート部分の動作率をそれぞれ求め、それを合計することで論理回路全 体の動作率を求めて消費電力を算定する技術が開示されている。また、特開 2003
— 256495号公報には、論理回路シミュレーションを実行してメモリアクセス回数を収 集し、メモリのトランジスタ回路シミュレーションを実行してメモリアクセス消費電流を収 集し、それらを用いてメモリの平均消費電力を算出する技術が開示されている。
[0004] また、特開平 9— 282341号公報には、設計対象 LSIのネットリスト情報を解析して ライブラリ毎にライブラリ使用条件テーブルを作成し、ライブラリ使用条件テーブルと 予めライブラリ毎に登録されているライブラリ消費電力テーブルとを用いて、使用条件 に基づいた LSI全体の消費電力を計算することが開示されている。
[0005] システム LSI等の半導体集積回路において、消費電力は、重要な設計制約のひと つであり、性能 '品質やコストに多大な影響を及ぼす。製造の前にチップ全体での消 費電力が予め定められた制限以下であることを確かめなければならないため、消費 電力解析ツールを用いて精度の高い消費電力解析を行う必要がある。
[0006] しかし、近年、回路規模は増大しており、チップ全体での消費電力を評価するため には、数千万ゲートの大規模回路に対する億サイクル以上の長時間シミュレーション を要する。さらに、消費電力を計算するためには、全ゲートの動作率 (単位時間あたり の変化回数）を求める必要があるが、そのためのシミュレーション結果データの量も膨 大であり、データ収集や処理時間がシミュレーション時間よりも長くなつてしまうことも ある。
[0007] ここで、設計対象の半導体集積回路の論理検証は、論理が確定した時点、例えば RTL (Register Transfer Level)や論理合成直後に行われることが多い。論理検証で は、設計回路のすべてについて論理機能を検証するために、膨大なシミュレーション が行われる。論理検証では、回路情報としてゲート情報やレイアウト情報を含まない ため、論理シミュレーションを高速に実行することができる。
[0008] また、近年、回路規模の増大にともなって、チップレベルのような大規模回路の検 証では、高速な論理エミユレーシヨン装置を用いて設計回路の検証を行うことも多くな つている。このような高速な RTLシミュレーションやエミユレーシヨンを用いて回路の動 作率を求めることにより、回路の消費電力を解析する方法が提案されている。
[0009] しかしながら、論理検証以後のテクノロジマッピング、 DFT (Design
For Test)設計やレイアウト設計等により、レイアウト設計後の回路 (実回路）は、論理 検証を行った回路に対してセルの変更、テスト回路の追加やバッファの追カ卩が施さ れたものである。そのため、論理検証により求めた回路の動作率をレイアウト設計後 の実回路に適用する場合には、論理検証時とレイアウト設計後のセル間の対応がつ かないという問題がある。
[0010] また、レイアウト設計は、消費電力が大きい高速セルへの変更や、クロックツリー（ク ロック木)の合成など消費電力に及ぼす影響が大きい。したがって、レイアウト設計に より得られるレイアウト情報を考慮しないで行った消費電力解析は精度が十分でない という問題がある。
[0011] 特許文献 1 :特開平 2— 136755号公報
特許文献 2：特開平 2— 171861号公報
特許文献 3 :特開 2001— 350815号公報
特許文献 4：特開 2003 - 256495号公報
特許文献 5：特開平 9 - 282341号公報 発明の開示
[0012] 本発明は、レイアウト設計後の回路についての消費電力解析を容易かつ精度良く 行えるようにすることを目的とする。
[0013] 本発明の半導体集積回路の消費電力計算方法は、論理回路情報に基づいて、レ ィアウト設計前の論理確定回路の回路要素を、入力クロックに応じて複数の回路ダル ープにグループ化して、論理確定回路に係る論理検証で得られた動作結果情報に 基づいて回路グループ毎に平均動作率を算出し、算出した平均動作率とレイアウト 設計後のレイアウト設計済回路情報に基づいて、レイアウト設計後の回路における消 費電力を算出する。
本発明の半導体集積回路の設計装置は、論理回路情報に基づいて、レイアウト設 計前の論理確定回路の回路要素を、入力クロックに応じて複数の回路グループにグ ループ化する構成解析部と、論理確定回路に係る論理検証で得られた動作結果情 報に基づいて回路グループ毎に平均動作率を算出する動作率算出部と、算出した 平均動作率とレイアウト設計済回路情報に基づいて、レイアウト設計後の回路におけ る消費電力を算出する消費電力算出部とを備える。
[0014] 本発明によれば、入力クロックに応じて論理確定回路の回路要素を複数の回路グ ループにグループ化して、回路グループ毎に論理検証の動作結果情報を基に平均 動作率を算出し、算出した平均動作率を用いてレイアウト設計後の回路における消 費電力を算出することで、高速に実行可能な論理検証の動作結果情報を利用してレ ィアウト設計後の回路についての消費電力解析を行うことができる。
図面の簡単な説明
[0015] [図 1]図 1は、本発明の実施形態による半導体集積回路の設計装置の構成例を示す 図である。
[図 2]図 2は、本実施形態における半導体集積回路の設計処理の流れを示す図であ る。
[図 3]図 3は、本実施形態における消費電力解析処理の流れを示す図である。
[図 4]図 4は、本実施形態における前処理の流れを示す図である。
[図 5]図 5は、本実施形態におけるクロック解析 *グループィ匕処理の結果を説明するた めの図である。
[図 6]図 6は、本実施形態におけるクロック解析'グループ化処理の結果の具体例を 示す図である。
[図 7A]図 7Aは、論理確定回路の一例を示す図である。
[図 7B]図 7Bは、レイアウト設計済回路の一例を示す図である。
[図 7C]図 7Cは、回路構成対応情報を説明するための図である。
発明を実施するための最良の形態
[0016] 以下、本発明の実施形態を図面に基づいて説明する。
[0017] 図 1は、本発明の一実施形態による半導体集積回路の設計装置の構成例を示す ブロック図である。なお、図 1においては、本実施形態の設計装置における消費電力 解析に係る機能部のみを図示している力 これに限定されるものではなぐ他の機能 部を備えていても良い。例えば、半導体集積回路の配置や配線に係る設計を行うレ ィアウト設計部や、半導体集積回路の論理シミュレーション等を実行する論理検証部 等を設計装置に備えても良い。
[0018] 図 1において、回路構成解析部 10には、論理確定回路情報 D1及びレイアウト設計 済回路情報 D2が供給される。ここで、論理確定回路情報 D1は、 RTL (Register Tra nsfer Level)又はゲートレベルにおいて、論理設計及び論理検証が行われて論理が 確定した回路 (以下、「論理確定回路」とも称する。）の回路情報である。
[0019] また、レイアウト設計済回路情報 D2は、論理確定回路情報 D1により示される論理 確定回路に、テスト用のスキャン回路やセルフテスト回路の挿入などを行う DFT(Des ign For Test)設計や配置 ·配線を行うレイアウト設計等を行ったレイアウト設計後の 回路 (以下、「レイアウト設計済回路」とも称する。）の回路情報である。
[0020] すなわち、レイアウト設計済回路情報 D2は、実チップ上のマスクパターンに対応す るものであり、実際に形成される回路の電気パラメータ (配線容量やゲート容量など） が付加 (ァノテート)される。このレイアウト設計済回路情報 D2に基づくレイアウト設計 済回路を解析することにより、実チップに即した電力解析を行うことが可能となる。
[0021] 回路構成解析部 10は、供給される回路情報 Dl、 D2に基づいて、論理確定回路 及びレイアウト設計済回路の回路構成をそれぞれ取得し、論理確定回路とレイアウト 設計済回路の間での回路構成の対応を解析する。回路構成解析部 10は、クロック 解析部 11、グループ化処理部 12、及び対応解析部 13を有する。
[0022] クロック解析部 11は、回路情報 Dl、 D2に基づいて、論理確定回路及びレイアウト 設計済回路におけるクロック解析を行い、ゲーテド'クロックを抽出する。ここで、ゲー テド ·クロックは、低消費電力設計にて回路モジュールが動作していないときに、その 回路モジュール内のレジスタへのクロック入力を停止する (遮断する）ことにより消費 電力を削減するクロックゲーティング設計手法にぉ 、て、レジスタへの供給が制御さ れる（ゲーティングされた)クロックである。
[0023] グループィ匕処理部 12は、回路情報 Dl、 D2に基づいて、論理確定回路内及びレイ アウト設計済回路内の回路要素（レジスタ及び組合せ回路)をグループィ匕する。ダル ープ化処理部 12は、論理確定回路内及びレイアウト設計済回路内のレジスタを、入 力されるゲーテド 'クロック毎にグループ化するとともに、そのレジスタの出力を受ける 組合せ回路をまとめてグループィ匕する。以下、グループィ匕されたレジスタや組合せ回 路を「回路グループ」とも称する。
[0024] 対応解析部 13は、論理確定回路とレイアウト設計済回路の間で回路グループの対 応をとり、回路構成（回路グループ)の対応を解析する。
回路構成解析部 10による論理確定回路とレイアウト設計済回路の間での回路構成 の対応についての解析結果は、回路構成対応情報として出力される。
[0025] 動作率算出部 20は、回路構成解析部 10からの回路構成対応情報及び動作結果 情報 D3が供給され、論理確定回路の各回路グループ毎に、その平均動作率を算出 する。ここで、動作結果情報 D3は、論理確定回路情報 D1により示される論理確定 回路に対して行われた論理検証で得られた検証データ (検証シミュレーションの結果 データ）である。例えば、動作結果情報 D3は、論理シミュレーション (RTLシミュレ一 シヨンやエミユレーシヨン）の動作結果である。
[0026] 動作率算出部 20は、クロックネット動作率算出部 21、データパス動作率算出部 22 、及びメモリ動作率算出部 23を有する。クロックネット動作率算出部 21は、回路ダル ープにおけるクロックネットに係るクロックネット動作率 (FFクロック入力動作率）を算 出し、データパス動作率算出部 22は、データパスネットに係るデータパス動作率を算 出する。メモリ動作率算出部 23は、個々のメモリに対して、消費電力を決定させる要 因となる特徴に応じてメモリ動作率を算出する。
[0027] 消費電力算出部 30は、レイアウト設計済回路情報 D2及び動作率算出部 20からの 動作率情報に基づいて、レイァ外設計済回路の消費電力を算出する。具体的には 、消費電力算出部 30は、レイアウト設計済回路の各回路グループに対して、動作率 情報に基づき対応する平均動作率を割り当ててグループ毎に消費電力を算出し、そ れらの総和をチップ (半導体集積回路)全体での消費電力を示す消費電力情報 D4 として出力する。
[0028] 次に、本実施形態における半導体集積回路の設計処理について説明する。
図 2は、本実施形態における設計処理の全体の流れ (設計フロー）を示す図である
[0029] まず、半導体集積回路に要求される動作等が規定された仕様情報 DOに基づいて 論理設計処理 S1を行い、設計された論理確定回路に係る論理確定回路情報 D1が 出力される。
[0030] 続、て、論理確定回路情報 D1により示される論理確定回路に、 DFT設計処理及 びレイアウト設計処理 S2を行い、レイアウト設計後の回路 (レイアウト設計済回路）に 係るレイアウト設計済回路情報 D2が出力される。
DFT設計においては、論理確定回路にテスト用のスキャン回路やセルフテスト回路 の揷人などを行う。
[0031] レイアウト設計においては、回路を構成するセルの配置やセル間の配線等に係る 設計を行う。例えば、レイアウト設計では、クリティカルなパスのセルを低速なセルから 高速なセルに変更したり、ファンアウトを少なくして高速ィ匕を図るためにバッファを挿 入したり、スキューが小さくなるようにクロック木 (クロックツリー）を合成したりすることに より遅延調整が行われる。
[0032] また、論理確定回路情報 D1により示される論理確定回路のすべての論理機能に つ!ヽて動作確認するために論理検証処理 S3を行 ヽ、それにより得られた検証データ が動作結果情報 D3として出力される。なお、論理検証処理 S3においては、実際の 回路に準じたゲート情報やレイアウト情報が含まれていない論理確定回路情報 D1を 用いて論理シミュレーション等を行うため、多大な時間を要することなぐ膨大な動作 結果情報 D3 (検証データ）を得ることができる。
[0033] 次に、上述のようにして得られた論理確定回路情報 Dl、レイアウト設計済回路情報
D2及び動作結果情報 D3に基づいて消費電力解析処理 S4を行い、半導体集積回 路の消費電力を示す消費電力情報 D4が出力される。消費電力解析処理 S4では、 レイアウト設計済回路情報 D2に基づいて実回路における配線容量、負荷、抵抗等 を抽出し、それらを用いて消費電力解析を行う。
[0034] 図 3は、図 2に示した消費電力解析処理 S4の流れ (消費電力解析フロー）を示す図 である。
[0035] まず、回路構成解析部 10は、論理確定回路情報 D1及びレイアウト設計済回路情 報 D2に基づいて、論理確定回路とレイアウト設計済回路の回路構成の対応を解析 する前処理 S11を行う。前処理 S11では、論理確定回路とレイアウト設計済回路のそ れぞれについてゲーテド'クロックの抽出や、レジスタ及びそれに接続された組合せ 回路のグループィ匕が行われ、論理確定回路とレイアウト設計済回路についてグルー プ化された回路構成の対応が作成される。
[0036] 前処理 S11について、図 4を参照して説明する。図 4は、図 3に示した前処理 S11 の流れを示す図である。
回路構成解析部 10内のクロック解析部 11、及びグループ化処理部 12は、論理確 定回路情報 D1に基づいて、論理確定回路に係るクロック解析'グループ化処理 S21 を行う。
[0037] 具体的には、クロック解析部 11は、論理確定回路情報 D1に基づいて、論理確定 回路内の入力クロックを解析してゲーテド 'クロックを抽出する。クロック解析部 11は、 クロックソースからレジスタ（そのクロック入力）までの間にクロックを供給するか否かを 制御する制御部が設けられ、それを介して供給される入力クロックをゲーテド 'クロック と判定して抽出する。
[0038] グループィ匕処理部 12は、クロック解析部 11により抽出されたゲーテド 'クロック毎に 、論理確定回路情報 D1に基づく論理確定回路内のレジスタをグループ化する。また 、グループィ匕処理部 12は、そのレジスタの出力を受ける組合せ回路をまとめてダル ープ化する。なお、メモリなどマクロとして提供される回路については、マクロとして提 供される単位毎にグループとするようにしても良い。以下、本実施形態では、マクロと して提供される回路の一例としてメモリがあり、それぞれグループ化されているものと する。
[0039] 図 5を参照して、クロック解析'グループ化処理 S21の処理結果について説明する。
図 5において、 101は基本クロック CKのソースである。ソース 101より出力される基本 クロック CKが、クロックに係る制御がなぐすなわちクロック制御部を介さずにそのまま 供給されるレジスタは、レジスタグループ（0) 102としてグループ化され、レジスタグル ープ (0) 102に属するレジスタの出力を受ける組合せ回路は、組合せ回路 (0) 103と してグループ化される。
[0040] 基本クロック CKが供給されるクロック制御部（1) 104からのゲーテド 'クロック GCK1 が供給されるレジスタは、レジスタグループ（1) 105としてグループ化され、レジスタグ ループ（1) 105に属するレジスタの出力を受ける組合せ回路は、組合せ回路（1) 10 6としてグループィ匕される。また、同様に、基本クロック CKが供給されるクロック制御 部（n) 107からのゲーテド 'クロック GCKnが供給されるレジスタは、レジスタグループ (n) 108としてグループ化され、レジスタグループ（n) 108に属するレジスタの出力を 受ける組合せ回路は、組合せ回路 (n) 109としてグループィ匕される。
[0041] すなわち、ゲーテド 'クロック GCKi(iは添え字であり、 i= l〜n)が繋がっているレジ スタをまとめてレジスタグループ（i)とグループ化し、そのレジスタグループ（i)に属す るレジスタの出力を受ける組合せ回路を組合せ回路 (i)とグループ化する。
[0042] 図 6は、クロック解析 'グループィ匕処理 S 21の処理結果の具体例を示す図である。
クロック CKAが供給されるクロック制御部 201からのゲーテド 'クロック GCKAがレジ スタ REG1、 REG2に入力される。レジスタ REG1の出力が組合せ回路 LGC1に対し て入力されるとともに、レジスタ REG2の出力が組合せ回路 LGC2に対して入力され る。
[0043] また、クロック CKBが供給されるクロック制御部 202力らのゲーテド 'クロック GCKB がレジスタ REG3、 REG4に入力される。レジスタ REG3の出力が組合せ回路 LGC3 に対して入力されるとともに、レジスタ REG4の出力が組合せ回路 LGC4に対して入 力される。また、クロック CKBが供給されるクロック制御部 203カゝらのゲーテド 'クロック GCKCがレジスタ REG5に入力され、レジスタ REG5の出力が組合せ回路 LGC5に 対して入力される。
[0044] 図 6に示した例では、ゲーテド 'クロック GCKAが供給されるクロックドメイン (クロック 領域） GRA内のレジスタ REG1、 REG2が 1つのレジスタグループを構成し、組合せ 回路 LGC1、 LGC2が 1つのグループィ匕された組合せ回路を構成する。同様に、ゲ ーテド ·クロック GCKBが供給されるクロックドメイン GRB内のレジスタ REG3、 REG4 力 Siつのレジスタグループを構成し、組合せ回路 LGC3、 LGC4が 1つのグループ化 された組合せ回路を構成する。また、ゲーテド 'クロック GCKCが供給されるクロックド メイン GRC内のレジスタ REG5が 1つのレジスタグループを構成し、組合せ回路 LGC 5が 1つのグループィ匕された組合せ回路を構成する。
[0045] 図 4に戻り、クロック解析部 11及びグループ化処理部 12が、上述したクロック解析' グループ化処理 S 21を行うことにより、論理確定回路内のレジスタ及びレジスタの出 力を受ける組合せ回路をゲーテド 'クロック毎にそれぞれグループ化した論理確定回 路についての回路構成情報 D21が取得される。
[0046] また、同様にして、回路構成解析部 10内のクロック解析部 11、及びグループ化処 理部 12は、レイアウト設計済回路情報 D2に基づいて、レイアウト設計済回路に係る クロック解析.グループィ匕処理 S 22を行い、レイアウト設計済回路についての回路構 成情報 D22を取得する。
[0047] 続いて、回路構成解析部 10内の対応解析部 13は、論理確定回路についての回 路構成情報 D21とレイアウト設計済回路についての回路構成情報 D22に基づいて 回路構成対応解析処理 S23を行い、論理確定回路とレイアウト設計済回路について 回路構成の対応を示す回路構成対応情報 D11を出力する。対応解析部 13は、回 路構成情報 D21と回路構成情報 D22を比較参照して、論理確定回路とレイアウト設 計済回路の間での回路構成の対応を取って回路構成の対応を作成する。
[0048] 回路構成対応解析処理 S23について、図 7A〜図 7Cを参照して説明する。
図 7Aは、論理確定回路の一例を示す図である。
クロック CLKが入力されるクロック制御部（ゲート） 300からのゲーテド 'クロック gclk 1がレジスタ 301に入力される。 DIはレジスタ 301へのデータ入力、 DOはレジスタ 30
1からのデータ出力である。
[0049] 図 7Bは、図 7Aに示した論理確定回路に対してレイアウト設計を行って得られたレ ィアウト設計済回路の一例を示す図である。
クロック CLKがバッファ 302を介してクロック CLK— 2として出力され、クロック CLK
- 2がバッファ 303を介してクロック CLK— 3として出力される。
[0050] クロック CLK— 3が入力されるクロック制御部（ゲート） 304からのゲーテド 'クロック g elkが出力され、ノ ッファ 305、 306を介してレジスタ 307に入力される。ノッファ 305 の出力をゲーテド ·クロック gclk— 21とし、バッファ 306の出力をゲーテド ·クロック gel k— 22とする。
[0051] DIはレジスタ 307へのデータ入力、 DOはレジスタ 307からのデータ出力である。ま た、レジスタ 307はスキャン機能つきのレジスタであり、 SIはレジスタ 307のスキャンデ ータ入力、 SOはレジスタ 307からのスキャンデータ出力である。
[0052] 図 7Aに示した論理確定回路と、図 7Bに示したレイアウト設計済回路において、論 理確定回路におけるクロック CLKは、レイアウト設計済回路におけるクロック CLK、 C LK— 2、 CLK— 3に対応する。また、論理確定回路におけるゲーテド 'クロック gclkl は、レイアウト設計済回路におけるゲーテド 'クロック gclk、 gclk— 21、 gclk— 22に対 応する（図 7C参照。 ) 0したがって、回路構成解析部 10内の対応解析部 13は、論理 確定回路とレイアウト設計済回路について回路構成の対応を解析し、図 7Cに示すよ うな回路構成対応情報を出力する。
[0053] 図 3に戻り、次に、動作率算出部 20は、回路構成対応情報 D11及び動作結果情 報 D3に基づ 、て動作率計算処理 S 12を行 、、前処理 S 11でグループィ匕された回路 毎（回路構成対応情報 D11で対応が示される回路グループ毎）に平均動作率を算 出する。動作率計算処理 S12では、論理確定回路に対して、回路グループにおける 各ネットでの信号の変化回数が動作結果情報 D3を用いて計測され、平均動作率（ 単位時間あたりの変化回数)が算出される。なお、単位時間は任意であり、ユーザ側 で電力解析対象に応じて適宜決定すれば良 ヽ。
[0054] クロックネットについては、同じゲーテド 'クロックであればクロックネットの変化回数 は同じであるので、回路グループ内の動作率は同じである。そこでクロックネットにつ いては、動作率算出部 20内のクロックネット動作率算出部 21により、ゲーテド 'クロッ ク毎（回路グループ毎）に 1つのクロックネットでの変化回数を計測して、その動作率 をクロックネット動作率 (FFクロック入力動作率）とする。
[0055] また、データパスについては、動作率算出部 20内のデータパス動作率算出部 22 1S 回路グループ内のすべてのデータパスネットでのデータ変化回数を計測して動 作率を算出する。さらに、データパス動作率算出部 22が、回路グループ内のデータ パスネットにおける動作率を集計して平均を求め、それをデータパス動作率とする。
[0056] また、メモリについては、動作率算出部 20内のメモリ動作率算出部 23が、各メモリ の特性に応じてそれぞれ平均動作率を算出する。例えば、インヒビットにより消費電 力が大きく異なるメモリの場合には、メモリ動作率算出部 23は、インヒビット時間を測 定し、（インヒビット時間） Z (全時間）をメモリ動作率とする。また、例えば、アクセス回 数に応じて消費電力が決定されるメモリの場合には、単位時間あたりのアクセス回数 をメモリ動作率とする。
[0057] 続いて、消費電力算出部 30は、論理確定回路情報 Dl、レイアウト設計済回路情 報 D2、及び動作率計算処理 SI 2を行って得られた平均動作率を示す動作率情報 D 12に基づいて、消費電力計算処理 S13を行う。ここで、半導体集積回路における消 費電力には、回路を構成する基本セルの出力変化毎に消費される動的電力と、回路 動作に依存しないリーク電力と呼ばれる静的電力とがあるが、消費電力計算処理 S1 3ではレイアウト設計済回路での動的電力の算出を行う。
[0058] 具体的には、消費電力算出部 30は、レイアウト設計済回路におけるクロック供給及 びレジスタのクロック入力に係る消費電力につ!/、ては、レイアウト設計済回路のクロッ クツリーに対して各ゲーテド 'クロックに係るクロックネット動作率を適用して消費電力 を算出する。また、レイアウト設計済回路におけるデータパスに係る消費電力につい ては、レイアウト設計済回路にてデータパスを構成する基本セル (基本回路）にデー タパス動作率を適用して消費電力を算出する。また、レイアウト設計済回路における メモリに係る消費電力につ 、ては、レイアウト設計済回路のメモリにメモリ動作率を適 用して消費電力を算出する。 [0059] なお、消費電力算出部 30による消費電力の算出は、レイアウト設計済回路情報 D2 を基に実回路における配線容量、負荷、抵抗等を用いて、グループ化された回路毎 に行われる。そして、消費電力算出部 30は、グループ化された回路毎に消費電力を 算出した後、その総和を半導体集積回路の消費電力を示す消費電力情報 D4として 出力する。
[0060] 本実施形態によれば、下記のような効果が得られる。
論理確定回路情報 Dl 1に基づ 、て、抽出したゲーテド 'クロック毎にグループ化し た回路グループ毎に動作結果情報 D3に基づいて平均動作率を算出し、その平均 動作率を用いてレイアウト設計済回路の消費電力を算出することにより、高速に実行 可能な論理検証の動作結果情報を利用してレイアウト設計後の回路についての消 費電力解析を容易かつ高 、精度で行うことができる。
レイアウト設計後にシミュレーション等を行わずに、論理確定回路に対して行った論 理検証で得られた検証データ (論理確定回路でのシミュレーション結果)を利用して レイアウト設計済回路での消費電力解析を行い、消費電力を算出することができる。 レイアウト設計済回路に対して、エミュレータや FPGA等を用 、たプロトタイプを利用 した実行環境を作成することなく、現在使用されて ヽる論理検証用の環境を利用して 消費電力解析を行うことができる。
また、消費電力解析に回路における平均動作率を用いることで、論理検証で得ら れた検証データ、すなわちシミュレーション等における波形変化情報そのものを保持 しておく必要がなぐ回路グループ毎の平均動作率として保持すれば良い。したがつ て、保持すべき情報量を削減することができ、消費電力解析処理の高速化も図ること ができる。
また、論理確定回路とレイアウト設計済回路は、信号論理が一致しているので、論 理確定回路に係る論理検証で得られた情報に基づいて算出される平均動作率は、 レイアウト設計済回路における動作率に非常に近い値となり、また消費電力計算で 用いるセルの消費電力や配線容量などはレイアウト設計済回路より得られる値を用 いる。したがって、精度の高い消費電力解析を行って精度良く消費電力を算出する ことができる。実回路に適用した場合でも消費電力の算出精度は経験的には数％に 収まっている。
また、動作率を求めた論理確定回路とレイアウト設計済回路との間で、個々の基本 セル単位でのマッピングを行う必要がなぐ容易に消費電力を算出することができる。
[0061] ここで、近年、半導体集積回路は回路規模が増大しており、大規模な半導体集積 回路の設計においては、複数のモジュールに分割して階層設計を行うのが一般的で ある。このような階層設計される半導体集積回路に対して、上述した本実施形態を適 用する場合には、設計階層の上位モジュールといった RTLからレイアウト設計にお V、て、モジュール対応が保存されるモジュール階層の上位モジュールを平均動作率 を求める単位とするようにしても良い。モジュール毎に大きく動作率が異なる場合でも 、平均動作率の精度を高め、消費電力を精度良く求めることができる。
[0062] また、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一 例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈され てはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴 力も逸脱することなぐ様々な形で実施することができる。
産業上の利用可能性
[0063] 本発明によれば、入力クロックに応じてグループィ匕した回路グループ毎に高速に実 行可能な論理検証の動作結果情報を利用して平均動作率を算出し、算出した平均 動作率を用いてレイアウト設計後の回路における消費電力を算出することにより、レイ アウト設計後の回路についての消費電力解析を容易かつ精度良く行うことができる。

Claims

請求の範囲
[1] 論理回路情報に基づいて、レイアウト設計前の論理が確定された論理確定回路の 回路要素を、入力クロックに応じて複数の回路グループにグループ化する構成解析 工程と、
上記構成解析工程でグループィ匕した回路グループ毎に、上記論理確定回路に係 る論理検証で得られた動作結果情報に基づいて上記回路グループにおける平均動 作率を算出する動作率算出工程と、
上記動作率算出工程で算出した平均動作率、及び上記論理確定回路にレイァ外 設計を施して得られたレイアウト設計済回路情報に基づいて、レイアウト設計後の回 路における消費電力を算出する消費電力算出工程とを有することを特徴とする半導 体集積回路の消費電力計算方法。
[2] 上記構成解析工程では、さらに上記レイアウト設計済回路情報に基づいて、レイァ ゥト設計後の回路の回路要素を、入力クロックに応じて複数の回路グループにダル ープ化して、上記論理確定回路に係る回路グループと上記レイアウト設計後の回路 に係る回路グループの対応を解析し、
上記消費電力算出工程では、上記構成解析工程での解析結果に基づいて、上記 レイアウト設計後の回路に係る回路グループに、対応する上記論理確定回路に係る 回路グループにおける平均動作率を適用し消費電力を算出することを特徴とする請 求の範囲 1記載の半導体集積回路の消費電力計算方法。
[3] 上記構成解析工程では、同じ制御を受ける入力クロック毎に、回路の回路要素をグ ループ化することを特徴とする請求の範囲 1記載の半導体集積回路の消費電力計 算方法。
[4] 上記動作率算出工程では、上記回路グループ毎に、上記回路グループにおけるク ロックネット及びデータパスネットの平均動作率をそれぞれ算出することを特徴とする 請求の範囲 1記載の半導体集積回路の消費電力計算方法。
[5] 上記動作率算出工程では、上記回路グループ毎に、上記回路グループにおけるク ロックネット及びデータパスネットでの信号の変化回数を計測して、計測された変化 回数を基に平均動作率を算出することを特徴とする請求の範囲 4記載の半導体集積 回路の消費電力計算方法。
[6] 上記半導体集積回路は、複数のモジュールに分割して階層設計される半導体集 積回路であって、
上記論理確定回路と上記レイアウト設計後の回路の間でモジュールの対応が保存 される階層の上位モジュールを平均動作率を求める単位として消費電力を算出する ことを特徴とする請求の範囲 1記載の半導体集積回路の消費電力計算方法。
[7] 論理回路情報に基づいて、レイアウト設計前の論理が確定された論理確定回路の 回路要素を、入力クロックに応じて複数の回路グループにグループ化する構成解析 部と、
上記構成解析部によりグループィ匕した回路グループ毎に、上記論理確定回路に係 る論理検証で得られた動作結果情報に基づいて上記回路グループにおける平均動 作率を算出する動作率算出部と、
上記動作率算出部により算出した平均動作率、及び上記論理確定回路にレイァゥ ト設計を施して得られたレイアウト設計済回路情報に基づいて、レイアウト設計後の 回路における消費電力を算出する消費電力算出部とを備えることを特徴とする半導 体集積回路の設計装置。
[8] 上記構成解析部は、
上記論理回路情報に基づいて論理確定回路内の入力クロックを抽出するクロック 解析部と、
上記クロック解析部で抽出された入力クロックに応じて、上記論理確定回路の回路 要素を複数の回路グループにグループィ匕するグループィ匕処理部とを備えることを特 徴とする請求の範囲 7記載の半導体集積回路の設計装置。
[9] 上記グループィ匕処理部は、マクロとして提供される回路要素を提供される単位毎に グループィ匕することを特徴とする請求の範囲 8記載の半導体集積回路の設計装置。
[10] 上記構成解析部は、
上記論理確定回路に係る回路グループと上記レイアウト設計後の回路に係る回路 グループの対応を解析して対応情報を出力する対応解析部を備え、
上記クロック解析部が、上記レイアウト設計済回路情報に基づいてレイアウト設計後 の回路内の入力クロックを抽出し、
上記グループ化処理部が、上記クロック解析部で抽出された入力クロックに応じて 、上記レイアウト設計後の回路の回路要素を複数の回路グループにグループ化し、 上記消費電力算出部は、上記対応情報に基づいて、上記レイアウト設計後の回路 に係る回路グループに、対応する上記論理確定回路に係る回路グループにおける 平均動作率を適用し消費電力を算出することを特徴とする請求の範囲 8記載の半導 体集積回路の設計装置。
[11] 上記構成解析部は、同じ制御を受ける入力クロック毎に、回路の回路要素をグルー プ化することを特徴とする請求の範囲 7記載の半導体集積回路の設計装置。
[12] 上記構成解析部は、クロックゲーティングによる入力クロックの制御単位に基づいて
、回路の回路要素をグループィ匕することを特徴とする請求の範囲 7記載の半導体集 積回路の設計装置。
[13] 上記動作率算出部は、
上記回路グループにおけるクロックネットの平均動作率を算出する第 1の動作率算 出部と、
上記回路グループにおけるデータパスネットの平均動作率を算出する第 2の動作 率算出部とを備えることを特徴とする請求の範囲 7記載の半導体集積回路の設計装 置。
[14] 上記第 1及び第 2の動作率算出部は、対象とする各ネットでの信号の変化回数を計 測して、計測された変化回数を基に平均動作率を算出することを特徴とする請求の 範囲 13記載の半導体集積回路の設計装置。
[15] 上記グループィ匕処理部は、マクロとして提供される回路要素を提供される単位毎に グループ化し、
上記動作率算出部は、上記マクロとして提供される回路要素の平均動作率を算出 する第 3の動作率算出部とを備えることを特徴とする請求の範囲 13記載の半導体集 積回路の設計装置。
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