WO2008011977A1 - Filterstruktur und verfahren zum filtern eines eingangssignals - Google Patents

Filterstruktur und verfahren zum filtern eines eingangssignals Download PDF

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WO2008011977A1 PCT/EP2007/006040 EP2007006040W WO2008011977A1 WO 2008011977 A1 WO2008011977 A1 WO 2008011977A1 EP 2007006040 W EP2007006040 W EP 2007006040W WO 2008011977 A1 WO2008011977 A1 WO 2008011977A1
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signal
delay elements
clock
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PCT/EP2007/006040
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Inventor
Markus GRÖZING
Manfred Berroth
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Universitaet Stuttgart
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Universitaet Stuttgart
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H15/00—Transversal filters
    • H03H15/02—Transversal filters using analogue shift registers
    • H03H15/023—Transversal filters using analogue shift registers with parallel-input configuration

Definitions

  • the present invention relates to a multiple parallel finite impulse response (FIR) filter for filtering an input signal. More particularly, the invention relates to a filter structure comprising: an input to which an input signal at a symbol rate R is applied, a plurality of N parallel branches connected to the input, each having at least two analog clocked delay elements arranged one behind the other, where N is an even number , several N parallel, at outputs of the
  • FIR finite impulse response
  • Delay elements connected Signaladdierwerke each having a plurality of K weighted inputs, wherein the number of Signaladdierwerke equal to the number of provided in the filter structure parallel branches, and a drive network, which leads a multi-phase clock signal with several N individual clock signals, wherein the individual clock signals have the same shape are shifted relative to each other by a sampling period T and the number N of the individual clock signals of the polyphase clock signal is equal to the number N of the parallel branches, and to drive the delay elements with the polyphase clock signal.
  • the invention relates to a method for filtering one at an input of a filter structure with a Symbol rate applied to the input signal, wherein the input signal over several N parallel, connected to the input branches of the filter structure, in each case at least two analog clocked
  • Delay elements are arranged one behind the other, where N is an even number, several N parallel Signaladdierwerke each having a plurality of K weighted inputs to outputs of the delay elements are connected, wherein the number N of the Signaladdiertechnike equal to the number N of the provided in the filter structure parallel branches and the filter structure is supplied with a multi-phase clock signal having a plurality of N single clock signals, the individual clock signals having the same shape shifted by one sampling period T relative to each other, and the number N of the individual clock signals of the polyphase clock signal equal to the number N of in the filter structure provided parallel branches is selected, and the delay elements are driven by the multi-phase clock signal.
  • the input signal is fed to N parallel branches of the filter structure connected to the input, in each of which at least two analog clocked delay elements are arranged. At the outputs of the delay elements there are sampled symbol values of the input signal which were taken from the input signal at specific times predetermined by a sampling period T of the filter structure. These symbol values are fed to N signal adders with weighted inputs. In the N signal adders, an output signal is generated as the sum of a suitable selection of K pieces of particular weighted symbol values applied to the outputs of the delay elements.
  • Various methods are known from the prior art for filtering out distortions from a fast, serial data stream with binary, duobinary or x-fold pulse amplitude modulation.
  • the distortions may be due to certain limitations in data transmission, for example transmission over a dispersion-affected, ie band-limited channel. Distortions in the transmitted signals cause the individual data symbols to be widened and their amplitude to be reduced. Due to the temporal widening overlap the individual successive data symbols (so-called.
  • ISI Intersymbol interference
  • DFE decision feedback equalizer
  • active Gm-C filters and active RC filters are too slow for use at high data rates in the range of several 10 Gbit / sec and take up a relatively high electrical power. In addition, they are only limited bitrate flexible and rushing strong.
  • time-continuous FIR filters in the receiver require due to the spiral inductors to be realized (LC filter) or due to the relatively long line pieces a lot of chip area in the receiver and are not Bitratenleton. These filters are therefore designed for specific bit rates and can not simply be used for a different bitrate. to d) The cascaded strings of the analog clocked delay elements are too slow to receive and filter signals at high baud rates, the sampled signal values can then no longer be passed from one delay stage to the next in the fast clock of the incoming data symbols.
  • each track-and-hold circuit causes the addition of nonlinear distortions (signal compression), noise, and linear distortion (bandlimiting) to the actual desired sampled symbol value, which in the ideal case should be passed undisturbed along the chain. That is, the equalization filter itself adds further noise to the signal, which in an unfavorable case the Signal decision according to the Signaladdiertechniken affect and can falsify.
  • the known equalizer is thus a parallelized equalizer with an asymmetrical structure with respect to the signal paths from the input of the filter to equivalent inputs of the signal adding units.
  • the present invention is based on the object, a serial data stream by means of a bitrate-flexible filter in the receiver at the highest data rates with a possible low power consumption without the use of flat and power intensive LC stages to equalize.
  • Clock signals which are provided for driving one another with respect to their position in the branches of corresponding delay elements in different branches, are each shifted by one sampling period T (clock phase duration) from one another,
  • Clock signals which are provided for driving successive delay elements of a branch, each shifted by half a clock period T * N / 2 against each other, and the Signaladdierwerke are connected to the outputs of the delay elements in the branches, that all logical signal paths between the input of the Filter structure and weighted with the same weighting corresponding inputs of the Signaladdiertechnike are each guided over the same number of delay elements and on each other with respect to their position in the branches corresponding delay elements in different branches.
  • the clock signals which are provided for driving one another with respect to their position in the branches of corresponding delay elements in successive branches, are shifted from one another by one sampling period T, and the signal adding units are interconnected with the outputs of the delay elements in the branches such that all logical signal paths between the input of the filter structure and the corresponding weighting factor weighted corresponding inputs of the signal adding units each have the same number of delay elements and delay elements corresponding to their position in the branches in successive branches, the branch following the last branch of the filter structure being the first branch.
  • Clock signals which are used to control each other with regard to their position in the branches of corresponding delay elements in different branches, are each shifted by one sampling period T against each other,
  • Clock signals which are used to drive successive delay elements of a branch, each shifted by half a clock period (T * N / 2) against each other, and the Signaladdierwerke are connected to the outputs of the delay elements in the branches such that all signal paths between the input the filter structure and the corresponding weighting factor-weighted corresponding inputs of the Signaladdiertechnike each over the same number of delay elements and on each other with respect to their position in the branches corresponding delay elements in different branches, preferably in immediately successive branches out.
  • all equivalent (equivalent) parallel signal paths in the parallelized structure have the same delay time, and the number and arrangement of the delay elements in the parallel paths is the same and differs only in driving through the next clock phases.
  • the phase separation of the individual clock signals of the multiphase clock signal, which drive sequential analog delay elements within a chain, is always the same size.
  • analog clocked delay elements e.g. follow Haite members
  • the received data stream is divided into a plurality of parallel, mutually entangled and mutually fully symmetric branches, wherein the number N of the phases of the multi-phase clock signal is equal to the number N of the parallel branches.
  • the FIR filtering Kth degree then takes place at a 1 / N-fold reduced clock rate or processing speed.
  • the inventive filter structure is designed in particular for filtering distorted binary or duobinary or x-fold pulse amplitude modulated signals.
  • a fully symmetrical equalization structure with parallel branches of cascaded analog delay elements is proposed for the first time, which is driven by a multiphase clock and in which all equivalent signal paths have the same structure.
  • the structure can be controlled with easy-to-generate clock signals with a duty cycle of 1: 1.
  • equalization by means of time-discrete finite impulse response (FIR) filtering is possible at a very high input data rate R and i-fold oversampling with a processing clock reduced to the frequency i * R / N.
  • FIR time-discrete finite impulse response
  • less complex, area and power-saving follow-holding members can be used as delay elements in the filter structure.
  • the inventive structure operates due to the control by a predeterminable clock signal at almost any bit rate with an unchanged filter structure, so that virtually full bitrate flexibility prevails. It is possible to achieve a high input data rate either by a large parallelism (many parallel delay branches) or by a high clock rate in the individual branches and thus to achieve an optimum in processable data rate, cost and power savings and filter characteristics.
  • a serial FIR filter is split into a plurality of parallel logical sub-filters.
  • the parallelized filter comprises N parallel partial delay chains and N parallel signal adders.
  • the partial delay chains which are also referred to as delay branches or simply as branches, each contain at least two series-connected delay elements, which are controlled via the polyphase clock with N phases and with the period N * T (so-called "bucket bricks" with delay time quantum T).
  • the clocked signal adders suitably access the signals from (generally) a plurality of partial delay chains.
  • the adjacent partial delay chains work shifted by the time T to each other.
  • the respective logical sub-filters consist of the respective signal adder and those parts of the sub-delay chains from which the respective signal adder derives the sampled symbol values. This results in an entanglement or nesting of the sub-filter.
  • the topology of the interconnection of the Signaladdierwerke with the signals of the partial delay chains has a rotational symmetry, ie the structure of all logical sub-filters is the same, there is a unique order of the parallel sub-filter (ie an order in which the sampled symbol values are read into the sub-filter), but there is no "first" and no "last" parallel subfilter.
  • the last subfilter is followed by the first subfilter of the filter structure.
  • each input of each adder is connected to outputs of certain delay elements, the delay elements being arranged in a particular branch and at a specific location within one of the branches.
  • the first input of the first signal adder of the filter structure with outputs of certain delay elements corresponding to the number of the adder
  • first branch connected from the previous (last) branch and from the subsequent (second) branch.
  • delay elements for example, the first delay element from the last branch, the second delay element from the first branch and the third delay element from the second branch are used.
  • the first input of the second signal adder of the filter structure would then be corresponding to outputs of certain delay elements from that of the number of the adder
  • the result is a filter structure in which the choice of the degree of parallelization and the degree of filtering are independent of each other, i. it only needs to be parallelized as much as absolutely necessary (due to the speed requirement in the partial delay chains and partial adders).
  • the degree of parallelization is usually twice as large as the filter degree selected, so that sufficient computing time is available in the signal adding units.
  • the structure according to the invention is flexibly adaptable in that the number of parallel branches and the length of the branches, i. the number of follow-hold elements per branch, can be optimally matched to the clock rate, signal quality and (cost and size) available quality of the electronic components.
  • the structure with its fully symmetrical design, is able to ensure consistent signal quality in each branch and in every phase of signal processing.
  • An important aspect of the invention is to reduce the required clock rate in the signal processing in the individual branches by dividing the data stream over several branches and thus to enable higher overall clock rates for the actual signal transmission.
  • Fig. 1 is a block diagram of a filter structure according to the invention with four parallel branches; 2 shows an example of a partial delay chain of a filter structure according to the invention with three series-connected follower elements;
  • FIG. 3 shows examples of possible multiphase clock signals for driving the sequence-hold elements of a filter structure according to the invention
  • Fig. 5 is a circuit diagram of a series Haite member
  • FIG. 6 shows an example of a clocked signal adder for a finite impulse response (FIR) equalizer
  • FIG. 7 is a circuit diagram of an adder for a decision feedback equalizer with integrated decision maker
  • FIG. 8 shows an example of a block diagram of a clock generator for driving the filter structure according to the invention
  • FIG. 9 shows a block diagram of a filter structure according to the invention according to a preferred embodiment as a 2-fold parallel FIR equalizer with 2-phase clock;
  • FIG. 10 shows a first switching state of the filter structure from FIG. 9
  • FIG. FIG. 11 shows a second switching state of the filter structure from FIG. 9
  • FIG. 10 shows a first switching state of the filter structure from FIG. 9
  • FIG. 11 shows a second switching state of the filter structure from FIG. 9
  • FIG. 10 shows a first switching state of the filter structure from FIG. 9
  • FIG. 11 shows a second switching state of the filter structure from FIG. 9
  • FIG. 12 shows a third switching state of the filter structure from FIG. 9;
  • FIG. 13 shows a fourth switching state of the filter structure from FIG. 9;
  • FIG. 14 shows a block diagram of a filter structure according to the invention according to a preferred embodiment as a 4-fold parallel FIR equalizer with 4-phase clock;
  • FIG. 15 shows a first switching state of the filter structure from FIG. 14;
  • FIG. 16 shows a second switching state of the filter structure from FIG. 14;
  • FIG. 17 shows a third switching state of the filter structure from FIG. 14; FIG. and
  • FIG. 18 shows a fourth switching state of the filter structure from FIG. 14.
  • PCB printed circuit boards
  • PCB printed circuit boards
  • LANs local area netowrks, local area networks, MANs, metropolitan area networks, regional networks, WANs, wide area networks, wide area networks
  • the data transmission rate reaches several 10 Gbit / s.
  • both the electrical transmission via printed conductors on Standard PCB substrates as well as the optical transmission via optical fibers suffer from dispersion, losses and reflections.
  • a simple binary transmission (with binary transmitter and binary receiver) fails due to inter-symbol interference (ISI) between the successive data symbols when it is used beyond a certain transmission distance or beyond a certain symbol rate. This becomes clear when looking at the received signal in a so-called closed eye diagram.
  • ISI inter-symbol interference
  • a deliberate predistortion of the signal to be transmitted in the transmitter (transmitter pre-distortion) and a receiver equalization or equalization or equalization in the receiver are methods to mitigate the weakness of the transmission channel.
  • a known method is the use of a finite-impulse-response (FIR) filter in the transmitter and a decision-feedback-equalizer (DFE) in the receiver. Additional continuous-time amplifiers with amplification of the high-frequency signal components (so-called peaking amplifiers) in the receiver are also used.
  • Disadvantages of the predistortion are the required knowledge on the transmitter side with respect to the channel characteristics and an increasing high-frequency signal power at the transmitter, which can couple to other channels.
  • Electronic equalizers for optical systems often use relatively long full-rate FIR filters for post-distortion in the receiver, most of which are implemented with high-rate-rich LC-delay lines.
  • a filter structure for an equalizer in which conventional track-and-hold circuits are used as FIR filter delay circuits. elements are used. Neither chip area-intensive LC delay elements nor transmission line delays nor any other time-continuous analog delay elements are required in the inventive concept.
  • the delay of the output signal compared to the input signal of the sequence-hold elements is predetermined by the data-synchronous polyphase clock signal, so that the filter structure according to the invention is bitrate-flexible.
  • the present invention relates to an FIR filter for filtering a data stream in a fast, serial data transmission.
  • the data stream can be transmitted via copper lines or optical fibers.
  • a possible field of application for such a filter is, for example, the data transmission between a processor and a memory or a so-called memory controller and the memory in a computing system, for example a computer.
  • An increase in the data transmission rate can be achieved by increasing the number of parallel lines.
  • a data transfer between the processor and memory usually via a data bus with 64 parallel lines, so a 64-bit wide parallel bus.
  • a further broadening of the data bus for example to 128 or even more bits, encounters limits due to the space required for this on the printed circuit board.
  • an increase in the symbol rate on the individual lines so that data rates of several 1 Gbit / s per line can be transmitted, is not readily possible.
  • An increase in the symbol rate leads to a further deterioration of the transmitted signal, so that it can be detected at the receiver only poorly or not at all.
  • an increase in the data transmission rate tends to broaden and flatten the individual data symbols, such that, for example, an impulse response at the receiver is no more than a short pulse with steep edges and relatively high amplitude, but rather as a flattened, slowly rising and then slow again from its maximum value falling vibration is received.
  • a filter structure for filtering an analog input signal with a specific symbol rate R is proposed.
  • a block diagram of a filter structure according to the invention with four parallel branches (N 4) is shown in FIG.
  • the filter structure comprises an input 1, where the input signal is at a certain symbol rate R (l / R is the duration of a single data symbol).
  • the filter structure comprises a plurality of parallel branches, each having a delay chain 2, and a plurality of signal adders 3.
  • the filter structure according to the invention comprises four such parallel branches and four adders 3.
  • the filter structure comprises 2 3 parallel branches, where j is a natural positive number without zero.
  • the filter structure may also have 6, 10 or any other even number of branches and adder 3.
  • Each adder 3 can be connected via a signal path or also via a plurality of signal paths with outputs of the delay elements within a delay chain 2. This possibly multiple connection between a specific adder 3 and a particular delay chain 2 is marked in Figure 1 with a line. Each adder 3 may be associated with one, several or all delay chains 2. Important is the rotationally symmetrical arrangement of the compounds.
  • the uppermost adder 3.1 is connected to the first delay element 4.1 and the last delay element 4.3 in the second delay chain 2.2 counted from above, then the second adder 3.2 counted from above must be connected to the first delay element 4.1 and the third delay element 4.3 in FIG third delay chain 2.3, and then the third adder 3.3 counted from above must be in communication with the first delay element 4.1 and the third delay element 4.3 in the fourth delay chain 2.4, and then the fourth adder 3.4 counted from above must be connected to the first delay element 4.1 and the third delay element 4.3 in the uppermost delay chain 2.1 in conjunction.
  • the filter characteristics of the filter structure can be varied in a wide range and adapted to the current channel characteristics.
  • the clocked signal adding units 3 thus access signals from a plurality of delay chains 2, so that it can be said that the individual sub-filters in the branches of the filter structure are interlaced or interleaved with one another.
  • the topology of the interconnection of the Signaladdiertechnike 3 with the signals from the delay chains 2 has a rotational symmetry, ie the structure of all logical sub-filters in the branches of the filter structure is the same, there is an order of parallel subfilter, but no "first" and "last" subfilter.
  • the filter structure in which the choice of the degree of parallelization, d. H. the number of parallel branches, and the degree of filtering, d. H. the number of inputs or filter coefficients of the adders 3, are independent of each other.
  • the basic goal of the filter structure according to the invention is to reduce the necessary clock rate in the signal processing in the individual paths or branches of the filter structure by dividing the data stream over several branches and thus to enable altogether higher clock rates for the actual signal transmission.
  • the parallel branches of the filter structure reduce the processing speed in the individual filter branches. So it only has to be parallelized as much as absolutely necessary due to the speed requirement in the delay chains 2 and the adder 3.
  • the clock signals ⁇ i-4 for driving the delay chains 2 and the adders 3 in the individual branches are shifted relative to each other by a respective time T.
  • N corresponds to the degree of parallelization of the filter, that is, the number of parallel delay chains 2 and the number of mutually shifted clock signals ⁇ i, ⁇ 2 , ⁇ 3, ⁇ 4 in the multi-phase clock signal ⁇ i- 4 .
  • i is a natural positive number without zero.
  • the delay chains 2 each have at least two series-connected Haite members connected in series via the
  • Multi-phase clock ⁇ i-4 are driven.
  • An example of such a delay chain 2 with three serial sequence-hold elements 4 is shown in FIG.
  • the same number of follow-and-hold members 4 are arranged one behind the other in each of the branches of the filter structure. Furthermore, the phase separation of the clock signals, which drive consecutive sequence-hold elements 4 within a chain, is always the same.
  • Frequency of the multi-phase clock signal ⁇ i- 4 Successive phases of the clock signal are shifted by each time period T against each other.
  • the individual clock phases are marked with the numbers 1 to 4 in a circle.
  • the filter structure of Figure 4 comprises two parallel branches to which the input signal Di n is applied. Each of the branches comprises three series-connected track-and-hold circuits 4 (so-called track and hold circuits, T & H).
  • the filter structure comprises two signal adders 3 (FIR filter adder).
  • the adders 3 each have three inputs, the upper adder 3.1 with the output of the first and third follow-up element 4.1, 4.3 of the upper branch and the output of the second follow-holding element 4.2 of the second branch and the lower adder 3.2 with the outputs of the first and third sequence-holding member 4.1, 4.3 of the lower branch, as well as with the output of the second sequence-holding member 4.2 of the upper branch is in communication.
  • the filter structure according to the invention is preferably arranged at the end of a data transmission path.
  • the channel properties are determined in a manner known per se by measuring the received signal, so that the filter function can be optimized on the basis of optimization algorithms which are likewise known.
  • the filter structure according to the invention can end after the adder 3. Simple outputs can be connected directly to the outputs 5 of the adders 3, which check whether the output signal applied to the output 5 is above or below predefinable thresholds. Alternatively, it is also conceivable that the filter structure also has a decision-feedback equalizer 6 (DFE), which is connected to the outputs 5 of the adder 3.
  • DFE decision-feedback equalizer
  • the equalizer 6 is formed as a 2-fold parallelized DFE equalizer.
  • the equalizer 6 comprises two adders 6.1, 6.2, each with an integrated decision maker.
  • the combination shown in Figure 4 of an inventive FIR filter with 2-fold parallelization with a push-pull operating (ie also 2-fold parallelized) decision-feedback equalizer 6 represents a very particularly advantageous embodiment for equalization in the receiver.
  • a filter structure as shown in Fig. 4 which operates at half the clock rate.
  • the advantage with regard to the bandwidth of the half-clock rate-driven concept is that, on the one hand, the chain length of the track-hold elements 4 in the delay chains 2 can be halved and, on the other hand, the entire unit delay time T is available for the following.
  • the bandwidth problem of the cascaded track hold 4 relaxes by a factor of 4, and the problem of adding noise and adding ones increases nonlinear distortions over the delay chains 2 by a factor of 2.
  • the two branches are designed the same, but this can be realized by a symmetrical design of the circuit.
  • the degree of parallelization of the filter according to the invention can be drastically reduced and is independent of the degree of FIR filter to be realized. That is, the degree of parallelization can be chosen to be significantly smaller than the degree of the filter.
  • FIG. 5 shows an example of a circuit of a following-holding element 4, as used in the filter structure according to the invention, in detail.
  • the circuit is a combination of a differential complementary CMOS pass gate 7 with a buffer amplifier 8 with a gain of 1.
  • the hold capacitance is composed of the parasitic capacitance at the input of the buffer amplifier 8 and the parasitic capacitance on the hold side of the pass gate.
  • the clock signal CLK / 2n for the n-channel transmission MOSFET is raised because the common mode level of the input voltage V 1n , D is only about 300 mV below the positive supply voltage V D D.
  • the clock signal CLK / 2p for the p-channel pass transistor is also raised.
  • FIG. 6 shows an example of an adder 3 used in the filter structure according to the invention.
  • the Adder 3 comprises three differential pass gates 9.1, 9.2, 9.3, which are connected to differential transconductors 10.1, 10.2, 10.3, which sum their output currents to a common pair of load resistors 11.
  • a transconductor is a voltage-to-current converter, according to the equation where G m is the gain of the transconductor.
  • the signs of the weighting factors are determined by the polarity of the terminals of the transconductors 10.1, 10.2, 10.3 hardwired.
  • the maxima of the weighting factors are set by dimensioning the corresponding transistor widths in the transconductors 10.1, 10.2, 10.3.
  • the weighting factors are varied by controlling the currents Ii and I 2 by means of control currents applied externally. Half the sum of the currents Ii and I 2 is applied to each output node through p-channel MOSFETs 12.1, 12.2 to ensure a constant DC level at the output 13. This is particularly important for the input of the subsequent decision feedback filter 6 and prevents degeneracy of the differential pairwise transconductors at large weighting factors.
  • FIG. 7 shows a block diagram of an adder with an integrated decision maker for the decision-feedback filter 6.
  • the adder for decision feedback equalization similar to the adder for the FIR filter, is implemented by a plurality of parallel differential transconductors 14.1 to 14.5, which sum their output currents to a common pair of load resistors 15. However, the transconductors 14.1 to 14.5 are clocked in contrast to the adder for the FIR filter. Furthermore, in the adder a clocked decision maker 16 (English: decision latch) is integrated. The input voltage Vin, D is applied to the clocked follow-up transconductor 14.1, and the decision is made by the clocked decision maker 16. During tracking, the feedback signals are added via adjustable differential transconductors 14.2 to 14.5. Two transconductors
  • 14.2 and 14.4 are for positive and two transconductors
  • the corresponding sign is selected by applying the control currents to the corresponding inputs Ii +, Ii-, I 2+ , I 2 - for the decision-feedback filter 16.
  • FIG. 8 shows a block diagram for a clock generator which generates a polyphase clock signal for driving the filter circuit according to the invention.
  • This polyphase clock signal is fed to the filter circuit (s) and the adders.
  • six individual clock paths are provided, which oscillate at half the frequency of the sampling frequency effective at the input.
  • the Decision Feedback Equalizer (DFE) operates on a complementary pair of fully driven CMOS clock signals (CLK / 2 and _CLK / 2).
  • sequence-hold elements of the delay chains 2 and the adders 3 of the inventive FIR filter require complementary pairs of raised, approximately fully oscillating clock signals for both the n-channel MOSFETs (CLK / 2n and _CLK / 2n) and the p Channel MOSFETs (CLK / 2p and _CLK / 2p) of the pass gates.
  • the clock generator circuit comprises an externally applied clock signal CLKi n of a complete clock rate (has the frequency i * R). This is first amplified by a differential input clock driver chain 17 and into a converted differential signal. The differential clock signal is then divided by a clock divider 18 by two. The divided clock signal is supplied to a differential driver chain 19 with increasing driver strength and then further amplified with two CMOS inverter chains 20 with increasing driver strength. The first CMOS inverter decision threshold is determined by a
  • the complementary raised clock signals are generated by passive bootstrap circuits 23, which include capacitances and small clocked MOSFETs.
  • the common mode levels of the raised clock signals are preset in the circuit, but they can also be adjusted by means of external control voltages.
  • FIG. 9 shows a further exemplary embodiment of the filter structure according to the invention.
  • the structure in FIG. 9 corresponds to the first part of the combined FIR and DFE filters from FIG. 4.
  • the filter structure according to this embodiment comprises two parallel filter branches each having three series-connected follower elements 4.1, 4.2 and 4.3.
  • the filter structure comprises two adders 3.1 and 3.2, each with three inputs. The inputs of the first adder 3.1 are connected to the outputs of the first and the third follow-up element 4.1 and 4.3 of the upper branch and to the output of the second follower-holding member 4.2 of the lower branch.
  • the second adder 3.2 is connected to the outputs of the first and third follow-up element 4.1 and 4.3 of the second branch and to the output of the second follow-up element 4.2 of the upper branch.
  • the signals applied to the inputs of the adders 3.1 and 3.2 are multiplied by weighting factors c ⁇ , c1, c2.
  • At least one of the weighting factors can be set equal to 1, so that not all weighting factors, preferably only two of the weighting factors, have to be adjusted. The possibility of varying the weighting factors is indicated by the dashed arrows
  • Multiplication points 24.1, 24.2 and 24.3 clarified.
  • a summation point 25 is provided, in which the outputs of the multiplication points 24.1, 24.2 and 24.3 converge and where the output signals of the multiplication points 24.1, 24.2 and 24.3 are added.
  • the outputs 5.1 and 5.2 of the adders 3.1 and 3.2 are so weighted with the filter coefficients sums of the output signals of selected follow-hold elements 4 of the upper and lower branches.
  • the weighting factors c ⁇ , c1, c2 can be varied either only at the beginning of the operation of the filter structure according to the invention, or else during the entire operating period of the filter.
  • the embodiment with filter coefficients which can be adjusted during operation is of particular interest for the use of the filter according to the invention in the field of telecommunications, where due to the changing nature of the transmission path and / or the channel properties, changes in the transmission characteristics can occur . Adjusting the filter coefficients can be compensated.
  • the sequence-hold elements 4 and the adder 3 are controlled by a multi-phase clock signal ⁇ i, 2 .
  • the clock signal has two phases in the exemplary embodiment from FIG. 9 with two parallel branches. While at the first and third sequence-hold elements 4.1 and 4.3 of the upper branch and the follow-hold element 4.2 of the lower branch, as well as the second adder 3.2 the clock signal ⁇ i is applied to the second sequence-holding member 4.2 of the upper branch and at the first and third sequence-holding members 4.1 and 4.3 of the lower branch, and at the first adder 3.1 the phase-shifted, in the embodiment with only two branches inverted, clock signal ⁇ 2 on.
  • the order of arrival of the symbols at the input 1 is uniquely identified by the numbers "0, 1, 2, 3, 4" in FIGS. 10 to 13 in order to pass on the sampled symbol values in the delay chains 2 and the analog delay elements, respectively
  • the first follow-up member 4.1 of the upper branch is in the sequence phase. This means that it follows the input signal present at input 1. Therefore, the first symbol value with the number "0" applied to the input 1 is taken over into the first sequence-holding element 4.1 of the upper branch.
  • the second follower-holding element 4.2 of the upper branch is in the hold phase and holds the symbol value with the number "-2".
  • the third torture hold element 4.3 of the upper branch is again in the subsequent phase and takes over the symbol value with the number "-2" from the second sequence hold element 4.2.
  • the second adder 3.2 extracts the signal values ("-1, -2, -3") present at the output of the sequence-hold elements 4 in the hold phase and processes them (weighting and summation).
  • the second adder 3.2 is thus in its follow-up phase, so that it outputs to the clock phase shown in Figure 10 at its output 5.2 a comparison with the previous clock phase new signal value.
  • the first adder 3.1 is in its hold phase, so that at its output 5.1 the same output signal is present as in the immediately preceding clock phase.
  • the second adder 3.2 is now in the hold state and holds the signal value ("-1, -2, -3") from the previous clock phase during the clock phase shown in Figure 11.
  • the first adder 3.1 is in the subsequent state.
  • the StahlsignaIe of now in the hold phase sequence-hold elements 4 output signals and reads the corresponding symbol values ("0, -1, -2").
  • the signal present at the output 5.2 of the second adder 3.2 from the previous clock phase is held.
  • the signal present at the output 5.1 of the first adder 3.1 changes according to the symbol values read in by the sequence-hold elements 4.
  • the first follow-up element 4.1 of the lower branch is in the hold phase and holds the symbol value ("1") from the previous clock phase.
  • the next symbol value ("2") applied to the input 1 is read into the first sequence-hold element 4.1 of the upper branch.
  • the output signals of the sequence-hold elements 4 in the delay chains 2 are shifted to the right by a sequence-hold element 4 in comparison to the preceding clock phase (FIG. 11).
  • the second adder 3.2 is in the follow-up phase, so that at the output 5.2 an opposite to the previous clock phase changed output signal is present, which is dependent on the current clock phase of the outputs of the hold in the hold phase follow-hold elements 4 adjacent symbol values ("1, 0, -1").
  • the first follow-up member 4.1 of the upper branch maintains the symbol value ("2") from the previous clock phase since it is in the hold phase.
  • the first sequence-hold element 4.1 of the lower branch is in the sequence phase and follows the input signal present at the input 1.
  • the next symbol value ("3") applied to the input 1 is transferred to the first sequence hold element 4.1 of the lower branch.
  • the output signals of the follow-hold elements 4 in the delay chains 2 with respect to the last clock phase ( Figure 12) are shifted to the right by a follow-stop element 4.
  • the second adder 3.2 is in its hold state and retains at its output 5.2 the output of the previous clock phase.
  • the first adder 3.1 is in its follower state, so that at its output 5.1 an opposite to the previous clock phase changed output signal ("2, 1, 0") is present, which is dependent on the at the outputs of in the Holding phase 4 follow-hold elements 4 adjacent symbol values.
  • sequence-hold elements 4 are switched alternately between a hold phase and the follow-up phase.
  • the adders 3 are alternately switched between episodes and hold.
  • the equalized symbol values which in this case correspond to the weighted addition of three consecutive sampled symbol values, are alternately in push-pull at the upper and lower outputs 5.1 and 5.2 of adders 3.1 and 3.2 and for a parallelized decision or otherwise Further processing with halved processing rate are available.
  • the symbol values present at the input 1 are also routed alternately in the incoming sequence to the first sequence-hold element 4.1 of the upper or the lower branch.
  • FIG. 14 shows a further exemplary embodiment of the filter structure according to the invention.
  • This embodiment comprises four branches parallel to each other, wherein in each of the branches two follow-and-hold members 4.1 and 4.2 are arranged.
  • the filter structure comprises four adders 3.1, 3.2, 3.3 and 3.4. Each of the adders has three inputs. The three inputs of the first adder 3.1 are connected to the output of the second follower-holding element 4.2 of the first branch (counted from above), the output of the second series Haite element 4.2 of the second branch and to the output of the first follower -Gliedes 4.1 of the third branch connected.
  • the inputs of the second adder 3.2 are connected to the outputs of the second follower-holding members 4.2 of the second and the third branch and to the output of the first holding member 4.1 of the fourth branch.
  • the inputs of the third adder 3.3 are connected in a corresponding manner to the outputs of the second follow-hold elements 4.2 of the third and fourth branches and to the output of the first follow-hold element 4.1 of the first branch.
  • the inputs of the fourth adding unit 3.4 are connected to the second sequence-holding elements 4.2 of the fourth and the first branch and to the output of the first sequence-holding element 4.1 of the second branch.
  • the nesting and cascading of the various follower-holding members 4 in the filter structure according to the invention therefore also has a rotational symmetry in this exemplary embodiment.
  • Each of the adders 3 can be assigned to a branch i of the four branches, the first input of an adder 3.i always being connected to the second track-and-hold element 4.2 of the ith branch stands, to which the adder 3.i is assigned. Further inputs of the adder 3.i are connected to the second sequence-hold element 4.2 of the subsequent branch (i + 1) as well as to the output of the first sequence-hold element 4.1 of the next but one branch (i + 2).
  • Inputs for the clock signal ⁇ ibis4 • At the inputs a kind of clock with a pointer is shown, which stands at the different follow-up-stops 4 at 0:00, 3:00, 6:00 or 9:00 clock. The position of the pointer symbolizes with which phase of the multi-phase clock signal ⁇ ibis4 the corresponding following Haite element 4 or the corresponding adder 3 is driven. In the following explanations, a multiphase clock signal ⁇ ibis4 is assumed, in which the individual clock signals ⁇ i, ⁇ 2, ⁇ 3, ⁇ 4 have a duty ratio of 1: 1.
  • the sequence phases and the holding phases comprise Phases of the sequence-hold elements 4 and the adder 3 each two consecutive clock phases.
  • the various states (first part of the follower phase, second part of the follower phase, first part of the hold phase, second part of the hold phase) of the follow-hold elements 4 and the adder 3 are shown in FIGS. 15 to 18 labeled "Fl", F2 ",” Hl ",” H2 ".
  • the second follow-up member 4.2 of the first branch there are the second follow-up member 4.2 of the first branch, the first follow-up member 4.1 of the second branch, the first follow-up member 4.1 of the third branch and the second follow-up member 4.2 of the fourth branch in the hold phase, wherein the second follow-hold element 4.2 of the first branch and the first follow-hold element 4.1 of the third branch in the first part of the hold phase and the first follow-hold element 4.1 of the second Branch and the second sequence-holding member 4.2 of the fourth branch are in the second part of the holding phase.
  • the remaining track-and-hold circuits 4 are in the sequential phase, with the first track-and-hold section 4.1 of the first branch and the second track-and-hold gate 4.2 of the third branch in the first part of the sequence Phase and the second track-hold section 4.2 of the second branch and the first track-and-hold section 4.1 of the fourth branch are in the second part of the subsequent phase.
  • the first adder 3.1 and the fourth adder 3.4 are in the sequence phase, with the first adder 3.1 in the first part and the fourth adder 3.4 in the second part of the subsequent phase.
  • the second adder 3.2 and the third adder 3.3 are in the hold phase, wherein the third adder 3.2 is in the first part and the second adder 3.2 in the second part of the hold phase.
  • symbol values from previous clock phases are included at the time shown in FIG. 15 ("-6, -5, -4, -3, -2, -1").
  • the first symbol value "0" is transferred from the input 1 of the filter structure to the first sequence-hold elements 4.1 of the first and last branches, which are both in the sequence phase.
  • the second follow-up members 4.2 of the second and third branches are also in the sequence phase.
  • the corresponding first follow-hold elements 4.1 of these branches are in the hold phase and hold the symbol values ("-2, -1") from the two preceding cycles.
  • the two second follow-hold elements 4.2 of the first and fourth branches are also in the hold phase and hold the symbol values from the preceding clocks ("-4, -3").
  • the two adder units 3.1 and 3.4 which are in the subsequent state, read at the outputs of selected follow-hold elements 4 symbol values applied by different branches.
  • the symbol values of the outputs of the second sequence-hold element 4.2 of the first branch, the second sequence-and-hold element 4.2 of the second branch and the first sequence-hold element 4.1 of the third branch are applied to the inputs of the first adder 3.1
  • the symbol values of the outputs of the second sequence-hold element 4.2 of the fourth branch, of the second sequence-and-hold element 4.2 of the first branch and of the first sequence-hold element 4.1 of the second branch are applied to the fourth adder 3.4.
  • At the outputs 5.1 and 5.4 of the two adders 3.1 and 3.4 are according to the read symbol values compared to the previous clock phase changed output signals. This also applies to the third adder 3.3, which is in the second part of the hold phase.
  • adders 3 which are in the sequence phase, ie in FIG. 15 the adders 3.1 and 3.4, read the symbol values present at the outputs of the connected sequence-hold elements 4, so that new output signals can result at their outputs 5.1 and 5.4 depending on the read-in symbol values.
  • the adders 3.2 and 3.3 hold in Figure 15, the output signal from the previous clock.
  • the sequence-hold elements 4 and the adder 3 rotate rotationally symmetrically their state into the cyclically following state, ie. H. from the first part of the hold phase to the second part of the hold phase from the second part of the hold phase to the first part of the follower phase, from the first part of the follower phase to the second part of the follower phase and from the second part of the follow-up phase to the first part of the hold phase and always cyclically so on.
  • the symbol values of the first sequence-hold elements 4.1 of the third and fourth branches of the filter structure "-1", "0") from the preceding clock phase shown in FIG. 15 are applied to the clock phase shown in FIG. Transfer element 4.2 of the corresponding branch.
  • the next symbol value ("1") of the input signal present at the input 1 of the filter structure shown in FIG. 16 is transmitted to the first sequence-hold elements 4.1 of the first and second branches, which are both in the "following" state , the first follower-hold element 4.1 of the first branch in the second part of the follower phase and the first follower hold element 4.1 of the second branch in the first part of the follower phase.
  • the second sequence-hold element 4.2 of the first branch changes at the beginning of the clock phase shown in FIG. 16 into the second part of the hold phase, and the second follow-up element 4.2 of the second branch changes from the second part of the follow-up phase in the first part of the holding phase.
  • Both follow-hold members 4.2 are to that in FIG. 16 thus shown in a holding phase, so that the symbol value ("-3" or "-2") is held from the previous clock phase shown in Figure 15.
  • the first sequence-hold element 4.1 of the third branch changes into the second part of the hold phase, so that here too the symbol value ("-1") from the previous clock phase is maintained.
  • the second sequence-hold element 4.2 of the third branch changes into the second part of the state "sequences", so that the symbol value ("-1") from the first sequence-hold element 4.1 to the preceding clock phase (see FIG ) is transferred to the clock phase shown in Figure 16 in the second sequence-holding member 4.2.
  • the second track-hold element 4.2 of the third branch which changes to the second part of the subsequent phase and into which the symbol value ("- 1") of the first track-hold element 4.1 from the previous clock phase continues to be transmitted ,
  • the first and the second adder 3.1 and 3.2 are in the sequence phase.
  • the adder 3.2 reads the symbol values applied to the outputs of the connected sequence-hold elements 4 anew to the clock phase shown in FIG. 16, and builds up a new signal value at its output 5.2 as a function of the read-in symbol values.
  • the adder 3.1 continues to read the values already present at its inputs and continues to build up the corresponding output signal at its output 5.1.
  • the adders 3.3 and 3.4 hold the output signal from the previous clock phase.
  • the following time clock is shown in FIG.
  • the symbol values from the preceding clock phase (see Figure 16) of the first sequence-hold elements 4.1 of the first and the last Branches ("-1", "1") are forwarded to the respectively following second sequence-hold element 4.2 of the corresponding branch.
  • the first follow-hold members 4.1 of the two middle branches are now in the sequence phase.
  • the now applied to the input 1 of the filter structure symbol value "2" is therefore transmitted to these two sequence-hold elements 4.1.
  • the second sequence-hold element 4.2 of the second branch and the first sequence-hold element 4.1 of the lowermost branch retain their symbol values ("-2" or "0") from the preceding clock phase, since they correspond to the one shown in FIG transition phase shown in the second part of the holding phase.
  • the adder 3.3 reads in the clock phase shown in FIG. 17 the symbol values present at the outputs of the connected sequence-hold elements 4 and builds a new signal value at the output 5.3 in dependence on the read-in symbol values.
  • the adder 3.2 continues to read the values already present at its inputs and builds at its output
  • the first and last adders 3.1 and 3.4 hold the output signals at their outputs 5.1 and 5.4 from the previous clock phase, since they are both in the hold phase.
  • FIG. 18 shows the block diagram of the filter structure from FIG. 14 for the next following clock phase.
  • the symbol values from the previous clock phase (see FIG. 17) of the first sequence hold elements 4.1 of the first and second branches ("1", "2") are applied to the each subsequent second sequence-holding element 4.2 of the corresponding branch forwarded.
  • the first two follow-up elements 4.1 of the third and fourth branches are in the sequence phase; the symbol value ("3") currently present at the input 1 of the input signal is transmitted to these two sequence-hold elements 4.1.
  • the first two follow-up elements 4.1 of the first and second branches are in the hold phase and maintain the symbol value ("1" or "2") of the preceding clock phase.
  • the two lower adders 3.3 and 3.4 are in the follow-up phase.
  • the adder 3.4 reads the symbol values applied to the outputs of the connected sequence-hold elements 4 anew at the clock phase shown in FIG. 18 and builds a new signal value at the output 5.4 as a function of the read-in symbol values.
  • the adder 3.3 continues to read the values already present at its inputs and continues to build the corresponding output signal at its output 5.3.
  • the two other adders 3.1 and 3.2 are in the hold phase and hold the output signal from the previous clock phase.
  • equalized symbol values which in this case correspond to the weighted addition of three consecutive sampled symbol values, are staggered at the first output 5.1, then at the second output 5.2, then at the third output 5.3, then at the fourth output 5.4, then be issued again at the first output 5.1 and on and on.
  • the equalized symbol values each stand for the quadruple sampling period T at the respective output and stand for a parallelized decision or other Further processing with quartered processing rate available.

Landscapes

  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Abstract

Die Erfindung betrifft ein Verfahren und eine Filterstruktur zum Filtern eines an einem Eingang (1) der Filterstruktur mit einer Symbolrate anliegenden Eingangssignals. Das Eingangssignal wird auf mehrere parallele, an den Eingang (1) angeschlossene Zweige der Filterstruktur, in denen jeweils mindestens zwei Folge-Halte-Glieder (4) angeordnet sind, geführt. An den Ausgängen der Folge-Halte-Glieder (4) zu bestimmten Zeitpunkten anliegende Symbolwerte des Eingangssignals werden an mehrere (N) parallele Signaladdierwerke (3) mit gewichteten Eingängen geführt. In den Signaladdierwerken (3) wird jeweils ein Ausgangssignal als Summe der gewichteten, an den Eingängen anliegenden Symbolwerte erzeugt. Erfindungsgemäß wird eine platz- und energiesparende Filterstruktur vorgeschlagen, bei der: in jedem der parallelen Zweige die gleiche Anzahl an Folge-Halte-Gliedern (4.1, 4.2, 4.3) angeordnet ist; in der Filterstruktur so viele Signaladdierwerke (3.1, 3.2, 3.3, 3.4) wie parallele Zweige in der Filterstruktur vorgesehen sind angeordnet werden; Folge-Halte-Glieder (4.1, 4.2, 4.3) und Addierwerke (3.1, 3.2, 3.3, 3.4) sind ineinander verschachtelt; und die Folge-Halte-Glieder (4.1, 4.2, 4.3) und die Signaladdierwerke (3) über ein Mehrphasen-Takt signal (F<SUB>1bis4</SUB>) angesteuert werden.

Description

Titel : Filterstruktur und Verfahren zum Filtern eines Eingangssignals
Beschreibung
Die vorliegende Erfindung betrifft ein mehrfach paralleles Filter mit finiter Impulsantwort, (engl. Finite impulse response, FIR) zum Filtern eines Eingangssignals. Insbesondere betrifft die Erfindung eine Filterstruktur, umfassend: einen Eingang, an dem ein Eingangssignal mit einer Symbolrate R anliegt, mehrere N parallele, an den Eingang angeschlossene Zweige, in denen jeweils mindestens zwei analoge getaktete Verzögerungselemente hintereinander angeordnet sind, wobei N eine gerade Zahl ist, mehrere N parallele, an Ausgänge der
Verzögerungselemente angeschlossene Signaladdierwerke mit jeweils mehreren K gewichteten Eingängen, wobei die Anzahl der Signaladdierwerke gleich der Anzahl der in der Filterstruktur vorgesehenen parallelen Zweigen ist, und ein Ansteuerungsnetzwerk, welches ein Mehrphasen- Taktsignal mit mehreren N einzelnen Taktsignalen führt, wobei die einzelnen Taktsignale dieselbe Form aufweisen, um eine Abtastperiodendauer T relativ zueinander verschoben sind und die Anzahl N der einzelnen Taktsignale des Mehrphasen- Taktsignals gleich der Anzahl N der parallelen Zweige ist, und zur Ansteuerung der Verzögerungselemente mit dem Mehrphasen-Taktsignal .
Außerdem betrifft die Erfindung ein Verfahren zum Filtern eines an einem Eingang einer Filterstruktur mit einer Symbolrate anliegenden Eingangssignals, wobei das EingangsSignal über mehrere N parallele, an den Eingang angeschlossene Zweige der Filterstruktur, in denen jeweils mindestens zwei analoge getaktete
Verzögerungselemente hintereinander angeordnet sind, geführt wird, wobei N eine gerade Zahl ist, mehrere N parallele Signaladdierwerke mit jeweils mehreren K gewichteten Eingängen an Ausgänge der Verzögerungselemente angeschlossen werden, wobei die Anzahl N der Signaladdierwerke gleich der Anzahl N der in der Filterstruktur vorgesehenen parallelen Zweigen gewählt wird, und der Filterstruktur ein Mehrphasen-Taktsignal mit mehreren N einzelnen Taktsignalen zugeführt wird, wobei die einzelnen Taktsignale dieselbe Form aufweisen, um eine Abtastperiodendauer T relativ zueinander verschoben sind und die Anzahl N der einzelnen Taktsignale des Mehrphasen- Taktsignals gleich der Anzahl N der in der Filterstruktur vorgesehenen parallelen Zweige gewählt wird, und die Verzögerungselemente mit dem Mehrphasen-Taktsignal angesteuert werden.
Das Eingangssignal wird auf N parallele, an den Eingang angeschlossene Zweige der Filterstruktur, in denen jeweils mindestens zwei analoge getaktete Verzögerungselemente angeordnet sind, geführt. An den Ausgängen der Verzögerungselemente liegen abgetastete Symbolwerte des Eingangssignals an, welche zu bestimmten, durch eine Abtastperiodendauer T der Filterstruktur vorgegebenen Zeitpunkten dem Eingangssignal entnommen wurden. Diese Symbolwerte werden an N Signaladdierwerke mit gewichteten Eingängen geführt . In den N Signaladdierwerken wird ein Ausgangssignal als Summe einer geeigneten Auswahl an K Stück bestimmter gewichteter, an den Ausgängen der Verzögerungselemente anliegender Symbolwerte erzeugt. Aus dem Stand der Technik sind zum Herausfiltern von Verzerrungen aus einem schnellen, seriellen Datenstrom mit binärer, duobinärer oder x-facher Pulsamplituden-Modulation verschiedene Verfahren bekannt. Die Verzerrungen können ihre Ursache in bestimmten Beschränkungen in der Datenübertragung, bspw. einer Übertragung über einen dispersionsbehafteten, d.h. bandbegrenzten Kanal haben. Verzerrungen in den übertragenen Signalen führen dazu, dass die einzelnen Datensymbole aufgeweitet und ihre Amplitude verringert wird. Durch die zeitliche Aufweitung überlappen sich die einzelnen aufeinander folgenden Datensymbole (sog.
Intersymbolinterferenz , ISI) und können im Empfänger nicht mehr unabhängig von den vorlaufenden und nachlaufenden Datensymbolen detektiert werden. Übersteigt die Verzerrung des Eingangssignals am Empfänger einen bestimmten Grad, kann das verzerrte Signale nicht mehr mittels eines einfachen Entscheiders detektiert werden. Es sind dann wesentlich aufwendigerere Techniken notwendig, um die Verzerrung in dem übertragenen Signal zu minimieren. Bekannte Verfahren zum Entzerren bzw. Filtern von Datenströmen umfassen:
a) getaktete Filter mit finiter Impulsantwort (FIR) im Sender zur Vorverzerrung des Signals (vgl. US 7,030,657),
b) rein analoge zeitkontinuierliche Entzerrungsfilter (aktive Gm-C Filter oder RC-Filter) zur Anhebung der hochfrequenten Signalanteile im Empfänger (vgl. US 6,542,540 und US 7, 026, 856) ,
c) zeitkontinuierliche FIR-Filter (sog.
Transversalentzerrer) mit LC-Elementen oder Leitungsstücken als Verzögerungsstufen im Empfänger (vgl. US 5,055,795),
a) bis c) jeweils gegebenenfalls in Kombination mit einem entscheidungsrückgekoppelten Entzerrer (sog. decision feedback equalizer, DFE) im Empfänger, d) vollserielle abtastende FIR-Filter im Empfänger, bei denen ein einziger Zweig von kaskadierten analogen getakteten Verzögerungselementen die abgetasteten Symbolwerte im Takt der Abtastperiodendauer von einem zum nächsten Verzögerungselement weitergibt (vgl. US 5,734,680)
e) vollparallele abtastende FIR-Filter im Empfänger, bei denen für ein FIR-Filter mit Grad K insgesamt N gleichartige Folge-Halte-Glieder und N gleichartige Addierwerke am Eingang parallel geschaltet werden und die ein Mehrphasen-Taktsignal mit N einzelnen Taktsignalen mit einem Tastverhältnis von
1: (N-I) benötigen (vgl. US 6,768,372 und US 6,529,926).
Die bekannten Verfahren besitzen verschiedene Nachteile:
zu a) Das Anpassen der Koeffizienten im Sender ist schwierig, da das Empfangssignal und damit die Kanaleigenschaften im Sender nicht bekannt sind oder nur schwierig zu beschaffen sind.
zu b) aktive Gm-C Filter und aktive RC-Filter sind für den Einsatz bei schnellen Datenübertragungsraten im Bereich von mehreren 10 Gbit/sec zu langsam und nehmen eine relativ hohe elektrische Leistung auf. Zudem sind sie nur eingeschränkt bitratenflexibel und rauschen stark.
zu c) Zeitkontinuierliche FIR-Filter im Empfänger benötigen aufgrund der zu realisierenden Spiralinduktivitäten (LC- Filter) oder aufgrund der relativ langen Leitungsstücken viel Chipfläche im Empfänger und sind nicht bitratenflexibel . Diese Filter werden also für bestimmte Bitraten ausgelegt und können nicht einfach für eine andere Bitrate eingesetzt werden. zu d) Die kaskadierten Ketten der analogen getakteten Verzögerungselemente sind für den Empfang und die Filterung von Signalen bei hohen Baudraten zu langsam, die abgetasteten Signalwerte können dann nicht mehr im schnellen Takt der einlaufenden Datensymbole von einer Verzögerungsstufe zur nächsten weiter gegeben werden. Außerdem addieren sich bei langen kaskadierten Ketten die nichtlinearen Verzerrungen (Signalkompression) , das Rauschen und die linearen Verzerrungen (Bandbegrenzungen) der einzelnen analogen getakteten Verzögerungselemente auf, so dass die SignalVerarbeitung mit solchen Filtern bei zunehmendem Filtergrad (und damit zunehmender Kettenlänge) immer schwieriger wird.
zu e) Um ein Filter mit dem Grad K zu realisieren, müssen N Teilfilter parallel angeordnet werden. N muss dabei größer sein als K, meist ist N=2*k. Daher ist der Grad an Parallelisierung direkt an den Filtergrad gekoppelt. Ist aufgrund des Übertragungskanals ein größerer Filtergrad K erforderlich, so muss auch der Parallelisierungsgrad N vergrößert werden. Bei größerem Parallelisierungsgrad N muss dann aber auch die Takterzeugung für das parallelisierte Filter entsprechend modifiziert werden. Außerdem ist die Erzeugung der Taktsignale mit dem Tastverhältnis 1: (N-I) aufwendig, und es ist äußerst schwierig, bei großem Parallelisierungsgrad N alle N Taktsignale mit präziser zeitlicher Lage an die N Folge-Halte-Glieder zu führen.
Im Stand der Technik stellt also die Realisierung eines fehlerfreien bzw. fehlerarmen Empfangs eines schnellen seriellen Datenstroms mit binärer, duobinärer oder x-facher Pulsamplituden-Modulation, wobei der Datenstrom über einen dispersionsbehafteten, d.h. bandbegrenzten Kanal, übertragen wird und dadurch verzerrt ist, ein erhebliches Problem dar, insbesondere wenn der Empfang bitratenflexibel erfolgen soll. In der US 6,553,398 (Capofreddi) ist bspw. in Figur 9 eine Filterstruktur der eingangs genannten Art beschrieben. Insbesondere zeigt diese Druckschrift einen wertekontinuierlichen, zeitdiskreten Entzerrer zum Filtern eines Datenstroms, bei dem mehrere in Serie geschaltete Folge-Halte-Glieder (Track and Hold, T/H) eine Verzögerungskette bilden. Mehrere solcher Verzögerungsketten sind in N parallel zueinander angeordneten Zweigen angeordnet. Das heißt, das bekannte Filter stellt sozusagen eine verallgemeinerte Kombination aus den obigen Filterkonzepten nach d) (vollseriell) und e) (vollparallel) dar .
Dabei sind in den einzelnen Zweigen aus Gründen einer Synchronisation unterschiedlich viele Folge-Halte-Glieder am Anfang der Ketten angeordnet, und zum gleichen Zweck ist der Phasenabstand der einzelnen Taktsignale, mit dem die einzelnen in der Kette aufeinander folgenden Folge-Halte- Glieder angesteuert werden, unterschiedlich groß. Die Synchronisation bewirkt, dass ab einer bestimmten Stelle längs der N parallelen Verzögerungsketten die anliegenden abgetasteten Symbolwerte synchron zu einem bestimmten einzelnen Taktsignal des Mehrphasen-Taktsignals weitergegeben werden. Dadurch liegen zu einem bestimmten Zeitpunkt, d.h. zu einer bestimmten Taktperiode, die abgetasteten aufeinander folgenden Symbolwerte gleichzeitig parallel in den Zweigen zur Auswertung bspw. durch ein Signaladdierwerk vor.
Jedes Folge-Halte-Glied bewirkt jedoch die Addition von nichtlinearen Verzerrungen (Signalkompression) , von Rauschen und von linearen Verzerrungen (Bandbegrenzung) zum eigentlich gewünschten abgetasteten Symbolwert, der im idealen Fall ungestört entlang der Kette weitergegeben werden soll. Das heißt, das Entzerrungsfilter selbst addiert weitere Störungen zum Signal, welche in einem ungünstigen Fall die Signalentscheidung nach den Signaladdierwerken beeinträchtigen und verfälschen kann.
Durch die unterschiedlich große Anzahl an Folge-Halte- Gliedern in den einzelnen Verzögerungsketten und durch den unterschiedlich großen zeitlichen Abstand der Taktsignale, mit welchem aufeinander folgende Folge-Halte-Glieder innerhalb einer Kette angesteuert werden, ergibt sich jedoch ein verschieden großer Grad an Rauschen und an linearen und nichtlinearen Verzerrungen in den parallelen Pfaden. Insbesondere sind die abgetasteten Signalwerte, welche an äquivalenten Eingängen der Signaladdierwerke (also an Eingängen, welche mit dem gleichen Koeffizienten gewichtet werden) anliegen, in unterschiedlich großem Grad durch das Rauschen und die Verzerrungen der vorgeschalteten Folge- Halte-Glieder gestört. Dadurch ergibt sich die sehr ungünstige Eigenschaft, dass sich die
Übertragungseigenschaften der N logischen Signalpfade vom Eingang des Filters zu den N äquivalenten Eingängen der parallelen Signaladdierwerke voneinander unterscheiden. Letztendlich hängt dann die Fehlerwahrscheinlichkeit für ein am Eingang empfangenes Symbol davon ab, in welches der N parallelen Zweige es am Eingang durch den Abtasttakt hineinsortiert wird. Diese Unsymmetrie bezüglich der Verarbeitung der abgetasteten analogen Symbolwerte in den N Signalpfaden ist die Ursache für zusätzliche Fehlerquellen und Imperfektionen, welche nicht einfach durch Nachjustieren der Gewichtungsfaktoren oder auf andere Weise behoben werden können. Bei dem bekannten Entzerrer handelt es sich also um einen parallelisierten Entzerrer mit einer unsymmetrischen Struktur bezüglich der Signalpfade vom Eingang des Filters zu äquivalenten Eingängen der Signaladdierwerke.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen seriellen Datenstrom mittels eines bitratenflexiblen Filters im Empfänger bei höchsten Datenraten mit einer möglichst geringen Leistungsaufnahme ohne die Verwendung von flachen- und leistungsintensiven LC-Stufen zu entzerren.
Zur Lösung dieser Aufgabe wird ausgehend von der Filterstruktur der eingangs genannten Art vorgeschlagen, dass in jedem der N Zweige die gleiche Anzahl an Verzögerungselementen hintereinander angeordnet ist,
Taktsignale, welche zur Ansteuerung einander bezüglich ihrer Position in den Zweigen entsprechender Verzögerungselemente in verschiedenen Zweigen vorgesehen sind, jeweils um eine Abtastperiodendauer T (Taktphasendauer) gegeneinander verschoben sind,
Taktsignale, welche zur Ansteuerung der Signaladdierwerke vorgesehen sind, jeweils um eine Abtastperiodendauer T (Taktphasendauer) gegeneinander verschoben sind,
Taktsignale, welche zur Ansteuerung aufeinander folgender Verzögerungselemente eines Zweiges vorgesehen sind, jeweils um eine halbe Taktperiodendauer T*N/2 gegeneinander verschoben sind, und die Signaladdierwerke derart mit den Ausgängen der Verzögerungselemente in den Zweigen verschaltet sind, dass alle logischen Signalpfade zwischen dem Eingang der Filterstruktur und den mit dem gleichen Gewichtungsfaktor gewichteten entsprechenden Eingängen der Signaladdierwerke jeweils über die gleiche Anzahl an Verzögerungselementen und über einander bezüglich ihrer Position in den Zweigen entsprechende Verzögerungselemente in verschiedenen Zweigen geführt sind.
Gemäß einer vorteilhaften Weiterbildung der Erfindung wird vorgeschlagen, dass die Taktsignale, welche zur Ansteuerung einander bezüglich ihrer Position in den Zweigen entsprechender Verzögerungselemente in aufeinander folgenden Zweigen vorgesehen sind, um jeweils eine Abtastperiodendauer T gegeneinander verschoben sind, und dass die Signaladdierwerke derart mit den Ausgängen der Verzögerungselemente in den Zweigen verschaltet sind, dass alle logischen Signalpfade zwischen dem Eingang der Filterstruktur und den mit dem gleichen Gewichtungsfaktor gewichteten entsprechenden Eingängen der Signaladdierwerke jeweils über die gleiche Anzahl an Verzögerungselementen und über einander bezüglich ihrer Position in den Zweigen entsprechende Verzögerungselemente in aufeinander folgenden Zweigen geführt sind, wobei der auf den letzten Zweig der Filterstruktur folgende Zweig der erste Zweig ist.
Zur Lösung dieser Aufgabe wird außerdem ausgehend von dem Verfahren der eingangs genannten Art vorgeschlagen, dass in jedem der Zweige die gleiche Anzahl an Verzögerungselementen hintereinander angeordnet wird,
Taktsignale, die zur Ansteuerung von einander bezüglich ihrer Position in den Zweigen entsprechender Verzögerungselementen in verschiedenen Zweigen herangezogen werden, jeweils um eine Abtastperiodendauer T gegeneinander verschoben werden,
Taktsignale, die zur Ansteuerung der Signaladdierwerke herangezogen werden, jeweils um eine Abtastperiodendauer T gegeneinander verschoben werden,
Taktsignale, die zur Ansteuerung aufeinander folgender Verzögerungselemente eines Zweiges herangezogen werden, jeweils um eine halbe Taktperiodendauer (T*N/2) gegeneinander verschoben werden, und die Signaladdierwerke derart mit den Ausgängen der Verzögerungselemente in den Zweigen verschaltet werden, dass alle Signalpfade zwischen dem Eingang der Filterstruktur und den mit dem gleichen Gewichtungsfaktor gewichteten entsprechenden Eingängen der Signaladdierwerke jeweils über die gleiche Anzahl an Verzögerungselementen und über einander bezüglich ihrer Position in den Zweigen entsprechende Verzögerungselemente in verschiedenen Zweigen, vorzugsweise in unmittelbar aufeinander folgenden Zweigen, geführt werden. In den Unteransprüchen sind vorteilhafte Ausgestaltungen und Ausführungsformen der Erfindung angegeben.
Zur Elimination zusätzlicher Fehlerquellen weisen also alle äquivalenten (gleichwertigen) parallelen Signalpfade in der parallelisierten Struktur die gleiche Verzögerungszeit auf, und die Anzahl und Anordnung der Verzögerungselemente in den parallelen Pfaden ist gleich und unterscheidet sich nur in der Ansteuerung durch die nächstfolgenden Taktphasen. Der Phasenabstand der einzelnen Taktsignale des Mehrphasen- Taktsignals, welche innerhalb einer Kette aufeinander folgende analoge Verzögerungselemente ansteuern, ist immer gleich groß.
Zur Realisierung der Filterverzögerungselemente werden analoge getaktete Verzögerungselemente, z.B. Folge-Haite- Glieder, verwendet. Durch Ansteuerung mittels eines Mehrphasen-Takts wird der empfangene Datenstrom in mehrere parallele, miteinander verschränkte und zueinander voll symmetrische Zweige aufgeteilt, wobei die Anzahl N der Phasen des Mehrphasen-Taktsignals gleich groß ist wie die Anzahl N der parallelen Zweige. In den einzelnen Zweigen erfolgt dann die FIR-Filterung K-ten Grades bei 1/N-fach reduzierter Taktrate bzw. Verarbeitungsgeschwindigkeit. Die erfindungsgemäße Filterstruktur ist insbesondere zum Filtern von verzerrten binären oder duobinären oder x-fach pulsamplitudenmodulierten Signalen ausgelegt.
Mit der vorliegenden Erfindung wird erstmals eine vollsymmetrische Entzerrungsstruktur mit parallelen Zweigen aus kaska- dierten analogen Verzögerungselementen vorgeschlagen, welche durch einen Mehrphasentakt angesteuert wird und bei der alle äquivalenten Signalpfade die gleiche Struktur aufweisen. Außerdem kann die Struktur mit einfach zu erzeugenden Taktsignalen mit einem Tastverhältnis von 1:1 angesteuert werden. Mit der vorliegenden Erfindung ist eine Entzerrung mittels zeitdiskreter Filterung mit finiter Impulsantwort (FIR- Filterung) bei einer sehr hohen Eingangsdatenrate R und i- facher Überabtastung mit einem Verarbeitungstakt möglich, welcher auf die Frequenz i*R/N reduziert ist. Zudem können weniger komplexe, flächen- und stromsparende Folge-Halte- Glieder als Verzögerungselemente in der Filterstruktur eingesetzt werden. Die erfindungsgemäße Struktur arbeitet aufgrund der Ansteuerung durch ein vorgebbares Taktsignal bei nahezu beliebigen Bitraten bei unveränderter Filterstruktur, so dass praktisch volle Bitraten-Flexibilität herrscht. Es ist möglich, eine hohe Eingangsdatenrate entweder durch eine große Parallelität (viele parallele Verzögerungszweige) oder durch eine hohe Taktrate bzw. Verarbeitungsgeschwindigkeit in den einzelnen Zweigen zu erreichen und so ein Optimum an verarbeitbarer Datenrate, Kosten- und Stromeinsparung und Filtereigenschaften zu erzielen.
Gemäß der Erfindung wird ein serielles FIR-Filter in mehrere logische parallele Teilfilter aufgespalten. Das paralleli- sierte Filter umfasst N parallele Teilverzögerungsketten und N parallele Signaladdierwerke. Die Teilverzögerungsketten, die auch als Verzögerungszweige oder einfach nur als Zweige bezeichnet werden, enthalten jeweils mindestens zwei in Serie geschaltete Verzögerungselemente, welche über den Mehrphasentakt mit N Phasen und mit der Periodendauer N*T angesteuert werden (sog. "Eimerketten" mit Verzögerungszeitquantum T). Die getakteten Signaladdierwerke greifen in geeigneter Art und Weise auf die Signale von (im allgemeinen) mehreren Teilverzögerungsketten zu. Die benachbarten Teilverzögerungsketten arbeiten zueinander um die Zeit T verschoben. Die jeweiligen logischen Teilfilter bestehen aus dem jeweiligen Signaladdierwerk und denjenigen Teilen der Teilverzögerungsketten, aus denen das jeweilige Signaladdierwerk die abgetasteten Symbolwerte entnimmt. Dadurch ergibt sich eine Verschränkung oder Verschachtelung der Teilfilter. Die Topologie der Verschaltung der Signaladdierwerke mit den Signalen der Teilverzögerungsketten weist eine Rotationssymmetrie auf, d.h. die Struktur aller logischen Teilfilter ist gleich, es gibt eine eindeutige Reihenfolge der parallelen Teilfilter (also eine Reihenfolge, in welcher die abgetasteten Symbolwerte in die Teilfilter eingelesen werden), es gibt aber kein "erstes" und kein "letztes" paralleles Teilfilter. Auf das letzte Teilfilter folgt das erste Teilfilter der Filterstruktur.
Die gewünschte Symmetrie der erfindungsgemäßen Filterstruktur wird gemäß obigem Beispiel dadurch erzielt, dass jeder Eingang eines jeden Addierwerkes mit Ausgängen von bestimmten Verzögerungselementen verbunden ist, wobei die Verzögerungselemente in einem bestimmten Zweig und an einer bestimmten Stelle innerhalb eines der Zweiges angeordnet sind. So ist bspw. der erste Eingang des ersten Signaladdierwerks der Filterstruktur mit Ausgängen von bestimmten Verzögerungs- elementen aus dem der Nummer des Addierwerks entsprechenden
(ersten) Zweig, aus dem vorangegangenen (letzten) Zweig und aus dem nachfolgenden (zweiten) Zweig verbunden. Als Verzögerungseiemente werden bspw. das erste Verzögerungs- element aus dem letzten Zweig, das zweite Verzögerungseiement aus dem ersten Zweig und das dritte Verzögerungselement aus dem zweiten Zweig herangezogen. In entsprechender Weise wäre dann der erste Eingang des zweiten Signaladdierwerks der Filterstruktur mit Ausgängen von bestimmten Verzögerungselementen aus dem der Nummer des Addierwerks entsprechenden
(zweiten) Zweig, aus dem vorangegangenen (ersten) Zweig und aus dem nachfolgenden (dritten) Zweig verbunden, wobei auch hier in entsprechender Weise das erste Verzögerungselement aus dem ersten Zweig, das zweite Verzögerungselement aus dem zweiten Zweig und das dritte Verzögerungseiement aus dem dritten Zweig herangezogen werden. In entsprechender Weise sind alle ersten Eingänge und alle weiteren Eingänge der Signaladdierwerke mit bestimmten Verzögerungselementen aus bestimmten Zweigen verbunden, so dass sich insgesamt eine symmetrische Filterstruktur ergibt.
Es ergibt sich eine Filterstruktur, bei der die Wahl des Parallelisierungsgrads und des Filtergrads unabhängig voneinander ist, d.h. es muss nur so weit parallelisiert werden wie unbedingt nötig (aufgrund der Geschwindigkeitsanforderung in den Teilverzögerungsketten und Teiladdierwerken) . Bei den aus dem Stand der Technik bekannten Konzepten wird dagegen der Parallelisierungsgrad üblicherweise doppelt so groß wie der Filtergrad gewählt, damit genügend Rechenzeit in den Signaladdierwerken zur Verfügung steht. Die erfindungsgemäße Struktur ist zum einen flexibel anpassbar, indem die Anzahl der parallelen Zweige und die Länge der Zweige, d.h. die Anzahl der Folge-Halte- Glieder je Zweig, optimal auf die Taktrate, Signalqualität und (kostentechnisch und größentechnisch) verfügbare Qualität der elektronischen Bauteile abgestimmt werden kann. Zum anderen ist die Struktur durch ihren vollständig symmetrischen Aufbau in der Lage, eine gleich bleibende Signalqualität in jedem Zweig und in jeder Phase der Signalverarbeitung zu gewährleisten. Ein wichtiger Aspekt der Erfindung ist es, die notwendige Taktrate bei der Signalverarbeitung in den einzelnen Zweigen durch Aufteilung des Datenstroms auf mehrere Zweige zu reduzieren und somit insgesamt höhere Taktraten für die eigentliche Signalübertragung zu ermöglichen.
Besondere Vorteile und bevorzugte Ausführungsbeispiele der erfindungsgemäßen Filterstruktur werden nachfolgend unter Bezugnahme auf die Figuren näher erläutert. Es zeigen:
Fig. 1 ein Blockschaltbild einer Filterstruktur gemäß der Erfindung mit vier parallelen Zweigen; Fig. 2 ein Beispiel einer Teilverzögerungskette einer Filterstruktur gemäß der Erfindung mit drei hintereinander geschalteten Folge-Halte-Gliedern;
Fig. 3 Beispiele möglicher Mehrphasen-Taktsignale zur Ansteuerung der Folge-Halte-Glieder einer Filterstruktur gemäß der Erfindung;
Fig. 4 ein Beispiel für eine Realisierung einer
Filterstruktur gemäß der Erfindung, bei der die Folge-Halte-Glieder durch ein Taktsignal mit einer Frequenz entsprechend der halben Symbolrate R angesteuert werden;
Fig. 5 ein Schaltplan eines Folge-Haite-Glieds;
Fig. 6 ein Beispiel für ein getaktetes Signaladdierwerk für einen Entzerrer mit finiter Impulsantwort (FIR) ;
Fig. 7 ein Schaltplan eines Addierers für einen entscheidungsrückgekoppelten Entzerrer mit integriertem Entscheider;
Fig. 8 ein Beispiel für ein Blockschaltbild eines Taktgenerators zur Ansteuerung der erfindungsgemäßen Filterstruktur;
Fig. 9 ein Blockschaltbild einer erfindungsgemäßen Filterstruktur gemäß einer bevorzugten Ausführungsform als 2-fach paralleler FIR-Entzerrer mit 2-Phasen-Takt;
Fig. 10 einen ersten Schaltzustand der Filterstruktur aus Fig. 9; Fig. 11 einen zweiten Schaltzustand der Filterstruktur aus Fig. 9;
Fig. 12 einen dritten Schaltzustand der Filterstruktur aus Fig. 9;
Fig. 13 einen vierten Schaltzustand der Filterstruktur aus Fig. 9;
Fig. 14 ein Blockschaltbild einer erfindungsgemäßen Filterstruktur gemäß einer bevorzugten Ausführungsform als 4-fach paralleler FIR-Entzerrer mit 4-Phasen-Takt ;
Fig. 15 einen ersten Schaltzustand der Filterstruktur aus Fig. 14;
Fig. 16 einen zweiten Schaltzustand der Filterstruktur aus Fig. 14;
Fig. 17 einen dritten Schaltzustand der Filterstruktur aus Fig. 14; und
Fig. 18 einen vierten Schaltzustand der Filterstruktur aus Fig. 14.
Basisbanddatenübertragung über elektronische Leiterplatten (englisch: printed circuit board; PCB) beispielsweise in Rückwandplatinenbussen für Vermittlungs- oder Großrechner, oder über den Speicherbus in Personalcomputern kann Raten von mehreren Gbit/s pro Kanal erreichen. In optischen Lichtleiter-Netzwerken (LANs, local area netowrks, lokale Netzwerke; MANs, metropolitan area networks, regionale Netzwerke; WANs, wide area networks, Weitverkehrs-Netzwerke) erreicht die Datenübertragungsrate mehrere 10 Gbit/s. Aber sowohl die elektrische Übertragung über Leiterbahnen auf Standard PCB-Substraten als auch die optische Übertragung über Lichtleiter leiden unter Dispersion, Verlusten und Reflexionen. Eine einfache binäre Übertragung (mit binärem Sender und binärem Empfänger) scheitert aufgrund von Intersymbolinterferenzen (ISI; inter-symbol interference) zwischen den aufeinander folgenden Datensymbolen, wenn sie jenseits einer bestimmten Übertragungsentfernung oder jenseits einer bestimmten Symbolrate eingesetzt wird. Dies wird bei Betrachtung des empfangenen Signals in einem sogenannten geschlossenen Augendiagramm (closed eye diagram) deutlich.
Eine bewusste Vorverzerrung des zu übertragenden Signals im Sender (transmitter pre-distortion) und eine Nachverzerrung oder Entzerrung im Empfänger (receiver equalization) sind Methoden, um die Schwäche des Übertragungskanals abzumildern. Eine bekannte Methode ist der Einsatz eines Filters mit finiter Impulsantwort (englisch: finite-impulse-response; FIR) im Sender und eines entscheidungsrückgekoppelten Filters (englisch: decision-feedback-equalizer; DFE) im Empfänger. Zusätzliche zeitkontinuierliche Verstärker mit Anhebung der hochfrequenten Signalanteile (sogenannte peaking amplifiers) im Empfänger werden ebenfalls eingesetzt. Nachteile der Vorverzerrung sind das erforderliche Wissen auf der Senderseite bezüglich der Kanaleigenschaften sowie eine zunehmende hochfrequente Signalleistung beim Sender, die sich auf andere Kanäle einkoppeln kann. Elektronische Entzerrer für optische Systeme verwenden häufig relativ lange bei der vollen Symbolrate arbeitende FIR-Filter zur Nachverzerrung im Empfänger, die meistens mit leistungs- und flächenintensiven LC-Verzögerungsschaltungen (full-rate buffered LC-delay lines) implementiert sind.
Gemäß der vorliegenden Erfindung wird eine Filterstruktur für einen Entzerrer (englisch: equalizer) vorgestellt, in dem herkömmliche Folge-Halte-Glieder als FIR-Filterverzögerungs- elemente eingesetzt werden. Weder chipflächenintensive LC- Verzögerungselemente noch Übertragungsleitungsverzögerungen noch irgendwelche anderen zeitkontinuierlichen analogen Verzögerungselemente sind in dem erfindungsgemäßen Konzept erforderlich. Die Verzögerung des Ausgangssignals gegenüber dem Eingangssignal der Folge-Halte-Glieder wird durch das datensynchrone Mehrphasen-Taktsignal vorgegeben, so dass die erfindungsgemäße Filterstrukt.ur bitratenflexibel ist.
Die vorliegende Erfindung betrifft ein FIR-Filter zur Filterung eines Datenstroms bei einer schnellen, seriellen Datenübertragung. Der Datenstrom kann über Kupferleitungen oder optische Fasern übertragen werden. Ein mögliches Anwendungsgebiet für ein solches Filter ist beispielsweise die Datenübertragung zwischen einem Prozessor und einem Speicher bzw. einem sogenannten memory Controller und dem Speicher in einem Rechensystem, beispielsweise einem Computer. Eine Erhöhung der Datenübertragungsrate kann durch eine Erhöhung der Anzahl der parallelen Leitungen erzielt werden. Derzeit erfolgt eine Datenübertragung zwischen Prozessor und Speicher in der Regel über einen Datenbus mit 64 parallelen Leitungen, also einem 64 Bit breitem Parallelbus. Eine weitere Verbreiterung des Datenbusses, bspw. auf 128 oder noch mehr Bits, stößt aufgrund des dafür erforderlichen Platzes auf der Leiterplatte an Grenzen. Aus diesem Grund kann eine weitere Erhöhung der Datenrate über den gesamten Speicherbus von derzeit etwa 64 Gbit/s (64 * 1 Gbit/s, entspricht insgesamt 8 Gbyte/s) bei einem 64 Bit breiten Datenbus auf beispielsweise 320 Gbit/s (40 Gbyte/s) oder gar 640 Gbit/s (80 Gbyte/s) allein durch Verbreiterung des Datenbusses nicht erzielt werden.
Auch eine Erhöhung der Symbolrate auf den einzelnen Leitungen, so dass Datenraten von mehreren 1 Gbit/s pro Leitung übertragen werden können, ist nicht ohne weiteres möglich. Eine Erhöhung der Symbolrate führt nämlich zu einer weiteren Verschlechterung des übertragenen Signals, so dass es beim Empfänger nur noch schlecht bzw. gar nicht mehr detektiert werden kann. Insbesondere führt eine Erhöhung der Datenübertragungsrate tendenziell zu einer Verbreiterung und Abflachung der einzelnen Datensymbole, so dass beispielsweise eine Impulsantwort beim Empfänger nicht mehr als kurzer Impuls mit steilen Flanken und relativ hoher Amplitude, sondern eher als abgeflachte, langsam ansteigende und von ihrem Maximalwert dann wieder langsam abfallende Schwingung empfangen wird.
Bei der Datenübertragung zwischen dem memory Controller und dem Speicher in einem Computer, also bei der Datenübertragung über Speicherbusse, wird eine Fehlerrate von Null erwartet. In einem anderen möglichen Anwendungsgebiet der erfindungsgemäßen Filterstruktur, der Telekommunikation, können dank des Einsatzes geeigneter Fehlerdetektions- und Fehlerkorrekturalgorithmen geringe Fehlerraten, beispielsweise im Bereich von 1 Promille, akzeptiert werden.
Um die Qualität eines übertragenen Signals zu verbessern, werden im Stand der Technik verschiedenartige Filter eingesetzt. Beispiele für solche bekannten Filter sind in der US 6,768,372 B2 , sowie in der US 6,553,398 B2 beschrieben. Durch die Filter sollen die Signalanteile mit niedriger Amplitude gedämpft und die SignalanteiIe mit hoher Amplitude dagegen verstärkt werden, damit das beim Empfänger eingehende Signal beispielsweise mittels eines simplen Entscheiders , der prüft, ob eine Schwelle über- bzw. unterschritten wird, detektiert werden kann.
Erfindungsgemäß wird eine Filterstruktur zur Filterung eines analogen EingangsSignals mit einer bestimmten Symbolrate R vorgeschlagen. Ein Blockschaltbild einer erfindungsgemäßen Filterstruktur mit vier parallelen Zweigen (N = 4) ist in Figur 1 dargestellt. Die Filterstruktur umfasst einen Eingang 1, an dem das Eingangssignal mit einer bestimmten Symbolrate R anliegt (l/R ist die Dauer eines einzelnen Datensymbols) . Die Filterstruktur umfasst mehrere parallele Zweige, die jeweils eine Verzögerungskette 2 aufweisen, und mehrere Signaladdierwerke 3. In dem in Figur 1 dargestellten Ausführungsbeispiel umfasst die erfindungsgemäße Filterstruktur vier solcher paralleler Zweige und vier Addierwerke 3. Selbstverständlich ist auch eine Filterstruktur mit lediglich zwei oder mit acht parallelen Zweigen bzw. Addierwerken 3 denkbar. Vorzugsweise umfasst die Filterstruktur 23 parallele Zweige, wobei j eine natürliche positive Zahl ohne 0 ist. Selbstverständlich kann die Filterstruktur auch 6, 10 oder eine beliebig andere gerade Anzahl an Zweigen und Addierwerken 3 aufweisen.
Jedes Addierwerk 3 kann über einen Signalpfad oder auch über mehrere Signalpfade mit Ausgängen der Verzögerungselemente innerhalb einer Verzögerungskette 2 in Verbindung stehen. Diese unter Umständen mehrfache Verbindung zwischen einem bestimmten Addierwerk 3 und einer bestimmten Verzögerungskette 2 ist in Figur 1 mit einer Linie gekennzeichnet. Jedes Addierwerk 3 kann mit einer, mit mehreren oder mit allen Verzögerungsketten 2 in Verbindung stehen. Wichtig ist dabei die rotationssymmetrische Anordnung der Verbindungen. Wenn also beispielsweise das oberste Addierwerk 3.1 mit dem ersten Verzögerungsglied 4.1 und dem letzten Verzögerungsglied 4.3 in der von oben gezählt zweiten Verzögerungskette 2.2 in Verbindung steht, dann muss das von oben gezählt zweite Addierwerk 3.2 mit dem ersten Verzögerungsglied 4.1 und dem dritten Verzögerungsglied 4.3 in der dritten Verzögerungskette 2.3 in Verbindung stehen, und dann muss das von oben gezählt dritte Addierwerk 3.3 mit dem ersten Verzögerungsglied 4.1 und dem dritten Verzögerungsglied 4.3 in der vierten Verzögerungskette 2.4 in Verbindung stehen, und dann muss das von oben gezählt vierte Addierwerk 3.4 mit dem ersten Verzögerungsglied 4.1 und dem dritten Verzögerungsglied 4.3 in der obersten Verzögerungskette 2.1 in Verbindung stehen. Allgemein ausgedrückt bedeutet dies, dass das i-te Addierwerk 3.i mit dem ersten Verzögerungsglied 4.1 und dem dritten Verzögerungsglied 4.3 in der (i+l)-ten Verzögerungskette 2. (i+1) in Verbindung stehen. Diese Symmetrie kann in entsprechend angepasster Weise bspw. Figur 9 und Figur 14 entnommen werden, die beide weiter unten noch näher erläutert werden.
Durch Variieren der Filterkoeffizienten an den Eingängen der Addierwerke 3 zum Gewichten der anliegenden Eingangssignale können die Filtereigenschaften der Filterstruktur in einem weiten Bereich verändert und an die aktuellen Kanaleigenschaften angepasst werden.
Es müssen nicht alle in Figur 1 dargestellten möglichen Verbindungspfade zwischen den Verzögerungsketten 2 und den Addierwerken 3 benutzt werden. So wäre es beispielsweise auch denkbar, dass das Addierwerk 3.1 lediglich mit den Verzögerungsketten 2.1, 2.2 und 2.3 in Verbindung steht. In entsprechender Weise wären dann auch die übrigen Addierwerke 3.2, 3.3, 3.4 lediglich mit drei der Verzögerungsketten 2 in Verbindung. Insbesondere wäre das Addierwerk 3.2 mit den Verzögerungsketten 2.2, 2.3 und 2.4, das Addierwerk 3.3 mit den Verzögerungsketten 2.3, 2.4 und 2.1 und schließlich das Addierwerk 3.4 mit den Verzögerungsketten 2.4, 2.1 und 2.2 in Verbindung. Die getakteten Signaladdierwerke 3 greifen somit auf Signale von mehreren Verzögerungsketten 2 zu, so dass man davon sprechen kann, dass die einzelnen Teilfilter in den Zweigen der Filterstruktur miteinander verschränkt oder ineinander verschachtelt sind. Die Topologie der Verschaltung der Signaladdierwerke 3 mit den Signalen aus den Verzögerungsketten 2 weist eine Rotationssymmetrie auf, d. h. die Struktur aller logischen Teilfilter in den Zweigen der Filterstruktur ist gleich, es gibt eine Reihenfolge der parallelen Teilfilter, aber kein "erstes" und "letztes" Teilfilter.
Somit ergibt sich erfindungsgemäß eine Filterstruktur, bei der die Wahl des Parallelisierungsgrades , d. h. die Anzahl der parallelen Zweige, und des Filtergrades, d. h. die Anzahl der Eingänge bzw. Filterkoeffizienten der Addierwerke 3, unabhängig voneinander sind. Grundlegendes Ziel der erfindungsgemäßen Filterstruktur ist es, die notwendige Taktrate bei der Signalverarbeitung in den einzelnen Pfaden bzw. Zweigen der Filterstruktur durch die Aufteilung des Datenstroms auf mehrere Zweige zu reduzieren und somit insgesamt höhere Taktraten für die eigentliche Signalübertragung zu ermöglichen. Durch die parallelen Zweige der Filterstruktur wird die Verarbeitungsgeschwindigkeit in den einzelnen Filterzweigen reduziert. Es muss also nur so weit parallelisiert werden wie unbedingt nötig aufgrund der Geschwindigkeitsanforderung in den Verzögerungsketten 2 und den Addierwerken 3.
Die Taktsignale φi-4 zur Ansteuerung der Verzögerungsketten 2 und der Addierwerke 3 in den einzelnen Zweigen sind relativ zueinander um jeweils eine Zeitdauer T verschoben. T entspricht der Abtastperiodendauer, das heißt dem zeitlichen Abstand der Entnahme von abgetasteten Signalwerten aus dem Eingangssignal durch die Filterstruktur, T = l/(i*R), wobei i der Grad der Überabtastung des EingangsSignals ist. Das Mehrphasen-Taktsignal φi-4 hat so viele (N) Phasen wie parallele Zweige in der Filterstruktur vorgesehen sind, das heißt in dem Beispiel aus Figur 1 vier Phasen (N = 4) . N entspricht dem Parallelisierungsgrad des Filters, das heißt der Anzahl der parallelen Verzögerungsketten 2 und der Anzahl der gegeneinander verschobenen Taktsignale φi, φ2, φ3, φ4 im Mehrphasen-Taktsignal φi-4. Die Phasen sind jeweils um eine Zeitdauer T entsprechend einem i-tel der Symboldauer l/R gegeneinander verschoben (T = l/(i*R)). Das Taktsignal φi-4 hat eine Frequenz ftakt entsprechend dem i-fachen der Symbolrate R geteilt durch die Anzahl der parallelen Zweige (ftakt = i-R/4). i ist eine natürliche positive Zahl ohne Null.
Die Verzögerungsketten 2 weisen jeweils mindestens zwei in Serie geschaltete Folge-Haite-Glieder auf, welche über den
Mehrphasentakt φi-4 angesteuert werden. Ein Beispiel für eine solche Verzögerungskette 2 mit drei seriellen Folge-Halte- Gliedern 4 ist in Figur 2 dargestellt. Erfindungsgemäß sind in jedem der Zweige der Filterstruktur die gleiche Anzahl an Folge-Halte-Gliedern 4 hintereinander angeordnet. Des weiteren ist der Phasenabstand der Taktsignale, welche innerhalb einer Kette aufeinander folgende Folge-Halte- Glieder 4 ansteuern, immer gleich groß.
In Figur 3 sind Beispiele möglicher Taktsignale φi(t) bis φ4(t) zur Ansteuerung der Folge-Halte-Glieder 4 der verschiedenen parallelen Zweige der erfindungsgemäßen Filterstruktur dargestellt. Die Periodendauer des Taktsignals ist mit N*T bezeichnet und entspricht dem zeitlichen Abstand der Entnahme von Abtastwerten aus dem Eingangssignal durch ein und dieselbe Verzögerungskette 2. 1/(N*T) entspricht der
Frequenz des Mehrphase-Taktsignals φi-4. Aufeinander folgende Phasen des Taktsignals sind um jeweils die Zeitdauer T gegeneinander verschoben. Die einzelnen Taktphasen sind mit den Zahlen 1 bis 4 im Kreis gekennzeichnet.
In Figur 4 ist ein weiteres Beispiel für eine Realisierung einer erfindungsgemäßen Filterstruktur mit nachgeschaltetem entscheidungsrückgekoppeltem Entzerrer (DFE) dargestellt, bei der die Folge-Halte-Glieder 4 durch ein Taktsignal mit einer Frequenz entsprechend der halben Symbolrate R des am Eingang 1 anliegenden Eingangssignals angesteuert werden (Überab- tastungsfaktor i = 1) . Die Filterstruktur aus Figur 4 umfasst zwei parallele Zweige, an denen das EingangsSignal Din anliegt. Jeder der Zweige umfasst drei in Serie geschaltete Folge-Halte-Glieder 4 (sog. track and hold circuits, T&H) . Außerdem umfasst die Filterstruktur zwei Signaladdierwerke 3 (FIR filter adder) . Die Addierwerke 3 weisen jeweils drei Eingänge auf, wobei das obere Addierwerk 3.1 mit dem Ausgang des ersten und dritten Folge-Halte-Gliedes 4.1, 4.3 des oberen Zweiges und dem Ausgang des zweiten Folge-Halte- Gliedes 4.2 des zweiten Zweiges und das untere Addierwerk 3.2 mit den Ausgängen des ersten und dritten Folge-Halte-Gliedes 4.1, 4.3 des unteren Zweigs, sowie mit dem Ausgang des zweiten Folge-Halte-Gliedes 4.2 des oberen Zweiges in Verbindung steht.
Die erfindungsgemäße Filterstruktur ist vorzugsweise am Ende einer Datenübertragungsstrecke angeordnet. Die Kanaleigenschaften werden in an sich bekannter Weise durch Vermessen des empfangenen Signals ermittelt, so dass die Filterfunktion anhand an sich ebenfalls bekannter Optimierungsalgorithmen optimiert werden kann.
Die erfindungsgemäße Filterstruktur kann nach den Addierwerken 3 enden. An die Ausgänge 5 der Addierwerke 3 können direkt einfache Entscheider angeschlossen werden, die prüfen, ob das an dem Ausgang 5 anliegende Ausgangssignal oberhalb oder unterhalb vorgebbarer Schwellen liegt. Alternativ ist es auch denkbar, dass die Filterstruktur noch einen entscheidungsrückgekoppelten Entzerrer 6 (englisch: decision feedback equalizers, DFE) aufweist, der an den Ausgängen 5 der Addierwerke 3 angeschlossen ist. In Figur 4 ist der Entzerrer 6 als ein 2-fach parallelisierter DFE-Entzerrer ausgebildet. Der Entzerrer 6 umfasst zwei Addierer 6.1, 6.2, jeweils mit integriertem Entscheider. Die in Figur 4 gezeigte Kombination eines erfindungsgemäßen FIR-Filters mit 2-facher Parallelisierung mit einem im Gegentakt arbeitenden (also ebenfalls 2-fach parallelisierten) entscheidungsrückgekoppelten Entzerrer 6 stellt eine ganz besonders vorteilhafte Ausführungsform zur Entzerrung im Empfänger dar.
In einem aus dem Stand der Technik bekannten, mit der vollen Taktrate betriebenen Konzept (also nicht parallelisierten FIR-Filter) sind mindestens zwei kaskadierte Folge-Halte- Glieder 4 in einer Master-Slave-Konfiguration erforderlich, um eine einfache Einheitsverzögerung T zu implementieren, wobei lediglich 50% der Zeit T für das Folgen zur Verfügung steht; die anderen 50% werden für das Halten genutzt. Somit sind sechs kaskadierte Folge-Halte-Glieder 4 für eine FIR- Filterstruktur mit drei seriellen Einheitsverzögerungen T erforderlich. Die Bandbreite der Folge-Halte-Glieder 4 in den Zweigen ist begrenzt, sowohl durch die Bandbreite des Abtastschalters am Eingang als auch durch die Bandbreite des kapazitiven umzuladenden Ausgangs. Folglich ist die gesamte kaskadierte Bandbreite einer sechsstufigen Folge-Halte-Glied- Kette zu klein für eine bspw. 10 Gbit/s Datenübertragungsrate in 0,13 μm CMOS-Technik.
Deshalb wird eine Filterstruktur, wie sie in Figur 4 dargestellt ist, vorgeschlagen, die mit der halben Taktrate betrieben wird. Zwei miteinander wechselwirkende und ineinander verschachtelte FIR-Filterzweige arbeiten im Gegentakt zusammen, wobei sie durch ein Taktsignal CLK/2 mit halbierter Taktrate (ftakt = R/2) angesteuert werden. Der Vorteil hinsichtlich Bandbreite des mit der halben Taktrate betriebenen Konzepts ist, dass zum einen die Kettenlänge der Folge-Halte-Glieder 4 in den Verzögerungsketten 2 halbiert werden kann und zum anderen nunmehr die gesamte Einheitsver- zögerungszeit T für das Folgen zur Verfügung steht. Somit entspannt sich das Bandbreitenproblem der kaskadierten Folge- Halte-Glieder 4 um den Faktor 4 und das Problem von sich aufaddierendem Rauschen und von sich aufaddierenden nichtlinearen Verzerrungen über die Verzögerungsketten 2 um den Faktor 2.
Für die erfolgreiche Realisierung der Erfindung ist es erforderlich, dass die beiden Zweige gleich ausgestaltet sind, was jedoch durch eine symmetrische Auslegung der Schaltung realisiert werden kann. Im Gegensatz zu den aus dem Stand der Technik bekannten FIR-Filterstrukturen kann der Grad der Parallelisierung des erfindungsgemäßen Filters drastisch reduziert werden und ist unabhängig vom zu realisierenden Grad des FIR-Filters. Das heißt der Grad der Parallelisierung kann deutlich kleiner als der Grad des Filters gewählt werden. Somit lassen sich mit dem erfindungsgemäßen Konzept deutliche Einsparungen hinsichtlich der erforderlichen Chipfläche und des Leistungsverbrauchs realisieren.
In Figur 5 ist ein Beispiel für eine Schaltung eines Folge- Halte-Glieds 4, wie es in der erfindungsgemäßen Filterstruktur verwendet wird, im Detail dargestellt. Die Schaltung ist eine Kombination eines differentiellen komplementären CMOS Durchlassgatters 7 mit einem Pufferverstärker 8 mit einem Verstärkungsfaktor von 1. Die Haltekapazität ist zusammengesetzt aus der parasitären Kapazität am Eingang des Pufferverstärkers 8 und der parasitären Kapazität auf der Halteseite des Durchlassgatters. Das Taktsignal CLK/2n für den n-Kanal Übertragungs-MOSFET wird angehoben, da das Gleichtaktniveau der EingangsSpannung V1n,D lediglich etwa 300 mV unterhalb der positiven VersorgungsSpannung VDD liegt. Um die Symmetrie der Taktsignal-Pfade für den n-Kanal- und den p-Kanal-MOSFET im Durchlassgatter 7 sicherzustellen, wird das Taktsignal CLK/2p für den p-Kanal-Durchlasstransistor ebenfalls angehoben.
In Figur 6 ist ein Beispiel für ein in der erfindungsgemäßen Filterstruktur verwendetes Addierwerk 3 dargestellt. Das Addierwerk 3 umfasst drei differentielle Durchlassgatter 9.1, 9.2, 9.3, die an differentielle Transkonduktoren 10.1, 10.2, 10.3 angeschlossen sind, die ihre Ausgangsströme auf ein gemeinsames Paar von Lastwiderständen 11 aufsummieren. Ein Transkonduktor ist ein Spannungs-Strom-Wandler, gemäß der Gleichung
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wobei Gm der Verstärkungsfaktor des Transkonduktors ist.
Da sich abhängig von der Länge der Leiterbahnen auf dem PCB (printed circuit board) und von der Datenrate nur die Größe und nicht das Vorzeichen der optimalen Gewichtungsfaktoren des FIR-Filters ändert, werden die Vorzeichen der Gewichtungsfaktoren durch die Polarität der Anschlüsse der Transkonduktoren 10.1, 10.2, 10.3 fest verdrahtet. Die Maxima der Gewichtungsfaktoren werden durch eine Dimensionierung der entsprechenden Transistorbreiten in den Transkonduktoren 10.1, 10.2, 10.3 gesetzt. Die Gewichtungsfaktoren werden durch Steuerung der Ströme Ii und I2 mittels Steuerströmen variiert, die extern angelegt werden. Die Hälfte der Summe der Ströme Ii und I2 wird an jeden Ausgangsknoten durch p- Kanal MOSFETs 12.1, 12.2 angelegt, um ein konstantes Gleichspannungsniveau am Ausgang 13 sicherzustellen. Dies ist besonders wichtig für den Eingang des nachfolgenden entscheidungsrückgekoppelten Filters 6 und verhindert eine Degeneration der differentiellen paarweisen Transkonduktoren bei großen Gewichtungsfaktoren.
In Figur 7 ist ein Blockschaltbild eines Addierers mit integriertem Entscheider für das entscheidungsrückgekoppelte Filter 6 dargestellt. Der Addierer für die Entscheidungsrück- kopplungsentzerrung ist ähnlich wie im Addierer für das FIR- Filter durch mehrere parallele differenzielle Transkonduktoren 14.1 bis 14.5 realisiert, welche ihre Ausgangsströme auf ein gemeinsames Paar von Lastwiderständen 15 aufsummieren. Die Transkonduktoren 14.1 bis 14.5 sind im Gegensatz zum Addierer für das FIR-Filter jedoch getaktet. Weiterhin ist in den Addierer ein getakteter Entscheider 16 (englisch: decision latch) integriert. Die EingangsSpannung Vin,D wird an den getakteten Folgetranskonduktor 14.1 angelegt, und die Entscheidung wird durch den getakteten Entscheider 16 getroffen. Während des Folgens werden die rückgekoppelten Signale über anpassbare differentielle Transkonduktoren 14.2 bis 14.5 addiert. Zwei Transkonduktoren
14.2 und 14.4 sind für positives und zwei Transkonduktoren
14.3 und 14.5 für negatives Rückkopplungsvorzeichen angeschlossen. Das entsprechende Vorzeichen wird ausgewählt, indem die Steuerströme an die entsprechenden Eingänge Ii+, Ii- , I2+, I2- für das entscheidungsrückgekoppelte Filter 16 angelegt werden.
In Figur 8 ist ein Blockschaltbild für einen Taktgenerator dargestellt, der ein Mehrphasen-Taktsignal zur Ansteuerung der erfindungsgemäßen Filterschaltung generiert. Dieses Mehrphasen-Taktsignal wird der Filterschaltung bzw. den Verzögerern und den Addierwerken zugeführt. In der beispielhaft dargestellten Schaltung sind sechs individuelle Taktpfade vorgesehen, welche mit der halben Frequenz der am Eingang wirksamen Abtastfrequenz schwingen. Der entscheidungsrückgekoppelte Entzerrer (DFE) arbeitet mit einem komplementären Paar voll angesteuerter CMOS Taktsignale (CLK/2 und _CLK/2) . Die Folge-Halte-Glieder der Verzögerungsketten 2 und die Addierwerke 3 des erfindungsgemäßen FIR-Filters erfordern komplementäre Paare von angehobenen, näherungsweise voll schwingenden Taktsignalen sowohl für die n-Kanal-MOSFETs (CLK/2n und _CLK/2n) als auch für die p-Kanal-MOSFETs (CLK/2p und _CLK/2p) der Durchlassgatter.
Die Taktgeneratorschaltung umfasst ein extern anliegendes Taktsignal CLKin einer vollständigen Taktrate (hat die Frequenz i*R) . Dieses wird durch eine differenzielle Eingangstakttreiberkette 17 zunächst verstärkt und in ein differentielles Signal gewandelt. Das differentielle Taktsignal wird dann mittels eines Taktteilers 18 durch zwei geteilt. Das geteilte Taktsignal wird einer differentiellen Treiberkette 19 mit zunehmender Treiberstärke zugeführt und dann mit zwei CMOS Inverterketten 20 mit zunehmender Treiberstärke weiter verstärkt. Die erste CMOS Inverterentscheidungsschwelle wird durch eine
Rückkopplungsschleife 21 gesteuert, um ein Tastverhältnis von 50% an den Ausgängen 22 des Taktgenerators sicherzustellen. Die komplementären, angehobenen Taktsignale werden durch passive AnhebungsSchaltungen 23 (boot strap circuits) generiert, die Kapazitäten und kleine getaktete MOSFETs umfassen. Die Gleichtaktpegel der angehobenen Taktsignale werden in der Schaltung voreingestellt, sie können aber auch mittels externer SteuerSpannungen eingestellt werden.
In Figur 9 ist ein weiteres Ausführungsbeispiel der erfindungsgemäßen Filterstruktur dargestellt. Die Struktur in Figur 9 entspricht dem ersten Teil des kombinierten FIR- und DFE-Filters aus Figur 4. Die Filterstruktur gemäß dieser Ausführungsform umfasst zwei parallele Filterzweige mit jeweils drei in Serie geschalteten Folge-Halte-Gliedern 4.1, 4.2 und 4.3. Außerdem umfasst die Filterstruktur zwei Addierwerke 3.1 und 3.2 mit jeweils drei Eingängen. Die Eingänge des ersten Addierwerkes 3.1 sind mit den Ausgängen des ersten und des dritten Folge-Halte-Gliedes 4.1 und 4.3 des oberen Zweiges sowie mit dem Ausgang des zweiten Folge- Halte-Gliedes 4.2 des unteren Zweiges verbunden. Das zweite Addierwerk 3.2 ist mit den Ausgängen des ersten und dritten Folge-Halte-Gliedes 4.1 und 4.3 des zweiten Zweiges sowie mit dem Ausgang des zweiten Folge-Halte-Gliedes 4.2 des oberen Zweiges verbunden. An Multiplikationsstellen 24.1, 24.2 und 24.3 in den Addierwerken 3.1 und 3.2 werden die an den Eingängen der Addierwerke 3.1 und 3.2 anliegenden Signale mit Gewichtungsfaktoren cθ, cl, c2 multipliziert. Mindestens einer der Gewichtungsfaktoren kann gleich 1 gesetzt werden, so dass nicht alle Gewichtungsfaktoren, vorzugsweise lediglich zwei der Gewichtungsfaktoren, eingestellt werden müssen. Die Möglichkeit der Variation der Gewichtungsfaktoren ist durch die gestrichelten Pfeile zu den
Multiplikationsstellen 24.1, 24.2 und 24.3 verdeutlicht. In jedem der Addierwerke 3.1 und 3.2 ist ein Summationspunkt 25 vorgesehen, in dem die Ausgänge der Multiplikationspunkte 24.1, 24.2 und 24.3 zusammenlaufen und wo die Ausgangssignale der Multiplikationspunkte 24.1, 24.2 und 24.3 addiert werden. An den Ausgängen 5.1 und 5.2 der Addierwerke 3.1 und 3.2 liegen also die mit den Filterkoeffizienten gewichteten Summen der Ausgangssignale von ausgewählten Folge-Halte- Gliedern 4 des oberen und des unteren Zweiges an.
Die Gewichtungsfaktoren cθ, cl, c2 können entweder nur zu Beginn des Betriebs der erfindungsgemäßen Filterstruktur, oder aber auch während der gesamten Betriebsdauer des Filters variiert werden. Die Ausführungsform mit während des Betriebs anpassbaren Filterkoeffizienten ist insbesondere für den Einsatz des erfindungsgemäßen Filters im Bereich der Telekommunikation von Interesse, wo es aufgrund von sich verändernder Beschaffenheit des Übertragungsweges und/oder der Kanaleigenschaften zu Veränderungen in den Übertragungseigenschaften kommen kann, die durch eine Variation bzw. ein Anpassen der Filterkoeffizienten kompensiert werden können.
Die Folge-Halte-Glieder 4 und die Addierwerke 3 werden mit einem Mehrphasen-Taktsignal φi,2 angesteuert. Das Taktsignal weist in dem Ausführungsbeispiel aus Figur 9 mit zwei parallelen Zweigen zwei Phasen auf. Während an den ersten und dritten Folge-Halte-Gliedern 4.1 und 4.3 des oberen Zweiges und an dem Folge-Halte-Glied 4.2 des unteren Zweiges, sowie an dem zweiten Addierwerk 3.2 das Taktsignal φi anliegt, liegt an dem zweiten Folge-Halte-Glied 4.2 des oberen Zweiges und an den ersten und dritten Folge-Halte-Gliedern 4.1 und 4.3 des unteren Zweiges, sowie an dem ersten Addierwerk 3.1 das phasenverschobene, in dem Ausführungsbeispiel mit lediglich zwei Zweigen invertierte, Taktsignal φ2 an.
Der Betrieb der Filterstruktur aus Figur 9 zu verschiedenen aufeinanderfolgenden Taktphasen wird nachfolgend anhand der Figuren 10 bis 13 näher erläutert. Jeweils diejenigen Folge- Halte-Glieder 4, die sich in der Halte-Phase befinden, sowie dasjenige Addierwerk 3, das den an seinem Eingang anliegenden Signalen folgt, sind in den Figuren 10 bis 13 mit einer stärkeren Linie dargestellt und zusätzlich mit "H" gekennzeichnet, als diejenigen Folge-Haite-Glieder 4, die sich in der Folge-Phase befinden (und zusätzlich mit "F" gekennzeichnet sind), und dasjenige Addierwerk 3, das die an seinem Eingang anliegenden Signalwerte hält. Es sind also diejenigen Folge-Haite-Glieder 4 dick umrandet, welche an ihren Ausgängen die Signale für die sich in der jeweiligen Taktphase im Folgemodus befindlichen Addierwerke 3 liefern. Außerdem sind die sich im Folgemodus befindlichen Addierwerke
3 dick umrandet.
Am Eingang 1 der erfindungsgemäßen Filterstruktur liegt eine beliebige Datensymbolfolge mit der Symbolrate R = l/T als Eingangssignal an. Die Reihenfolge des Eintreffens der Symbole am Eingang 1 ist mit den Nummern "0, 1, 2, 3, 4" in den Figuren 10 bis 13 eindeutig gekennzeichnet, um die Weiterreichung der abgetasteten Symbolwerte in den Verzögerungsketten 2 bzw. den analogen Verzögerungselementen
4 und den Addierwerken 3 deutlich zu machen. Am Ausgang einiger der Folge-Halte-Glieder 4 liegen noch abgetastete Symbolwerte an, welche in zu bereits vergangenen Abtastzeitpunkten abgetastet wurden ("-3, -2, -1"). Es wird dabei der Einfachheit halber von i = 1 ausgegangen, das heißt jedes einlaufende Datensymbol wird genau einmal abgetastet. Während der in Figur 10 dargestellten Taktphase befindet sich das erste Folge-Halte-Glied 4.1 des unteren Zweiges in der Halte-Phase. Das bedeutet, dass es den Symbolwert mit der Nummer "-1" aus der vorangegangenen Taktphase hält. Das zweite Folge-Halte-Glied 4.2 des unteren Zweiges befindet sich in der Folgephase und übernimmt den Symbolwert mit der Nummer "-1" aus dem davor angeschlossenen Folge-Halte-Glied 4.1. Das letzte Folge-Halte-Glied 4.3 des unteren Zweigs befindet sich wiederum in der Haltephase und hält den Symbolwert mit der Nummer "-3". Das erste Folge-Halte-Glied 4.1 des oberen Zweiges befindet sich in der Folge-Phase. Das bedeutet, dass es dem am Eingang 1 anliegenden Eingangssignal folgt. Deshalb wird der erste am Eingang 1 anliegende Symbolwert mit der Nummer "0" in das erste Folge-Halte-Glied 4.1 des oberen Zweiges übernommen. Das zweite Folge-Halte- Glied 4.2 des oberen Zweiges befindet sich in der Haltephase und hält den Symbolwert mit der Nummer "-2". Das dritte Folte-Halte-Glied 4.3 des oberen Zweiges befindet sich wiederum in der Folgephase und übernimmt den Symbolwert mit der Nummer "-2" aus dem zweiten Folge-Halte-Glied 4.2.
Das zweite Addierwerk 3.2 entnimmt die am Ausgang der sich in der Halte-Phase befindlichen Folge-Halte-Glieder 4 anliegenden Signalwerte ("-1, -2, -3") und verarbeitet diese (Gewichtung und Summation) . Das zweite Addierwerk 3.2 befindet sich also in seiner Folge-Phase, so dass es zu der in Figur 10 dargestellten Taktphase an seinem Ausgang 5.2 einen gegenüber der vorangegangenen Taktphase neuen Signalwert ausgibt. Zeitgleich befindet sich das erste Addierwerk 3.1 in seiner Halte-Phase, so dass an seinem Ausgang 5.1 das gleiche Ausgangssignal anliegt wie in der unmittelbar vorangegangenen Taktphase.
Zur unmittelbar nachfolgenden Taktphase (vgl. Figur 11) befindet sich nun das erste Folge-Halte-Glied 4.1 des oberen Zweiges in der Halte-Phase, so dass der zum vorangegangenen Zeittakt anliegende Symbolwert ("0") weiterhin an seinem Ausgang 5.1 anliegt. Das erste Folge-Halte-Glied 4.1 des unteren Zweiges befindet sich nun in der Folge-Phase, d. h. es kann dem am Eingang 1 anliegenden Signalwert folgen. Der nächste anliegende Symbolwert ("1") wird also an das erste Folge-Halte-Glied 4.1 des unteren Zweiges übertragen. Es werden diejenigen Folge-Haite-Glieder 4 durch das Taktsignal φ in den Folgemodus gebracht, die in der vorangegangenen Taktphase (vgl. Figur 10) im Haltemodus waren. Durch diese Taktansteuerung werden die AusgangsSignale der Folge-Halte- Glieder 4 in den Verzögerungsketten 2 gegenüber der letzten Taktphase (Figur 10) um ein Folge-Halte-Glied 4 nach rechts verschoben.
Das zweite Addierwerk 3.2 befindet sich nun im Halte-Zustand und hält den Signalwert ("-1, -2, -3") aus der vorangegangenen Taktphase auch während der in Figur 11 dargestellten Taktphase. Das erste Addierwerk 3.1 befindet sich dagegen im Folge-Zustand. Über seine Eingänge werden die AusgangssignaIe der nunmehr in der Halte-Phase befindlichen Folge-Halte-Glieder 4 (durch Linien mit größerer Stärke gekennzeichnet) anliegenden AusgangsSignale und liest die entsprechenden Symbolwerte ("0, -1, -2") ein. Das am Ausgang 5.2 des zweiten Addierwerks 3.2 anliegende Signal aus der vorangegangenen Taktphase wird gehalten. Das an dem Ausgang 5.1 des ersten Addierwerkes 3.1 anliegende Signal verändert sich entsprechend der von den Folge-Halte-Gliedern 4 eingelesenen Symbolwerte.
Zu der nachfolgenden Taktphase (vgl. Figur 12) werden wiederum die gleichen Folge-Halte-Glieder 4 und das gleiche Addierwerk 3 mit dem Taktsignal φ in den Folge- bzw. Haltemodus gebracht, wie zu dem in Figur 10 dargestellten Zeitpunkt. Der Zustand (Folge-Phase oder Halte-Phase) der verschiedenen Folge-Halte-Glieder 4 entspricht dem in Figur 10 dargestellten Zustand. Gleiches gilt für die Addierwerke 3.
Das erste Folge-Halte-Glied 4.1 des unteren Zweiges befindet sich in der Halte-Phase und hält den Symbolwert ("1") aus der vorangegangenen Taktphase. In das erste Folge-Halte-Glied 4.1 des oberen Zweiges wird dagegen der nächste am Eingang 1 anliegende Symbolwert ("2") eingelesen. Wiederum werden die Ausgangssignale der Folge-Halte-Glieder 4 in den Verzögerungsketten 2 gegenüber der vorangegangenen Taktphase (Figur 11) um ein Folge-Halte-Glied 4 nach rechts verschoben.
Das zweite Addierwerk 3.2 befindet sich in der Folge-Phase, so dass am Ausgang 5.2 ein gegenüber der vorangegangenen Taktphase verändertes Ausgangssignal anliegt, das abhängig ist von den zur aktuellen Taktphase von den Ausgängen der sich in der Halte-Phase befindlichen Folge-Halte-Glieder 4 anliegenden Symbolwerten ("1, 0, -1").
Zu der nächsten in Figur 13 dargestellten Taktphase befinden sich die Folge-Halte-Glieder 4 wiederum in dem gleichen Zustand (Halte-Phase oder Folge-Phase) wie zu der in Figur 11 dargestellten vorletzten Taktphase.
Das erste Folge-Halte-Glied 4.1 des oberen Zweiges behält den Symbolwert ("2") aus der vorangegangenen Taktphase bei, da es sich in der Halte-Phase befindet. Das erste Folge-Halte-Glied 4.1 des unteren Zweiges befindet sich dagegen in der Folge- Phase und folgt dem am Eingang 1 anliegenden Eingangssignal . Demnach wird der nächste am Eingang 1 anliegende Symbolwert ("3") in das erste Folge-Halte-Glied 4.1 des unteren Zweiges übertragen. Wiederum werden die Ausgangssignale der Folge- Halte-Glieder 4 in den Verzögerungsketten 2 gegenüber der letzten Taktphase (Figur 12) um ein Folge-Halte-Glied 4 nach rechts verschoben. Das zweite Addierwerk 3.2 befindet sich in seinem Halte- Zustand und behält an seinem Ausgang 5.2 das Ausgangssignal der vorangegangenen Taktphase bei . Im Gegensatz dazu befindet sich das erste Addierwerk 3.1 in seinem Folge-Zustand, so dass an seinem Ausgang 5.1 ein gegenüber der vorangegangenen Taktphase verändertes AusgangsSignal ("2, 1, 0") anliegt, das abhängig ist von den an den Ausgängen der in der Halte-Phase befindlichen Folge-Halte-Glieder 4 anliegenden Symbolwerte.
Aus den Figuren 10 bis 13 und der dazu gehörigen Figurenbeschreibung ist es unmittelbar ersichtlich, dass die Folge-Halte-Glieder 4 wechselweise zwischen einer Halte-Phase und der Folge-Phase umgeschaltet werden. Auch die Addierwerke 3 werden wechselweise zwischen Folgen und Halten umgeschaltet. Außerdem wird unmittelbar ersichtlich, dass die entzerrten Symbolwerte, welche in diesem Fall der gewichteten Addition von drei aufeinander folgenden abgetasteten Symbolwerten entsprechen, abwechselnd im Gegentakt am oberen und am unteren Ausgang 5.1 und 5.2 der Addierwerke 3.1 und 3.2 anliegen und für eine parallelisierte Entscheidung oder sonstige Weiterverarbeitung mit halbierter Verarbeitungsrate zur Verfügung stehen. Die am Eingang 1 anliegenden Symbolwerte werden in der eingehenden Reihenfolge ebenfalls wechselweise an das erste Folge-Halte-Glied 4.1 des oberen oder des unteren Zweiges geleitet. Auf diese Weise lässt sich eine FIR-Filterstruktur mit einem geringen Platzbedarf und einem geringen Bedarf an elektrischer Leistung realisieren, bei welcher die Signalverarbeitung in den einzelnen Verzögerungsketten 2 und den Signaladdierwerken 3 gegenüber der Rate R der einlaufenden Datensymbole um den Faktor 1/2 verlangsamt ist.
In Figur 14 ist ein weiteres Ausführungsbeispiel der erfindungsgemäßen Filterstruktur dargestellt. Dieses Ausführungsbeispiel umfasst vier zueinander parallele Zweige, wobei in jedem der Zweige zwei Folge-Halte-Glieder 4.1 und 4.2 angeordnet sind. Außerdem umfasst die Filterstruktur vier Addierwerke 3.1, 3.2, 3.3 und 3.4. Jedes der Addierwerke weist drei Eingänge auf. Die drei Eingänge des ersten Addierwerks 3.1 sind mit dem Ausgang des zweiten Folge-Halte- Gliedes 4.2 des (von oben gezählt) ersten Zweiges, dem Ausgang des zweiten Folge-Haite-Gliedes 4.2 des zweiten Zweiges und mit dem Ausgang des ersten Folge-Halte-Gliedes 4.1 des dritten Zweigs verbunden. Die Eingänge des zweiten Addierwerkes 3.2 sind mit den Ausgängen der zweiten Folge- Halte-Glieder 4.2 des zweiten und des dritten Zweiges und mit dem Ausgang des ersten Halteglieds 4.1 des vierten Zweiges verbunden. Die Eingänge des dritten Addierwerks 3.3 sind in entsprechender Weise mit den Ausgängen der zweiten Folge- Halte-Glieder 4.2 des dritten und des vierten Zweiges und mit dem Ausgang des ersten Folge-Halte-Gliedes 4.1 des ersten Zweiges verbunden. Die Eingänge des vierten Addierwerkes 3.4 sind mit den zweiten Folge-Halte-Gliedern 4.2 des vierten und des ersten Zweiges und mit dem Ausgang des ersten Folge- Halte-Gliedes 4.1 des zweiten Zweiges verbunden.
Die Verschachtelung und Kaskadierung der verschiedenen Folge- Halte-Glieder 4 in der erfindungsgemäßen Filterstruktur weist also auch bei diesem Ausführungsbeispiel eine Rotationssym- metrie auf. Es gibt kein erstes und kein letztes Addierwerk 3. Jedes der Addierwerke 3 kann einem Zweig i der vier Zweige zugeordnet werden, wobei der erste Eingang eines Addierwerkes 3.i stets mit dem zweiten Folge-Halte-Glied 4.2 des i-ten Zweiges in Verbindung steht, dem das Addierwerk 3.i zugeordnet ist. Weitere Eingänge des Addierwerks 3.i stehen mit dem zweiten Folge-Halte-Glied 4.2 des nachfolgenden Zweiges (i+1) sowie mit dem Ausgang des ersten Folge-Halte- Gliedes 4.1 des übernächsten Zweiges (i+2) in Verbindung. Dies trifft für alle vier Addierwerke 3.i zu, wobei für den Fall, dass ein nachfolgender oder ein übernächster Zweig nicht vorhanden ist, wie dies beispielsweise für das vierte Addierwerk 3.4 der Fall ist, wieder von vorne mit dem ersten und zweiten Zweig begonnen wird, wobei der erste Zweig dem "nachfolgenden Zweig" und der zweite Zweig dem "übernächsten Zweig" entspricht. Mit anderen Worten nimmt i also Werte von 1, 2, 3, 4, und dann wieder von vorne 1, 2, 3, ... und so weiter an. Somit existiert in der Filterstruktur eine Rotationssymmetrie .
Selbstverständlich können die Zuordnungen der Eingänge der Addierwerke 3 zu den Ausgängen der Folge-Haite-Glieder 4 auch anders als in der beschriebenen Weise gewählt werden. Dies ist zwangsläufig der Fall, wenn die Addierwerke 3 mehr oder weniger Eingänge als in dem Ausführungsbeispiel haben. Ebenso können Addierwerke mit drei Eingängen mit den Ausgängen anderer Folge-Halte-Glieder 4 als in Figur 14 beispielhaft dargestellt, verbunden werden. Wichtig ist allerdings, dass die oben beschriebene Rotationssymmetrie erhalten bleibt.
Bei dem in den Figuren 14 bis 18 dargestellten Ausführungsbeispiel der vorliegenden Erfindung befinden sich an der Unterseite der Folge-Halte-Glieder 4 und der Addierwerke 3
Eingänge für das Taktsignal φibis4 • An den Eingängen ist eine Art Uhr mit einem Zeiger dargestellt, der bei den verschiedenen Folge-Halte-Gliedern 4 auf 0:00, 3:00, 6:00 oder 9:00 Uhr steht. Durch die Stellung des Zeigers wird symbolisiert, mit welcher Phase des mehrphasigen Taktsignales φibis4 das entsprechende Folge-Haite-Glied 4 bzw. das entsprechende Addierwerk 3 angesteuert wird. In den nachfolgenden Erläuterungen wird von einem Mehrphasen-Taktsignal φibis4 ausgegangen, bei welchem die einzelnen Taktsignale φi, φ2, φ3, φ4 ein Tastverhältnis von 1:1 aufweisen.
Die Funktion der Filterstruktur gemäß Figur 14 wird nachfolgend anhand der Figuren 15 bis 18 zu verschiedenen Taktphasen näher erläutert. Bei dem dargestellten Ausführungsbeispiel umfassen die Folge-Phasen und die Halte- Phasen der Folge-Halte-Glieder 4 und der Addierwerke 3 jeweils zwei aufeinander folgende Taktphasen. Die verschiedenen Zustände (erster Teil der Folge-Phase, zweiter Teil der Folge-Phase, erster Teil der Halte-Phase, zweiter Teil der Halte-Phase) der Folge-Halte-Glieder 4 und der Addierwerke 3 sind in den Figuren 15 bis 18 mit "Fl", F2 " , "Hl", "H2" bezeichnet.
Es befinden sich das zweite Folge-Halte-Glied 4.2 des ersten Zweiges, das erste Folge-Halte-Glied 4.1 des zweiten Zweiges, das erste Folge-Halte-Glied 4.1 des dritten Zweiges und das zweite Folge-Halte-Glied 4.2 des vierten Zweiges in der Halte-Phase, wobei sich das zweite Folge-Halte-Glied 4.2 des ersten Zweiges und das erste Folge-Halte-Glied 4.1 des dritten Zweiges in dem ersten Teil der Halte-Phase und das erste Folge-Halte-Glied 4.1 des zweiten Zweiges und das zweite Folge-Halte-Glied 4.2 des vierten Zweiges in dem zweiten Teil der Halte-Phase befinden. In entsprechender Weise befinden sich die verbleibenden Folge-Halte-Glieder 4 in der Folge-Phase, wobei sich das erste Folge-Halte-Glied 4.1 des ersten Zweiges und das zweite Folge-Halte-Glied 4.2 des dritten Zweiges in dem ersten Teil der Folge-Phase und das zweite Folge-Halte-Glied 4.2 des zweiten Zweiges und das erste Folge-Halte-Glied 4.1 des vierten Zweiges in dem zweiten Teil der Folge-Phase befinden. In entsprechender Weise befinden sich das erste Addierwerk 3.1 und das vierte Addierwerk 3.4 in der Folge-Phase, wobei sich das erste Addierwerk 3.1 in dem ersten Teil und das vierte Addierwerk 3.4 in dem zweiten Teil der Folge-Phase befindet. Das zweite Addierwerk 3.2 und das dritte Addierwerk 3.3 befinden sich in der Halte-Phase, wobei sich das dritte Addierwerk 3.2 in dem ersten Teil und das zweite Addierwerk 3.2 in dem zweiten Teil der Halte-Phase befindet. In den Folge-Haite-Gliedern 4 und den Addierwerken 3 sind zu dem in Figur 15 dargestellten Zeitpunkt Symbolwerte aus vorangegangenen Taktphasen enthalten ("-6, -5, -4, -3, -2, -1"). Zu Beginn der in Figur 15 dargestellten Taktphase werden der erste Symbolwert "0" vom Eingang 1 der Filterstruktur in die ersten Folge-Halte-Glieder 4.1 des ersten und des letzten Zweiges übertragen, die sich beide in der Folge-Phase befinden. Auch die zweiten Folge-Halte-Glieder 4.2 des zweiten und dritten Zweiges befinden sich in der Folge-Phase. Die entsprechenden ersten Folge-Halte-Glieder 4.1 dieser Zweige befinden sich in der Halte-Phase und halten die Symbolwerte ("-2, -1") aus den beiden vorangegangenen Takten. Die beiden zweiten Folge-Halte-Glieder 4.2 des ersten und des vierten Zweiges befinden sich ebenfalls in der Halte-Phase und halten die Symbolwerte aus den vorangegangenen Zeittakten ("-4, -3").
Die beiden Addierwerke 3.1 und 3.4, die sich im Folge-Zustand befinden, lesen an den Ausgängen ausgewählter Folge-Halte- Glieder 4 von verschiedenen Zweigen anliegende Symbolwerte ein. Insbesondere liegen an den Eingängen des ersten Addierwerks 3.1 die Symbolwerte von den Ausgängen des zweiten Folge-Halte-Gliedes 4.2 des ersten Zweiges, des zweiten Folge-Halte-Gliedes 4.2 des zweiten Zweiges und des ersten Folge-Halte-Gliedes 4.1 des dritten Zweiges an. An dem vierten Addierwerk 3.4 liegen die Symbolwerte von den Ausgängen des zweiten Folge-Halte-Gliedes 4.2 des vierten Zweiges, des zweiten Folge-Halte-Gliedes 4.2 des ersten Zweiges und des ersten Folge-Halte-Gliedes 4.1 des zweiten Zweiges an. An den Ausgängen 5.1 und 5.4 der beiden Addierwerke 3.1 und 3.4 liegen entsprechend den eingelesenen Symbolwerten gegenüber der vorangegangenen Taktphase veränderte AusgangsSignale an. Das gilt auch für das dritte Addierwerk 3.3, das sich im zweiten Teil der Halte-Phase befindet .
Diejenigen Addierwerke 3, die sich in der Folge-Phase befinden, d. h. in Figur 15 die Addierwerke 3.1 und 3.4, lesen die an den Ausgängen der angeschlossenen Folge-Halte- Glieder 4 anliegenden Symbolwerte ein, so dass sich an ihren Ausgängen 5.1 und 5.4 in Abhängigkeit von den eingelesenen Symbolwerten neue AusgangsSignale ergeben können. Die Addierwerke 3.2 und 3.3 halten in Figur 15 das Ausgangssignal aus dem vorangegangenen Zeittakt.
Zu Beginn der nachfolgenden in Figur 16 dargestellten Taktphase wechseln die Folge-Halte-Glieder 4 sowie die Addierwerke 3 rotationssymmetrisch ihren Zustand in den zyklisch nachfolgenden Zustand, d. h. von dem ersten Teil der Halte-Phase in den zweiten Teil der Halte-Phase von dem zweiten Teil der Halte-Phase in den ersten Teil der Folge- Phase, von dem ersten Teil der Folge-Phase in den zweiten Teil der Folge-Phase und von dem zweiten Teil der Folge-Phase in den ersten Teil der Halte-Phase und zyklisch immer so weiter. Die Symbolwerte der ersten Folge-Halte-Glieder 4.1 des dritten und vierten Zweiges der Filterstruktur "-1", "0") aus der in Figur 15 dargestellten vorangegangenen Taktphase werden zu der in Figur 16 gezeigten Taktphase an das jeweils nachfolgende Folge-Halte-Glied 4.2 des entsprechenden Zweiges übertragen. Der zu der in Figur 16 gezeigten Taktphase am Eingang 1 der Filterstruktur anliegende nächste Symbolwert ("1") des Eingangssignal wird an die ersten Folge-Halte- Glieder 4.1 des ersten und des zweiten Zweiges übertragen, die sich beide im Zustand "Folgen" befinden, das erste Folge- Halte-Glied 4.1 des ersten Zweiges in dem zweiten Teil der Folge-Phase und das erste Folge-Halte-Glied 4.1 des zweiten Zweiges in dem ersten Teil der Folge-Phase.
Das zweite Folge-Halte-Glied 4.2 des ersten Zweiges wechselt zu Beginn der in Figur 16 dargestellten Taktphase in den zweiten Teil der Halte-Phase, und das zweite Folge-Halte- Glied 4.2 des zweiten Zweiges wechselt von dem zweiten Teil der Folge-Phase in den ersten Teil der Halte-Phase. Beide Folge-Halte-Glieder 4.2 befinden sich zu dem in Figur 16 dargestellten Zeittakt somit in einer Halte-Phase, so dass der Symbolwert ("-3" bzw. "-2") aus der in Figur 15 dargestellten vorangegangenen Taktphase gehalten wird. Das erste Folge-Halte-Glied 4.1 des dritten Zweiges wechselt in den zweiten Teil der Halte-Phase, so dass auch hier der Symbolwert ("-1") aus der vorangegangenen Taktphase erhalten bleibt. Das zweite Folge-Halte-Glied 4.2 des dritten Zweiges wechselt in den zweiten Teil des Zustands "Folgen", so dass der Symbolwert ("-1") aus dem ersten Folge-Halte-Glied 4.1 zu der vorangegangenen Taktphase (vgl. Figur 15) zu der in Figur 16 dargestellten Taktphase in das zweite Folge-Halte-Glied 4.2 übertragen wird. Entsprechendes gilt für das zweite Folge-Halte-Glied 4.2 des untersten Zweiges, das in den ersten Teil der Folge-Phase wechselt und in das der Symbolwert ("0") des ersten Folge-Halte-Gliedes 4.1 aus der vorangegangenen Taktphase übertragen wird, und für das zweite Folge-Halte-Glied 4.2 des dritten Zweiges, das in den zweiten Teil der Folge-Phase wechselt und in das der Symbolwert ("- 1") des ersten Folge-Halte-Glieds 4.1 aus der vorangegangenen Taktphase weiterhin übertragen wird.
In Figur 16 befinden sich das erste und das zweite Addierwerk 3.1 und 3.2 in der Folge-Phase. Das Addierwerk 3.2 liest zu der in Figur 16 gezeigten Taktphase die an den Ausgängen der angeschlossenen Folge-Halte-Glieder 4 anliegenden Symbolwerte neu ein, und baut an seinem Ausgang 5.2 in Abhängigkeit von den eingelesenen Symbolwerten einen neuen Signalwert auf. Das Addierwerk 3.1 liest weiterhin die schon vorher an seinen Eingängen anliegenden Werte ein und baut an seinem Ausgang 5.1 weiterhin das entsprechende Ausgangssignal auf. Die Addierwerke 3.3 und 3.4 halten dagegen das Ausgangssignal aus der vorangegangenen Taktphase.
Die nachfolgende Zeittakt ist in Figur 17 dargestellt. Die Symbolwerte aus der vorangegangenen Taktphase (vgl. Figur 16) der ersten Folge-Halte-Glieder 4.1 des ersten und des letzten Zweiges ("-1", "1") werden an das jeweils nachfolgende zweite Folge-Halte-Glied 4.2 des entsprechenden Zweiges weitergeleitet. Die ersten Folge-Halte-Glieder 4.1 der beiden mittleren Zweige befinden sich nun in der Folge-Phase. Der nunmehr am Eingang 1 der Filterstruktur anliegende Symbolwert "2" wird deshalb an diese beiden Folge-Halte-Glieder 4.1 übertragen. Die Symbolwerte der ersten Folge-Halte-Glieder
4.1 des ersten und vierten Zweiges der Filterstruktur aus der in Figur 16 dargestellten vorangegangenen Taktphase werden zu der in Figur 17 gezeigten Taktphase an das jeweils nachfolgende Folge-Halte-Glied 4.2 übertragen. Das zweite Folge-Halte-Glied 4.2 des zweiten Zweiges sowie das erste Folge-Halte-Glied 4.1 des untersten Zweiges behalten ihre Symbolwerte ("-2" bzw. "0") aus der vorangegangenen Taktphase bei, da sie zu der in Figur 17 dargestellten Taktphase in den zweiten Teil der Halte-Phase übergehen.
Nun befinden sich das zweite Addierwerk 3.2 und das dritte Addierwerk 3.3 in der Folge-Phase. Das Addierwerk 3.3 liest zu der in Figur 17 gezeigten Taktphase die an den Ausgängen der angeschlossenen Folge-Halte-Glieder 4 anliegenden Symbolwerte neu ein und baut am Ausgang 5.3 in Abhängigkeit von den eingelesenen Symbolwerten einen neuen Signalwert auf. Das Addierwerk 3.2 liest weiterhin die schon vorher an seinen Eingängen anliegenden Werte ein und baut an seinem Ausgang
5.2 weiterhin das entsprechende Ausgangssignal auf. Das erste und das letzte Addierwerk 3.1 und 3.4 halten dagegen die an ihren Ausgängen 5.1 und 5.4 anliegenden AusgangsSignale aus der vorangegangenen Taktphase, da sie sich beide in der Halte-Phase befinden.
In Figur 18 ist schließlich das Blockschaltbild der Filterstruktur aus Figur 14 zur nächstfolgenden Taktphase dargestellt. Die Symbolwerte aus der vorangegangenen Taktphase (vgl. Figur 17) der ersten Folge-Halte-Glieder 4.1 des ersten und des zweiten Zweiges ("1", "2") werden an das jeweils nachfolgende zweite Folge-Halte-Glied 4.2 des entsprechenden Zweiges weitergeleitet. Die beiden ersten Folge-Halte-Glieder 4.1 des dritten und vierten Zweiges befinden sich in der Folge-Phase; der am Eingang 1 aktuell anliegende Symbolwert ("3") des EingangsSignals wird an diese beiden Folge-Halte-Glieder 4.1 übertragen. Die beiden ersten Folge-Halte-Glieder 4.1 des ersten und des zweiten Zweiges befinden sich dagegen in der Halte-Phase und behalten den Symbolwert ("1" bzw. "2") der vorangegangenen Taktphase bei. Gleiches gilt auch für die beiden zweiten Folge-Halte-Glieder 4.2 des dritten und des letzten Zweiges.
Die beiden unteren Addierwerke 3.3 und 3.4 befinden sich in der Folge-Phase. Das Addierwerk 3.4 liest zu der in Figur 18 gezeigten Taktphase die an den Ausgängen der angeschlossenen Folge-Halte-Glieder 4 anliegenden Symbolwerte neu ein und baut am Ausgang 5.4 in Abhängigkeit von den eingelesenen Symbolwerten einen neuen Signalwert auf. Das Addierwerk 3.3 liest weiterhin die schon vorher an seinen Eingängen anliegenden Werte ein und baut an seinem Ausgang 5.3 weiterhin das entsprechende AusgangsSignal auf. Die beiden anderen Addierwerke 3.1 und 3.2 befinden sich dagegen in der Halte-Phase und halten das AusgangsSignal aus der vorangegangenen Taktphase.
Es wird unmittelbar ersichtlich, dass die entzerrten Symbolwerte, welche in diesem Fall der gewichteten Addition von drei aufeinander folgenden abgetasteten Symbolwerten entsprechen, gestaffelt am ersten Ausgang 5.1, dann am zweiten Ausgang 5.2, dann am dritten Ausgang 5.3, dann am vierten Ausgang 5.4, dann wieder am ersten Ausgang 5.1 und immer weiter so fort ausgegeben werden. Dabei stehen die entzerrten Symbolwerte jeweils für die vierfache Abtastperiodendauer T am jeweiligen Ausgang an und stehen für eine parallelisierte Entscheidung oder sonstige Weiterverarbeitung mit geviertelter Verarbeitungsrate zur Verfügung.

Claims

Patentansprüche
1. Filterstruktur, umfassend: einen Eingang (1), an dem ein Eingangssignal mit einer Symbolrate (R) anliegt, mehrere (N) parallele, an den Eingang (1) angeschlossene Zweige, in denen jeweils mindestens zwei analoge getaktete Verzögerungselemente (4) hintereinander angeordnet sind, wobei N eine gerade Zahl ist, mehrere (N) parallele, an Ausgänge der Verzögerungselemente (4) angeschlossene Signaladdierwerke (3) mit jeweils mehreren (K) gewichteten Eingängen, wobei die Anzahl der Signaladdierwerke (3) gleich der Anzahl der parallelen Zweigen ist, und ein Ansteuerungsnetzwerk, welches ein Mehrphasen- Taktsignal (φit>is4) mit mehreren (N) einzelnen Taktsignalen (φi, φ2, φ3, φ4) führt, wobei die einzelnen
Taktsignale (φi, φ2, φ3, φ4) dieselbe Form aufweisen, um eine Abtastperiodendauer (T) relativ zueinander verschoben sind und die Anzahl (N) der einzelnen
Taktsignale (φi, φ2, φ3 , φ4) des Mehrphasen-Taktsignals (φibis4) gleich der Anzahl (N) der parallelen Zweige ist, und zur Ansteuerung der Verzögerungselemente (4) mit dem Mehrphasen-Taktsignal (φibis4) , dadurch gekennzeichnet, dass in jedem der Zweige die gleiche Anzahl an Verzögerungselementen (4.1, 4.2, 4.3) hintereinander angeordnet ist,
Taktsignale (φi, φ2, φ3, φ4) , welche zur Ansteuerung einander bezüglich ihrer Position in den Zweigen entsprechender Verzögerungselemente (4.1; 4.2; 4.3) in verschiedenen Zweigen vorgesehen sind, jeweils um eine Abtastperiodendauer (T) gegeneinander verschoben sind,
Taktsignale (φi, φ2, φ3, φ4) , welche zur Ansteuerung der Signaladdierwerke (3.1; 3.2; 3.3; 3.4) vorgesehen sind, jeweils um eine Abtastperiodendauer (T) gegeneinander verschoben sind,
Taktsignale, welche zur Ansteuerung aufeinander folgender Verzögerungselemente (4.1; 4.2; 4.3) eines Zweiges vorgesehen sind, jeweils um eine halbe Taktperiodendauer (T*N/2) gegeneinander verschoben sind, und die Signaladdierwerke (3.1, 3.2, 3.3, 3.4) derart mit den Ausgängen der Verzögerungselemente (4.1, 4.2, 4.3) in den Zweigen verschaltet sind, dass alle Signalpfade zwischen dem Eingang (1) der Filterstruktur und den mit dem gleichen Gewichtungsfaktor (cθ; cl; c2 ; c3) gewichteten entsprechenden Eingängen der Signaladdierwerke (3.1, 3.2, 3.3, 3.4) jeweils über die gleiche Anzahl an Verzögerungselementen (4.1, 4.2, 4.3) und über einander bezüglich ihrer Position in den Zweigen entsprechende Verzögerungselemente (4.1, 4.2, 4.3) in verschiedenen Zweigen geführt sind.
2. Filterstruktur nach Anspruch 1, dadurch gekennzeichnet, dass die Taktsignale (φi, φ2, φ3, φ4) , welche zur Ansteuerung einander bezüglich ihrer Position in den Zweigen entsprechender Verzögerungselemente (4.1; 4.2; 4.3) in aufeinander folgenden Zweigen vorgesehen sind, um jeweils eine Abtastperiodendauer (T) gegeneinander verschoben sind, und dass die Signaladdierwerke (3.1, 3.2, 3.3, 3.4) derart mit den Ausgängen der Verzögerungselemente (4.1, 4.2, 4.3) in den Zweigen verschaltet sind, dass alle Signalpfade zwischen dem Eingang (1) der Filterstruktur und den mit dem gleichen Gewichtungsfaktor (cθ; cl; c2 ; c3 ) gewichteten entsprechenden Eingängen der Signaladdierwerke (3.1, 3.2, 3.3, 3.4) jeweils über die gleiche Anzahl an Verzögerungselementen (4.1, 4.2, 4.3) und über einander bezüglich ihrer Position in den Zweigen entsprechende Verzögerungseiemente (4.1, 4.2, 4.3) in aufeinander folgenden Zweigen geführt sind, wobei der auf den letzten Zweig der Filterstruktur folgende Zweig der erste Zweig ist.
3. Filterstruktur nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die analogen getakteten Verzögerungselemente (4) als Folge-Halte-Glieder ausgebildet sind.
4. Filterstruktur nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die analogen getakteten Verzögerungselemente (4) als Abtast-Halte-Glieder ausgebildet sind.
5. Filterstruktur nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Filterstruktur 2J parallele Zweige aufweist, wobei j eine natürliche positive Zahl ohne Null ist.
6. Filterstruktur nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass hinter die Signaladdierwerke (3.1, 3.2, 3.3, 3.4) ein N-fach parallelisierter entscheidungsrückgekoppelter Entzerrer zur weiteren Filterung des Eingangssignals angeordnet ist.
7. Filterstruktur nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der Parallelisierungsgrad der Filterstruktur N=2 beträgt.
8. Filterstruktur nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Gewichtungsfaktoren (cθ, cl, c2 , c3 ) zum Gewichten der Eingänge der Signaladdierwerke (3.1, 3.2, 3.3, 3.4) während des Betriebs der Filterstruktur variierbar sind.
9. Verfahren zum Filtern eines an einem Eingang (1) einer Filterstruktur mit einer Symbolrate (R) anliegenden Eingangssignals, wobei das Eingangssignal über mehrere (N) parallele, an den Eingang (1) angeschlossene Zweige der
Filterstruktur, in denen jeweils mindestens zwei analoge getaktete Verzögerungselemente (4) hintereinander angeordnet sind, geführt wird, wobei N eine gerade Zahl ist, mehrere (N) parallele Signaladdierwerke (3) mit jeweils mehreren (K) gewichteten Eingängen an Ausgänge der Verzögerungselemente (4) angeschlossen werden, wobei die Anzahl (N) der Signaladdierwerke (3) gleich der Anzahl (N) der parallelen Zweigen gewählt wird, und ein Mehrphasen-Taktsignal (φibis-i) mit mehreren (N) einzelnen Taktsignalen (φi, φ2, φ3 , φ4) der Filterstruktur zugeführt wird, wobei die einzelnen Taktsignale (φi, φ2, φ3 , φ4) dieselbe Form aufweisen, um eine Abtastperiodendauer (T) relativ zueinander verschoben sind und die Anzahl (N) der einzelnen Taktsignale (φi, φ2, φ3, φ4) des Mehrphasen-Taktsignals (φibiΞ4) gleich der Anzahl (N) der parallelen Zweige gewählt wird, und die Verzögerungselemente (4) mit dem Mehrphasen-Taktsignal
(φibis4) angesteuert werden, dadurch gekennzeichnet, dass in jedem der Zweige die gleiche Anzahl an Verzögerungselementen (4.1, 4.2, 4.3) hintereinander angeordnet wird, solche Taktsignale (φi, φ2, φ3, φ4) zur Ansteuerung von einander bezüglich ihrer Position in den Zweigen entsprechender Verzögerungselemente (4.1, 4.2, 4.3) in verschiedenen Zweigen herangezogen werden, die jeweils um eine Abtastperiodendauer (T) gegeneinander verschoben sind, solche Taktsignale (φi, φ2, φ3, φ4) zur Ansteuerung der Signaladdierwerke (3) herangezogen werden, die jeweils um eine Abtastperiodendauer (T) gegeneinander verschoben sind, solche Taktsignale (φi, φ2, φ3, φ4) zur Ansteuerung aufeinander folgender Verzögerungselemente (4.1; 4.2; 4.3) eines Zweiges herangezogen werden, die jeweils um eine halbe Taktperiodendauer (T*N/2) gegeneinander verschoben sind, und die Signaladdierwerke (3.1, 3.2, 3.3, 3.4) derart mit den Ausgängen der Verzögerungselemente (4.1, 4.2, 4.3) in den Zweigen verschaltet werden, dass alle Signalpfade zwischen dem Eingang (1) der Filterstruktur und den mit dem gleichen Gewichtungsfaktor (cθ; cl; c2 ; c3 ) gewichteten entsprechenden Eingängen der Signaladdierwerke (3.1, 3.2, 3.3, 3.4) jeweils über die gleiche Anzahl an Verzögerungselementen (4.1, 4.2, 4.3) und über einander bezüglich ihrer Position in den Zweigen entsprechende Verzögerungselemente (4.1, 4.2, 4.3) in verschiedenen Zweigen geführt werden.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass die Taktsignale (φi, φ2, φ3, φ4) , welche zur Ansteuerung einander bezüglich ihrer Position in den Zweigen entsprechender Verzögerungselemente (4.1; 4.2; 4.3) in aufeinander folgenden Zweigen herangezogen werden, um jeweils eine Abtastperiodendauer (T) gegeneinander verschoben sind, und dass die Signaladdierwerke (3.1, 3.2, 3.3, 3.4) derart mit den Ausgängen der Verzögerungselemente (4.1, 4.2, 4.3) in den Zweigen verschaltet werden, dass alle Signalpfade zwischen dem Eingang (1) der Filterstruktur und den mit dem gleichen Gewichtungsfaktor (cθ; cl; c2; c3 ) gewichteten entsprechenden Eingängen der Signaladdierwerke (3.1, 3.2, 3.3, 3.4) jeweils über die gleiche Anzahl an Verzögerungselementen (4.1, 4.2, 4.3) und über einander bezüglich ihrer Position in den Zweigen entsprechende Verzögerungselemente (4.1, 4.2, 4.3) in aufeinander folgenden Zweigen geführt werden, wobei der auf den letzten Zweig der Filterstruktur folgende Zweig der erste Zweig ist.
11. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass das Eingangssignal über 21 parallele, an den Eingang (1) angeschlossene Zweige der Filterstruktur geführt wird, wobei j eine natürliche positive Zahl ohne Null ist.
12. Verfahren nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass hinter die Signaladdierwerke (3.1, 3.2, 3.3, 3.4) ein N-fach parallelisierter entscheidungsrückgekoppelter Entzerrer zur weiteren Filterung des Eingangssignals angeordnet wird.
13. Verfahren nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, dass der Parallelisierungsgrad der Filterstruktur für N=2 gewählt wird.
14. Verfahren nach einem der Ansprüche 9 bis 13 , dadurch gekennzeichnet, dass die Gewichtungsfaktoren (cθ, cl, c2 , c3 ) zum Gewichten der Eingänge der Signaladdierwerke (3.1, 3.2, 3.3, 3.4) während des Betriebs der Filterstruktur variiert werden.
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