WO2007099891A1 - プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置 - Google Patents

プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置 Download PDF

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WO2007099891A1
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period
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sustain
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Kunihiro Mima
Kosuke Makino
Tooru Kawase
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Matsushita Electric Industrial Co., Ltd.
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    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes

Definitions

  • the present invention relates to a plasma display panel driving method and a plasma display device.
  • the present invention relates to a plasma display panel driving method and a plasma display device used for a wall-mounted television or a large monitor.
  • a typical AC surface discharge type panel as a plasma display panel (hereinafter abbreviated as “panel”) has a large number of discharge cells formed between a front plate and a back plate arranged opposite to each other. Yes.
  • the front plate has a plurality of display electrode pairs each formed of a pair of scan electrodes and sustain electrodes formed in parallel on the front glass substrate, and a dielectric layer and a protective layer so as to cover the display electrode pairs. Is formed.
  • the back plate has a plurality of parallel data electrodes on the back glass substrate, a dielectric layer so as to cover them, and a plurality of partition walls formed in parallel with the data electrodes on each of the data electrodes.
  • a phosphor layer is formed on the side walls of the barrier ribs.
  • the front plate and the back plate are arranged opposite to each other and sealed so that the display electrode pair and the data electrode are three-dimensionally crossed, and the internal discharge space contains, for example, 5% xenon at a partial pressure ratio.
  • the gas is sealed.
  • a discharge cell is formed in a portion where the display electrode pair and the data electrode face each other.
  • ultraviolet rays are generated by gas discharge in each discharge cell, and phosphors of red (R), green (G), and blue (B) colors are excited and emitted by the ultraviolet rays. Perform color display!
  • a subfield method that is, a method in which gradation display is performed by combining one subfield to emit light after dividing one field period into a plurality of subfields. It is.
  • Each subfield has an initialization period, an address period, and a sustain period, generates an initialization discharge in the initialization period, and forms wall charges necessary for the subsequent address operation on each electrode.
  • Initialization operation includes initializing operation that generates initializing discharge in all discharge cells (hereinafter abbreviated as “all-cell initializing operation”), and initializing discharge in discharge cells that have undergone sustain discharge. There is an initialization operation to be generated (hereinafter abbreviated as “selective initialization operation”).
  • address discharge is selectively generated in the discharge cells to be displayed to form wall charges.
  • sustain period a sustain pulse is alternately applied to the display electrode pair consisting of the scan electrode and the sustain electrode, and a sustain discharge is generated in the discharge cell that has caused the address discharge, and the phosphor layer of the corresponding discharge cell emits light. To display an image.
  • the initializing discharge is performed using a slowly changing voltage waveform, and further the initializing discharge is selectively performed on the discharge cells that have been subjected to the sustain discharge, so that gradation
  • a novel driving method is disclosed in which light emission not related to display is minimized and the contrast ratio is improved.
  • an all-cell initializing operation for discharging all discharge cells is performed during the initializing period of one subfield among a plurality of subfields.
  • a selective initializing operation is performed in which only the discharge cells that have undergone the sustain discharge are initialized.
  • light emission not related to display is only light emission associated with discharge in the all-cell initialization operation, and high-contrast image display is possible (for example, see Patent Document 1).
  • Patent Document 1 Japanese Patent Laid-Open No. 2000-242224
  • a method for driving a plasma display panel is a method for driving a plasma display panel including a plurality of discharge cells each having a display electrode pair including a scan electrode and a sustain electrode, and is initialized by the discharge cell.
  • a plurality of subfields having an initializing period for generating a discharge, an address period for performing an address operation in a discharge cell, and a sustain period for generating a sustain discharge in a discharge cell in which an address operation is performed to generate an address discharge are arranged This constitutes one field period. And at least one subfield initialization period In the meantime, perform all-cell initialization operation to generate initialization operation for all discharge cells that perform image display! Whether multiple subfields perform address operation in each discharge cell?
  • gradation is displayed by controlling so that there are a plurality of predetermined subfields that perform the write operation only when the write operation is performed in at least one subfield after the all-cell initialization operation.
  • An abnormal charge erasing period in which a rectangular waveform voltage is applied to the scan electrode is provided after the initialization period of at least one of the predetermined subfields.
  • the method for driving a plasma display panel according to the present invention includes an abnormal charge erasing method in which a rectangular waveform voltage is applied to a scan electrode after an initializing period of a subfield arranged first among predetermined subfields. A period may be provided. With such a configuration, the initializing discharge can be stabilized.
  • the method for driving a plasma display panel according to the present invention includes an abnormality in which a rectangular waveform voltage is applied to a scan electrode after an initializing period of a subfield arranged second from the beginning of predetermined subfields.
  • a charge erasing period may be provided.
  • the plasma display device of the present invention includes a plasma display panel including a plurality of discharge cells each having a display electrode pair including a scan electrode and a sustain electrode, and an initialization period in which an initializing discharge is generated in the discharge cell.
  • a plurality of subfields having an address period in which an address operation is performed in a discharge cell, and a sustain period in which a sustain discharge is generated in a discharge cell in which an address discharge is performed by performing the address operation.
  • a driving circuit for driving the plasma display panel performs an all-cell initializing operation for generating an initializing operation for all discharge cells that perform image display in an initializing period of at least one subfield! Perform an address operation or perform an address operation on each discharge cell. Control so that it does not.
  • gradation is displayed by controlling so that there are a plurality of predetermined subfields that perform the write operation only when the write operation is performed in at least one subfield after the all-cell initialization operation. Then, a rectangular waveform voltage is applied to the scan electrode after an initialization period of at least one of the predetermined subfields.
  • FIG. 1 is an exploded perspective view showing a structure of a panel according to Embodiment 1 of the present invention.
  • FIG. 2 is an electrode array diagram of the panel in accordance with the first exemplary embodiment of the present invention.
  • FIG. 3 is a circuit block diagram of a drive circuit for driving a panel in accordance with the first exemplary embodiment of the present invention.
  • FIG. 4 is a diagram showing a subfield configuration according to the first embodiment of the present invention.
  • FIG. 5 is a diagram showing details of a drive voltage waveform applied to each electrode of the panel in the first SF in Embodiment 1 of the present invention.
  • FIG. 6 is a diagram showing details of a drive voltage waveform applied to each electrode of the panel in the second SF in Embodiment 1 of the present invention.
  • FIG. 7 is a diagram showing details of a drive voltage waveform applied to each electrode of the panel in the third SF in the first embodiment of the present invention.
  • FIG. 8 is a diagram showing a relationship between gradations to be displayed and presence / absence of subfield writing operation at that time in Embodiment 1 of the present invention.
  • FIG. 9 is a circuit diagram of a scan electrode driving circuit according to the first embodiment of the present invention.
  • FIG. 10 is a timing chart for explaining the operation of the scan electrode driving circuit in the abnormal charge erasing period in the first embodiment of the present invention.
  • FIG. 11 is a diagram showing a subfield configuration in the second embodiment of the present invention. Explanation of symbols
  • FIG. 1 is an exploded perspective view showing the structure of panel 10 in the first exemplary embodiment.
  • a plurality of display electrode pairs 28 consisting of scanning electrodes 22 and sustaining electrodes 23 are formed. It is made.
  • a dielectric layer 24 is formed so as to cover scan electrode 22 and sustain electrode 23, and protective layer 25 is formed on dielectric layer 24.
  • a plurality of data electrodes 32 are formed on the back plate 31, a dielectric layer 33 is formed so as to cover the data electrodes 32, and a grid-like partition wall 34 is formed thereon.
  • a phosphor layer 35 that emits light of each color of red (R), green (G), and blue (B) is provided.
  • the front plate 21 and the back plate 31 are arranged to face each other so that the display electrode pair 28 and the data electrode 32 cross each other with a minute discharge space interposed therebetween, and the outer peripheral portion thereof is sealed with glass frit or the like. Sealed with material.
  • a mixed gas of neon and xenon is sealed as a discharge gas.
  • a discharge gas with a xenon partial pressure of 10% is used to improve luminance.
  • the discharge space is partitioned into a plurality of sections by partition walls 34, and discharge cells are formed at the intersections of the display electrode pairs 28 and the data electrodes 32. These discharge cells discharge and emit light, and an image is displayed.
  • the structure of the panel 10 is not limited to the one described above, and may be, for example, one having a stripe-shaped partition wall.
  • FIG. 2 is an electrode array diagram of panel 10 in the first exemplary embodiment.
  • M x n are formed in the space.
  • FIG. 3 is a circuit block diagram of a drive circuit for driving panel 10 in the first exemplary embodiment.
  • the plasma display apparatus 1 supplies necessary power to the panel 10, the image signal processing circuit 51, the data electrode drive circuit 52, the scan electrode drive circuit 53, the sustain electrode drive circuit 54, the timing generation circuit 55, and each circuit block.
  • a power supply circuit (not shown) is provided.
  • the image signal processing circuit 51 converts the input image signal sig into image data indicating light emission / non-light emission for each subfield.
  • the data electrode drive circuit 52 The image data is converted into signals corresponding to the data electrodes D1 to Dm, and the data electrodes D1 to Dm are driven.
  • the timing generating circuit 55 generates various timing signals for controlling the operation of each circuit block based on the horizontal synchronizing signal H and the vertical synchronizing signal V, and supplies them to the respective circuit blocks.
  • Scan electrode drive circuit 53 has an initialization waveform generation circuit 300 for generating an initialization voltage waveform to be applied to scan electrodes SCl to SCn in the initialization period, and each scan is performed based on the timing signal.
  • the electrodes SCl to SCn are respectively driven.
  • Sustain electrode drive circuit 54 drives sustain electrodes SUl to SUn based on the timing signal.
  • Plasma display device 1 performs gradation display by subfield method, that is, by dividing one field period into a plurality of subfields and controlling light emission / non-light emission of each discharge cell for each subfield.
  • Each subfield has an initialization period, an address period, and a sustain period.
  • an abnormal charge erasing period is provided between the initialization period and the writing period as necessary.
  • initializing discharge is generated, and wall charges necessary for subsequent address discharge are formed on each electrode.
  • the initialization operation at this time includes an all-cell initialization operation and a selective initialization operation.
  • an address discharge is selectively generated in the discharge cells to emit light to form a wall charge.
  • a number of sustain pulses proportional to the luminance weight are alternately applied to the display electrode pair 28 to generate a sustain discharge in the discharge cells that have generated the address discharge, thereby causing light emission.
  • each subfield is (1, 2, 3, 6, 11, 18, 30, 44, 60, 80) It is assumed that there are luminance weights.
  • FIG. 4 is a diagram showing a subfield configuration in the first embodiment.
  • the first SF is an all-cell initializing subfield
  • the second SF to the tenth SF are selective initializing subfields.
  • the third SF is provided with an abnormal charge erasing period, and the other subfields are not provided with an abnormal charge erasing period.
  • FIG. 4 schematically shows one field of the drive voltage waveform applied to the scan electrode.
  • FIG. 5 is a diagram showing details of a drive voltage waveform applied to each electrode of panel 10 in the first SF.
  • the first SF is a sub-field that performs the all-cell initialization operation (hereinafter abbreviated as “all-cell initialization sub-field”) and has no abnormal charge erasing period.
  • 0 (V) is applied to the data electrodes Dl to Dm and the sustain electrodes SUl to SUn, respectively, and the scan electrodes SCl to SCn are applied to the sustain electrodes SUl to SUn.
  • Apply a ramp waveform voltage that gradually rises from the voltage Vil below the discharge start voltage to the voltage Vi2 that exceeds the discharge start voltage.
  • the wall voltage on the electrode represents a voltage generated by wall charges accumulated on the dielectric layer covering the electrode, on the protective layer, on the phosphor layer, and the like.
  • the negative wall voltage above scan electrodes SC1 to SCn and the positive wall voltage above sustain electrodes SUl to SUn are weakened, and the positive wall voltage above data electrodes Dl to Dm is adjusted to a value suitable for the write operation. Is done.
  • the above description is a case where the all-cell initialization operation is normally performed.
  • the discharge becomes unstable, such as when the discharge delay becomes large, there is a gap between the scan electrodes SCl to SCn and the data electrodes Dl to Dm even though a slowly changing ramp waveform voltage is applied.
  • strong discharge may occur between the scan electrodes SCl to SCn and the sustain electrodes SUl to SUn.
  • abnormal initialization discharge Such a strong discharge is hereinafter abbreviated as “abnormal initialization discharge”. If abnormal initialization discharge occurs in the latter half of the all-cell initialization period, positive wall voltage is applied to scan electrodes SCl to SCn, negative wall voltage is applied to sustain electrodes SU1 to SUn, and data electrodes D1 to Dm are applied. In addition, some wall voltage is accumulated. In addition, when the abnormal initializing discharge occurs in the first half of the all-cell initializing period, the abnormal initializing discharge occurs again in the second half of the all-cell initializing period, and as a result, the wall voltage described above is accumulated. The Since these wall voltages inhibit the normal operation of the discharge cell, the wall charges that generate these wall voltages are hereinafter referred to as “abnormal charges”.
  • voltage Ve2 is applied to sustain electrodes SUl to SUn, and voltage Vc is applied to scan electrodes SCl to SCn.
  • the voltage difference at the intersection between the data electrode Dk and the scan electrode SC 1 is the difference between the wall voltage on the data electrode Dk and the wall voltage on the scan electrode SC1.
  • an address discharge occurs between data electrode Dk and scan electrode SC1 and between sustain electrode SU1 and scan electrode SC1, a positive wall voltage is accumulated on scan electrode SC1, and a negative voltage is applied on sustain electrode SU1. Wall voltage is accumulated, and negative wall voltage is also accumulated on the data electrode Dk.
  • the address operation is performed in which the address discharge is caused in the discharge cell to emit light in the first row and the wall voltage is accumulated on each electrode.
  • the address discharge does not occur.
  • the above address operation is performed until the discharge cell in the nth row, and the address period ends.
  • a discharge cell having an abnormal charge on each electrode has a wall voltage necessary for address discharge. Well, so normal address discharge does not occur.
  • a sustain discharge occurs between scan electrode SCi and sustain electrode SUi, and phosphor layer 35 emits light by the ultraviolet rays generated at this time. Then, a negative wall voltage is accumulated on scan electrode SCi, and a positive wall voltage is accumulated on sustain electrode SUi. In addition, a positive wall voltage is accumulated on the data electrode Dk. In a discharge cell that does not generate address discharge during the address period, no sustain discharge occurs, and the wall voltage at the end of the initialization period is maintained.
  • a sustain pulse of the number obtained by multiplying the luminance weight by the luminance magnification is applied alternately to the scan electrodes SC1 to SCn and the sustain electrodes SU1 to SUn, and a potential difference is applied between the electrodes of the display electrode pair 28.
  • the sustain discharge is continuously performed in the discharge cells that have caused the address discharge during the address period.
  • FIG. 6 is a diagram showing details of a drive voltage waveform applied to each electrode of panel 10 in the second SF.
  • the second SF is a subfield for performing a selective initialization operation (hereinafter abbreviated as “selective initialization subfield”), and indicates a subfield without an abnormal charge erasing period! /.
  • voltage Vel is applied to sustain electrodes SUl to SUn
  • O (V) is applied to data electrodes Dl to Dm
  • voltage Vi3 'force voltage is applied to scan electrodes SCl to SCn. Applies a ramp waveform voltage that gradually falls to Vi4.
  • a weak initializing discharge is generated in the discharge cell in which the sustain discharge has occurred in the sustain period of the previous subfield, and the wall voltage on scan electrode SCi and sustain electrode SUi is weakened.
  • the wall voltage on scan electrode SCi and sustain electrode SUi is weakened.
  • a sufficient positive wall voltage is accumulated on the data electrode Dk by the last sustain discharge, so that an excessive portion of the wall voltage is discharged and suitable for the write operation. Adjusted to the wall voltage.
  • the selective initializing operation is an operation for selectively performing initializing discharge on the discharge cells that have undergone the sustain operation in the sustain period of the immediately preceding subfield.
  • FIG. 7 is a diagram showing details of the drive voltage waveform applied to each electrode of panel 10 in the third SF.
  • the third SF is a selective initialization subfield and a subfield having an abnormal charge erasing period.
  • the selective initialization operation in the initialization period, the write operation in the write period, and the sustain operation in the sustain period are the same as the respective operations in the selective initialization subfield that does not include the abnormal charge erasing period. Is omitted.
  • an abnormal charge erasing period in which a rectangular waveform voltage is applied to the scan electrodes is provided.
  • the voltage Vs is applied to the scan electrodes SCl to SCn while the data electrodes D1 to Dm are kept at O (V), and O (V) is applied to the sustain electrodes.
  • the voltage applied to each electrode is the same as when first sustain pulse voltage Vs is applied to scan electrodes SCl to SCn in the sustain period.
  • the sustain discharge does not occur in the discharge cell that does not cause the address discharge, but the abnormal charge erasing period is provided immediately after the initialization period and before the address period. No discharge occurs during the abnormal charge erasing period.
  • the discharge cell having an abnormal charge is discharged because the sustain voltage Vs is applied to the scan electrodes SCl to SCn.
  • the time for applying the sustain voltage Vs to the scan electrodes SCl to SCn is set longer than the sustain pulse duration in the sustain period. For this reason, the probability that discharge cells with abnormal charges will discharge during the abnormal charge erasing period is higher than the probability of discharge by the sustain pulse. It can be discharged.
  • a negative voltage Va is applied to scan electrodes SCl to SCn while maintaining the data electrode and the sustain electrode at 0 (V). Then, the discharge cell having an abnormal charge generates a discharge again, and the abnormal charge is removed. Therefore, no sustain discharge is generated in the subsequent sustain period. However, since the wall charge necessary for the write operation is also erased when the abnormal charge is removed, the write operation cannot be performed. This state of wall charge continues until the next all-cell initialization operation is performed.
  • the fourth SF to the tenth SF are selective initialization subfields for performing selective initialization operation, and are subfields that do not have an abnormal charge erasing period, except for the number of sustain pulses in the sustain period. Since the operation is the same as that of the second SF shown in FIG.
  • FIG. 8 is a diagram showing the relationship between the gradation to be displayed and the presence / absence of the write operation in the subfield at that time.
  • “ ⁇ ” indicates that the write operation is performed, and “one” indicates the write operation. This indicates that it will not be performed.
  • the address operation is not performed in all the subfields of the first SF to the tenth SF. Then the discharge cell is maintained once. The luminance is the lowest without any sustained discharge.
  • the discharge cell displaying the gradation “1” the subfield having the luminance weight “1” is used.
  • the address operation is performed only in the first SF, and the address operation is performed in the other subfields. Absent.
  • the address operation is performed only in the second SF having the luminance weight “2”.
  • Control to perform the write operation with When other gradations are displayed, control is performed so that the write operation is performed or not performed in each subfield as shown in FIG.
  • control is performed so that the write operation is performed in at least the first SF or the second SF.
  • the third SF to the tenth SF are subfields in which the write operation is performed only when the write operation is performed in at least one subfield after the all-cell initialization operation in the first SF. In other words, if the first SF and the second SF do not perform the write operation, the third SF to the 10th SF do not perform the write operation.
  • the subfields after the third SF are predetermined in which the write operation is performed only when the write operation is performed in at least one subfield after the all-cell initialization operation. It is a subfield.
  • the third SF is the first subfield among the subfields driven so that the write operation cannot be performed first after the all-cell initialization operation.
  • An abnormal charge erasing period is provided in the subfield that satisfies such conditions. The reason is as follows.
  • a discharge cell having an abnormal charge is in the sustain period of each subfield! /, There is a possibility of generating a sustain discharge accidentally. And when sustain discharge occurs, sustain discharge continues until the end of the sustain period. Therefore, the light emitted by the sustain discharge is more likely to become brighter as the luminance weight is larger in the subfield, and in the first embodiment, the subfield disposed behind. If the discharge cells that should not emit light emit light brightly, the image display quality will be greatly impaired, so the emission luminance due to abnormal charges must be suppressed as much as possible. To do this, place it as early as possible after the all-cell initialization operation. It is desirable to erase abnormal charges by providing an abnormal charge erasing period in the placed subfield.
  • the abnormal charge erasing period is provided not in the first SF, which is the earliest after the all-cell initializing operation, but in the third SF. Therefore, for example, when an address operation is performed in the first SF or the second SF, the sustain discharge is generated in the first SF or the second SF, so that there is no discharge in the abnormal charge erasing period of the third SF, and the subsequent subfield Thus, the write operation can be performed normally. On the other hand, if the first SF and the second SF do not perform an address operation, there is a possibility of discharging during the abnormal charge erasing period of the third SF.
  • the image display quality is not impaired.
  • the subfield after the third SF is a predetermined subfield in which the write operation is performed only when the write operation is performed in at least one subfield after the all-cell initialization operation. Therefore, if the first SF and the second SF do not perform the write operation, the write operation cannot be performed in the subfield after the third SF.
  • FIG. 9 is a circuit diagram of scan electrode drive circuit 53 in the first exemplary embodiment.
  • Scan electrode drive circuit 53 includes sustain pulse generation circuit 100 that generates a sustain pulse, initialization waveform generation circuit 300 that generates an initialization waveform, and scan pulse generation circuit 400 that generates a scan pulse.
  • Sustain pulse generation circuit 100 includes a power recovery circuit 110 for recovering and reusing power when driving scan electrode 22, and a switching element SW1 for clamping scan electrode 22 to voltage Vs. And a switching element SW 2 for clamping the scanning electrode 22 to O (V).
  • Initialization waveform generation circuit 300 includes Miller integration circuit 310 that generates a ramp waveform voltage that gradually rises during the initialization period, and Mira single integration circuit 320 that generates a ramp waveform voltage that gradually falls. And
  • Scanning nors generation circuit 400 includes a power supply Vx for generating voltage Vc in the write period, a switching element SW3 for clamping the low voltage side of the power supply to voltage Va, and scan electrodes SCl to SCn. And a switch unit OUT 1 to OUTn for outputting a scanning pulse to be applied to.
  • Each of the switch sections OUTl to OUTn has switching elements SWHl to SWHn for outputting voltage Vc and switching elements SWLl to SWLn for outputting voltage Va.
  • FIG. 9 only the switching elements SWH1 and SWL1 of the switch section OUT1, the switching elements SWH2 and SWL2 of the switch section OUT2, and the switching elements SWHn and SWLn of the switch section OUTn are shown for the sake of clarity.
  • FIG. 10 is a timing chart for explaining the operation of the scan electrode driving circuit 53 during the abnormal charge erasing period.
  • the operation of turning on the switching element is turned on and the operation of turning off the switching element is expressed as off.
  • switching element SW2 of sustain pulse generating circuit 100 is turned off, and switching element SW1 is turned on. Then, voltage Vs is applied to scan electrodes SCl to SCn via switching element SW1 and switching elements SWL1 to SWLn.
  • a positive wall voltage, a sustain voltage is applied to the scan electrodes SCl to SCn of the discharge cell having an abnormal charge. Since a negative wall voltage is accumulated on the holding electrodes SUl to SUn, the voltage difference between the scan electrodes SCl to SCn and the sustain electrodes SUl to SUn exceeds the discharge start voltage, and discharge occurs. A negative wall voltage is accumulated on scan electrodes SCl to SCn, and a positive wall voltage is accumulated on sustain electrodes SUl to SUn. Normally, discharge does not occur in discharge cells that do not have abnormal charges.However, as described above, when the panel is used in a very harsh environment, discharge cells that have few chances of generating sustain discharge are used. Discharge may occur.
  • switching element SW1 of sustain pulse generating circuit 100 is turned off, SW2 is turned on, and scanning electrodes SCl to SCn are returned to O (V).
  • switching element SW2 of sustain pulse generation circuit 100 is turned off, and switching element SW3 of scan pulse generation circuit 400 is turned on.
  • voltage Va is applied to scan electrodes SCl to SCn via switching element SW2 and switching elements SWL1 to SWLn.
  • the voltage difference between scan electrodes SCl to SCn and sustain electrodes SUl to SUn again exceeds the discharge start voltage, and a discharge occurs.
  • the voltage applied to the sustain electrodes SU1 to SUn at this time is 0 (V)
  • the voltage difference between the scan electrodes SC1 to SCn and the sustain electrodes SU1 to SUn does not greatly exceed the discharge start voltage. Therefore, the wall voltage between the scan electrodes SCl to SCn and the sustain electrodes SUl to SUn is erased.
  • the time from time tl to time t2 is set to 10 ⁇ sec, but this time is preferably set between 5 ⁇ sec and 30 ⁇ sec.
  • the force that sets the time from time t2 to time t3 to 10 sec. This time is preferably set between 1 sec and 30 ⁇ sec.
  • a subfield having an abnormal charge erasing period (hereinafter abbreviated as “abnormal charge erasing subfield”) is defined as a third SF.
  • abnormal charge erasing subfield a subfield having an abnormal charge erasing period
  • FIG. 11 is a diagram showing a subfield configuration in the second embodiment of the present invention.
  • the first SF is an all-cell initializing subfield, and the second SF to the tenth SF are selective initializing subfields.
  • the second embodiment is characterized in that the abnormal charge erasing period is provided in the fourth SF, and no abnormal charge erasing period is provided in the other subfields.
  • Fig. 11 shows an outline of one field of the panel drive voltage waveform, and the detailed waveforms of each subfield are as shown in Figs.
  • the first SF or the second SF is always driven to perform the write operation. Therefore, when a write operation is performed in the 4th SF, the write operation is always performed in the 1st SF or the 2nd SF.
  • the fourth SF arranged after the third SF has an abnormal charge erasing period. Therefore, the number of occurrences of the sustain discharge before the abnormal charge erasing subfield and the probability thereof are As a result, it is possible to further reduce the possibility that the discharge cells in which the all-cell initializing operation is normally performed will discharge in the abnormal charge erasing period.
  • a subfield that performs a write operation only when a write operation is performed in at least one subfield is defined as a predetermined subfield.
  • An abnormal charge erasing period in which a rectangular waveform voltage is applied to the scan electrode is provided after the initializing period of the second subfield arranged from the first of the predetermined subfields.
  • an abnormal charge erasing period may be provided for the subfields arranged from the first to the third of the predetermined subfields !, but the optimum subfield according to the characteristics of the panel. It is desirable to provide an abnormal charge erasing period.
  • the specific numerical values used in the second embodiment are merely examples, and are appropriately set to optimum values in accordance with the panel characteristics, the specifications of the plasma display device, and the like. Is desirable.
  • the present invention can provide a V and panel driving method without greatly degrading image display quality without causing erroneous lighting. Therefore, a plasma display panel driving method and a plasma display device are provided. Useful as.

Description

明 細 書
プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置 技術分野
[0001] 本発明は、壁掛けテレビや大型モニターに用いられるプラズマディスプレイパネル の駆動方法およびプラズマディスプレイ装置に関する。
背景技術
[0002] プラズマディスプレイパネル（以下、「パネル」と略記する）として代表的な交流面放 電型パネルは、対向配置された前面板と背面板との間に多数の放電セルが形成さ れている。
[0003] 前面板は、 1対の走査電極と維持電極とからなる表示電極対が前面ガラス基板上 に互いに平行に複数対形成され、それら表示電極対を覆うように誘電体層および保 護層が形成されている。背面板は、背面ガラス基板上に複数の平行なデータ電極と 、それらを覆うように誘電体層と、さらにその上にデータ電極と平行に複数の隔壁とが それぞれ形成され、誘電体層の表面と隔壁の側面とに蛍光体層が形成されている。
[0004] そして、表示電極対とデータ電極とが立体交差するように前面板と背面板とが対向 配置されて密封され、内部の放電空間には、たとえば分圧比で 5%のキセノンを含む 放電ガスが封入されて ヽる。ここで表示電極対とデータ電極との対向する部分に放 電セルが形成される。このような構成のパネルにおいて、各放電セル内でガス放電に より紫外線を発生させ、この紫外線で赤色 (R)、緑色 (G)および青色 (B)の各色の蛍 光体を励起発光させてカラー表示を行って!/ヽる。
[0005] パネルを駆動する方法としてはサブフィールド法、すなわち、 1フィールド期間を複 数のサブフィールドに分割した上で、発光させるサブフィールドの組み合わせによつ て階調表示を行う方法が一般的である。
[0006] 各サブフィールドは、初期化期間、書込み期間および維持期間を有し、初期化期 間では初期化放電を発生し、続く書込み動作に必要な壁電荷を各電極上に形成す る。初期化動作には、全ての放電セルで初期化放電を発生させる初期化動作 (以下 、「全セル初期化動作」と略記する）と、維持放電を行った放電セルで初期化放電を 発生させる初期化動作 (以下、「選択初期化動作」と略記する）とがある。
[0007] 書込み期間では、表示を行うべき放電セルにおいて選択的に書込み放電を発生し 壁電荷を形成する。そして維持期間では、走査電極と維持電極とからなる表示電極 対に交互に維持パルスを印加し、書込み放電を起こした放電セルで維持放電を発 生させ、対応する放電セルの蛍光体層を発光させることにより画像表示を行う。
[0008] また、サブフィールド法の中でも、緩やかに変化する電圧波形を用いて初期化放電 を行い、さらに維持放電を行った放電セルに対して選択的に初期化放電を行うことで 、階調表示に関係しない発光を極力減らしコントラスト比を向上させた新規な駆動方 法が開示されている。
[0009] 具体的には例えば、複数のサブフィールドのうち、 1つのサブフィールドの初期化期 間にお 、て全ての放電セルを放電させる全セル初期化動作を行!ヽ、他のサブフィー ルドの初期化期間においては維持放電を行った放電セルのみ初期化する選択初期 化動作を行う。その結果、表示に関係のない発光は全セル初期化動作の放電に伴う 発光のみとなりコントラストの高い画像表示が可能となる（例えば、特許文献 1参照)。
[0010] 近年、パネルの大型化、高精細度化とともに、パネルに封入されて 、る放電ガスの キセノン分圧を増加させてパネルの発光効率を向上させる検討がなされて 、る。しか し、キセノン分圧を増加させると放電遅れが大きくなる等、放電が不安定となる傾向が ある。万一、上述した全セル初期化動作が不安定となり、書込み放電を発生させなか つた放電セルで維持放電が発生する誤動作 (以下、「誤点灯」と略記する）が発生す ると、画像表示品質を大きく低下させてしまうおそれがあった。
特許文献 1：特開 2000— 242224号公報
発明の開示
[0011] 本発明のプラズマディスプレイパネルの駆動方法は、走査電極と維持電極とからな る表示電極対を有する放電セルを複数備えたプラズマディスプレイパネルの駆動方 法であって、放電セルで初期化放電を発生させる初期化期間と、放電セルで書込み 動作を行う書込み期間と、書込み動作を行って書込み放電を発生させた放電セルで 維持放電を発生させる維持期間とを有する複数のサブフィールドを配置して 1フィー ルド期間を構成したものである。そして、少なくとも 1つのサブフィールドの初期化期 間にお 1ヽて、画像表示を行う全ての放電セルに対して初期化動作を発生させる全セ ル初期化動作を行!、、複数のサブフィールドは放電セルのそれぞれで書込み動作 を行うかまたは書込み動作を行わないように制御される。それとともに、全セル初期化 動作ののち少なくとも 1つのサブフィールドで書込み動作を行った場合にのみ書込み 動作を行う所定のサブフィールドが複数存在するように制御して階調を表示する。そ して、所定のサブフィールドのうちの少なくとも 1つのサブフィールドの初期化期間の 後に、走査電極に矩形波形電圧を印加する異常電荷消去期間を設けたことを特徴と する。
[0012] このような構成により、初期化放電を安定化させることによって、良質な品質で画像 表示をさせることができるプラズマディスプレイパネルの駆動方法を提供することがで きる。
[0013] さらに、本発明のプラズマディスプレイパネルの駆動方法は、所定のサブフィールド のうちの最初に配置されたサブフィールドの初期化期間の後に、走査電極に矩形波 形電圧を印加する異常電荷消去期間を設けてもよい。このような構成により、初期化 放電を安定化させることができる。
[0014] さらに、本発明のプラズマディスプレイパネルの駆動方法は、所定のサブフィールド のうちの最初から 2番目に配置されたサブフィールドの初期化期間の後に、走査電極 に矩形波形電圧を印加する異常電荷消去期間を設けてもよい。このような構成により 、さらに書込み動作を行うことにより、初期化放電をより安定化させることができる。
[0015] さらに、本発明のプラズマディスプレイ装置は、走査電極と維持電極とからなる表示 電極対を有する放電セルを複数備えたプラズマディスプレイパネルと、放電セルで初 期化放電を発生させる初期化期間と、放電セルで書込み動作を行う書込み期間と、 書込み動作を行って書込み放電を発生させた放電セルで維持放電を発生させる維 持期間とを有する複数のサブフィールドを配置して 1フィールド期間を構成して前記 プラズマディスプレイパネルを駆動する駆動回路とを備えたものである。そして、駆動 回路は、少なくとも 1つのサブフィールドの初期化期間において、画像表示を行う全 ての放電セルに対して初期化動作を発生させる全セル初期化動作を行!、、複数の サブフィールドを放電セルのそれぞれで書込み動作を行うかまたは書込み動作を行 わないように制御する。それととともに、全セル初期化動作ののち少なくとも 1つのサ ブフィールドで書込み動作を行った場合にのみ書込み動作を行う所定のサブフィー ルドが複数存在するように制御して階調を表示する。そして、所定のサブフィールド のうちの少なくとも 1つのサブフィールドの初期化期間の後に、走査電極に矩形波形 電圧を印加することを特徴とする。このような構成により、初期化放電を安定化させる ことによって、良質な品質で画像表示をさせることができるプラズマディスプレイ装置 を提供できる。
図面の簡単な説明
[0016] [図 1]図 1は本発明の実施の形態 1におけるパネルの構造を示す分解斜視図である。
[図 2]図 2は本発明の実施の形態 1におけるパネルの電極配列図である。
[図 3]図 3は本発明の実施の形態 1におけるパネルを駆動する駆動回路の回路ブロッ ク図である。
[図 4]図 4は本発明の実施の形態 1におけるサブフィールド構成を示す図である。
[図 5]図 5は本発明の実施の形態 1における第 1SFにおいてパネルの各電極に印加 する駆動電圧波形の詳細を示す図である。
[図 6]図 6は本発明の実施の形態 1における第 2SFにおいてパネルの各電極に印加 する駆動電圧波形の詳細を示す図である。
[図 7]図 7は本発明の実施の形態 1における第 3SFにおいてパネルの各電極に印加 する駆動電圧波形の詳細を示す図である。
[図 8]図 8は本発明の実施の形態 1における表示すべき階調とそのときのサブフィー ルドの書込み動作の有無との関係を示す図である。
[図 9]図 9は本発明の実施の形態 1における走査電極駆動回路の回路図である。
[図 10]図 10は本発明の実施の形態 1における異常電荷消去期間での走査電極駆動 回路の動作を説明するためのタイミングチャートである。
[図 11]図 11は本発明の実施の形態 2におけるサブフィールド構成を示す図である。 符号の説明
[0017] 1 プラズマディスプレイ装置 21 刖面
22 走査電極
23 維持電極
24, 33 誘電体層
25 保護層
28 表示電極対
31 背面板
32 データ電極
34 隔壁
35 蛍光体層
40 (異常電荷消去期間での)駆動電圧波形
51 画像信号処理回路
52 データ電極駆動回路
53 走査電極駆動回路
54 維持電極駆動回路
55 タイミング発生回路
100 維持パルス発生回路
300 初期化波形発生回路
400 走査パルス発生回路
seiSCn 走査電極
sm SUn 維持電極
Dl 'Dm データ電極
発明を実施するための最良の形態
[0018] 以下、本発明の実施の形態におけるプラズマディスプレイ装置について、図面を用 いて説明する。
[0019] (実施の形態 1)
図 1は、実施の形態 1におけるパネル 10の構造を示す分解斜視図である。ガラス製 の前面板 21上には、走査電極 22と維持電極 23とからなる表示電極対 28が複数形 成されている。そして走査電極 22と維持電極 23とを覆うように誘電体層 24が形成さ れ、その誘電体層 24上に保護層 25が形成されている。背面板 31上にはデータ電極 32が複数形成され、データ電極 32を覆うように誘電体層 33が形成され、さらにその 上に井桁状の隔壁 34が形成されている。そして、隔壁 34の側面および誘電体層 33 上には赤色 (R)、緑色 (G)および青色 (B)の各色に発光する蛍光体層 35が設けら れている。
[0020] これら前面板 21と背面板 31とは、微小な放電空間を挟んで表示電極対 28とデー タ電極 32とが交差するように対向配置され、その外周部をガラスフリット等の封着材 によって封着されている。そして放電空間には、例えばネオンとキセノンの混合ガス が放電ガスとして封入されている。実施の形態 1においては、輝度向上のためにキセ ノン分圧を 10%とした放電ガスが用いられている。放電空間は隔壁 34によって複数 の区画に仕切られており、表示電極対 28とデータ電極 32とが交差する部分に放電 セルが形成されている。そしてこれらの放電セルが放電、発光することにより画像が 表示される。
[0021] なお、パネル 10の構造は上述したものに限られるわけではなぐ例えばストライプ状 の隔壁を備えたものであってもよい。
[0022] 図 2は、実施の形態 1におけるパネル 10の電極配列図である。パネル 10には、行 方向に長！、n本の走査電極 SC 1〜SCn (図 1の走査電極 22)および n本の維持電極 SUl〜SUn (図 1の維持電極 23)が配列され、列方向に長い m本のデータ電極 D1 〜Dm (図 1のデータ電極 32)が配列されている。そして、 1対の走査電極 SCi (i= l 〜n)および維持電極 SUiと 1つのデータ電極 Dj (j = 1〜！ n)とが交差した部分に放 電セルが形成され、放電セルは放電空間内に m X n個形成されて 、る。
[0023] 図 3は、実施の形態 1におけるパネル 10を駆動する駆動回路の回路ブロック図であ る。プラズマディスプレイ装置 1は、パネル 10、画像信号処理回路 51、データ電極駆 動回路 52、走査電極駆動回路 53、維持電極駆動回路 54、タイミング発生回路 55お よび各回路ブロックに必要な電源を供給する電源回路（図示せず)を備えている。
[0024] 画像信号処理回路 51は、入力された画像信号 sigをサブフィールド毎の発光 ·非発 光を示す画像データに変換する。データ電極駆動回路 52はサブフィールド毎の画 像データを各データ電極 Dl〜Dmに対応する信号に変換し各データ電極 Dl〜Dm を駆動する。
[0025] タイミング発生回路 55は水平同期信号 H、垂直同期信号 Vをもとにして各回路プロ ックの動作を制御する各種のタイミング信号を発生し、それぞれの回路ブロックへ供 給する。走査電極駆動回路 53は、初期化期間において走査電極 SCl〜SCnに印 加する初期化電圧波形を発生するための初期化波形発生回路 300を有し、タイミン グ信号にもとづ 、て各走査電極 SCl〜SCnをそれぞれ駆動する。維持電極駆動回 路 54は、タイミング信号にもとづいて維持電極 SUl〜SUnを駆動する。
[0026] 次に、パネル 10を駆動するための駆動電圧波形とその動作について説明する。プ ラズマディスプレイ装置 1は、サブフィールド法、すなわち 1フィールド期間を複数の サブフィールドに分割し、サブフィールド毎に各放電セルの発光 ·非発光を制御する ことによって階調表示を行う。それぞれのサブフィールドは初期化期間、書込み期間 および維持期間を備える。また、実施の形態 1においては、初期化期間と書込み期 間との間に、必要に応じて異常電荷消去期間を備える。
[0027] 初期化期間では初期化放電を発生し、続く書込み放電に必要な壁電荷を各電極 上に形成する。このときの初期化動作には、全セル初期化動作と、選択初期化動作 とがある。
[0028] 異常電荷消去期間では、万一、先行する全セル初期化期間における初期化動作 が不安定となり、いずれかの放電セルの内部に異常電荷が蓄積された場合、その放 電セルの異常電荷を消去する。
[0029] 書込み期間では、発光させるべき放電セルで選択的に書込み放電を発生し壁電 荷を形成する。そして維持期間では、輝度重みに比例した数の維持パルスを表示電 極対 28に交互に印加して、書込み放電を発生した放電セルで維持放電を発生させ て発光させる。
[0030] 実施の形態 1におけるサブフィールド構成は、 1フィールドを 10のサブフィールド（ 第 1SF、第 2SF、 · · ·、第 10SF)に分割し、各サブフィールドはそれぞれ（1、 2、 3、 6 、 11、 18、 30、 44、 60、 80)の輝度重みを持つと仮定して説明する。
[0031] 図 4は実施の形態 1におけるサブフィールド構成を示す図である。本発明の実施の 形態 1においては、第 1SFは全セル初期化サブフィールドであり、第 2SF〜第 10SF は選択初期化サブフィールドである。そして、第 3SFには異常電荷消去期間が設け られており、それ以外のサブフィールドには異常電荷消去期間は設けられていない。 なお、図 4は、走査電極に印加する駆動電圧波形の 1フィールドの概略を示すもので ある。
[0032] 図 5は、第 1SFにおいてパネル 10の各電極に印加する駆動電圧波形の詳細を示 す図である。第 1SFは全セル初期化動作を行うサブフィールド（以下、「全セル初期 化サブフィールド」と略記する）であって、かつ異常電荷消去期間を備えな 、サブフィ 一ルドである。
[0033] 第 1SFの初期化期間前半部では、データ電極 Dl〜Dm、維持電極 SUl〜SUn にそれぞれ 0 (V)を印加し、走査電極 SCl〜SCnには、維持電極 SUl〜SUnに対 して放電開始電圧以下の電圧 Vilから、放電開始電圧を超える電圧 Vi2に向カゝつて 緩やかに上昇する傾斜波形電圧を印加する。
[0034] この傾斜波形電圧が上昇する間に、走査電極 SCl〜SCnと維持電極 SUl〜SUn 、データ電極 Dl〜Dmとの間でそれぞれ微弱な初期化放電が起こる。そして、走査 電極 SCl〜SCn上部に負の壁電圧が蓄積されるとともに、データ電極 Dl〜Dm上 部および維持電極 SUl〜SUn上部には正の壁電圧が蓄積される。ここで、電極上 部の壁電圧とは電極を覆う誘電体層上、保護層上、蛍光体層上等に蓄積された壁 電荷により生じる電圧を表す。
[0035] 初期化期間後半部では、維持電極 SUl〜SUnに正の電圧 Velを印加し、走査電 極 SCl〜SCnには、維持電極 SUl〜SUnに対して放電開始電圧以下となる電圧 V i3から放電開始電圧を超える電圧 Vi4に向かって緩やかに下降する傾斜波形電圧 を印加する。この間に、走査電極 SCl〜SCnと維持電極 SUl〜SUn、データ電極 Dl〜Dmとの間でそれぞれ微弱な初期化放電が起こる。そして、走査電極 SC1〜S Cn上部の負の壁電圧および維持電極 SUl〜SUn上部の正の壁電圧が弱められ、 データ電極 Dl〜Dm上部の正の壁電圧は書込み動作に適した値に調整される。以 上により、全ての放電セルに対して初期化放電を行う全セル初期化動作が終了する [0036] 以上の説明は、全セル初期化動作が正常に行われた場合である。しかし、放電遅 れが大きくなる等、放電が不安定となると、緩やかに変化する傾斜波形電圧を印加し ているにもかかわらず、走査電極 SCl〜SCnとデータ電極 Dl〜Dmとの間、あるい は走査電極 SCl〜SCnと維持電極 SUl〜SUnとの間で強い放電が発生することが ある。このような強い放電を、以下「異常初期化放電」と略記する。そして異常初期化 放電が全セル初期化期間の後半部で発生すると、走査電極 SCl〜SCn上には正の 壁電圧、維持電極 SUl〜SUn上には負の壁電圧、データ電極 Dl〜Dm上にも何ら かの壁電圧が蓄積される。また、異常初期化放電が全セル初期化期間の前半部で 発生した場合には、全セル初期化期間の後半部でも再び異常初期化放電が発生し 、その結果、上述した壁電圧が蓄積される。これらの壁電圧は放電セルの正常な動 作を阻害するので、これらの壁電圧を生じる壁電荷を、以下「異常電荷」と表記する。
[0037] 続く書込み期間では、維持電極 SUl〜SUnに電圧 Ve2を、走査電極 SCl〜SCn に電圧 Vcを印加する。
[0038] 次に、 1行目の走査電極 SC1に負の走査パルス電圧 Vaを印加するとともに、デー タ電極 Dl〜Dmのうち 1行目に発光させるべき放電セルのデータ電極 Dk (k = 1〜m )に正の書込みパルス電圧 Vdを印加する。このときデータ電極 Dk上と走査電極 SC 1上との交差部の電圧差は、外部印加電圧の差 (Vd— Va)にデータ電極 Dk上の壁 電圧と走査電極 SC1上の壁電圧の差とが加算されたものとなり放電開始電圧を超え る。そして、データ電極 Dkと走査電極 SC1との間および維持電極 SU1と走査電極 S C1との間に書込み放電が起こり、走査電極 SC1上に正の壁電圧が蓄積され、維持 電極 SU 1上に負の壁電圧が蓄積され、データ電極 Dk上にも負の壁電圧が蓄積され る。
[0039] このようにして、 1行目に発光させるべき放電セルで書込み放電を起こして各電極 上に壁電圧を蓄積する書込み動作が行われる。一方、書込みパルス電圧 Vdを印加 しなかったデータ電極 Dl〜Dmと走査電極 SC1との交差部の電圧は放電開始電圧 を超えないので、書込み放電は発生しない。以上の書込み動作を n行目の放電セル に至るまで行い、書込み期間が終了する。
[0040] なお、各電極に異常電荷を持つ放電セルでは、書込み放電に必要な壁電圧を備 えて 、な 、ので正常な書込み放電は発生しな 、。
[0041] 続く維持期間では、まず走査電極 SCl〜SCnに正の維持パルス電圧 Vsを印加す るとともに維持電極 SU 1〜SUnに 0 (V)を印加する。すると書込み放電を起こした放 電セルでは、走査電極 SCi上と維持電極 SUi上との電圧差が維持パルス電圧 Vsに 走査電極 SCi上の壁電圧と維持電極 SUi上の壁電圧との差が加算されたものとなり 放電開始電圧を超える。
[0042] そして、走査電極 SCiと維持電極 SUiとの間に維持放電が起こり、このとき発生した 紫外線により蛍光体層 35が発光する。そして走査電極 SCi上に負の壁電圧が蓄積 され、維持電極 SUi上に正の壁電圧が蓄積される。さらにデータ電極 Dk上にも正の 壁電圧が蓄積される。書込み期間において書込み放電が起きな力つた放電セルで は維持放電は発生せず、初期化期間の終了時における壁電圧が保たれる。
[0043] 続いて、走査電極 SCl〜SCnには O (V)を、維持電極 SUl〜SUnには維持パル ス電圧 Vsをそれぞれ印加する。すると、維持放電を起こした放電セルでは、維持電 極 SUi上と走査電極 SCi上との電圧差が放電開始電圧を超えるので再び維持電極 SUiと走査電極 SCiとの間に維持放電が起こり、維持電極 SUi上に負の壁電圧が蓄 積され走査電極 SCi上に正の壁電圧が蓄積される。以降同様に、走査電極 SC1〜S Cnと維持電極 SU 1〜SUnとに交互に輝度重みに輝度倍率を乗じた数の維持パル スを印加し、表示電極対 28の電極間に電位差を与えることにより、書込み期間にお いて書込み放電を起こした放電セルで維持放電が継続して行われる。
[0044] そして、維持期間の最後には走査電極 SCl〜SCnと維持電極 SUl〜SUnとの間 に!、わゆる細幅パルス状の電圧差を与えて、データ電極 Dk上の正の壁電圧を残し たまま、走査電極 SCi上および維持電極 SUi上の壁電圧を消去して!/ヽる。
[0045] なお、異常電荷を持つ放電セルの走査電極 SCp (p = l〜n)上には正の壁電圧、 維持電極 SUp上には負の壁電圧が蓄積されているので維持放電が発生する可能性 がある。ただし、異常電荷の大きさは維持放電を確実に発生させるほど大きくないの で、維持放電は偶発的に発生することになる。また最初のサブフィールドで維持放電 が発生しな力つた場合には、つぎのサブフィールドの維持期間で維持放電が発生す る可能性がある。このように、異常電荷を持つ放電セルは、表示電極対 28のどちらか に維持電圧 Vsを印加されると常に放電する可能性を持っているが、維持期間におい て一旦維持放電が発生すると続く初期化期間において正常に初期化動作が行われ るので、その後のサブフィールドでは正常な動作を行う。
[0046] 図 6は、第 2SFにおいてパネル 10の各電極に印加する駆動電圧波形の詳細を示 す図である。第 2SFは、選択初期化動作を行うサブフィールド (以下、「選択初期化 サブフィールド」と略記する）であって、かつ異常電荷消去期間を備えな!/、サブフィー ルドを示している。
[0047] 選択初期化を行う初期化期間では、維持電極 SUl〜SUnに電圧 Velを、データ 電極 Dl〜Dmに O (V)をそれぞれ印加し、走査電極 SCl〜SCnに電圧 Vi3'力 電 圧 Vi4に向力つて緩やかに下降する傾斜波形電圧を印加する。
[0048] すると前のサブフィールドの維持期間で維持放電を起こした放電セルでは微弱な 初期化放電が発生し、走査電極 SCi上および維持電極 SUi上の壁電圧が弱められ る。またデータ電極 Dkに対しては、直前の維持放電によってデータ電極 Dk上に十 分な正の壁電圧が蓄積されているので、この壁電圧の過剰な部分が放電され、書込 み動作に適した壁電圧に調整される。
[0049] 一方、前のサブフィールドで維持放電を起こさなかった放電セルについては放電 することはなぐ前のサブフィールドの初期化期間終了時における壁電荷がそのまま 保たれる。このように選択初期化動作は、直前のサブフィールドの維持期間で維持 動作を行った放電セルに対して選択的に初期化放電を行う動作である。
[0050] 続く書込み期間の動作は全セル初期化サブフィールドの書込み期間の動作と同様 であるため説明を省略する。続く維持期間の動作も維持パルスの数を除いて同様で ある。
[0051] 図 7は、第 3SFにおいてパネル 10の各電極に印加する駆動電圧波形の詳細を示 す図である。第 3SFは選択初期化サブフィールドであって、かつ異常電荷消去期間 を備えたサブフィールドである。
[0052] 初期化期間における選択初期化動作、書込み期間における書込み動作、維持期 間における維持動作については、異常電荷消去期間を備えない選択初期化サブフ ィールドにおけるそれぞれの動作と同様であるため、説明を省略する。 [0053] 図 7に示すように、第 3SFには、走査電極に矩形波形電圧を印加する異常電荷消 去期間が設けられている。異常電荷消去期間では、データ電極 Dl〜Dmを O (V)に 保ったまま、走査電極 SCl〜SCnに電圧 Vsを印加し、維持電極に O (V)を印加する 。このとき各電極に印加される電圧は、維持期間において走査電極 SCl〜SCnに最 初の維持パルス電圧 Vsを印加したときと同じである。上述したように、書込み放電を 起こさな力つた放電セルでは維持放電は発生しないが、異常電荷消去期間は初期 化期間の直後、書込み期間の前に設けられているので、正常な放電セルにおいては 異常電荷消去期間では放電は発生しない。
[0054] しかし異常電荷を持つ放電セルに対しては、走査電極 SCl〜SCnに維持電圧 Vs が印加されているので、放電する可能性がある。また走査電極 SCl〜SCnに維持電 圧 Vsを印加する時間を維持期間における維持パルスの持続時間より長く設定してい る。そのため、異常電荷を持つ放電セルが異常電荷消去期間に放電する確率は維 持パルスにより放電する確率と比較してはるかに高ぐ異常電荷を持つ放電セルのほ とんどを異常電荷消去期間において放電させることができる。
[0055] 次に、データ電極および維持電極を 0 (V)に保ったまま、走査電極 SCl〜SCnに 負の電圧 Vaを印加する。すると、異常電荷を持つ放電セルは再び放電を発生し異 常電荷が除去される。そのため、その後維持期間において維持放電を発生させるこ とはない。ただし、異常電荷が除去される際に書込み動作に必要な壁電荷も消去さ れてしまうので書込み動作を行うこともできなくなる。このような壁電荷の状態は次に 全セル初期化動作を行うまで続く。
[0056] 第 4SF〜第 10SFは、選択初期化動作を行う選択初期化サブフィールドであって、 かつ異常電荷消去期間を備えないサブフィールドであり、維持期間における維持パ ルス数を除いて図 6に示した第 2SFと同様の動作を行うので説明を省略する。
[0057] 次に、実施の形態 1における階調の表示方法について説明する。
[0058] 図 8は表示すべき階調とそのときのサブフィールドの書込み動作の有無との関係を 示す図であり、「〇」は書込み動作を行うことを示し、「一」は書込み動作を行わないこ とを示している。たとえば階調「0」すなわち黒を表示する放電セルでは、第 1SF〜第 10SFの全てのサブフィールドで書込み動作を行わな 、。すると放電セルは一度も維 持放電することなく輝度も最も低くなる。階調「1」を表示する放電セルでは輝度重み「 1」を持つサブフィールド、実施の形態 1にお 、ては第 1SFでのみ書込み動作を行 ヽ 、それ以外のサブフィールドでは書込み動作を行わない。階調「2」を表示する放電 セルでは輝度重み「2」を持つ第 2SFでのみ書込み動作を行う。また、階調「3」を表 示する場合には第 3SFでのみ書込み動作を行う方法もあるが、実施の形態 1におい ては第 3SFでは書込み動作を行わず、代わりに第 1SFおよび第 2SFで書込み動作 を行うように制御して ヽる。その他の階調を表示する場合にも図 8に示すようにそれぞ れのサブフィールドで書込み動作を行うかまたは書込み動作を行わな 、ように制御し ている。そして実施の形態 1においては、各階調を表示する際に、第 3SF〜第 10SF のいずれかで書込み動作を行う場合には、少なくとも第 1SFまたは第 2SFで書込み 動作を行うように制御している。すなわち第 3SF〜第 10SFは、第 1SFにおいて全セ ル初期化動作ののち少なくとも 1つのサブフィールドで書込み動作を行った場合にの み書込み動作を行うサブフィールドである。言い換えれば、第 1SFおよび第 2SFで 書込み動作を行わな力つた場合には第 3SF〜第 10SFで書込み動作を行うこともな い。
[0059] このように実施の形態 1においては、第 3SF以降のサブフィールドは、全セル初期 化動作ののち少なくとも 1つのサブフィールドで書込み動作を行った場合にのみ書込 み動作を行う所定のサブフィールドである。加えて、第 3SFは、全セル初期化動作の のち最初に書込み動作を行うことがな 、ように駆動されるサブフィールドの中で、最 初のサブフィールドである。このような条件を満たすサブフィールドに異常電荷消去 期間を設けている。その理由は以下のとおりである。
[0060] 上述したように、異常電荷を持つ放電セルは各サブフィールドの維持期間にお！/、て 偶発的に維持放電を発生させる可能性がある。そして、ー且維持放電が発生すると その維持期間の最後まで維持放電が継続する。したがって、この維持放電による発 光は輝度重みの大き ヽサブフィールド、実施の形態 1にお ヽては後ろに配置された サブフィールドほど明るくなる可能性が高くなる。発光すべきでない放電セルが明るく 発光すると画像表示品質を大きく損なうので、異常電荷による発光輝度はできるだけ 抑えなければならない。そのためには、全セル初期化動作の後、できるだけ前に配 置されたサブフィールドに異常電荷消去期間を設けて異常電荷を消去することが望 ましい。
[0061] し力しながら、たとえばパネルを高温や低温等の非常に厳しい環境の下で使用した 場合、全セル初期化動作が正常に行われたにもかかわらず異常電荷消去期間にお いて放電する放電セルの発生する可能性があることが明ら力となった。そして、上述 したように、 V、つたん異常電荷消去期間にお 、て放電した放電セルは続くサブフィー ルドの書込み期間で書込み動作ができなくなるため、画像表示品質を低下させるお それがある。
[0062] このような現象は、維持放電を発生する機会の少ない放電セルに集中的に現れ、 維持放電を発生させると解消することも明らかとなった。
[0063] そこで、実施の形態 1においては、異常電荷消去期間を全セル初期化動作ののち 最も早い第 1SFに設けるのではなく第 3SFに設けている。そのため、たとえば第 1SF または第 2SFにおいて書込み動作を行った場合には第 1SFまたは第 2SFで維持放 電が発生するので第 3SFの異常電荷消去期間において放電することはなくなり、そ の後のサブフィールドで正常に書込み動作を行うことができる。一方、第 1SFおよび 第 2SFにおいて書込み動作を行わな力つた場合には第 3SFの異常電荷消去期間 において放電する可能性がある。しかし、もし第 3SFの異常電荷消去期間において 放電が発生し、その後のサブフィールドにお!/、て正常な書込み動作が行えなくなつ たとしても画像表示品質を損なうことはない。なぜなら、第 3SF以降のサブフィールド は、全セル初期化動作ののち少なくとも 1つのサブフィールドで書込み動作を行った 場合にのみ書込み動作を行う所定のサブフィールドである。したがって、第 1SFおよ び第 2SFにおいて書込み動作を行わな力つた場合には第 3SF以降のサブフィール ドで書込み動作を行うことはありえないからである。
[0064] 次に、異常電荷消去期間における駆動電圧波形 40を発生する方法について説明 する。図 9は実施の形態 1における走査電極駆動回路 53の回路図である。走査電極 駆動回路 53は、維持パルスを発生させる維持パルス発生回路 100、初期化波形を 発生させる初期化波形発生回路 300、走査パルスを発生させる走査パルス発生回 路 400を備えている。 [0065] 維持パルス発生回路 100は、走査電極 22を駆動するときの電力を回収して再利用 するための電力回収回路 110と、走査電極 22を電圧 Vsにクランプするためのスイツ チング素子 SW1と、走査電極 22を O (V)にクランプするためのスイッチング素子 SW 2とを有している。
[0066] 初期化波形発生回路 300は、初期化期間において緩やかに上昇する傾斜波形電 圧を発生するミラー積分回路 310と、緩やかに下降する傾斜波形電圧を発生するミラ 一積分回路 320とを備えて 、る。
[0067] 走査ノルス発生回路 400は、書込み期間において電圧 Vcを発生させるための電 源 Vxと、電源の低電圧側を電圧 Vaにクランプするためのスイッチング素子 SW3と、 走査電極 SCl〜SCnのそれぞれに印加する走査パルスを出力するスィッチ部 OUT l〜OUTnとを備えている。そしてスィッチ部 OUTl〜OUTnのそれぞれは、電圧 V cを出力するためのスイッチング素子 SWHl〜SWHnと電圧 Vaを出力するためのス イッチング素子 SWLl〜SWLnとを有している。図 9では図を見やすくするために、ス イッチ部 OUT1のスイッチング素子 SWH1と SWL1と、スィッチ部 OUT2のスィッチ ング素子 SWH2と SWL2と、スィッチ部 OUTnのスイッチング素子 SWHnと SWLnの みを示している。
[0068] 次に、走査電極駆動回路 53の動作について説明する。図 10は、異常電荷消去期 間における走査電極駆動回路 53の動作を説明するためのタイミングチャートである。 なお、以下の説明においてスイッチング素子を導通させる動作をオン、遮断させる動 作をオフと表記する。
[0069] まず、時刻 tlまでには、走査電極 SCl〜SCnには 0 (V)が印加されているものとす る。したがって、維持パルス発生回路 100のスイッチング素子 SW2、およびスィッチ 部 OUTl〜OUTnのスイッチング素子 SWLl〜SWLnがオンであり、それ以外のス イッチング素子はオフである。
[0070] 時刻 tlに、維持パルス発生回路 100のスイッチング素子 SW2をオフにし、スィッチ ング素子 SW1をオンにする。するとスイッチング素子 SW1、スイッチング素子 SWL1 〜SWLnを介して、走査電極 SCl〜SCnに電圧 Vsが印加される。
[0071] このとき、異常電荷を持つ放電セルの走査電極 SCl〜SCn上には正の壁電圧、維 持電極 SUl〜SUn上には負の壁電圧が蓄積されるので、走査電極 SCl〜SCn上 と維持電極 SUl〜SUn上との電圧差は放電開始電圧を超え放電が発生する。そし て、走査電極 SCl〜SCn上には負の壁電圧、維持電極 SUl〜SUn上には正の壁 電圧が蓄積される。なお、通常は、異常電荷を持たない放電セルでは放電は発生し ないが、上述したようにパネルを非常に厳しい環境の下で使用した場合に、維持放 電を発生する機会の少ない放電セルでは放電が発生することがある。
[0072] 時刻 t2で、維持パルス発生回路 100のスイッチング素子 SW1をオフにし、 SW2を オンにして、一且走查電極 SCl〜SCnを O (V)にもどす。そしてその後、維持パルス 発生回路 100のスイッチング素子 SW2をオフに、走査パルス発生回路 400のスイツ チング素子 SW3をオンにする。するとスイッチング素子 SW2、スイッチング素子 SWL l〜SWLnを介して、走査電極 SCl〜SCnに電圧 Vaが印加される。
[0073] すると、時刻 tlの後に放電を発生した放電セルでは、走査電極 SCl〜SCn上と維 持電極 SUl〜SUn上との電圧差は再び放電開始電圧を超え放電が発生する。ただ しこのとき維持電極 SUl〜SUnに印加されている電圧は 0 (V)であり、走査電極 SC l〜SCn上と維持電極 SUl〜SUn上との電圧差は放電開始電圧を大きくは超えな いので、走査電極 SCl〜SCn上と維持電極 SUl〜SUn上との壁電圧は消去される
[0074] 一方、異常電荷の蓄積して 、な 、正常な放電セルでは放電開始電圧以下の電圧 だけが印加されるので、放電は発生せず、初期化期間終了後の壁電圧が保たれる。
[0075] 時刻 t3で、スィッチ部 OUTl〜OUTnのスイッチング素子 SWLl〜SWLnをオフ にし、スイッチング素子 SWHl〜SWHnをオンにして走査電極 SCl〜SCnに電圧 V cを印加する。これ以降は書込み期間である。このようにして異常電荷消去期間にお いて、走査電極駆動回路 53は走査電極 SCl〜SCnに矩形波形電圧を印加してい る。
[0076] なお、実施の形態 1においては、時刻 tlから時刻 t2までの時間を 10 μ secに設定 したが、この時間は 5 μ sec〜30 μ secの間で設定することが望ましい。また実施の形 態 1においては、時刻 t2から時刻 t3までの時間を 10 secに設定した力 この時間 は 1 sec〜30 μ secの間で設定することが望ましい。 [0077] (実施の形態 2)
実施の形態 1においては異常電荷消去期間を備えたサブフィールド (以下、「異常 電荷消去サブフィールド」と略記する）を第 3SFとした。しかし、第 1SFまたは第 2SF の維持期間における維持パルス数が少ない場合には、異常電荷消去サブフィールド を第 3SFより後ろのサブフィールドに配置するほうが望ましい場合がある。
[0078] 図 11は本発明の実施の形態 2におけるサブフィールド構成を示す図である。第 1S Fは全セル初期化サブフィールドであり、第 2SF〜第 10SFは選択初期化サブフィー ルドである。そして、実施の形態 2においては、第 4SFに異常電荷消去期間が設けら れていることが特徴であり、それ以外のサブフィールドには異常電荷消去期間は設け られていない。なお、図 11はパネルの駆動電圧波形の 1フィールドの概略を示すも ので、各サブフィールドの詳細な波形は図 5、図 6および図 7に示すとおりである。
[0079] 実施の形態 2においても、第 3SF以降のサブフィールドにおいて書込み動作を行う 場合には、第 1SFまたは第 2SFでも必ず書込み動作を行うように駆動されている。し たがって第 4SFで書込み動作を行う場合も、第 1SFまたは第 2SFで必ず書込み動 作がなされる。
[0080] ところで、パネルを厳 、環境の下で使用した場合、全セル初期化動作が正常に 行われた放電セルであっても異常電荷消去期間において放電する可能性がある力 ー且維持放電を発生させるとその可能性がなくなることを上記で説明した。しかしな がら、維持放電を発生した放電セルであってもその維持放電の回数が極端に少な ヽ 場合には異常電荷消去期間において放電することがありうる。そして、輝度倍率が小 さく設定された場合にはもつとも輝度重みの小さい第 1SFの維持パルス数が少なくな り、たとえ第 1SFで維持放電を行っても異常電荷消去期間において放電することが ありうる。
[0081] し力し実施の形態 2においては、第 3SFよりさらに後ろに配置された第 4SFに異常 電荷消去期間を備えたため、異常電荷消去サブフィールド以前に維持放電を発生 する回数とその確率が増加し、全セル初期化動作が正常に行われた放電セルが異 常電荷消去期間において放電する可能性をさらに低下させることができる。このよう に、実施の形態 2においては、実施の形態 1と同様に、全セル初期化動作ののち少 なくとも 1つのサブフィールドで書込み動作を行った場合にのみ書込み動作を行うサ ブフィールドを所定のサブフィールドとしている。そして、その所定のサブフィールドの うちの最初から 2番目に配置されたサブフィールドの初期化期間の後に、走査電極に 矩形波形電圧を印加する異常電荷消去期間を設けている。このような構成により、維 持放電を発生した放電セルであってもその維持放電の回数が極端に少ない場合に 異常電荷消去期間において放電する可能性を低下させることができる。
[0082] なお、所定のサブフィールドのうちの最初から 3番目以降に配置されたサブフィー ルドに対して異常電荷消去期間を設けてもよ!、が、パネルの特性に合わせて最適な サブフィールドに異常電荷消去期間を設けることが望ましい。
[0083] なお、本発明は、サブフィールド数や各サブフィールドの輝度重みが上記の値に限 定されるものではなぐ他のサブフィールド構成においても同様に適用することができ る。
[0084] さらに、実施の形態 2において用いた具体的な各数値は、単に一例を挙げたに過 ぎず、パネルの特性やプラズマディスプレイ装置の仕様等に合わせて、適宜最適な 値に設定することが望ましい。
産業上の利用可能性
[0085] 本発明は、誤点灯を発生させることなぐ画像表示品質を大きく低下させることのな V、パネルの駆動方法を提供することが可能となるので、プラズマディスプレイパネル の駆動方法およびプラズマディスプレイ装置として有用である。

Claims

請求の範囲
[1] 走査電極と維持電極とからなる表示電極対を有する放電セルを複数備えたプラズマ ディスプレイパネルの駆動方法であって、
前記放電セルで初期化放電を発生させる初期化期間と、前記放電セルで書込み動 作を行う書込み期間と、前記書込み動作を行って書込み放電を発生させた放電セル で維持放電を発生させる維持期間とを有する複数のサブフィールドを配置して 1フィ 一ルド期間を構成し、
少なくとも 1つのサブフィールドの初期化期間において、画像表示を行う全ての放電 セルに対して初期化動作を発生させる全セル初期化動作を行い、
前記全セル初期化動作ののち少なくとも 1つのサブフィールドで書込み動作を行った 場合にのみ、それ以降の書込み期間で書込み動作を行う所定のサブフィールドが複 数存在するように制御して階調を表示し、
前記所定のサブフィールドのうちの少なくとも 1つのサブフィールドの初期化期間の 後に、前記走査電極に矩形波形電圧を印加する異常電荷消去期間を設けたことを 特徴とするプラズマディスプレイパネルの駆動方法。
[2] 前記所定のサブフィールドのうちの最初に配置されたサブフィールドの初期化期間 の後に、前記走査電極に矩形波形電圧を印加する異常電荷消去期間を設けたこと を特徴とする請求項 1に記載のプラズマディスプレイパネルの駆動方法。
[3] 前記所定のサブフィールドのうちの最初から 2番目に配置されたサブフィールドの初 期化期間の後に、前記走査電極に矩形波形電圧を印加する異常電荷消去期間を 設けたことを特徴とする請求項 1に記載のプラズマディスプレイパネルの駆動方法。
[4] 画像表示を行う全ての放電セルで放電を発生させる全セル初期化動作を行う初期化 期間と、前記放電セルで書込み動作を行う書込み期間と、前記放電セルで維持放電 を発生させる維持期間とを有するサブフィールドと、選択された放電セルで放電を発 生させる初期化動作を行う初期化期間と、前記放電セルで書込み動作を行う書込み 期間と、前記放電セルで維持放電を発生させる維持期間とを有するサブフィールドと を配置して 1フィールド期間を構成して画像表示を行うプラズマディスプレイパネルの 駆動方法であって、 前記全セル初期化動作を行った初期化期間のあとの書込み期間で書込み動作を行 い、さらにそれ以降のサブフィールドの少なくとも 1つのサブフィールドの初期化期間 の後に走査電極に矩形波形電圧を印加したあと書込み動作を行うことを特徴とする プラズマディスプレイパネルの駆動方法。
走査電極と維持電極とからなる表示電極対を有する放電セルを複数備えたプラズマ ディスプレイパネルと、
前記放電セルで初期化放電を発生させる初期化期間と、前記放電セルで書込み動 作を行う書込み期間と、前記書込み動作を行って書込み放電を発生させた放電セル で維持放電を発生させる維持期間とを有する複数のサブフィールドを配置して 1フィ 一ルド期間を構成して前記プラズマディスプレイパネルを駆動する駆動回路とを備え 前記駆動回路は、
少なくとも 1つのサブフィールドの初期化期間において、画像表示を行う全ての放電 セルに対して初期化動作を発生させる全セル初期化動作を行い、
前記全セル初期化動作ののち少なくとも 1つのサブフィールドで書込み動作を行った 場合にのみ書込み動作を行う所定のサブフィールドが複数存在するように制御して 階調を表示し、
前記所定のサブフィールドのうちの少なくとも 1つのサブフィールドの初期化期間の 後に、前記走査電極に矩形波形電圧を印加することを特徴とするプラズマディスプレ ィ装置。
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