WO2007099644A1 - クロスバスイッチ - Google Patents

クロスバスイッチ Download PDF

Info

Publication number
WO2007099644A1
WO2007099644A1 PCT/JP2006/304152 JP2006304152W WO2007099644A1 WO 2007099644 A1 WO2007099644 A1 WO 2007099644A1 JP 2006304152 W JP2006304152 W JP 2006304152W WO 2007099644 A1 WO2007099644 A1 WO 2007099644A1
Authority
WO
WIPO (PCT)
Prior art keywords
data
output
input
selector
buffer
Prior art date
Application number
PCT/JP2006/304152
Other languages
English (en)
French (fr)
Inventor
Michitaka Okuno
Original Assignee
Hitachi, Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi, Ltd. filed Critical Hitachi, Ltd.
Priority to PCT/JP2006/304152 priority Critical patent/WO2007099644A1/ja
Priority to JP2008502630A priority patent/JP4566261B2/ja
Publication of WO2007099644A1 publication Critical patent/WO2007099644A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/10—Packet switching elements characterised by the switching fabric construction
    • H04L49/101—Packet switching elements characterised by the switching fabric construction using crossbar or matrix

Definitions

  • the present invention relates to a crossbar switch, and more particularly to a technology that is effective when applied to a cross bus switch that dynamically connects a plurality of functional blocks inside the device in a router, a server, a storage device, etc. .
  • a switch fabric is used to exchange data between functional blocks in the device.
  • N is a natural number
  • input ports and N output ports are connected to a common buffer (single memory), and all the inputs are connected to the common buffer.
  • This is a switch method that performs writing and reading by division and outputting to the target output port.
  • the common buffer type switch method requires an exchange capacity proportional to the total switch capacity of the switch in the common buffer section, so when the speed and the number of lines of the I / O port increase, the memory performance can not be increased and the system bottle It is easy to become a neck! /.
  • the output buffer type switch system is configured by N input ports, N output ports, an independent output buffer for each output port, and a common bus connecting all input ports and all output ports. All inputs are passed on a common bus by time division, filtered by destination information, queued in the output buffer of the destination output port, and output.
  • the power buffer type switch method requires an exchange capacity proportional to the total exchange capacity of the switch in the common bus part, so if the speed and the number of lines of the input / output port increase, the bus transfer performance can not be increased. It is easy to become a bottleneck of
  • N input ports and N output ports an independent input buffer for each input port, an independent output buffer for each output port, and all input buffers It consists of a crossbar that connects all output buffers.
  • the I / O buffer type crossbar switch only depends on single input speed and single output speed, which is not dependent on the total switching capacity of memory access speed of input and output buffers. Because it easily improves the replacement capacity, it has the advantage.
  • VQ Virtual Output Queue
  • each input of the switch is provided with a notch that can perform independent output corresponding to each output of the switch. It means that there is no possibility of blocking the service.
  • the NXN crossbar switch has N queues per input, ie, N 2 queues.
  • a scheduler is an important design point in a crossbar switch provided with a VOQ.
  • the high-performance scheduler design has shown that VOQ input buffer switches can achieve 100% throughput (see, for example, non-patent document 3).
  • VOQ scheduling is the fair exchange of as much data as possible among these many options.
  • the scheduling calculation time should not be a bottleneck of the communication device. In order for the scheduling to be performed within a certain limited time, depending on the data exchange time of the communication device.
  • the throughput of the switch device is determined by the product of the number of ports, the bit width of the data path, and the operating frequency. Of these, the number of ports is limited by the number of pins of the LSI package. Therefore, techniques for maximizing the bit width and operating frequency of the data path are important for achieving high throughput, and it is important to control the data path with many bits wide at high operating frequency. To be important.
  • Pipeline processing includes coarse-grained pipeline processing and fine-grained pipeline processing.
  • coarse-grained processing means that processing is performed with a plurality of machine cycles as unit time
  • fine-grained processing means that processing is performed with one machine cycle as unit time.
  • Patent Document 2 An example of coarse-grained pipeline processing is given in Patent Document 2.
  • time slots are allocated independently for route reservation processing and information transfer processing, transfer of a few slots ahead is reserved, and when the appropriate slot time is reached, data transfer is performed after reservation. That is, coarse-grained pipeline processing is realized by overlapping the reservation and transfer in relatively long unit time.
  • this method can take a relatively long time for arbitration and it is easy to improve the throughput, the disadvantage is that the latency is long because the time from the execution of arbitration to the transfer of data is large.
  • Patent Document 3 can be mentioned.
  • the NX 1 selector is configured by an OR tree, and a fine grained pipeline is performed by inserting a register (flip flop) in the middle stage of the OR tree, Ru. More specifically, data is input from the input flip flop (input register) of the NX 1 selector, and at the first stage, one winner is selected from the arbitration result of all inputs, and the input data is ANDed with the flip flop (MASK Record in the register). In the next stage, the outputs from the MASK registers are ORed, and the result is recorded in the flip-flop (OR register) of that stage. In the final stage, the output data is passed by recording the OR of the outputs of the OR register group in a flip flop (output register). For this reason, only one winner data always progresses in the ropeline selector configured by the OR logic.
  • This fine-grained pipeline type selector simply pipelines only the data path, and the process of selecting only one winner for the medium power of all inputs at the beginning can be a bottleneck.
  • Patent Document 4 is another example of fine-grained pipeline processing.
  • Patent Document 4 shows an embodiment in which 4 ⁇ 1 selectors are connected in a two-stage tree shape and flip-flops are inserted between 4 ⁇ 1 selectors when configuring a 16 ⁇ 1 selector.
  • Patent Document 3 only one winner is selected in the first stage, and only one winner data always progresses in the pipeline tree. Similar to Patent Document 3, this fine-grained pipeline-type selector simply pipelines only the data path, and the process of selecting only one winner from all the inputs at the beginning can be a bottleneck. .
  • Patent Document 5 is another example of fine-grained pipeline processing.
  • an Arbiter having a binary tree structure is connected in a tree shape to construct an NX 1 selector, and a request selector that places request input and data input from a leaf part in a branch part in order
  • An embodiment is shown in which a pipeline selector is realized by selecting, advancing, and arranging flip-flops in each branch.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2000-174817
  • Patent Document 2 Patent No. 3473687
  • Patent Document 3 Patent No. 3206126
  • Patent Document 4 US Patent No. 6,636,932
  • Patent Document 5 Japanese Patent Application Publication No. 2004-140538
  • Non-Patent Document 1 Tamir (Y. Tamir), Frazier (G. Frazier), "High Performance ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ 'Buffers ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ BUI S I' Communication 'Switch 1 (High Performance “Multi-queue Buffers for VLSI Communication Switches”, “Fossings • 15th Series” Symposium on “Proceedings of 15th Ann. Symp. On Comp. Arch.”, 1988 June, P. 343— 354
  • Non-Patent Document 2 Anderson (T. Anderson), S. Owicki, Saxe (J. Saxe), Tucker. Thacker, 'High' Speed 'Switch' Scheduling 'Fo ⁇ ⁇ Local' Area 'Networks Transactions on Computer Systems (ACM Transactions on Computer Systems), November 1993, P. 319—352 (High Speed Switch Scheduling for Local Area Networks).
  • Non-patent literature 3 Plating tickle (A. Mekkittikul), Matake Oon (N. McKeown), “a 'Practical scheduling algorithm • Tu ⁇ ⁇ ⁇ Archive ⁇ 100% ⁇ Sur 1 put. In. Input. (A Practical Scheduling Algorithm to Achieve 100% Throughput in Input-Queued Switches), Proceedings 'Info' Infocom 98 (Proceedings of Infocom 98), April 1998
  • Non-Patent Document 4 Matake Oun (N. McKeown), Izard (M. Izzard), Mekkitickuru (A. Mekkittikul), El Ishisick (W. Ellersick), Hoytchi (M. Horowitz), "The Tai-i 'Terra” ⁇ ⁇ ⁇ ⁇ ... ⁇ ⁇ Tin Tin Tin Tin Tin Tin Tin IEEE ⁇ IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE IEEE
  • Non-patent literature 5 Tamir (Y. Tamir), Chi (HC Chi), "Symmetric 'Cross No' 'Arbiters for BIEL S' 'Symmetric Crossbar Arbiters for VLSI Communication Switches", Phi ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ '' On 'Parallel' and 'Discrete taken' Systems (IEEE Transactions on Parallel and Distributed Systems), 1993, Fourth issue, No. 1, p. 13— 27
  • Patent Document 5 describes an embodiment in which a fine-grained pipeline including a control unit is provided.
  • the pipeline of the control unit is effective for short-term arbitration.
  • the means "provides a buffer for each request selector and some of the request selectors to construct an exchange arbiter that performs pipeline operation It is possible, ”as indicated by a single sentence, is a method of stopping the progress of data which has been defeated in the middle of the stage, or to delete the data which has been defeated in the mediation and reenter.
  • the specific processing means which are not described regarding the remediation method is unclear. That is, in fine-grained pipeline control, it is an issue to provide a concrete means for handling the data that has been lost in the middle stage after arbitration.
  • Non-Patent Documents 1, 2, 3, 4, 5 and Patent Document 1 data destined for a free output port can not be forwarded due to a conflict with another port.
  • the buffer VOQ Virtual Output Queue
  • the read control becomes an issue when used in combination with a fine-grained pipeline crossbar switch.
  • VC Virtual Channel
  • VC is a technology that provides a plurality of input buffers for each input port, and an output buffer for each output port that has the same number of input buffers as the input cache and shares the communication link (channel) between devices with those buffers.
  • a small scale selector is connected in multiple stages in a tree shape, and a flip line selector having flip-flops between stages is provided.
  • Prepare the pipeline crossbar by preparing the number of output ports.
  • Arbitration requests are embedded in data, and an independent arbitrator is placed for each of the small scale selectors.
  • the arbitrator extracts the arbitration request embedded in the input data and, if necessary, the priority of the input data to determine the winner input.
  • it has an optional function to monitor the status of retention of input data, and to select an input with a large amount of retention preferentially when the amount of retention is large or when the residence time is long.
  • the pipeline selector receives data every cycle, and transfers arbitration and winner input data. At the same time. There are two ways to transfer winner input data.
  • the force flip flop records nothing, if the winner input data is flip flop It does by recording in. That is, the flip-flop receives the winner of the input of the small scale selector or the output itself of the flip-flop. Therefore, in each stage of the pipeline selector, the winner data will advance to the advanceable stage and will stand by when it does not advance.
  • whether the stage ahead of the flip flop can be used in the next cycle or not is determined in the output buffer in the final stage of the pipeline crossbar. Judge based on whether it is available (available) or not (unavailable). In the middle stage of the nominal line crossbar, it is judged whether the result of arbitration of the input data in the near side of the output is successful and can be progressed (available) or not (unavailable).
  • the flip-flop always records winner input data. Then, for the loser data, when it is determined that the loser is found, the data of the flip-flops of the rear stage (stage on the input side) are cleared, and the buffer read pointers for supplying data to the pipeline selector are as many as necessary. Rewind Makes it possible to read the correct top data at the next data input.
  • the read pointer of the first data before passing the crossbar is recorded, and when it is determined that the loser is found, the read pointer is rewound (replaced) with the value recorded, and the next data Enable correct head data reading when input.
  • the output buffer placed in front of the final stage of the pipeline selector when the output buffer placed in front of the final stage of the pipeline selector is not able to accept data, it looks for overruns of data, and the number of entries in the output buffer is also large. When the number of pipeline selector stages is reduced, the input to the pipeline selector is stopped to avoid the overflow canoffer.
  • VOQs are provided independently for each input of the pipeline crossbar. Unlike the normal first-in first-out (FIFO) queue control, the VOQ immediately follows the VOQ read, and the read cancellation request is output from the pipeline crossbar. When it is received, it controls the read pointer to read the same value again.
  • FIFO first-in first-out
  • the fine-grained pipeline crossbar according to the present invention can control a multi-bit wide data path at a high operating frequency, and thus can achieve high throughput.
  • the fine grained pipeline crossbar distributes the arbitration circuit to each stage of the crossbar, so that individual arbitration circuits can be simplified and high-speed operation can be realized.
  • the fine-grained pipeline crossbar according to the present invention realizes arbitration and transfer at the same time, so it is possible to minimize the latency generated until arbitration power transfer.
  • the fine-grained pipeline crossbar according to the present invention loses arbitration because the inter-stage flip-flop has the winning input data with the output of the flip-flop circulating as the input of the flip-flop. This data can be queued for the next output opportunity in the pipeline crossbar. That is, after a certain data passes through the pipeline crossbar, it is possible to pass the next output request data without causing an open state (called a pipeline bubble) in the pipeline crossbar, thereby preventing a decrease in throughput. be able to.
  • VOQ prevents throughput degradation due to HOL blocking
  • VOQ read control according to the present invention unconditionally inputs data to the pipeline crossbar if there is data in the VOQ, and the first stage of the pipeline crossbar If you lose the arbitration at the selector, or if the flip-flops attached to the selector are in a state where data can not be accepted even if you win the arbitration, you can read the same data from the VOQ again. It is possible to prevent the pipeline crossbar pipeline bubble from occurring and prevent the decrease in throughput.
  • virtual dedicated paths can be realized, and important data can be transferred with small latency without being disturbed by non-critical data.
  • FIG. 1 is a block diagram showing an example of the configuration of a fine-grained narrow line cross-bus street with a virtual route according to an embodiment of the present invention.
  • FIG. 2 is a block diagram showing a configuration example of an input / output buffer type crossbar switch examined as a premise of the present invention.
  • FIG. 3 An explanatory view showing an example of HOL blocking by different destination data.
  • FIG. 4 An explanatory view showing an example of HOL blocking by low priority data.
  • FIG. 5 An explanatory view showing an example of elimination of HOL blocking due to different destination data.
  • FIG. 6 An explanatory view showing an example of elimination of HOL blocking by low priority data.
  • FIG. 7 is a block diagram showing a configuration example of a crossbar switch for eliminating HOL blocking according to an embodiment of the present invention.
  • FIG. 8 A block diagram showing the configuration of a fine-grained pipeline crossbar which can not stop data in the middle stage.
  • FIG. 9 is a block diagram showing the configuration of a fine-grained pipeline crossbar capable of stopping data at an intermediate stage in a switch according to an embodiment of the present invention.
  • FIG. 10 is a block diagram showing the basic components of the fine-grained pipeline crossbar of FIG.
  • FIG. 11 An explanatory view showing an example of data progression in the fine-grained pipeline crossbar of FIG.
  • FIG. 12 An explanatory view showing an example of data progression in the fine grained pipeline crossbar of FIG.
  • FIG. 13 An explanatory view showing a state in which arbitration and transfer are performed sequentially.
  • FIG. 14 An explanatory view showing a situation in which arbitration and transfer are performed overlapping.
  • FIG. 15 Arbitration and transfer are over in a switch according to an embodiment of the present invention It is explanatory drawing which shows the condition wrapped and implemented simultaneously.
  • FIG. 16 is a flowchart showing reading of TCIQ and writing control of VOQ in the cross switch according to the embodiment of the present invention.
  • FIG. 17 is a flowchart showing read control of the VOQ in the cross switch according to the embodiment of the present invention.
  • FIG. 18 is a flowchart showing holding content control of flip-flops of a flip-line crossbar in the cross switch according to the embodiment of the present invention.
  • FIG. 19 is a block diagram showing the configuration of a fine-grained pipeline crossbar in which the control units are distributed in FIG.
  • FIG. 20 is a block diagram showing the basic components of the fine-grained pipeline crossbar of FIG. 19;
  • 21 is a flow chart showing VOQ read control of the fine-grained pipeline crossbar in FIG.
  • FIG. 22 is an explanatory view showing an example of data progression in the fine grained pipeline crossbar of FIG. 19;
  • FIG. 23 is a block diagram showing a configuration example of a virtual path added fine-grained pipeline crossbar switch without virtual paths according to an embodiment of the present invention.
  • FIG. 1 shows an overview of an example of a virtual route fine grained pipeline crossbar switch 100 to which the present invention is applied.
  • FIG. 1 shows an example of realizing a 4-input 4-output switch with a typical conventional input / output buffer type crossbar switch for comparison.
  • the input / output crossbar switch 200 has one input buffer 201-1 to 4 for each input port, an output buffer 202-1 to 4 for each output port, and a crossbar 204.
  • the crossbar 204 comprises selectors 205-1 to 4-4 connected to the output buffers 202-1 to 4, and each selector comprises an independent output arbitrator.
  • HOL blocking refers to a state in which the progress can be stopped by the presence of data that can not be forwarded due to a conflict on another port immediately before the data destined for a free output port.
  • FIG. 3 shows an example of HOL blocking due to different destination data.
  • FIG. 3 shows that in the 3-input 3-output switch with input buffer, input buffer 201-1: four output 1-way data, input buffer 201-2: output 2-way data, input buffer 201- At the top of 3 is one input 2 going data, followed by 3 outputs 3 going data.
  • each of the input buffers 201-1 to 3 in FIG. 3 there is one output 1 going data and two output 2 going data, and the output 2 going data is in competition. Since the input buffer 201-3 has data for output 3 immediately after output 2 and there is a situation in which the data for the first output 2 goes out of contention and can not be output, the irrelevant data for output 3 is The output is queued until the output data for the output 2 is drained, resulting in a decrease in throughput of the switch device. In theory, when the number of ports is infinite and the destination is completely random data, it is known that the throughput of the switch device is reduced to 58.6% due to HOL blocking.
  • FIG. 4 shows an example of HOL blocking by low priority data.
  • FIG. 4 shows that in the 3-input 3-output switch with input buffer, output 1 goes to input buffer 201-1 four priority B data and input buffer 201-2 goes to output 2 priority A It shows that there is one data, the input 1 going to the top of the input buffer 201-3, one data of priority C, the output 1 going to it, and three data of priority A going to it.
  • the priority is assumed to be the one with the highest priority, the second with the highest priority, and the lowest with the priority C. Ru.
  • each input buffer 201-1 to 3 in FIG. 4 there are two output 1-bound data and one output 2-destination data, and the output 1-bound data is in conflict, so The data of priority B at the head of the input canoter 201-1 is output.
  • the input buffer 201-3 is destined for output 1 at the beginning, there is data of priority C, so it is impossible to output data of output 1 priority A immediately after that. For this reason, a situation occurs in which high importance data is blocked due to low importance data.
  • FIG. 5 shows an example of a method for eliminating HOL blocking due to different destination data.
  • VOQ 103— ⁇ 1 to 3 (input number) K1 to 3 (output number) ⁇ is introduced for each destination port.
  • VOQ 103- ⁇ 1 to 3 K 1 to 3 ⁇ can output data to the output C that was blocked in the example in FIG. 3 regardless of the race condition of other outgoing data (to 2 in the example in FIG. 3) It is possible to avoid a decrease in snowfall output.
  • FIG. 6 shows an example of a method of eliminating HOL blocking by low priority data.
  • the crossbar switch 300 handles three types of priorities with three inputs and three outputs.
  • the inputs are first connected to TCIQ 101 ⁇ A, B, C ⁇ ⁇ 1-3 ⁇ .
  • TCIQs 101 ⁇ A, B, C ⁇ ⁇ 1-3 ⁇ are connected to VOQs 103 ⁇ A, B, C ⁇ ⁇ 1-3 K1-3 ⁇ prepared for each priority and each output.
  • VOQ 103 ⁇ A, ⁇ , C ⁇ ⁇ 1 to 3 ⁇ ⁇ 1 to 3 ⁇ are independent crossbars for each priority 204 ⁇ , ⁇ , C ( Connect to priority) ⁇ .
  • Each output of each crossbar 204 ⁇ A, B, C ⁇ outputs data at an independent timing, so TCOQ 102 ⁇ A, B, C (priority) ⁇ — ⁇ 1 to 3 (outputs) on the output port side. Arrange the number) ⁇ so that data will not be lost even if the crossbar 204 ⁇ A, B, C ⁇ simultaneously outputs data.
  • TCIQlOliA, B, C ⁇ — ⁇ 1 to 3 ⁇ and TCOQ 102 ⁇ A, B, C ⁇ — ⁇ 1 to 3 ⁇ are in the form of a crossbar switch 300, or TCOQ 102 at the output.
  • VC Virtual Channel
  • the priority may be weighted as A> B> C, and the shared circuit may be controlled to pass data with a high priority, or the priority may be shared as an available bandwidth.
  • the line may be controlled to be used according to the allocated bandwidth.
  • the control position is implemented in the selector immediately after TCOQ 102 ⁇ A, B, C ⁇ ⁇ 1 to 3 ⁇ .
  • the crossbars 204 ⁇ A, B, C ⁇ are made independent for each priority, the throughput degradation is prevented by avoiding the HOL blocking in the crossbar switch 300, and accurate priority control, or Bandwidth control becomes possible.
  • a fine grained pipeline crossbar is introduced in order to improve the throughput itself without preventing the reduction of the throughput.
  • Fig. 1 is an example in which the crossbar 204 ⁇ A, B, C ⁇ in Fig. 7 is replaced with a fine grained pipeline crossbar, and four inputs and four outputs, and two types of priorities are handled.
  • the pipeline crossbar 104 has a configuration of 4 ⁇ 4 (4 inputs and 4 outputs), and is configured of four 4 ⁇ 1 pipeline selectors 105.
  • the pipeline selector 105 has a configuration in which small-scale 2 ⁇ 1 selectors are arranged in a tree shape, and flip-flops (FF) are arranged at the output part of the 2 ⁇ 1 selectors.
  • FIG. 8 shows the configuration of one output of an 8 ⁇ 8 fine-grained pipeline crossbar, ie, an 8 ⁇ 1 fine-grained pipeline selector. This fine-grained pipeline crossbar can not stop data on the way stage.
  • the fine-grained pipeline selector of FIG. 8 is a 2 ⁇ 1 selector 4 for selecting input data. 01, a pair of flip-flops 403 for recording winner data is used as a basic component, and the basic components are realized by connecting them in a tree shape.
  • the configuration of FIG. 8 is equivalent to the pipeline crossbar disclosed in Patent Document 4, and the selector selection signal is provided from the outside of the fine-grained pipeline selector. In the first stage, only one winner is chosen, and only one winner data always progresses in the pipeline selector. That is, only the data path is fine-grained pipeline, and the control unit is not fine-grained pipeline, so the arbitration circuit is complicated as in the coarse-grained pipeline processing, and And, the problem is that the latency to the actual transfer also increases with arbitration power.
  • FIG. 9 shows an example of a fine-grained pipeline selector for constructing a fine-grained pipeline crossbar according to the present invention.
  • This fine-grained pipeline crossbar can stop data on the way stage.
  • the fine-grained pipeline selector of FIG. 9 is a 2 ⁇ 1 selector 401 for selecting input data, and a 2 ⁇ 1 selector 402 for selecting the winner data of the current cycle and the flip-flop recorded data of the previous cycle.
  • a flip-flop 403 for recording the output of the selector 402 and a control unit 404 for generating selection signals of the selectors 401 and 402 are basic components, and the basic components are connected in a tree form.
  • FIG. 10 shows the details of the components of the pipeline crossbar (in particular, the control unit 404) of FIG.
  • the control unit 404 is configured by an arbitrator (arbiter) 405, a logic 406 for holding data of the flip flop 403, and a logic 407 for transmitting a retention status of input data.
  • the input data includes an arbitration request 410, and the arbitrator 405 extracts the arbitration request 410 embedded in the input data, and determines winner data by round robin control for each data pass in order to realize fair arbitration.
  • the selection signal 411 is generated, and the output of the selector 401 is selected.
  • the arbitrator 405 also has an option function of using a signal 420 for monitoring the stagnation state of input data and preferentially selecting an input with a large stagnation amount when the stagnation amount is large.
  • a packet is data in which in-device control information (eg, switch fabric output port number, priority information, serial number, etc.) is added to a variable-length Ethernet frame or the like used in a communication device such as a router.
  • a cell is data in which the packet is divided into fixed lengths, and in-device control information (information equivalent to the information in the packet case, serial number and delimiter information required when reassembling the packet, etc.) is added. is there.
  • a flit is data in which the above-mentioned cell is divided into an amount that can be handled by a hardware in one machine cycle (hereinafter referred to as “cycle”).
  • a cell is an integral multiple of flit.
  • the switch device is handled by hardware and is input in easy-to-use fixed-length cells.
  • Arbitration units in the arbitrator 405 are packets or cells.
  • the arbitration unit When the arbitration unit is set to cell unit, in order to reach the end receiving device while cells of multiple packets are mixed in the switch device, there is a mechanism for collecting and assembling cells for each packet in the end receiving device. It will be necessary. If the arbitration unit is a packet, multiple buckets of cells do not mix in the switch device, and the final end receiving device need only assemble the arriving cells in order.
  • the arbitration unit will be described as a packet.
  • logic 406 for holding data of flip flop 403 in FIG. 10 has data holding request 430 from the front stage, and the valid bit of data of flip flop 403 is valid.
  • a holding signal 432 for writing the value of the flip flop 403 to the flip flop 403 is generated again, and the selector 402 is controlled to realize an operation of holding data in the flip line.
  • the hold signal 432 is valid or if the input data is lost by the arbitration result signal 411, the data holding request 433 is transmitted to the rear stage.
  • the logic 407 for transmitting the stagnation situation of input data in FIG. 10 receives the signal 420 for monitoring the stagnation situation of input data also in the rear stage force, and any one of the signals 420 is previously obtained.
  • the set threshold value is exceeded, that is, the VOQ on the input side is almost full, and the path of the subsequent data of the VOQ becomes busy. If there is a possibility, in the next cycle, transmit a signal 421 indicating the retention status of input data to the front stage.
  • FIG. 11 illustrates how data passes through the fine-grained pipeline crossbar of FIG. 9 having the basic components of FIG. 10 according to the present embodiment.
  • FIG. 11 shows one of the 8 ⁇ 1 pipeline selectors constituting the 8-input 8-output fine-grained pipeline crossbar, and data is present on all the inputs of the 8 ⁇ 1 pipeline selector.
  • the data from the input No. 1 is prioritized and shows passing through! ing.
  • the circled numbers indicate flits, and the circled boxes further indicate packets. Even while the data of input 1 is passing, the data of other input powers is advanced to the stage where it can progress in the fine-grained pipeline selector, and it is in the standby state, and after the input 1 passes.
  • FIG. 11 shows that the process proceeds from the input No. 1 to the input No. 5, the input No. 3, the input No. 3, the input No. 7, the input No. 2, the input No. 6 and so on.
  • the arbitrator attached to the selector of each basic component selects a packet with a different input after the final flit of the packet passes according to the round robin control.
  • FIG. 12 illustrates how data passes through a conventional fine-grained pipeline crossbar.
  • Figure 12 also shows the situation where all the inputs of the 8 ⁇ 1 pipeline selector have data.
  • This fine-grained pipeline crossbar has the configuration shown in Fig. 8 and can not hold data on the way.
  • the fine-grained pipeline crossbar shown in Patent Document 4 corresponds to the configuration of FIG.
  • the control method is as follows. First, the arbitration of all the inputs is performed to determine the input to be the winner, and then only the winning packet proceeds in the pipeline.
  • FIG. 12 shows an example in which all inputs are selected in round-robin control in ascending order of input port numbers.
  • Figure 13 shows an example in which coordination and transfer are performed sequentially.
  • arbitration is performed between inputs, and data transfer is started after the winning data is determined. Since this method can not transfer data while performing arbitration, The problem is that throughput decreases.
  • FIG. 14 shows an example in which arbitration and transfer are implemented in an overlapping manner.
  • phase k + 1 arbitration is performed during the k-th data transfer.
  • the arbitration phase and the transfer phase are performed sequentially, and there is latency until the start of the transfer phase, so the latency from arbitration to transfer is a problem. is there.
  • TCIQ101, VOQ103, and TCOQ102 consist of dual port memory with write port and read port.
  • TCIQ 101 When data is input to the fine-grained pipeline crossbar switch 100, the data is distributed to and written into the TCIQ 101 that matches the traffic class. TCIQ 101 writes data in units of Flit, and manages entries in units of cells.
  • TCIQ 101 When data is input to TCIQ 101, TCIQ 101 enters a read operation.
  • FIG. 16 shows the read operation of TCIQ 101 and the VOQ 103 connected to TCIQ 101.
  • Fig. 6 shows a flow chart for a write operation
  • step S1600 When there is data (flit) in TCIQ 101 and there is an empty entry in all VOQs 103 connected to the TCIQ 101 (step S1600), an operation to read the data (flit) and advance the read pointer of the TCI Q 101 Repeat step S1601).
  • the read data is transmitted to all the VOQs 103 connected to the TCIQ 101, and the data is written only to the VOQ 103 whose destination port number matches, and the write pointer of the VOQ 103 is advanced (step S1602 ⁇ step S1603).
  • writing is simultaneously performed to a plurality of VOQs 103.
  • the VOQ 103 not applicable is not written (step S 1604).
  • control is performed by looking only at the empty state of the target destination VOQ 103 in step S1600.
  • FIG. 17 is a flowchart showing the read control of the VOQ 103.
  • step S 1700 When data is input to the VOQ 103 (step S 1700), the data is read in the order written in the VOQ 103, and the read pointer of the VOQ 103 is advanced (step S 1701).
  • the above read data is input to the corresponding pipeline selector 105 of the pipeline crossbar 104. Force to lose the arbitration of the first stage of the pipeline selector 105, is it lost in the pipeline stage ahead of the pipeline selector 105? If the TCOQ 102 is in an unacceptable state and can not record in the flip-flop of the first stage, the read pointer of the VOQ 103 is rewound and the read data is read again (step S 1702 ⁇ step S 1703 ⁇ step S 1701). When the read data is won in the first stage of the pipeline selector 105 and can be recorded in the flip flop of the first stage, the next VOQ 103 read operation is continued (step S 1702 ⁇ step S 1700).
  • FIG. 18 is a flowchart showing held content control of flip-flops in a pipeline crossbar.
  • step S 1801 ⁇ step S 1802 ⁇ step S 1803 If there is no data input to the stage, at least a valid bit of the flip flop 403 is reset (step S1801 ⁇ step S1802 ⁇ step S1805). If there is no valid held data in the flip-flop 403 or if there is a data holding request 430, the flip-flop 403 holds the current value (step S1801 ⁇ step S1804).
  • the winning data passes sequentially one after another and is recorded in the corresponding TCOQ 102.
  • the TCOQ 102 passes a signal equivalent to the data holding request 430 in FIG. 10 to the corresponding pipeline selector 105, and suppresses data input until the TCOQ 102 becomes acceptable again. Do.
  • the TCOQ 102 advances its own write pointer, and when reading data, it advances its own read pointer.
  • the signal corresponding to the data holding request 430 is validated. I will.
  • TCOQ 102 When data is accumulated in TCOQ 102, data is output from fine-grained pipeline crossbar switch 100 to the outside.
  • data is always output from the TCO Q 102A when there is data in the high priority TCOQ 102A.
  • the above operation allows high importance data to pass through the fine grained pipeline crossbar switch 100 before low importance data.
  • the data of TCOQ 102B is made to wait abnormally long time, fine-grained pipeline There is a possibility that the loss bar switch 100 can not pass through.
  • a timer is provided, the timer is started when the output from TCOQ102B starts to be suppressed, and the data output of TCOQ 102B is enabled for one packet when the timer reaches the set threshold, so that low priority can be achieved. It is possible to avoid a situation where the passage of data becomes abnormally slow.
  • FIG. 19 shows a fine-grained pipeline selector that constitutes the fine-grained pipeline crossbar in the second embodiment of the present invention.
  • the fine-grained pipeline selector in FIG. 19 generates control signals for the 2 ⁇ 1 selector 401 for selecting input data, the flip flop 403 for recording the output of the selector 401, the selector 401, and the flip flop 403.
  • the control unit 414 is a basic component and is realized by connecting the basic components in a tree shape.
  • FIG. 20 shows details of the components of the pipeline crossbar (particularly, the control unit 414) of FIG.
  • the control unit 414 is composed of an arbitrator (arbiter) 405, an erasing logic 416, and a logic 407 for transmitting a retention status of input data.
  • the input data includes an arbitration request 410.
  • the arbitration unit 405 extracts the arbitration request 410 embedded in the input data, and determines winner data by round robin control for each data pass to realize fair arbitration. Choice
  • the selection signal 411 is generated, and the output of the selector 401 is selected.
  • the arbitrator 405 uses a signal 420 for monitoring the stagnation state of input data, and has an optional function of selecting the amount of stagnation preferentially and the input when the stagnation amount is large.
  • the erase logic 416 receives the signal 412 indicating the arbitration request and the arbitration result from the arbitrator 405, and the rewind request generation logic 480 generates the erasure request signal 463 for the input lost at the relevant stage, Transmit to the stage.
  • the front stage force connected to the end of the output data also receives the erasing request signal 460, the value of the flip-flop 403 of the stage is erased by the signal 462, and the rewinding request generation logic 480 power input data
  • the erase request signal 463 is transmitted to all of the rear stages connected to.
  • the erase logic 416 has an adder 472 and generates a read buffer rewind request signal 473.
  • the read buffer rewind request signal 473 is connected to the rewind request signal 470 of the rear stage if the rear stage is a pipeline selector, and is connected to the read control logic of the VOQ 103 if the rear stage is the VOQ 103 of FIG. .
  • the erase request signal 460 and the rewind request signal 470 are held in the flip-flops 461 and 471 in the erase logic 416 and then used in order to avoid delay of the circuit. If the erase request signal is transmitted while being held in the flip flop, it takes several cycles before the erase request signal is transmitted to the VOQ 103 at the inlet of the pipeline selector 105. While each selector arbitration in the switch is performed on a packet basis, the packet is made up of a sufficiently large number of frits, and it is necessary to transmit the signal to the VOQ 103 at the entrance of the S pipeline selector 105 at the erase request signal strength. This is not a problem because the number of frits that make up the knocket generally tends to be larger than the number of cycles.
  • the flip-flops 461 and 471 in FIG. 20 may be modified on the output side of the rewind request generation logic 480 and the adder 472.
  • the adder 472 outputs the number 1 (meaning the rewind number 1) as the rewind request signal 473 by default. However, when there is an erasure request signal 460 also for the front stage force, a value obtained by adding a value obtained by adding 2 to the unwinding request signal 470 of the front stage force is added is output as a rewinding request signal 473. The reason why 2 is added instead of 1 is that data is read continuously in the original VOQ even while a request to reverse the rope line is in progress. [0113] Force! The calculator 472 may calculate up to the maximum value 5 in the example shown in FIG. 22 if it can generate values up to the number of stages of the pipeline selector 105 at most.
  • the erase request signal 463 and the rewind request signal 473 finally reach the read control logic of the VOQ 103, and are used for rewinding the read pointer of the VOQ 103. Since the VOQ 103 performs rewinding on the first request and does not accept subsequent rewind requests, erroneous control due to multiple rewind requests does not occur!
  • FIG. 22 shows an operation example of the 8 ⁇ 1 pipeline selector using the pipeline selector component of FIG.
  • the last stage of the pipeline selector is connected to the TCOQ 102 shown in FIG. If TCOQ 102 is not acceptable because of a cup, the TCOQ full signal is transmitted to VOQ 103 to that effect.
  • the TCOQ full signal takes into account overruns of data passing through the pipeline selector, and enables the total number of TCOQ entries when the number of pipeline selector stages is reduced.
  • FIG. 21 is a flowchart showing the above-mentioned read operation of the VOQ.
  • step S2100 If there is data in the VOQ 103 and the TCOQ 102 can accept it, the data is read from the VOQ 103 and the read pointer of the VOQ 103 is advanced (step S2100 ⁇ step S2101). If it is determined in step S2102 that there is no rewind request for the VOQ 103, the process returns to the first state to prepare for the next operation (step S2102 ⁇ step S2100).
  • step S2102 if there is a VOQ rewind request, the VOQ 103 read pointer is rewound by the requested amount, and data that has been invalidated (cleared) in the pipeline selector can be read again, It waits until there is a next read request (step S210 3 ⁇ repeat step S2104). When the next read request is received, the process proceeds to step S2101. The same control is continued below.
  • the merit of the second embodiment is that the high throughput pipeline crossbar similar to that of the first embodiment can be configured with less lightweight logic. Also, unlike the conventional pipeline crossbar, the control logic in the pipeline selector is distributed, which simplifies the control logic and is suitable for high frequency operation.
  • FIG. 23 shows a configuration example of a 4 ⁇ 4 switch 400 that handles two levels of traffic classes and shares only one pipeline crossbar 104 between the traffic classes.
  • Each port has two sets of TCIQIOI and TCOQ 102, and the input data is held in an appropriate TCIQIOI according to the traffic class, and is preferentially passed from the higher priority TCIQIOI to the VO Q 103.
  • the low priority TCIQIOI is used only when there is no data in the high priority TCIQIOI, or when data for which the low priority TCIQIOI can not be retrieved after the data has been entered exceeds the set threshold. Are extracted and passed to the VOQ 103 until the end of the packet is reached.
  • Pipeline selector 105 in pipeline crossbar 104 has the same configuration as that of the second embodiment shown in FIG. The components are basically the same as those shown in FIG. The difference is that the signal 410 extracted by the arbitrator 405 in FIG. 20 includes the traffic class of data that is not the only arbitration request, and the arbitrator 405 performs arbitration in consideration of the traffic class. Arbitration taking traffic classes into consideration is, for example, weighted round robin that keeps selecting high priority traffic classes normally.
  • the pipeline selector 105 In the pipeline selector 105, the pipeline selector that holds the progress of the data in the middle stage shown in FIG. 9 is not used because the priority is low in the middle stage and the data is clogged. Sometimes, the low priority from the subsequent other input, the low priority of the data, because the data can be blocked for a long time. However, in a situation where low priority data from a certain input is accumulated in a certain VOQ 103, subsequent high priority data from the input is the same destination as the low priority data (the same In the case where the VOQ 103 accumulates, high priority data may be blocked from progressing to low priority data. If the low priority data disappears and a means to recover is provided outside the switch, the low priority data that hinders the progress of high priority data is discarded after the set threshold time has elapsed. To prevent the delay in switching the high priority data from being extended.
  • the details of the third embodiment have been described above based on the difference between the first embodiment and the second embodiment.
  • the configuration of the virtually routed fine-grained pipeline crossbar switch 400 according to the third embodiment is merely an embodiment, and various modifications can be made without departing from the technical concept and technical scope of the present invention. .
  • the merit of the present embodiment 3 is that it is possible to efficiently separate latency-oriented data that does not greatly increase the logical scale and latency non-emphasis (best-auto) data that can be simply delivered to the destination.
  • the read control of the VOQ 103, the control of the pipeline crossbar 104, and the write control of the TCOQ 102, the read / write control of the TCIQ 101, the write control of the VOQ 103, and the read control of the TCOQ 102 Faster An example of high speed operation using a clock is shown. How fast the clock is to be used depends on the semiconductor process of the device to be used.
  • the fourth embodiment can be particularly easily adapted to the second embodiment in which the stages before and after the constituent elements in the pipeline selector constituting the pipeline crossbar are completely separated by flip-flops.
  • the pipeline crossbar 104 can consume the input from the VOQ 103 in a short time as compared with the second embodiment. That is, even when a conflict of output ports occurs with a plurality of inputs aiming for the same output, an input that has lost output arbitration can shorten the waiting time for the next output opportunity, and thus the output arbitration is lost.
  • the possibility of overflowing the input V.sub.OQ 103 is reduced, and thus the reduction in throughput of the fine grained pipeline crossbar switch 100 can be avoided.
  • the fourth embodiment since the apparent exchange capacity of the pipeline crossbar 104 inside the fine-grained pipeline crossbar switch 100 of FIG. 1 can be increased, the fine-grained pipeline is obtained. The throughput reduction of the crossbar switch 100 can be prevented.
  • the fifth embodiment is realized by the above-described second embodiment with further simplified nodeware. The difference from the second embodiment will be mainly described below.
  • the signal 462 for erasing the contents of the flip flop 403 and the adder 472 are unnecessary in the control unit 414 of the 2 ⁇ 1 selector shown in FIG.
  • the VOQ 103 that inputs data to the pipeline crossbar 104 is equipped with a rewind buffer that records the read pointer of the first data before passing through the pipeline crossbar 104.
  • the operation of the VOQ 103 and the pipeline cross field 104 in the fifth embodiment will be described.
  • the data from each input is recorded in the corresponding VOQ 103, and at the same time, the beginning position of the data in the VOQ 103 is recorded in the rewind buffer of the VOQ 103.
  • an arbitration loss signal (corresponding to the signal 463 in FIG. 20) is returned to the VOQ 103 when the destination arbitration is lost.
  • the VOQ 103 Upon receiving the arbitration defeat signal, the VOQ 103 stops the data output to the pipeline crossbar 104 and reads the current read pointer recorded in the rewind buffer. Replace with pointer. After the data that has won the destination arbitration passes through the pipeline crossbar 104, the VOQ 103 resumes the reading of the replaced read pointer force data.
  • the fifth embodiment has been described above by describing the difference from the second embodiment. Even in the fifth embodiment, the configuration of the virtually routed fine-grained pipeline crossbar switch 400 is merely an example, and various modifications can be made without departing from the technical concept and technical scope of the present invention.
  • the merit of the fifth embodiment is that data exchange similar to that of the second embodiment can be performed while reducing the logical scale compared to the second embodiment.
  • the present invention it is possible to realize a switch fabric capable of transferring high importance data with latency smaller than low importance data while realizing large-capacity exchange.
  • the present invention can be used for a network transfer device such as a router incorporating a switch fabric, a server device, a storage device for connecting a plurality of disk arrays, and the like.

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

　サーバ、ルータ、ストレージ装置などの内部において、高スループットを得るために、独立した調停器（アービタ）を持つ小規模セレクタをツリー状に多段に接続し、ステージ間にフリップフロップを配置したパイプラインセレクタ１０５を出力ポート数分用意し、パイプラインクロスバ１０４を構成する。調停要求はデータ内に埋め込み、前記調停器は、入力データに埋め込まれている調停要求と、必要であれば入力データの優先順位を抽出して勝者入力を決定する。また、入力データの滞留状況を監視し、滞留量が多い場合、もしくは滞留時間が長い場合に、優先的に滞留量の多い入力を選択する。

Description

明 細 書
クロスノくスィッチ 技術分野
[0001] 本発明は、クロスバスイッチに関し、特に、ルータ、サーバ、ストレージ装置などにお いて、装置内部に有する複数の機能ブロックを動的に相互に接続するクロスバスイツ チに適用して有効な技術に関する。
背景技術
[0002] 本発明者が検討した技術として、例えば、クロスバスイッチにおいては、以下の技術 が考えられる。
[0003] ルータなどのネットワーク転送装置やサーバ装置、複数のディスクアレイを接続する ストレージ装置などでは、装置内部の機能ブロック間でデータ交換を行うためにスイツ チファブリックが利用される。
[0004] スィッチファブリックの構成方法には多種多様な方式があり、かっては単一のデー タバスに複数の機能ブロックを接続するバス方式が用いられて 、た。しかしながら、 単一バスの処理がシステムのボトルネックとなるため、近年の高速 ·大容量交換向け のスィッチファブリックでは、共通バッファ型スィッチ方式や、出力バッファ型スィッチ 方式、入出力バッファ型クロスバスイッチ方式が利用されるようになっている。
[0005] 共通バッファ型スィッチ方式とは、 N個（Nは自然数）の入力ポートと N個の出力ポ ートを共通バッファ（単一のメモリ）に接続し、前記共通バッファに全入力を時分割で 書き込み、また、読み出しを行い目的の出力ポートへ出力するスィッチ方式である。 共通バッファ型スィッチ方式は、共通バッファ部にスィッチの全交換容量に比例した 交換容量が要求されるため、入出力ポートの速度と回線数が上昇すると、メモリ性能 が追 、つかず、システムのボトルネックになりやす!/、。
[0006] また、出力バッファ型スィッチ方式は、 N個の入力ポートと N個の出力ポートと出力 ポート毎に独立した出力バッファと全入力ポートと全出力ポートを接続する共通バス により構成される。全入力は時分割で共通バスに渡され、宛先情報によりフィルタリン グされて宛先の出力ポートの持つ出力バッファにキューイングされ、出力される。出 力バッファ型スィッチ方式は、共通バス部にスィッチの全交換容量に比例した交換容 量が要求されるため、入出力ポートの速度と回線数が上昇すると、バス転送性能が 追 、つかず、システムのボトルネックになりやす 、。
[0007] また、入出力バッファ型クロスバスイッチ方式は、 N個の入力ポートと N個の出力ポ ート、入力ポート毎に独立した入力バッファ、出力ポート毎に独立した出力バッファ、 全入力バッファと全出力バッファを接続するクロスバにより構成される。入出力バッフ ァ型クロスバスイッチは、入力バッファ及び出力バッファのメモリアクセス速度力 スィ ツチの全交換容量に依存するのではなぐ単一の入力速度、及び、単一の出力速度 に依存するだけであるため、交換容量を容易に向上させやす 、利点を持つ。
[0008] しかしながら、前述の入出力バッファ型クロスバスイッチは、 HOL (Head Of Lin e)ブロッキングの問題があることが以前力も知られており、入力ポート数を無限大とし
、宛先が完全にランダムな入力を与えたとき、クロスバスイッチのスループットが約 58 . 6%という理論限界値に制限される。この問題を克服するために、 VOQ ( Virtual Output Queue,仮想出力キューイング）と呼ばれる方式が入カノッファ用に提案 されている (例えば、非特許文献 1及び非特許文献 2参照)。
[0009] VOQとは、スィッチの各入力に、スィッチの各出力に対応する独立した出力を行え るノ ッファを設け、空き出力宛のデータが、別の出力に対する競合により進めない先 頭データによってサービスをブロックされる可能性がなくなるようにするというものであ る。この場合、 N X Nクロスバスイッチは入力ごとに N個のキュー、すなわち、 N2個の キューを有する。
[0010] VOQを備えるクロスバスイッチにおいて、スケジューラは重要な設計ポイントである 。高性能のスケジューラの設計により、 VOQ入力バッファ型スィッチは、 100%のス ループットが達成可能であることが示されている（例えば、非特許文献 3参照)。
[0011] VOQの場合、スケジューラは、通常の先入力先出力（FIFO)入カノくッファ型スイツ チの場合よりも、入力から出力へデータを交換するのに、はるかに多くの選択肢を有 する。 VOQスケジューリングとは、この多くの選択肢の中から、できるだけ多くのデー タを、公平に交換することである。
[0012] さらに、スケジューリング計算時間が通信装置のボトルネックとならないようにするた めに、スケジューリングは、通信装置のデータの交換時間に依存した、ある限られた 時間内で行われなければならな 、。
[0013] 上記のような制約条件を満たす近似解法として、 VOQスケジューリングを行う手法 が幾つか考えられている。例として、入力と出力間で Request/Acknowledge (要求.確 認)制御を行う SLIP方式 (例えば、非特許文献 4参照）、単純なラウンドロビン制御を 用いる方式 (例えば、非特許文献 5参照）、各入力のスケジューリング情報をメッセ一 ジパッシングして、ラウンドロビンで次のポートに渡す RRGS (Round— Robin Greedy Scheduler)方式 (例えば、特許文献 1参照）等がある。
[0014] スケジューリングの後、データを交換する N X Nクロスバスイッチ（N入力 N出力を N
X Nと表現する）では、集中型のスケジューラがボトルネックとなるため、特許文献 3に 示されるように、クロスバの N X 1のセレクタを N個に分解し、 N X 1セレクタごとに分散 したスケジューラを利用する手法を用いてスケジューラの負荷を分散することが多い
[0015] スィッチデバイスのスループットは、ポート数、データパスのビット幅、動作周波数の 積で決まり、このうち、ポート数は LSIのパッケージのピン数により制限される。よって 、データパスのビット幅と動作周波数を極大化するための手法が高スループット化に は重要であり、多ビット幅のデータパスを高!、動作周波数で制御することが高スルー プットィ匕のために重要となる。パイプライン処理には粗粒度のノ ィプライン処理と細粒 度のパイプライン処理がある。ここで、粗粒度処理とは、複数のマシンサイクルを単位 時間として処理を進めること、細粒度処理とは、 1マシンサイクルを単位時間として処 理を進めることを意味する。
[0016] 粗粒度のパイプライン処理として、例えば、特許文献 2が挙げられる。特許文献 2で は、経路予約処理と情報転送処理に独立にタイムスロットを割り当て、数スロット先の 転送を予約し、然るべきスロット時間に達したら予約をしておいてデータの転送を行う 。すなわち、予約と転送を比較的長めの単位時間でオーバラップして行うことで粗粒 度のパイプライン処理を実現している。この手法は、調停に比較的長い時間をかける ことができ、スループットも向上させやすいが、調停実施からデータの転送までに時 間が力かることからレイテンシが長い点がデメリットと考えられる。 [0017] 細粒度のパイプライン処理として、例えば、特許文献 3が挙げられる。特許文献 3で は、実施例の一つとして N X 1セレクタを ORツリーで構成し、 ORツリーの途中段にレ ジスタ (フリップフロップ)を挿入することで細粒度のパイプラインィ匕を行って 、る。より 具体的には、 N X 1セレクタの入力フリップフロップ（入力レジスタ）からデータが入力 され、初段で全入力の調停結果から勝者を一つだけ選び、前記入力データと AND をとつてフリップフロップ (MASKレジスタ）に記録する。次のステージでは前記 MAS Kレジスタ群からの出力の ORをとり、結果を当該ステージのフリップフロップ（ORレジ スタ）に記録する。最終ステージでは前記 ORレジスタ群の出力の ORをとつてフリップ フロップ（出力レジスタ）に記録することで、出力データを通過させる。このため、 ORッ リーで構成されるノィプラインセレクタの中は常に一つの勝者データだけが進行する
。この細粒度パイプライン型のセレクタは単純にデータパスだけをパイプラインィ匕して おり、最初に全入力の中力も勝者を一つだけ選択する処理がボトルネックとなりうる。
[0018] 細粒度のパイプライン処理の別の例として、特許文献 4が挙げられる。特許文献 4 では、 16 X 1セレクタを構成する際に、 4 X 1セレクタを 2段ツリー状に接続し、 4 X 1 セレクタ間にフリップフロップを挿入する実施例が示されている。特許文献 3同様に初 段ステージで唯一の勝者が選ばれ、パイプラインツリーの中を常に一つの勝者デー タだけが進行する。この細粒度パイプライン型のセレクタも、特許文献 3と同様、単純 にデータパスだけをパイプラインィ匕しており、最初に全入力の中から勝者を一つだけ 選択する処理がボトルネックとなりうる。
[0019] 細粒度のパイプライン処理のさらに別の例として、特許文献 5が挙げられる。特許文 献 5では、 N X 1セレクタを構成するために 2進木構造を持つアービタをツリー状に接 続し、葉の部分からの要求入力及びデータ入力を枝部分に配する要求セレクタで順 次選択、進行させ、各枝にフリップフロップを配置することでパイプラインセレクタを実 現する実施例を示している。
特許文献 1：特開 2000 - 174817号公報
特許文献 2：特許第 3473687号公報
特許文献 3：特許第 3206126号公報
特許文献 4:米国特許第 6636932号明細書 特許文献 5 :特開 2004— 140538号公報
非特許文献 1：タミール（Y.Tamir)、フラジール (G.Frazier)、「ハイ ·パフォーマンス ·マ ルチ 'キュ^ ~ ·バッファーズ 'フォ^ ~ ·ブイエルエスアイ 'コミュニケーション'スィッチ一 ズ (High Performance Multi― queue Buffers for VLSI Communication switches)」、フ ロシーディングス ·ォブ · 15ス'ァ-ユアノレ ·シンポジウム ·オン ·コンピュータ ·ァーキテ クチャ（Proceedings of 15th Ann. Symp. on Comp. Arch.)、 1988年 6月、 P. 343— 354
非特許文献 2 :アンダーソン（T. Anderson)、ォウイツキ（ S. Owicki)、サクセ（J. Saxe) 、タッカー . Thacker)、「ハイ'スピード'スィッチ'スケジューリング 'フォ^ ~ ·ローカル 'エリア'ネットワークス (High Speed Switch Scheduling for Local Area Networks)」、ェ ィシーエム.トランザクションズ.オン.コンピュータシルテムズ (ACM Transactions on ComputerSystems) , 1993年 11月、 P. 319— 352
非特許文献 3 :メッキティクル (A. Mekkittikul)、マタケオゥン（N. McKeown)、「ァ 'プラ クティカル ·スケジューリング ·アルゴリズム ·テュ^ ~ ·アーカイブ · 100パーセント ·スル 一プット.イン.インプット.キューデュ.スィッチーズ（A Practical Scheduling Algorithm to Achieve 100% Throughput in Input - Queued Switches)」、プロシーデイングス'ォ ブ'インフォコム 98 (Proceedings of Infocom98)、 1998年 4月
非特許文献 4 :マタケオゥン（N. McKeown)、ィザード（M. Izzard)、メツキティクル（A. Mekkittikul)、エレ一シック（W. Ellersick)、ホーイッッ（M. Horowitz)、「ザ ·タイ-ィ' テラ.ァ.パケット.スィッチ.コア（The Tiny Tera:A Packet Switch Core)」、アイイーィ 一イ^ ~ ·マイクロ（IEEE Micro)、 1997年 2月、 p. 26— 32
非特許文献 5 :タミール (Y. Tamir)、チ（H. C. Chi) ,「シメトリック 'クロスノく 'アービタ ーズ ·フォー ·ブイエルエスアイ 'コミュニケーション'スィッチーズ (Symmetric Crossba r Arbiters for VLSI Communication Switches)」、フ ィ ~~ィ ~~ Λ ~~ ·トフンザクンヨンス 'オン'パラレル'アンド'ディステユリビューテイド'システムズ（IEEE Transactions on P arallel and Distributed Systems) , 1993年、第 4卷、第 1号、 p. 13— 27
発明の開示
発明が解決しょうとする課題 [0020] ところで、前記のようなクロスバスイッチの技術にっ 、て、本発明者が検討した結果 、以下のようなことが明ら力となった。
[0021] 例えば、サーバ、ルータ、ストレージ装置などの内部において、高スループットでデ ータ交換を行うこと、及び、高スループットを維持すること、及び、重要度の高いデー タを重要度の低 、データより低レイテンシで通過させること、以上が実現できるクロス バスイッチを提供することが課題である。ここでは、より具体的に問題を分解して課題 を明確化する。
[0022] 高スループットを得るために、特許文献 3, 4, 5の実施例で示される細粒度のパイ プラインクロスノくスィッチ方式が挙げられる。小規模セレクタをツリー状に多段に接続 し、ステージ間にフリップフロップを配置したパイプラインセレクタを出力ポート数分用 意したノ ィプラインクロスバを用いて、他ビット幅データを高周波数で動作させること により高スループットを得るスィッチ方式である。
[0023] ところが、特許文献 3, 4のパイプラインクロスバスイッチでは、データパスだけが細 粒度パイプラインィ匕されており、制御部は細粒度パイプラインィ匕されて 、な 、ため、 粗粒度のパイプライン処理の場合と同様に、調停回路が複雑ィ匕して調停に時間がか 力ること、及び、調停力 データの転送までのレイテンシが大きくなつてしまうことが課 題である。
[0024] また、特許文献 5では、制御部も含めて細粒度パイプラインィ匕する実施例が記載さ れている。制御部のパイプラインィ匕は短時間調停に有効であるが、特許文献 5では、 その手段が「各要求セレクタや、一部の要求セレクタにバッファを設けることでパイプ ライン動作する交換アービタが構築可能である。」と 、う一文によって示されて 、るの みであり、調停に敗北したデータの進行をステージの途中で停止する方法、もしくは 、調停に敗北したデータを消去して再度投入しなおす方法に関して記載がなぐ具 体的な処理手段が不明瞭である。すなわち、細粒度パイプラインの制御において、 調停後、途中ステージで敗北したデータの扱いに関して具体的な手段を提供するこ とが課題である。
[0025] 高スループットを維持するために、非特許文献 1, 2, 3, 4, 5、特許文献 1で示した ように、空き出力ポート行きのデータが、別のポートに対する競合により進めない先頭 データによって進行を停止させられる状況を防ぐためのバッファ VOQ (Virtual Ou tput Queue)が有効であるが、細粒度パイプラインクロスバスイッチと組み合わせて 利用する場合、その読み出し制御が課題となる。
[0026] 重要度の高いデータを低レイテンシで通過させるために、 VC (Virtual Channel) と呼ぶ技術がスィッチデバイス間で利用可能である。 VCとは、入力ポート毎に複数 の入力バッファと、出力ポート毎に前記入カノくッファと同数の出力バッファを設け、デ バイス間の通信リンク（チャネル）をそれらのバッファで共有する技術である。また、ス イッチデバイス内部のクロスバ調停 (宛先調停)の際に優先度を考慮した調停を行う 技術も利用可能である。
[0027] し力しながら、 VCと優先度考慮のクロスバ調停 (宛先調停)だけでは、重要度の高 いデータがスィッチデバイス内部で重要度の低いデータの直後に続く場合に、重要 度の高いデータがクロスバスイッチを即座に通過できず、レイテンシが伸びてしまう点 が課題である。
[0028] 本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図 面から明らかになるであろう。
課題を解決するための手段
[0029] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。
[0030] まず、高スループットを得るための細粒度パイプラインクロスバスイッチを実現するた めに、小規模セレクタをツリー状に多段に接続し、ステージ間にフリップフロップを配 置したノ ィプラインセレクタを出力ポート数分用意してパイプラインクロスバを構成す る。調停要求はデータ内に埋め込み、前記小規模セレクタ毎に独立した調停器 (ァ 一ビタ）を配置する。
[0031] 前記調停器は、入力データに埋め込まれている調停要求と必要であれば入力デー タの優先順位を抽出して勝者入力を決定する。また、入力データの滞留状況を監視 し、滞留量が多い場合、もしくは滞留時間が長い場合に優先的に滞留量の多い入力 を選択するオプション機能を持つ。
[0032] ノ ィプラインセレクタは、毎サイクルデータを受信し、調停と勝者入力データの転送 を同時に行う。勝者入力データの転送は、 2つの実現方法がある。
[0033] 1つ目の実現方法によれば、フリップフロップの前方のステージが次のサイクルに利 用可能である場合力 フリップフロップが何も記録して 、な 、場合に勝者入力データ をフリップフロップに記録することで行う。すなわち、フリップフロップは、前記小規模 セレクタの入力の勝者もしくは、フリップフロップの出力自身を入力とする。よって、パ ィプラインセレクタの各ステージには、勝者データが進行可能なステージまで進み、 進めなくなった時点で待機することになる。
[0034] 1つ目の実現方法によれば、フリップフロップの前方のステージが次のサイクルに利 用可能であるか否かは、パイプラインクロスバの最終段では、出力バッファに書き込 みスペースがある (利用可能)力否 (利用不可能)かで判断する。ノィプラインクロス バの途中ステージでは、出力に近 、側のステージでの入力データの調停結果が勝 利し、なお且つ進行可能である (利用可能)か否 (利用不可能)かで判断する。
[0035] 2つ目の実現方法によれば、フリップフロップには常に勝者入力データを記録する 。そして、敗者データに対しては、敗者と判明した時点で後方ステージ (入力側のス テージ）のフリップフロップのデータをクリアし、パイプラインセレクタへデータを供給 するバッファのリードポインタを必要数分だけ巻き戻し次回のデータ入力時に正しい 先頭データ力 読み出し可能にする。もしくは、パイプラインセレクタへデータを供給 するバッファにおいて、クロスバ通過前の先頭データのリードポインタを記録しておき 、敗者と判明した時点でリードポインタを記録した値に巻き戻し (置き換え）、次回の データ入力時に正しい先頭データ力 読み出し可能にする。
[0036] 2つ目の実現方法によれば、パイプラインセレクタの最終ステージの前方に配置さ れる出力バッファがデータ受付不能である場合は、データのオーバランを見越し、前 記出力バッファのエントリ数力もパイプラインセレクタのステージ数を減じた値に達し たところでパイプラインセレクタへの入力を停止することで出カノッファ溢れを回避す る。
[0037] 次に、高スループットを維持するために、 VOQをパイプラインクロスバの入力毎に 独立して設ける。前記 VOQは、通常の FIFO (First In First Out)キュー制御と は異なり、 VOQ読み出し直後に読み出しキャンセル要求をパイプラインクロスバから 受けると、再度同じ値を読み出すようリードポインタを制御する。
[0038] 最後に、重要度の高いデータを低レイテンシで通過させるために、入力ポート毎に 複数の入力バッファと、出力ポート毎に前記入カノッファと同数の出力バッファを設 け VCを構成し、さらに、入力バッファと出カノくッファと同数のパイプラインクロスバを 設ける。そして、スィッチデバイス内で重要度の高いデータと低いデータを異なる入 力バッファ、パイプラインクロスノく、出力バッファで制御し、スィッチデバイス力もの出 力時に優先度の高 、データの属する出力バッファを優先する。
発明の効果
[0039] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば、以下のとおりである。
[0040] (1)本発明による細粒度パイプラインクロスバは、多ビット幅のデータパスを高 、動 作周波数で制御することが可能であるため、高スループットを実現できる。
[0041] (2)本発明による細粒度パイプラインクロスバは、調停回路をクロスバの各ステージ に分散配置するため、個々の調停回路を簡易化でき、高速動作を実現できる。
[0042] (3)本発明による細粒度パイプラインクロスバは、調停と転送を同時に実現するた め、調停力 転送までに発生するレイテンシを極小化できる。
[0043] (4)本発明による細粒度パイプラインクロスバは、ステージ間のフリップフロップが、 勝利入力データにカ卩ぇフリップフロップの出力をフリップフロップの入力として循環さ せて持っため、調停に敗北したデータを、パイプラインクロスバ内で次の出力機会の 待ち合わせを行うことができる。すなわち、あるデータがパイプラインクロスバを通過 後、ノ ィプラインクロスバに空き状態 (パイプラインバブルと呼ぶ）を発生させずに次 の出力要求データを通過させることが可能であり、スループットの低下を防ぐことがで きる。
[0044] (5)VOQにより HOLブロッキングによるスループット低下を防ぐとともに、本発明に よる VOQの読み出し制御により、 VOQにデータがあればパイプラインクロスバへ無 条件でデータ入力し、パイプラインクロスバの初段ステージセレクタでの調停に敗北 した場合か、前記調停に勝利しても前記セレクタに付随のフリップフロップがデータを 受付不能状態にある場合に再度 VOQから同一データの読み出しを行うことで、パイ プラインクロスバのパイプラインバブル発生を抑止し、スループットの低下を防ぐこと ができる。
[0045] (6) VCと同数の本発明による VOQを入力に持つ細粒度パイプラインクロスバによ り、複数のスィッチデバイスを接続したときにスィッチデバイス群全体での入力から出 力までの経路上に、仮想的な専用経路を実現し、重要データを非重要データに邪魔 されることなく小さいレイテンシで転送することが可能になる。
図面の簡単な説明
[0046] [図 1]本発明の一実施の形態による仮想経路付き細粒度ノ ィプラインクロスバスイツ チの構成例を示すブロック図である。
[図 2]本発明の前提として検討した入出力バッファ型クロスバスイッチの構成例を示す ブロック図である。
[図 3]異なる宛先データによる HOLブロッキングの例を示す説明図である。
[図 4]低優先度データによる HOLブロッキングの例を示す説明図である。
[図 5]異なる宛先データによる HOLブロッキングの解消例を示す説明図である。
[図 6]低優先度データによる HOLブロッキングの解消例を示す説明図である。
[図 7]本発明の一実施の形態による HOLブロッキングを解消するクロスバスイッチの 構成例を示すブロック図である。
[図 8]途中ステージでデータを停止させることのできない細粒度パイプラインクロスバ の構成を示すブロック図である。
[図 9]本発明の一実施の形態によるクロスノくスィッチにおいて、途中ステージでデー タを停止させることのできる細粒度パイプラインクロスバの構成を示すブロック図であ る。
[図 10]図 9の細粒度パイプラインクロスバの基本構成要素を示すブロック図である。
[図 11]図 9の細粒度パイプラインクロスバでのデータ進行例を示す説明図である。
[図 12]図 8の細粒度パイプラインクロスバでのデータ進行例を示す説明図である。
[図 13]調停と転送がシーケンシャルに実施されている状況を示す説明図である。
[図 14]調停と転送がオーバラップされて実施されている状況を示す説明図である。
[図 15]本発明の一実施の形態によるクロスノくスィッチにおいて、調停と転送がオーバ ラップされ、なお且つ同時に実施されている状況を示す説明図である。
[図 16]本発明の一実施の形態によるクロスノくスィッチにおいて、 TCIQの読み出しと VOQの書き込み制御を示すフローチャートである。
[図 17]本発明の一実施の形態によるクロスノくスィッチにおいて、 VOQの読み出し制 御を示すフローチャートである。
[図 18]本発明の一実施の形態によるクロスノくスィッチにおいて、ノ ィプラインクロスバ のフリップフロップの保持内容制御を示すフローチャートである。
[図 19]図 8で制御部が分散配置されている細粒度パイプラインクロスバの構成を示す ブロック図である。
[図 20]図 19の細粒度パイプラインクロスバの基本構成要素を示すブロック図である。
[図 21]図 19の細粒度パイプラインクロスバの VOQの読み出し制御を示すフローチヤ ートである。
[図 22]図 19の細粒度パイプラインクロスバでのデータ進行例を示す説明図である。
[図 23]本発明の一実施の形態によるクロスバを多重化しない仮想経路付き細粒度パ ィプラインクロスバスイッチの構成例を示すブロック図である。
発明を実施するための最良の形態
[0047] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態 を説明するための全図において、同一部材には原則として同一の符号を付し、その 繰り返しの説明は省略する。
[0048] (実施の形態 1)
図 1に、本発明を適用した仮想経路付き細粒度パイプラインクロスバスイッチ 100の 一例の全体像を示す。
[0049] 図 1の例では、 2クラスのトラフィックを独立に扱うための 2本の VCとして、入力ポート 毎に 2本の TCIQ (Traffic Class Input Queue) 101A— 1〜4, 101B— 1〜4、 出力ポート毎に 2本の TCOQ (Traffic Class Output Queue) 102A— 1〜4, 1 02B— 1〜4、入力に VOQ103{A, B}— {l〜4Kl〜4}を備える細粒度パイプラインク ロスバ 104A, 104Bを各 VC用に 1面ずつ合計 2面備えた構成であり、全体で 4入力 4出力のスィッチデバイスを実現している。 [0050] 図 2に、比較のために、代表的な従来の入出力バッファ型クロスバスイッチで 4入力 4出力スィッチを実現する例を示す。
[0051] 入出力型クロスバスイッチ 200は、入力ポート毎に 1本の入力バッファ 201— 1〜4、 出力ポート毎に出力バッファ 202— 1〜4、クロスバ 204を搭載している。クロスノく 204 は、各出力バッファ 202— 1〜4に接続されたセレクタ 205— 1〜4により構成され、各 セレクタが独立した出力調停器を備える。
[0052] 図 2の構成は、入力バッファの HOLブロッキングの問題が発生する。 HOLブロッキ ングとは、空き出力ポート行きのデータの直前に、別のポート行きで競合により進めな いデータが存在することによって、進行を停止させられる状態を指す。
[0053] 図 3に、異なる宛先データによる HOLブロッキングの例を示す。
[0054] 図 3は、 3入力 3出力の入力バッファ付きスィッチにおいて、入力バッファ 201— 1に 出力 1行きデータが 4つ、入力バッファ 201— 2に出力 2行きデータ力 つ、入力バッ ファ 201— 3の先頭に入力 2行きデータが 1つ、その後ろに出力 3行きデータが 3つあ る状態を示している。
[0055] 図 3の各入力バッファ 201— 1〜3の先頭は出力 1行きデータが 1つ、出力 2行きデ ータが 2つあり、出力 2行きデータが競合を起こしている。入力バッファ 201— 3は出 力 2行きの直後に出力 3行きのデータがあり、先頭の出力 2行きデータが競合を起こ して出力できない状況にあるために、関係のない出力 3行きのデータの出力が先頭 の出力 2行きデータが排出されるまで待機させられてしまい、結果的にスィッチデバ イスのスループットが低下する。理論上、ポート数を無限大とし、宛先が完全にランダ ムなデータが入力されると、 HOLブロッキングにより、スィッチデバイスのスループット は 58. 6%まで低下することが知られている。
[0056] 図 4に、低優先度データによる HOLブロッキングの例を示す。
[0057] 図 4は、 3入力 3出力の入力バッファ付きスィッチにおいて、入力バッファ 201— 1に 出力 1行きで優先度 Bのデータが 4つ、入力バッファ 201— 2に出力 2行きで優先度 A のデータが 1つ、入力バッファ 201— 3の先頭に入力 1行きで優先度 Cのデータが 1 つ、その後ろに出力 1行きで優先度 Aのデータが 3つある状態を示している。なお、 優先度は優先度 Aが最も高ぐ次いで優先度 Bが高ぐ優先度 Cが最も低いものとす る。
[0058] 図 4の各入力バッファ 201— 1〜3の先頭は出力 1行きデータが 2つ、出力 2行きデ ータが 1つあり、出力 1行きデータが競合を起こしており、出力 1には入カノ ッファ 20 1—1の先頭にある優先度 Bのデータが出力されている。ここで、入力バッファ 201— 3は先頭に出力 1行きだが、優先度 Cのデータがあるため、その直後にある出力 1行 き優先度 Aのデータが出力できない状況にある。このために、重要度の高いデータ 力 重要度の低 ヽデータにブロックされてしまう状況が発生する。
[0059] 図 5に、異なる宛先データによる HOLブロッキングの解消法の例を示す。
[0060] 図 5では、図 3の異なる宛先パケットによる HOLブロッキングを回避するために、宛 先ポート毎に独立した VOQ103— {1〜3 (入力番号) Kl〜3 (出力番号) }を導入する 。 VOQ103—{l〜3Kl〜3}により、図 3の例でブロックされていた出力 C行きのデータ 力 他出カ行きデータ（図 3の例では出力 2行き）の競合状態によらず出力できるよう になり、スノレープットの低下を回避できる。
[0061] 図 6に、低優先度データによる HOLブロッキングの解消法の例を示す。
[0062] 図 6では、図 4の低優先度データによる HOLブロッキングを回避するために、トラフ イツクタラス (優先度）毎に独立したバッファ TCIQ101{A, B, C (優先度) }— {1〜3 ( 入力番号) }を導入する。 TCIQ10KA, B, C}-{1〜3}により、図 4の例でブロックされ て 、た優先度の高 、データ（図 4の例では入力バッファ 201— 3の出力 1行き優先度
A)力 優先度の低いデータ（図 4の例では入力バッファ 201— 1の出力 1行き優先度
B)より先に出力できるようになり、優先度を遵守した転送が可能となる。
[0063] 図 7に、図 3、図 4で示した 2種類の HOLブロッキングを同時に回避するための、 T CIQ10KA, B, C (優先度))— {1〜3 (入力番号))、 VOQ103{A, B, C (優先度)）—{1 〜3(入力番号) Kl〜3(出力番号) }を組み合わせる本発明の一実施の形態によるクロ スバスィッチの構成例を示す。
[0064] 図 7の例では、クロスバスイッチ 300は、 3入力 3出力で 3種類の優先度を扱う。入力 は、まず TCIQ101{A, B, C} {1〜3}に接続する。 TCIQ101{A, B, C} {1〜3}は 、優先度毎及び出力毎に用意する VOQ103{A, B, C} {1〜3K1〜3}に接続する。 VOQ103{A, Β, C} {1〜3}{1〜3}は、優先度毎に独立したクロスバ 204{Α, Β, C ( 優先度) }に接続する。各クロスバ 204{A, B, C}の各出力は、独立したタイミングでデ ータを出力するため、出力ポート側に TCOQ102{A, B, C (優先度) }— {1〜3 (出力 番号) }を配置し、クロスバ 204{A, B, C}が同時にデータを出力してもデータが消失し ないようにする。
[0065] 図 7において、 TCIQlOliA, B, C}— {1〜3}と TCOQ102{A, B, C}— {1〜3}はべ ァになっており、クロスバスイッチ 300、または出力に TCOQ102{A, B, C}—{1〜3} 、または入力に TCIQ101{A, B, C}— {1〜3}を持つデバイスを複数接続する場合に 、デバイス間で VC(Virtual Channel)を実現する。すなわち、優先度 A, B, Cの 3 種類のデータで単独の回線を共有する。 A>B>Cのように優先度に重みをつけ、共 有する回線を優先度の高 、データを優先的に通過させるよう制御してもよ 、し、優先 度を利用可能帯域として、共有する回線を割当て帯域に応じて利用するよう制御して もよい。制御位置は、 TCOQ102{A, B, C} {1〜3}直後のセレクタにおいて実施す る。本発明では、クロスバ 204{A, B, C}を優先度毎に独立させているため、クロスバ スィッチ 300内における HOLブロッキングを回避することでスループットの低下を防 ぎ、正確な優先順位制御、または帯域制御が可能になる。
[0066] 本発明では、スループットの低下を防ぐだけでなぐスループット自体を向上させる ために細粒度パイプラインクロスバを導入する。図 7のクロスバ 204{A, B, C}を細粒 度パイプラインクロスバに置き換え、 4入力 4出力、 2種類の優先度を扱う例としたの が図 1である。
[0067] ここで、図 1の細粒度パイプラインクロスバ 104の詳細な構成について説明する。パ ィプラインクロスバ 104は 4 X 4 (4入力 4出力）の構成であり、 4 X 1のパイプラインセレ クタ 105が 4個で構成される。ノ ィプラインセレクタ 105は、小規模な 2 X 1セレクタを ツリー状に配置し、 2 X 1セレクタの出力部にフリップフロップ (FF)を配置した構成で ある。
[0068] 図 8に、 8 X 8細粒度パイプラインクロスバの 1出力分の構成、すなわち 8 X 1細粒度 パイプラインセレクタを示す。この細粒度パイプラインクロスバは、途中ステージでデ ータを停止させることのできな 、ものである。
[0069] 図 8の細粒度パイプラインセレクタは、入力データを選択するための 2 X 1セレクタ 4 01、勝者データを記録するためのフリップフロップ 403のペアを基本構成要素とし、 前記基本構成要素をツリー状に接続することで実現する。図 8の構成は、特許文献 4 に公開されているパイプラインクロスバと同等であり、セレクタの選択信号は細粒度パ ィプラインセレクタの外部から与える構成である。初段ステージで唯一の勝者が選ば れ、パイプラインセレクタの中を常に 1つの勝者データだけが進行する。つまり、デー タパスだけが細粒度パイプラインィ匕されており、制御部は細粒度パイプラインィ匕され ていないため、粗粒度のノ ィプライン処理の場合と同様に、調停回路が複雑であり、 なお且つ、調停力も実際の転送までのレイテンシが大きくなつてしまう点が問題であ る。
[0070] 図 9に、本発明による細粒度パイプラインクロスバを構成するための細粒度パイプラ インセレクタの例を示す。この細粒度パイプラインクロスバは、途中ステージでデータ を停止させることのできるものである。
[0071] 図 9の細粒度パイプラインセレクタは、入力データを選択するための 2 X 1セレクタ 4 01、現サイクルの勝者データと前サイクルのフリップフロップ記録データを選択する ための 2 X 1セレクタ 402、セレクタ 402の出力を記録するフリップフロップ 403、セレ クタ 401, 402の選択信号を生成する制御部 404を基本構成要素とし、前記基本構 成要素をツリー状に接続することで実現する。
[0072] 図 10に、図 9のパイプラインクロスバの構成要素（特に制御部 404)の詳細を示す。
[0073] 制御部 404は、調停器 (アービタ) 405と、フリップフロップ 403のデータを保持する ための論理 406と、入力データの滞留状況を伝達するための論理 407とにより構成さ れる。入力データは調停要求 410を含み、調停器 405は、入力データに埋め込まれ ている調停要求 410を抽出し、公平な調停を実現するため、データ通過毎にラウンド ロビン制御により勝者データを決定して選択信号 411を生成し、セレクタ 401の出力 を選ぶ。また、調停器 405は、入力データの滞留状況を監視するための信号 420を 利用し、滞留量が多い場合に優先的に滞留量の多い入力を選択するオプション機 能を持つ。
[0074] ここで、データの単位について述べる。データの単位として、本文中では、パケット とセノレとフリットと ヽぅ用語を用いる。 [0075] パケットとはルータなどの通信装置で利用される可変長のイーサフレーム等に装置 内制御情報 (例えば、スィッチファブリックの出力ポート番号や優先順位情報、整理 番号等）を付加したデータである。セルとは、前記のパケットを固定長に区切り、装置 内制御情報 (パケットの場合の情報と同等の情報や、パケットに組み立てなおすとき に必要となる整理番号や区切り情報等）を付加したデータである。なお、パケットはセ ルの整数倍とは限らないため、パケットの最後の端数部分にあたるデータにパディン グ（ゼロパディング）を行い、全てのセルサイズを固定化する。フリットとは、ハードゥエ ァが 1マシンサイクル (以下、「サイクル」と省略)で扱うことのできる分量に前記のセル を区切ったデータである。セルはフリットの整数倍である。
[0076] スィッチデバイスには、ハードウェアで扱 、やすい固定長のセル単位で入力する。
調停器 405での調停単位はパケット、もしくはセル単位である。調停単位をセル単位 とする場合は、複数のパケットのセルがスィッチデバイス内で交じり合った状態で最 終端受信デバイスに到達するため、最終端受信デバイスにパケット毎にセルを収集 し、組み立てる仕組みが必要となる。調停単位をパケットとする場合は、複数のバケツ トのセルがスィッチデバイス内で混じりあうことはな 、ため、最終端受信デバイスは到 着セルを順番どおり組み立てるだけでよい。以下、本実施の形態では、調停単位を パケットとして説明を行う。
[0077] また、図 10のフリップフロップ 403のデータを保持するための論理 406は、前方ステ ージからのデータ保持要求 430があり、なお且つフリップフロップ 403のデータの有 効ビットが有効である場合に、フリップフロップ 403の値を再度フリップフロップ 403に 書き込むための保持信号 432を生成し、セレクタ 402を制御することで、データをパ ィプライン中に保持する動作を実現する。さらに、保持信号 432が有効である場合か 、または、調停結果信号 411により当該入力データが調停に敗北している場合、後 方ステージにデータ保持要求 433を伝達する。
[0078] また、図 10の入力データの滞留状況を伝達するための論理 407は、後方ステージ 力も入力データの滞留状況を監視するための信号 420を受信し、前記信号 420のい ずれかが予め設定された閾値を超えている場合、すなわち入力側にある VOQがほ ぼ満杯の状態であり、当該 VOQの後続データの経路がビジー状態になって 、る可 能性がある場合、次のサイクルに前方ステージへ、入力データの滞留状況を示す信 号 421を伝達する。
[0079] 次に、図 11に、本実施の形態による図 10の基本構成要素をもつ図 9の細粒度パイ プラインクロスバをデータが通過する様子を例示する。
[0080] 図 11では、 8入力 8出力の細粒度パイプラインクロスバを構成する 8 X 1パイプライ ンセレクタのうちの 1つを示しており、前記 8 X 1パイプラインセレクタの全入力にデー タがあると仮定する。上カゝら入力ポート 1番、 2番と続き、一番下を入力ポート 8番とし 、最初の左上の図では入力 1番からのデータが優先されて通過して!/、る様子を示し ている。丸印で囲まれた数字がフリットを示しており、丸印をさらに枠で囲んだものが パケットを示す。入力 1番のデータが通過している最中も、他の入力力ものデータは、 細粒度パイプラインセレクタ中を進行できるステージまで進み、待機状態になってお り、入力 1番が通過したあとに、自身が選択されると出力ポートに向力つて進行を開始 する。図 11の例では、入力 1番のあとに入力 5番カ ついで入力 3番、入力 7番、入 力 2番、入力 6番と続いて進行している様子を示している。
[0081] 図 11の例では、各基本構成要素のセレクタに付随の調停器は、ラウンドロビン制御 に従い、パケットの最終フリットが通過後に異なる入力のパケットを選択している。
[0082] 比較のために、図 12に、従来の細粒度パイプラインクロスバをデータが通過する様 子を例示する。図 12も 8 X 1パイプラインセレクタの全ての入力にデータがある状況を 示している。この細粒度パイプラインクロスバは、図 8の構成をとつており、途中ステー ジにデータを保持することができない。例えば、特許文献 4に示される細粒度パイプ ラインクロスバが図 8の構成に相当する。その制御方法は、まず、全入力の調停を実 施して勝者となる入力を決定したのち、勝利パケットだけがパイプライン中を進行して いくというものである。図 12は、全入力をラウンドロビン制御により入力ポート番号の 昇番順に選択して 、る例である。
[0083] ここで、データの調停と転送の様子をパイプラインチャートにして示す。図 13に、調 停と転送がシーケンシャルに実施されている例を示す。
[0084] すなわち、まず入力の間で調停を行 、、勝利データが決定したのちにデータ転送 を開始する。この方法は、調停を実施している間にデータを転送できないため、転送 スループットが低下する点が問題である。
[0085] 図 14に、調停と転送がオーバラップされて実施されている例を示す。
[0086] 従来は、図 14に示すように、データの調停と転送をある一定時間（本文中ではフ ーズと呼ぶ）で区切り、フェーズ k番目のデータ転送中にフェーズ k+ 1番目の調停を オーバラップして行 、、粗粒度のパイプライン処理を実現して入力にデータがある限 り連続してデータ転送を行い、転送スループットを低下させないようにする。ただし、 この方法は、あるデータだけに着目すると、調停フェーズと転送フェーズは順番に行 われており、転送フェーズが始まるまでのレイテンシがあるため、調停から転送までの レイテンシが長 、点が問題である。
[0087] そこで、本発明では、図 9に示すデータ保持機能付き細粒度パイプラインクロスバを 利用することにより、図 15に示すように、データの調停と転送を同一フェーズで同時 に行うことで、図 14に示す調停力も転送までのレイテンシが長い問題を解消する。な お、データが図 9の細粒度パイプラインクロスバを通過するのに力かるレイテンシは、 ステージ数に比例する。ステージ間で調停と転送の動作はオーバラップさせることで 転送スループットを確保する。
[0088] 本実施の形態では、基本構成要素の入力セレクタに 2 X 1セレクタ 401を利用した 例を示したが、 3 X 1セレクタ、もしくは 4 X 1セレクタを基本構成要素として、同様の細 粒度パイプラインクロスバを構成可能である。
[0089] 次に、図 1に戻り、本発明の仮想経路付き細粒度パイプラインクロスバスイッチ 100 の全体動作に関して説明する。入力データは、データ内に、 2種類のトラフィッククラ ス A, B (Aは Bより優先度が高い）と出力ポート番号が記録されているものと仮定する 。また、 TCIQ101、 VOQ103、 TCOQ102は書き込みポートと読み出しポートを持 つデュアルポートメモリで構成する。
[0090] 細粒度パイプラインクロスバスイッチ 100に、データが入力されると、データは、トラ フィッククラスに一致する TCIQ101に振り分けられ、書き込まれる。 TCIQ101は、フ リット単位でデータを書き込み、エントリの管理はセル単位で行う。
[0091] TCIQ101にデータが入力されると、 TCIQ101は読み出し動作に入る。
[0092] 図 16に、 TCIQ101の読み出し動作と TCIQ101に接続されている VOQ103への 書き込み動作に関するフローチャートを示す。
[0093] TCIQ101にデータ（フリット）があり、当該 TCIQ101に接続される全ての VOQ10 3に空きエントリがある場合 (ステップ S1600)、データ (フリット）を読み出し、当該 TCI Q101のリードポインタを進める動作 (ステップ S1601)を繰り返す。読み出したデー タは、当該 TCIQ101に接続される全ての VOQ103に伝送され、宛先ポート番号が 一致する VOQ103にのみデータを書き込み、当該 VOQ103のライトポインタを進め る（ステップ S1602→ステップ S1603)。なお、出力先が複数指定されるマルチキヤ ストの場合、複数の VOQ103に同時に書き込みが行われる。該当しない VOQ103 には書き込みは行われな 、（ステップ S 1604)。
[0094] なお、制御は複雑になる力 ステップ S1600において、 目的の宛先 VOQ103の空 き状態だけを見て制御する方式もありうる。
[0095] 次に、図 17のフローチャートを用いて VOQ103からの読み出し動作を説明する。
図 17は、 VOQ103の読み出し制御を示すフローチャートである。
[0096] VOQ103にデータが入力される（ステップ S1700)と、当該 VOQ103では書き込ま れた順にデータの読み出しが行われ、 VOQ103のリードポインタが進められる (ステ ップ S1701)。前記の読み出しデータは、パイプラインクロスバ 104の該当するパイプ ラインセレクタ 105に入力される力 パイプラインセレクタ 105の初段ステージの調停 に敗北する力、パイプラインセレクタ 105の前方のパイプラインステージで敗北するか 、 TCOQ102が受け付け不能状態にあり、初段ステージのフリップフロップに記録で きない場合、当該 VOQ103のリードポインタの巻き戻しが行われ、当該読み出しデ ータの再読み出しが行われる（ステップ S 1702→ステップ S 1703→ステップ S 1701) 。前記の読み出しデータがパイプラインセレクタ 105の初段ステージで勝利し、初段 ステージのフリップフロップに記録できる場合、続けて次の VOQ103の読み出し動作 に入る（ステップ S1702→ステップ S 1700)。
[0097] 次に、図 18のフローチャートを用いてパイプラインセレクタ 105の動作を説明する。
図 18は、パイプラインクロスバのフリップフロップの保持内容制御を示すフローチヤ一 トである。
[0098] ノ ィプラインセレクタ 105にデータが入力されると、図 10に示す基本構成要素単位 で調停が行われる。ここで、フリップフロップ 403に有効な保持データがあり、データ 保持要求 430がな 、場合、当該ステージにデータ入力があれば勝利データをフリツ プフロップ 403に記録し (ステップ S 1801→ステップ S1802→ステップ S 1803)、当 該ステージにデータ入力がなければフリップフロップ 403の少なくとも有効ビットをゼ ロタリアする（ステップ S1801→ステップ S1802→ステップ S1805)。また、フリップフ ロップ 403に有効な保持データがないか、もしくはデータ保持要求 430がある場合、 フリップフロップ 403は現在の値を保持する（ステップ S 1801→ステップ S 1804)。
[0099] TCIQ101の先にある VOQ103、パイプラインクロスバ 104はトラフィッククラス毎に 独立して存在するため、ある入力ポートからの低優先度データがパイプラインクロス バ 104内で途中まで進んでいて、他の入力ポートからの時間的に後続の高優先度 データがパイプラインクロスバ 104内でブロックされてしまう状況を避けることができる
[0100] パイプラインセレクタ 105の中を、勝利したデータが次々と通過し、対応する TCOQ 102に記録される。当該 TCOQ102がー杯で書き込めない場合には、 TCOQ102 は対応するパイプラインセレクタ 105に対し、図 10中のデータ保持要求 430相当の 信号を渡し、当該 TCOQ102が再度受付可能になるまでデータ入力を抑止する。な お、 TCOQ102は、データを書き込むと自身のライトポインタを進め、データを読み 出すと自身のリードポインタを進める。前記ライトポインタとリードポインタの差分が設 定した閾値 (例えば、ライトポインタとリードポインタの差分が TCOQ102のエントリ数 と同じになった場合）に達すると、前記のデータ保持要求 430相当の信号を有効に する。
[0101] TCOQ102にデータが溜まると、細粒度パイプラインクロスバスイッチ 100から外部 へデータを出力する。図 1の例では、 1つの出力ポートに対し、 2つの TCOQ102が 接続されているため、優先度の高い TCOQ102Aにデータがある場合は、常に TCO Q102Aからデータを出力する。 TCOQ102Aが空の場合に TCOQ102Bからデー タを出力する。前記の動作により、重要度の高いデータは重要度の低いデータより先 に細粒度パイプラインクロスバスイッチ 100を通過できるようになる。ただし、最悪の場 合、 TCOQ102Bのデータが異常に長い時間待機させられて、細粒度パイプラインク ロスバスイッチ 100を通過できない可能性がある。このため、タイマを設け、 TCOQ1 02Bからの出力が抑止され始めたらタイマをスタートさせ、タイマが設定した閾値に達 したときに TCOQ102Bのデータ出力を 1パケット分有効にすることで、低優先度の データの通過が異常に遅くなる事態を回避できる。
[0102] 以上、本発明の実施の形態 1による仮想経路付き細粒度パイプラインクロスバスイツ チ 100の構成、動作について詳細な説明を行った。上記仮想経路付き細粒度パイプ ラインクロスバスイッチ 100の構成はあくまで一実施の形態に過ぎず、本発明の技術 的思想および技術的範囲力 離れることなぐ様々な変形が可能である。
[0103] 本発明の実施の形態 1による仮想経路付き細粒度ノ ィプラインクロスバスイッチを 用いることで、大容量交換を実現しつつ重要度の高 、データを非重要なデータより 小さ!/ヽ低 、レイテンシで転送可能なスィッチデバイスを提供可能になる。
[0104] (実施の形態 2)
本発明によれば、パイプラインクロスバを構成するパイプラインセレクタ内に分散型 の軽量の調停器を配置しつつ、パイプライン中でデータ保持をしない、細粒度パイプ ラインクロスバを構成することも可能であり、この構成を実施の形態 2として、実施の形 態 1との差分をもとに示す。
[0105] 図 19に、本発明の実施の形態 2における細粒度パイプラインクロスバを構成する細 粒度パイプラインセレクタを示す。
[0106] 図 19の細粒度パイプラインセレクタは、入力データを選択するための 2 X 1セレクタ 401、セレクタ 401の出力を記録するフリップフロップ 403、セレクタ 401、フリップフロ ップ 403の制御信号を生成する制御部 414を基本構成要素とし、前記基本構成要 素をツリー状に接続することで実現する。
[0107] 図 20に、図 19のパイプラインクロスバの構成要素（特に制御部 414)の詳細を示す
[0108] 制御部 414は、調停器 (アービタ) 405と、消去論理 416と、入力データの滞留状況 を伝達するための論理 407とから構成される。入力データは調停要求 410を含み、 調停器 405は、入力データに埋め込まれている調停要求 410を抽出し、公平な調停 を実現するため、データ通過毎にラウンドロビン制御により勝者データを決定して選 択信号 411を生成し、セレクタ 401の出力を選ぶ。また、調停器 405は、入力データ の滞留状況を監視するための信号 420を利用し、滞留量が多い場合に優先的に滞 留量の多!、入力を選択するオプション機能を持つ。
[0109] 消去論理 416は、調停器 405から調停要求および調停結果を示す信号 412を受 け取り、巻き戻し要求生成論理 480により、当該ステージで敗北した入力に対し消去 要求信号 463を生成し後方ステージへ伝達する。また、出力データの先に繋がれる 前方ステージ力も消去要求信号 460を受信した場合には、当該ステージのフリップフ ロップ 403の値を信号 462により消去しつつ、巻き戻し要求生成論理 480力 入力デ ータに接続される後方ステージすべてに消去要求信号 463を伝達する。
[0110] さらに、消去論理 416は加算器 472を持ち、読み出しバッファ巻き戻し要求信号 47 3を生成する。読み出しバッファ巻き戻し要求信号 473は、後方ステージがパイプライ ンセレクタであれば、後方ステージの巻き戻し要求信号 470に接続され、後方ステー ジが図 1の VOQ103であれば VOQ103の読み出し制御論理に接続される。
[0111] なお、消去要求信号 460と巻き戻し要求信号 470は、回路のディレイ悪ィ匕を避ける ために消去論理 416の内部でー且フリップフロップ 461, 471にそれぞれ保持してか ら利用する。フリップフロップに保持しながら消去要求信号を伝達すると、消去要求 信号がパイプラインセレクタ 105の入口の VOQ103に伝達するまでに複数サイクル 力かってしまう。し力しながら、スィッチ内の各セレクタ調停はパケット単位で行い、パ ケットは十分大きな数のフリットによって構成されており、消去要求信号力 Sパイプライ ンセレクタ 105の入口の VOQ103に伝達するまでに力かるサイクル数より、ノケットを 構成するフリットの数の方が一般に大きくなりやすいため、問題とはならない。なお、 図 20のフリップフロップ 461, 471は、巻き戻し要求生成論理 480と加算器 472の出 力側に置く変形例も可能である。
[0112] 加算器 472は、デフォルトでは数値 1 (巻き戻し数 1を意味する）を巻き戻し要求信 号 473として出力する。ただし、前方ステージ力も消去要求信号 460がある場合は、 前方ステージ力ゝらの巻き戻し要求信号 470に 2を足した値を加算した値を巻き戻し要 求信号 473として出力する。 1ではなく 2を加算するのは、ノィプラインを逆向きに卷 き戻し要求が進行中にも、大元の VOQではデータ読み出しが続 ヽて 、るためである [0113] 力！]算器 472は、たかだかパイプラインセレクタ 105のステージ数を表現できるまでの 値を生成できればよぐ図 22の例では最大値 5までを計算できればよい。一般に、 2N 入力のスィッチを 2 X 1セレクタでパイプラインセレクタとして構成する場合、加算器 4 72はたかだ力 2 (N— 1) + 1 bitの計算ができればよいので、回路規模は非常に小さ く高速動作が可能である。
[0114] 消去要求信号 463と巻き戻し要求信号 473は、最後に VOQ103の読み出し制御 論理に到達し、 VOQ103のリードポインタ巻き戻しに利用する。 VOQ103は最初の 要求で巻き戻しを行い、以降の巻き戻し要求をうけつけないため、多重の巻き戻し要 求による誤制御は発生しな!、。
[0115] 具体例として、図 22に、図 20のパイプラインセレクタ構成要素を利用した 8 X 1パイ プラインセレクタの動作例を示す。
[0116] 8個全ての入力にデータが入力されたと仮定する。サイクル 1において、入力 1, 3, 5, 7が勝利し、入力 2, 4, 6, 8が敗北する。すると、入力 2, 4, 6, 8に対して消去要 求信号 463と巻き戻し要求信号 473として「1」が伝達される。入力 2, 4, 6, 8の VO Qは、リードポインタを 1巻き戻し、以後、読み出し要求が発生するまで読み出し動作 を停止する。
[0117] サイクル 2において、サイクル 1で勝利した入力 1, 3, 5, 7のうち、入力 1, 5力 S勝利 し、入力 3, 7が敗北する。すると、入力 3, 7を伝達したパイプラインステージに対し、 巻き戻し数 1の要求が伝達され、さらに図 20の加算器 472により巻き戻し数 1 + 2 = 3 が生成されて、サイクル 3に入力 3, 4, 7, 8の VOQに伝達される。このうち、入力 4, 8の VOQは既に読み出し待機状態に入っているので、巻き戻し数 3の巻き戻し要求 は無視する。入力 3, 7の VOQのみリードポインタを 3卷戻す。
[0118] サイクル 3において、サイクル 2で勝利した入力 1, 5のうち、入力 1が勝利し、入力 5 が敗北する。すると、入力 5を伝達したパイプラインステージに対し、巻き戻し数 1の 要求が伝達され、さらに図 20の加算器 472により巻き戻し数 1 + 2 = 3が生成されて、 サイクル 4にお 、て、さらに後方ステージの加算器 472により巻き戻し数 3 + 2 = 5が 生成されて、サイクル 5において、入力 5, 6, 7, 8の VOQに伝達される。このうち、入 力 6, 7, 8の VOQは既に読み出し待機状態に入っているので、巻き戻し数 5の巻き 戻し要求は無視する。入力 5の VOQのみリードポインタを 5卷戻す。
[0119] サイクル 4以降、入力 1のデータがパイプラインセレクタ内を次々と通過し始める。こ こで、消去要求信号 463がー且セットされると解除されるまでセット値を維持する場合 、最終段の巻き戻し要求生成論理 480は、勝者の入力 1のデータが通過を始めた時 点で消去要求信号 463を解除する。消去要求信号 463の解除は、次々と後方ステ ージに伝達され、最後に全ての巻き戻し要求が解除され、次のデータ入力に備えら れる。消去要求信号 463が、事象が発生したときだけアサートされる信号の場合、前 記の解除動作を実施する必要はな 、。
[0120] 入力 1のデータの末尾のフリットがパイプラインセレクタの初段ステージに到達したと ころ（図 22の右上図の状態)で、次の全入力からのデータ受付が再開される。図 22 の下段では、入力 5が勝利し通過して 、く様子を示して 、る。
[0121] 以上、全入力からデータが同時に入力される例を説明した力 データが異なるサイ クルに入力されても全く同様の操作により、動作可能である。
[0122] なお、パイプラインセレクタの最終段は図 1に示す TCOQ102に接続されている。 T COQ102がー杯で受付不能である場合は、その旨を TCOQフル信号で VOQ103 に伝達する。 TCOQフル信号は、パイプラインセレクタ通過中のデータのオーバラン を考慮し、 TCOQの総エントリ数力もパイプラインセレクタのステージ数を減じた値を 超えたときに有効にする。
[0123] 図 21に、以上の VOQの読み出し動作をフローチャートで示す。
[0124] VOQ103にデータがあり、 TCOQ102が受け付け可能である場合、 VOQ103から データを読み出し、 VOQ103のリードポインタを進める（ステップ S2100→ステップ S 2101)。ステップ S2102において、 VOQ103の巻き戻し要求がない場合は、最初の 状態に戻り次の動作に備える（ステップ S2102→ステップ S2100)。ステップ S2102 において、 VOQの巻き戻し要求がある場合は、 VOQ103のリードポインタを要求さ れる分だけ巻き戻し、パイプラインセレクタ中で無効化 (クリア）されてしまったデータ を再度読み出せるようにして、次の読み出し要求があるまで待機する (ステップ S210 3→ステップ S2104繰り返し)。次の読み出し要求があるとステップ S2101に遷移し、 以下同様の制御を続ける。
[0125] 以上、実施の形態 2の詳細を、実施の形態 1との差分によって詳細な説明を行った 。実施の形態 2の仮想経路付き細粒度パイプラインクロスバスイッチ 100の構成はあ くまで一実施の形態に過ぎず、本発明の技術的思想および技術的範囲力 離れるこ となぐ様々な変形が可能である。
[0126] 本実施の形態 2のメリットは、実施の形態 1と同様の高スループットのパイプラインク ロスバを、より少ない軽量な論理で構成できる点である。また、従来のパイプラインク ロスバと異なり、パイプラインセレクタ内の制御論理を分散配置しているために、制御 論理が簡易化でき、高周波数動作に適して 、る点もメリットである。
[0127] (実施の形態 3)
実施の形態 1、実施の形態 2ではパイプラインクロスバをトラフィッククラスの分だけ 搭載することで、トラフィッククラス間のデータフローがお互いに影響を与えることを回 避し、スループットの低下を避けている。ところが、論理規模はトラフィッククラス数に 比例して増加するため、論理規模の増加を削減したい場合には不向きである。そこ で、実施の形態 3として、ノ ィプラインクロスバをトラフィッククラスより少ない面数用意 し、複数のトラフィッククラス間で共用する方式について説明する。
[0128] 論理規模を最小に抑える場合、 VOQおよびパイプラインクロスバは 1面分だけ用意 する。
[0129] 図 23に、 2レベルのトラフィッククラスを扱い、トラフィッククラス間でただひとつのパイ プラインクロスバ 104を共有する 4 X 4スィッチ 400の構成例を示す。
[0130] 各ポートは 2組の TCIQIOIと TCOQ102を持ち、入力されたデータは、トラフィック クラスにより適切な TCIQIOIに保持され、優先度の高い TCIQIOIから優先して VO Q103に渡される。優先度の低い TCIQIOIは、優先度の高い TCIQIOIにデータ がないときのみ、もしくは優先度の低い TCIQIOIにデータが入った後、データを取り 出せない時間が設定した閾値を越えたときにのみ、データがパケットの末尾に達する まで取り出し VOQ103に渡される。
[0131] パイプラインクロスバ 104の中のパイプラインセレクタ 105は、図 19に示す実施の形 態 2と同様の構成である。その構成要素は図 20に示すものと基本的には同一である 力 図 20の調停器 405が抽出する信号 410が調停要求だけでなぐデータのトラフィ ッククラスを含み、調停器 405はトラフィッククラスを考慮して調停を行う点が異なる。ト ラフィッククラスを考慮した調停とは、優先度の高いトラフィッククラスを通常時、選択し 続ける重み付きのラウンドロビンなどである。
[0132] ノ ィプラインセレクタ 105に、図 9に示す途中ステージでデータの進行を停止'保持 するパイプラインセレクタを用いな 、のは、途中ステージに優先度の低 、データが詰 まって 、るときに、後続の他入力からの優先度の低 、データが優先度の低 、データ に長時間、進行を妨げられうるからである。ただし、ある入力からの優先度の低いデ ータが、ある VOQ 103に溜まってしまっている状況では、前記入力から後続の高優 先度データが前記低優先度データと同じ宛先である（同じ VOQ103に溜まる)場合 には、高優先度データが低優先度データに進行を妨げられうる。低優先度データが 消滅しても回復できる手段がスィッチ外部に設けられている場合は、設定した閾値時 間が経過したのちに高優先度データの進行を邪魔している低優先度データを廃棄 する手段をとることで高優先度データのスィッチ通過遅延が伸びることを防止できる。
[0133] トラフィッククラスを 3以上用意するとき、細粒度パイプラインクロスバは 2面用意する 。そして、重要トラフィッククラスに細粒度パイプラインクロスバのうち 1面を専用に割り 当て、残りのトラフィッククラスでもうひとつの細粒度パイプラインクロスバで共有する。
[0134] 以上、実施の形態 3の詳細を、実施の形態 1と実施の形態 2との差分によって詳細 な説明を行った。実施の形態 3の仮想経路付き細粒度パイプラインクロスバスイッチ 4 00の構成はあくまで一実施の形態に過ぎず、本発明の技術的思想および技術的範 囲から離れることなぐ様々な変形が可能である。
[0135] 本実施の形態 3のメリットは、論理規模を大きく増大させることなぐレイテンシ重視 のデータと単に宛先に届けばよいレイテンシ非重視（ベストエフオート）のデータを効 率よく分離できることである。
[0136] (実施の形態 4)
実施の形態 4では、図 1において、 VOQ103の読み出し制御、及び、パイプライン クロスバ 104の制御、及び、 TCOQ102の書き込み制御を、 TCIQ101の読み書き 制御、及び、 VOQ103の書き込み制御、及び、 TCOQ102の読み出し制御より速い クロックを利用して高速に行う例を示す。どこまで速いクロックにするかは利用するデ バイスの半導体プロセスなどに依存する。
[0137] 実施の形態 4は、パイプラインクロスバを構成するパイプラインセレクタ内の構成要 素の前後のステージをフリップフロップで完全に分離している実施の形態 2に特に適 合させやすい。
[0138] 本実施の形態 4によると、パイプラインクロスバ 104は実施の形態 2に比較して、短 い時間で VOQ103からの入力を消費できる。すなわち、複数の入力が同一の出力 を目指して出力ポートの競合が発生する場合にも、出力調停に敗北した入力は、次 回の出力機会待機時間を短縮することができるため、出力調停に敗北した入力の V OQ103が溢れる可能性が低減し、ひいては細粒度パイプラインクロスバスイッチ 10 0のスループットの低下を回避できる。
[0139] 別の言い方をすると、本実施の形態 4によれば、図 1の細粒度パイプラインクロスバ スィッチ 100の内部のパイプラインクロスバ 104の見かけの交換容量を大きくできるた め、細粒度パイプラインクロスバスイッチ 100のスループット低下を防ぐことができる。
[0140] (実施の形態 5)
実施の形態 5は上述の実施の形態 2を更に簡素化したノヽードウエアで実現するも のである。以下、実施の形態 2との差を中心に説明する。
[0141] 本実施の形態 5では、図 20に示す 2 X 1セレクタの制御部 414内部において、フリ ップフロップ 403の内容を消去する信号 462と加算器 472が不要である。代わりにパ ィプラインクロスバ 104へデータを入力する VOQ 103に、パイプラインクロスバ 104通 過前の先頭データの読出しポインタを記録する巻き戻しバッファを具備する。
[0142] この実施の形態 5における VOQ 103とパイプラインクロス場 104の動作に関して説 明する。各入力からのデータは、対応する VOQ 103に記録され、同時に VOQ103 中でのデータの先頭位置が VOQ103の前記巻き戻しバッファに記録される。前記デ ータがパイプラインクロスバ 104を通過する場合、宛先調停に敗北した時点で調停敗 北信号（図 20の信号 463に相当）が当該 VOQ 103まで戻されるれる。
[0143] 前記調停敗北信号を受信した VOQ103は、パイプラインクロスバ 104へのデータ 出力を停止し、現在の読出しポインタを前記巻き戻しバッファに記録されている読出 しポインタで置き換える。宛先調停に勝利したデータがノ ィプラインクロスバ 104を通 過したのち、当該 VOQ103は、前記の置き換えた読出しポインタ力 データの読出 しを再開する。
[0144] また、パイプラインクロスバ 104中の図 20に示すフリップフロップ 403では、出力デ 一タ側カも調停敗北信号 460を受信しても、フリップフロップ 403の内容を消去する 必要は無い。これは、出力データ側の次のステージにあたるセレクタ 401には宛先調 停の勝者のデータが入力されるように固定され、敗北側の入力データは参照されるこ と力 S無く、どのようにデータが載って 、てみ影響を与えな!/、ためである。
[0145] 以上、実施の形態 2との差分を説明することで実施の形態 5を説明した。この実施 の形態 5につ 、ても、仮想経路付き細粒度パイプラインクロスバスイッチ 400の構成 は一例に過ぎず、本発明の技術思想および技術的範囲力 離れることなぐ様々な 変形が可能である。
[0146] 本実施の形態 5のメリットは、実施の形態 2よりも論理規模を削減させながら実施の 形態 2と同様なデータ交換を行いえる点である。
[0147] 以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明し たが、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない 範囲で種々変更可能であることは 、うまでもな!/、。
産業上の利用可能性
[0148] 本発明により、大容量交換を実現しつつ重要度の高いデータを重要度の低いデー タより小さ 、レイテンシで転送することが可能なスィッチファブリックを実現できる。前 記スィッチファブリックを内包するルータなどのネットワーク転送装置やサーバ装置、 複数のディスクアレイを接続するストレージ装置などに利用することが可能である。

Claims

請求の範囲
複数のデータ入力ポートから所望の 1つまたは複数のデータ出力ポートへ同時に 接続するクロスノくスィッチであって、
入力データを優先度毎に分類する入力バッファを優先度数と同数持つ複数の入力 ポートと、
前記入力ポート数と優先度数の積に等しい数の、優先度毎に分類されたデータを 出力先ごとに分類する仮想出力キューと、
出力データを優先度毎に保持する出力バッファを優先度数と同数持つ複数の出力 ポートと、
前記仮想出力キュー力もの出力を適切な前記出力バッファに伝達する、前記出力 ポート数と同数の多入力 1出力のセレクタで構成される優先度数と同数のクロスバと を具備し、
前記セレクタは、小規模セレクタと、フリップフロップと、前記小規模セレクタ及び前 記フリップフロップを制御する制御部とを木状に配すことでパイプラインセレクタを構 成し、
前記制御部は、
前記入力データに含まれる調停要求を抽出して出力調停を行い、勝者となる入力 を決定する機能と、
次のステージが次のサイクルに利用可能であるか否かを示す情報を監視することで 、前記次のサイクルに利用可能である場合か前記フリップフロップが何も記録して ヽ な ヽ場合に前記小規模セレクタの勝者データを前記フリップフロップに記録し、前記 以外の場合に現在の前記フリップフロップの値を保持する機能とを持ち、
前記仮想出力キューは、有効なデータを保持している場合に常に読み出しを行い 、現在の有効なデータ出力が、接続される前記小規模セレクタの前記フリップフロッ プに記録されな力つた場合に再度同じデータを読み出す機能を持ち、
前記入力バッファは、接続するデバイスの前記出力バッファとの間で仮想チャネル を形成し、
前記出カノッファは、接続するデバイスの前記入力バッファとの間で仮想チャネル を形成することを特徴とするクロスバスイッチ。
複数のデータ入力ポートから所望の 1つまたは複数のデータ出力ポートへ同時に 接続するクロスノくスィッチであって、
入力データを優先度毎に分類する入力バッファを優先度数と同数持つ複数の入力 ポートと、
前記入力ポート数と優先度数の積に等しい数の、優先度毎に分類されたデータを 出力先ごとに分類する仮想出力キューと、
出力データを優先度毎に保持する出力バッファを優先度数と同数持つ複数の出力 ポートと、
前記仮想出力キュー力もの出力を適切な前記出力バッファに伝達する、前記出力 ポート数と同数の多入力 1出力のセレクタで構成される優先度数と同数のクロスバと を具備し、
前記セレクタは、小規模セレクタと、フリップフロップと、前記小規模セレクタ及び前 記フリップフロップを制御する制御部とを木状に配すことでパイプラインセレクタを構 成し、
前記制御部は、
前記入力データに含まれる調停要求を抽出して出力調停を行い、勝者となる入力 を決定する機能と、
前記小規模セレクタの勝者データを前記フリップフロップに記録する機能と、 前記小規模セレクタの敗者データを提供した入力に対し敗者信号を生成する機能 と、
出力データ側力 前記敗者信号を受信した場合に前記フリップフロップの内容を消 去する機能と、
前記敗者信号の発生したステージ数を考慮して前記敗者データを提供する入カバ ッファの巻き戻し要求数を決定して前記入カノッファまで伝達する機能とを持ち、 前記仮想出力キューは、前記出力バッファが受信不可でない場合に読み出しを行
V、、前記敗者信号を受信した場合に前記入力バッファの巻き戻し要求数分だけ読み 出しポインタを巻き戻し、次の読み出し要求がある時に再度同じデータを読み出す機 能を持ち、
前記入力バッファは、接続するデバイスの前記出力バッファとの間で仮想チャネル を形成し、
前記出カノッファは、接続するデバイスの前記入力バッファとの間で仮想チャネル を形成することを特徴とするクロスバスイッチ。
複数のデータ入力ポートから所望の 1つまたは複数のデータ出力ポートへ同時に 接続するクロスノくスィッチであって、
入力データを優先度毎に分類する入力バッファを優先度数と同数持つ複数の入力 ポートと、
前記入力ポート数と優先度数の積に等しい数の、優先度毎に分類されたデータを 出力先ごとに分類する仮想出力キューと、
出力データを優先度毎に保持する出力バッファを優先度数と同数持つ複数の出力 ポートと、
前記仮想出力キュー力もの出力を適切な前記出力バッファに伝達する、前記出力 ポート数と同数の多入力 1出力のセレクタで構成される優先度数と同数のクロスバと を具備し、
前記セレクタは、小規模セレクタと、フリップフロップと、前記小規模セレクタ及び前 記フリップフロップを制御する制御部とを木状に配すことでパイプラインセレクタを構 成し、
前記制御部は、
前記入力データに含まれる調停要求を抽出して出力調停を行い、勝者となる入力 を決定する機能と、
前記小規模セレクタの勝者データを前記フリップフロップに記録する機能と、 前記小規模セレクタの敗者データを提供した入力に対し敗者信号を生成する機能 と、
前記敗者信号を、前記敗者データを提供する入力バッファまで伝達する機能とを 持ち、
前記仮想出力キューは、クロスバ通過前の先頭データ読出しポインタを記録する卷 き戻しバッファを持ち、前記出力バッファが受信不可でない場合に読み出しを行い、 前記敗者信号を受信した場合に前記入力バッファの巻き戻しバッファにある読出しポ インタを巻き戻し、次の読み出し要求がある時に再度同じデータを読み出す機能を 持ち、
前記入力バッファは、接続するデバイスの前記出力バッファとの間で仮想チャネル を形成し、
前記出カノッファは、接続するデバイスの前記入力バッファとの間で仮想チャネル を形成することを特徴とするクロスバスイッチ。
複数のデータ入力ポートから所望の 1つまたは複数のデータ出力ポートへ同時に 接続するクロスノくスィッチであって、
入力データを出力先ごとに分類する仮想出力キューと、
出力ポート数個の多入力 1出力のセレクタで構成されるデータ交換手段であるクロ スバと、
出力データを保持する出力バッファとを具備し、
前記セレクタは、小規模セレクタと、フリップフロップと、前記小規模セレクタ及び前 記フリップフロップを制御する制御部とを木状に配すことでパイプラインセレクタを構 成し、
前記制御部は、
入力データに含まれる調停要求を抽出して出力調停を行い、勝者となる入力を決 定する機能と、
次のステージが次のサイクルに利用可能であるか否かを示す情報を監視することで 、次のサイクルに利用可能である場合か前記フリップフロップが何も記録して ヽな ヽ 場合に前記小規模セレクタの勝者データを前記フリップフロップに記録し、前記以外 の場合に現在の前記フリップフロップの値を保持する機能とを持ち、
前記仮想出力キューは、有効なデータを保持している場合に常に読み出しを行い 、現在の有効なデータ出力が、接続される前記小規模セレクタの前記フリップフロッ プに記録されなカゝつた場合に再度同じデータを読み出す機能を持つことを特徴とす るクロスノくスィッチ。 [5] 複数のデータ入力ポートから所望の 1つまたは複数のデータ出力ポートへ同時に 接続するクロスノくスィッチであって、
入力データを出力先ごとに分類する仮想出力キューと、
出力ポート数個の多入力 1出力のセレクタで構成されるデータ交換手段であるクロ スバと、
出力データを保持する出力バッファとを具備し、
前記セレクタは、小規模のセレクタと、フリップフロップと、前記小規模セレクタ及び 前記フリップフロップを制御する制御部とを木状に配すことでパイプラインセレクタを 構成し、
前記制御部は、
前記入力データに含まれる調停要求を抽出して出力調停を行い、勝者となる入力 を決定する機能と、
前記小規模セレクタの勝者データを前記フリップフロップに記録する機能と、 前記小規模セレクタの敗者データを提供した入力に対し敗者信号を生成する機能 と、
出力データ側力 前記敗者信号を受信した場合に前記フリップフロップの内容を消 去する機能と、
前記敗者信号の発生したステージ数を考慮して前記敗者データを提供する入カバ ッファの巻き戻し要求数を決定して前記入カノ ッファまで伝達する機能とを持ち、 前記仮想出力キューは、前記出力バッファが受信不可でない場合に読み出しを行 V、、前記敗者信号を受信した場合に前記入力バッファの巻き戻し要求数分だけ読み 出しポインタを巻き戻し、次の読み出し要求がある時に再度同じデータを読み出す機 能を持つことを特徴とするクロスバスイッチ。
[6] 複数のデータ入力ポートから所望の 1つまたは複数のデータ出力ポートへ同時に 接続するクロスノくスィッチであって、
入力データを出力先ごとに分類する仮想出力キューと、
出力ポート数個の多入力 1出力のセレクタで構成されるデータ交換手段であるクロ スバと、 出力データを保持する出力バッファとを具備し、
前記セレクタは、小規模のセレクタと、フリップフロップと、前記小規模セレクタ及び 前記フリップフロップを制御する制御部とを木状に配すことでパイプラインセレクタを 構成し、
前記制御部は、
前記入力データに含まれる調停要求を抽出して出力調停を行い、勝者となる入力 を決定する機能と、
前記小規模セレクタの勝者データを前記フリップフロップに記録する機能と、 前記小規模セレクタの敗者データを提供した入力に対し敗者信号を生成する機能 と、
前記敗者信号を、前記敗者データを提供する入力バッファまで伝達する機能とを 持ち、
前記仮想出力キューは、クロスバ通過前の先頭データの読出しポインタを記録する 巻き戻しバッファを持ち、前記出力バッファが受信不可でない場合に読み出しを行い 、前記敗者信号を受信した場合に前記入力バッファの巻き戻しバッファにある読出し ポインタを巻き戻し、次の読み出し要求がある時に再度同じデータを読み出す機能 を持つことを特徴とするクロスノくスィッチ。
[7] 請求項 1〜3のいずれ力 1項に記載のクロスバスイッチにおいて、
前記仮想出力キューが、前記入力ポート数の P倍個 (Pは 1以上優先度数未満の整 数)であり、
前記クロスバの個数力 個であり、
複数の優先度を前記パイプラインクロスバで扱 、、
前記小規模セレクタが出力調停をする際に、データ中の優先度情報を抽出し、優 先度の高いデータを優先的に選択することを特徴とするクロスバスイッチ。
[8] 請求項 1〜3のいずれ力 1項に記載のクロスバスイッチにおいて、
前記仮想出力キューの読み出し制御と、前記クロスバの制御と、出力バッファの書 き込み制御とが、
前記入力バッファの読み書き制御と、前記仮想出力キューの書き込み制御と、前記 出力バッファの読み出し制御とより高速に行われることを特徴とするクロスバスイッチ。 請求項 1〜6の!、ずれ力 1項に記載のクロスバスイッチお!/、て、
前記パイプラインセレクタを構成する前記小規模セレクタの出力調停が行われる際 に、ラウンドロビン制御が行われ、各入力に対し公平な帯域割当が実施されることを 特徴とするクロスバスイッチ。
請求項 1〜6の!、ずれ力 1項に記載のクロスバスイッチお!/、て、
前記パイプラインセレクタを構成する前記小規模セレクタの出力調停が行われる際 に、ラウンドロビン制御が行われ、各入力に対し公平な帯域割当を実施するとともに、 前記仮想出力キューの利用量が設定した閾値を超えた 1つもしくは複数の入力が ある場合、前記状態にある入力が優先的に選択されることを特徴とするクロスバスイツ チ。
請求項 1〜6の!、ずれ力 1項に記載のクロスバスイッチお!/、て、
前記パイプラインセレクタを構成する前記小規模セレクタの出力調停が行われる際 に、ラウンドロビン制御が行われ、各入力に対し公平な帯域割当を実施するとともに、 前記仮想出力キューが有効なデータを保持していながら出力できない状態が設定 した時間を超えた 1つもしくは複数の入力がある場合、前記状態にある入力が優先的 に選択されることを特徴とするクロスバスイッチ。
請求項 1〜6の!、ずれ力 1項に記載のクロスバスイッチお!/、て、
前記ノ ィプラインセレクタを構成する前記小規模セレクタの出力調停を行われる際 に、ラウンドロビン制御が行われ、各入力に対し公平な帯域割当を実施するとともに、 前記仮想出力キューが有効なデータを保持していながら出力できない状態が設定 した時間を超えた 1つもしくは複数の入力がある場合、前記状態にあるいずれかの入 力が優先的に選択されることを特徴とするクロスバスイッチ。
請求項 1〜6の!、ずれ力 1項に記載のクロスバスイッチお!/、て、
前記入カノッファに接続される全ての前記仮想出力キューに空きエントリがある場 合にのみ、前記入カノ ッファ力 対応する前記仮想出力キューにデータが移動され ることを特徴とするクロスバスイッチ。
請求項 1〜6の!、ずれ力 1項に記載のクロスバスイッチお!/、て、 前記入力バッファ力も対応する前記仮想出力キューに空きエントリがある場合に、 前記入力バッファ力 対応する前記仮想出力キューにデータが移動されることを特 徴とするクロスバスイッチ。
PCT/JP2006/304152 2006-03-03 2006-03-03 クロスバスイッチ WO2007099644A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
PCT/JP2006/304152 WO2007099644A1 (ja) 2006-03-03 2006-03-03 クロスバスイッチ
JP2008502630A JP4566261B2 (ja) 2006-03-03 2006-03-03 クロスバスイッチ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2006/304152 WO2007099644A1 (ja) 2006-03-03 2006-03-03 クロスバスイッチ

Publications (1)

Publication Number Publication Date
WO2007099644A1 true WO2007099644A1 (ja) 2007-09-07

Family

ID=38458769

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2006/304152 WO2007099644A1 (ja) 2006-03-03 2006-03-03 クロスバスイッチ

Country Status (2)

Country Link
JP (1) JP4566261B2 (ja)
WO (1) WO2007099644A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009251652A (ja) * 2008-04-01 2009-10-29 Mitsubishi Electric Corp マルチコアシステム
US8234435B2 (en) 2010-09-03 2012-07-31 Panasonic Corporation Relay device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0496446A (ja) * 1990-08-10 1992-03-27 Hitachi Ltd Ａｔｍスイッチおよび多重化装置およびその制御方法
JPH04176229A (ja) * 1990-11-09 1992-06-23 Hitachi Ltd Ａｔｍスイッチ、多重化装置およびその制御方法
JPH08237274A (ja) * 1994-12-27 1996-09-13 Toshiba Corp Ａｔｍセルスイッチ及び共通バッファ型ａｔｍスイッチ
JP2001339427A (ja) * 2000-03-22 2001-12-07 Fujitsu Ltd パケットスイッチ、スケジューリング装置、廃棄制御回路、マルチキャスト制御回路、およびＱｏＳ制御装置
JP2002252628A (ja) * 2001-02-23 2002-09-06 Nippon Telegr & Teleph Corp <Ntt> パケット出力調停装置
JP2004140538A (ja) * 2002-10-17 2004-05-13 Hitachi Ltd 大容量化と低遅延化に対応したアービタおよびそれを用いたルータ

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0496446A (ja) * 1990-08-10 1992-03-27 Hitachi Ltd Ａｔｍスイッチおよび多重化装置およびその制御方法
JPH04176229A (ja) * 1990-11-09 1992-06-23 Hitachi Ltd Ａｔｍスイッチ、多重化装置およびその制御方法
JPH08237274A (ja) * 1994-12-27 1996-09-13 Toshiba Corp Ａｔｍセルスイッチ及び共通バッファ型ａｔｍスイッチ
JP2001339427A (ja) * 2000-03-22 2001-12-07 Fujitsu Ltd パケットスイッチ、スケジューリング装置、廃棄制御回路、マルチキャスト制御回路、およびＱｏＳ制御装置
JP2002252628A (ja) * 2001-02-23 2002-09-06 Nippon Telegr & Teleph Corp <Ntt> パケット出力調停装置
JP2004140538A (ja) * 2002-10-17 2004-05-13 Hitachi Ltd 大容量化と低遅延化に対応したアービタおよびそれを用いたルータ

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ISOYAMA K. ET AL.: "A Proposal of Multi Priority Packet Switch Fabric", TECHNICAL REPORT OF IEICE SSE99-120, 16 December 1999 (1999-12-16), pages 55 - 60, XP003003943 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009251652A (ja) * 2008-04-01 2009-10-29 Mitsubishi Electric Corp マルチコアシステム
US8234435B2 (en) 2010-09-03 2012-07-31 Panasonic Corporation Relay device

Also Published As

Publication number Publication date
JP4566261B2 (ja) 2010-10-20
JPWO2007099644A1 (ja) 2009-07-16

Similar Documents

Publication Publication Date Title
US6856622B1 (en) Multicast cell scheduling protocol
EP2898641B1 (en) Ultra low latency network buffer storage
McKeown A fast switched backplane for a gigabit switched router
CA2247447C (en) Efficient output-request packet switch and method
US7391786B1 (en) Centralized memory based packet switching system and method
EP3562110B1 (en) Traffic management for high-bandwidth switching
US6477169B1 (en) Multicast and unicast scheduling for a network device
US6771596B1 (en) Backpressure mechanism for a network device
EP1839166B1 (en) Shared-memory switch fabric architecture
JP3178470B2 (ja) データフロー制御スイッチ及びそのスケジューリング方法
EP2239895A1 (en) Space-Space-Memory (SSM) Clos-Network Packet Switch
US6574232B1 (en) Crossbar switch utilizing broadcast buffer and associated broadcast buffer management unit
US7304949B2 (en) Scalable link-level flow-control for a switching device
US20240031304A1 (en) Virtual channel starvation-free arbitration for switches
US20040156361A1 (en) Memory interleaving in a high-speed switching environment
US20070140260A1 (en) System and method of single switch string hardware
JP2008244979A (ja) ロードバランス型セルスイッチ装置、優先制御方法
WO2007099644A1 (ja) クロスバスイッチ
JP4568364B2 (ja) 相互接続ファブリックにおいてユニキャスト・トラフィック及びマルチキャスト・トラフィックをスケジューリングする方法、装置、及びコンピュータ・プログラム（相互接続ファブリックにおいてユニキャスト・トラフィック及びマルチキャスト・トラフィックをスケジューリングする方法及び装置）
Wang et al. Efficient designs of optical LIFO buffer with switches and fiber delay lines
US7242684B2 (en) Architecture for switching packets in a high-speed switching environment
Qu et al. Designing fully distributed scheduling algorithms for contention-tolerant crossbar switches
Noh et al. Multiplane virtual channel router for network-on-chip design
JP2015069345A (ja) 情報処理装置，データ転送装置，およびデータ転送方法
KR100312363B1 (ko) 데이터 흐름 제어 스위치 및 그 스케줄링방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
ENP Entry into the national phase

Ref document number: 2008502630

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 06715212

Country of ref document: EP

Kind code of ref document: A1