WO2007039933A1

WO2007039933A1 - 演算処理装置

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Publication number: WO2007039933A1
Application number: PCT/JP2005/023251
Authority: WO
Inventors: Koken Shimizuno
Original assignee: Fujitsu Limited
Priority date: 2005-10-04
Filing date: 2005-12-19
Publication date: 2007-04-12
Also published as: CN101278277B; CN101278277A; KR20080063777A; EP1936514B1; US20080189719A1; KR100990399B1; JP4856413B2; JP2007102447A; EP1936514A1; EP1936514A4

Description

明細書

演算処理装置

技術分野

[0001] 本発明は、 CPU等の演算処理装置内部の制御技術に関し、特に、演算処理装置間のクロスコールのための制御技術に関する。背景技術

[0002] 本発明は、 CPU間のクロスコールに関し、特にマルチ CPUシステムを対象とする。

クロスコールとは、プロセッサ間における通信手段の一つであり、仮想メモリにおけるメモリ一貫性を維持するために、 OSにより使用される内部プロセッサ割り込みをいう。

[0003] 本発明に関連する技術として、例えば特許文献 1には、リード'リクエストに対するレスポンスがリクエストの発行先に返されるまでの間、システム ·バスを解放する方式であるリード'スプリット方式を採用するコンピュータシステムのリード制御装置において

、メモリ'リードと I/Oの管理テーブルとを別々に分割して制御することにより、レスポンスの遅い iZoリードによるリード管理テーブルの占有を防止する技術が開示されている。

[0004] また、例えば特許文献 2には、共有システム 'バスの高速ィ匕のために、複数のデータ 'プロセッサ、メモリ.ユニット、及び iZoインタフェースを当該システム 'バスへ接続するためのノッファ機能付きの万能インタフェースを提供する技術が開示されている

[0005] 但し、これらの技術はどちらもコンピュータシステムの構成に特徴を有するものであり、 CPUの内部構成に関するものではない。

ここで図 1について説明する。同図は、マルチ CPUシステムの概略構成例を示している。この構成例では、 CPUA1100、 CPUB1200、及びメモリ 1400がシステムコントローラ（以下、「SC」と記す） 1300に接続されている。ここで、 CPUA1100と CPUB 1200との各々の CPUコア部 1110、 1210は、外部インタフェース部 1120、 1220を各々介して SC1300に接続されて!、る。

[0006] クロスコールの制御は外部インタフェース部 1120、 1220によって行われる。外部ィンタフェース部 1120、 1220は、クロスコール送信制御部（以下、「XCSC」（Cross Ca 11 Send Controller)と記す） 1121、 1221とクロスコール受信制御部（以下、「XCRC」 (Cross Call Receive Controller )と記す） 1122、 1222とを各々有して! /、る。

[0007] 図 1に示したシステムにおけるクロスコール送受信の流れを、図 2を用いて説明するまず、（1)の 2つの矢印で示すように、 CPUA1100の CPUコア部 1110からクロスコールのデータ (太、、矢印）とクロスコールリクエストの発行要求（細、矢印）とが送られてくると、（2)の矢印で示すように、 XCSC1121はそれらをバッファリングしつつ、 S C1300へとクロスコールリクエスト（クロスコール要求）を発行する。

[0008] (3)の矢印で示すように、 SC1300は、相手先（この場合は CPUB1200)の状態に基づき、相手先が BUSY状態でなければ、すなわち、 SC1300自身が有しているレジスタにおける、 CPUB1200の状態を示す BUSYビットが立っていなければ、当該 BUSYビットを立てる（図 2における SC1300に記されている矢印）と共に、要求元である CPUA1100へ ACK (許可）を返答する。一方、相手先が既に BUSY状態であれば（当該 BUSYビットが立って!/、れば） NACK (不許可）を CPUA1100へ返答する。

[0009] CPUA1100は、 ACKを受け取った場合には、（4)の矢印で示すように、クロスコールのデータを SC1300へ送信する。一方、 NACKを受け取った場合には、所定時間経過後に、改めてクロスコールリクエストの SC1300への発行を XCSC1121に行わせ、以降、 ACKを受け取るまで繰り返しクロスコールリクエストの発行を XCSC112 1に行わせる。

[0010] クロスコールの受信側である CPUB1200の XCRC1222では、（5)の矢印で示すように、 SC1300からクロスコールのデータが送られてくると、そのデータを内部のレジスタへ書き込む。その後、 XCRC1222は、（6)の矢印で示すように、 CPUB1200 の CPUコア部 1210へとクロスコール受信通知を送る（外向きの細い矢印）と共にデータを受け渡す (太い矢印)。その後、クロスコールの受信時の作業が完了したことが CPUコア部 1210から伝えられると（内向きの細、矢印）、 XCRC1222は、 (7)の矢印で示すように、 SC1300へ、 CPUB 1200の状態を表す BUSYビットを落とす要求を発行する。従って、上記図 2の動作説明において、（2)の矢印で示される CPUAによる SCへのクロスコールリクエスト（クロスコール要求）の発行から（7)の CPUBによる SCへの BUSY状態の解除までの期間が SCにおける BUSY期間（BUSY上部の矢印）となる。

[0011] XCSC1121、 1221は、データレジスタと、クロスコールの BUSY (クロスコール発行中）及び NACK (クロスコールの発行失敗)の状態を記憶するステータスレジスタと、コマンドの発行順及び発行内容を記憶しておくコマンド FIFOとを有している。このステータスレジスタの構成例を図 3に示し、コマンド FIFOの構成例を図 4に示す。

[0012] 図 3に示すように、ステータスレジスタは、クロスコールの BUSY及び NACKの状態、すなわち、クロスコールに係る処理の処理状況を、 BUSYと NACKとのペア番号（ BN番号)毎に保持して管理する。

[0013] 図 4に示すように、コマンド FIFOは、クロスコールの発行履歴を保持して管理するものであり、コマンドの発行の状況を管理するための各種のデータを保持すると共に、 SC1300へ発行するクロスコールの相手先である CPU等を示す識別子であるターゲッ HD (TID)と、逐次発行されるクロスコールを個々に識別するための識別子であるリクエスト ID (REQID)とを保持する。また、ステータスレジスタとの対応を取るために、上記の BN番号をも保持しておく。なお、ステータスレジスタ及びコマンド FIFOにおいて予め確保されるエントリの数は、 CPUコア部 1110、 1210が発行するクロスコール発行要求数の最大数に一致させる力これは CPUコア部 1110、 1210の仕様により決定されるちのである。

[0014] このように、従来はステータスレジスタとコマンド FIFOとが別個に設けられて!/、たため、両者の対応関係を示す BN番号をコマンド FIFOで保持して、た。

このため、近年における大規模 SMP(Symmetrical Multi- Processor)システムやマルチコアプロセサのように、計算機システム内においてクロスコールを発行するプロセサ又はプロセサコアの増加とともに、必然的にコマンド FIFOにおけるクロスコール用のエントリ数が増加するため、クロスコール制御に係るハードウェア資源が増大するという問題があった。

特許文献 1：特開平 11― 110343号公報特許文献 2：特開平 5— 210622号公報

発明の開示

[0015] 本発明の目的は、計算機システムにおける大規模 SMP化及びプロセサのマルチコア化並びに処理のマルチスレッド化によるクロスコールの制御のために要する資源の増大を抑制することである。

[0016] 上記目的を達成するため、本発明の態様のひとつである演算処理装置は、他の演算処理装置へ宛てて発行されるクロスコールの送信を制御する制御部と、当該クロスコールに係る処理の処理状況と、当該処理状況に対応する当該クロスコールの発行履歴とをクロスコールのエントリ毎に保持する記憶部と、を有するものである。

[0017] なお、本発明に係る演算処理装置は、当該制御部は、他の演算処理装置宛てのクロスコールの送信を制御すると共に、信号を外部へ導く信号線の使用権を調停する調停部に対して行われる、当該クロスコールの発行要求の送信と、当該クロスコールに係る処理に関するデータの送信要求の送信とを制御し、当該記憶部は、当該クロスコールを識別する識別子を記憶する第一の記憶領域と、当該発行要求を識別する識別子を記憶する第二の記憶領域と、当該送信要求を識別する識別子を記憶する第三の記憶領域とを有するようにしてもょ、。

[0018] さらに、本発明に係る演算処理装置は、当該記憶部の当該記憶領域に保持されて V、る識別子が何にっ、てのものかを判定する判定部を更に有するようにしてもょ、。さらに、本発明に係る演算処理装置は、当該判定部は、当該制御部による当該制御の進拔状況を示す情報に基づ、て、当該判定を行うようにしてもょ、。

[0019] さらに、本発明に係る演算処理装置は、当該発行要求と当該送信要求とを当該信号線の使用状況に基づいて切り替えて、当該制御部から当該調停部へ導く信号線へと出力する発行要求切り替え部を更に有するようにしてもょ、。

[0020] 本発明の別の態様のひとつである情報処理装置は、複数の演算処理装置を備えた情報処理装置であって、当該演算処理装置が、当該情報処理装置に備えられている他の演算処理装置へ宛てて発行されるクロスコールの送信を制御する制御部と、当該クロスコールに係る処理の処理状況と、当該処理状況に対応する当該クロスコールの発行履歴とをクロスコールのエントリ毎に保持する記憶部と、を有するものである。

[0021] なお、本発明に係る情報処理装置は、当該制御部は、他の演算処理装置宛てのクロスコールの送信を制御すると共に、信号を外部へ導く信号線の使用権を調停する調停部に対して行われる、当該クロスコールの発行要求の送信と、当該クロスコールに係る処理に関するデータの送信要求の送信とを制御し、当該記憶部は、当該クロスコールを識別する識別子を記憶する第一の記憶領域と、当該発行要求を識別する識別子を記憶する第二の記憶領域と、当該送信要求を識別する識別子を記憶する第三の記憶領域とを有するようにしてもょ、。

[0022] さらに、本発明に係る情報処理装置は、当該記憶部の当該記憶領域に保持されて V、る識別子が何にっ、てのものかを判定する判定部を更に有するようにしてもょ、。さらに、本発明に係る情報処理装置は、当該判定部は、当該制御部による当該制御の進拔状況を示す情報に基づ、て、当該判定を行うようにしてもょ、。

[0023] さらに、本発明に係る情報処理装置は、当該発行要求と当該送信要求とを当該信号線の使用状況に基づいて切り替えて、当該制御部から当該調停部へ導く信号線へと出力する発行要求切り替え部を更に有するようにしてもょ、。

[0024] 本発明更なる別の態様のひとつである演算処理装置は、複数の演算処理部を有する演算処理装置であって、当該複数の演算処理部のいずれかから他の演算処理装置における演算処理部へ宛てて発行されるクロスコールの送信を制御する制御部と、当該演算処理部毎に設けられており、当該クロスコールに係る処理の処理状況と、前期処理状況に対応する当該クロスコールの発行履歴とをクロスコールのエントリ毎に保持する記憶部と、を有するものである。

[0025] なお、本発明に係る演算処理装置は、当該制御部は、他の演算処理装置における演算処理部宛てのクロスコールの送信を制御すると共に、信号を外部へ導く信号線の使用権を調停する調停部に対して行われる、当該クロスコールの発行要求の送信と、当該クロスコールに係る処理に関するデータの送信要求の送信とを制御し、当該記憶部は、当該クロスコールを識別する識別子を記憶する第一の記憶領域と、当該発行要求を識別する識別子を記憶する第二の記憶領域と、当該送信要求を識別する識別子を記憶する第三の記憶領域と、を有するようにしてもょ、。 [0026] さらに、本発明に係る演算処理装置は、当該記憶部の当該記憶領域に保持されて V、る識別子が何にっ、てのものかを判定する判定部を更に有するようにしてもょ、。さらに、本発明に係る演算処理装置は、当該判定部は、当該制御部による当該制御の進拔状況を示す情報に基づ、て、当該判定を行うようにしてもょ、。

[0027] さらに、本発明に係る演算処理装置は、当該発行要求と当該送信要求とを当該信号線の使用状況に基づいて切り替えて、当該制御部から当該調停部へ導く信号線へと出力する発行要求切り替え部を更に有するようにしてもょ、。

[0028] 本発明の更なる別の態様のひとつであるクロスコールの送信制御方法は、演算処理装置力他の演算処理装置へ宛てて発行されるクロスコールの送信を当該演算処理装置で制御する方法であって、当該クロスコールに係る処理の処理状況と、当該クロスコールの発行履歴とをクロスコールのエントリ毎に当該演算処理装置の記憶部で保持しておくステップを有すると!、うものである。

[0029] なお、本発明に係るクロスコールの送信制御方法は、当該クロスコールに係る処理の処理状況と、当該クロスコールの発行履歴とをクロスコールのエントリ毎に当該演算処理装置の記憶部で保持しておくステップの後に、当該記憶部の当該記憶領域に保持されている識別子が何についてのものかを当該演算処理装置で判定するステツプをさらに有するようにしてもょ、。

[0030] また、本発明に係るクロスコールの送信制御方法は、当該記憶部の当該記憶領域に保持されている識別子が何についてのものかを当該演算処理装置で判定するステツプの後に、当該発行要求と当該送信要求とを当該信号線の使用状況に基づいて切り替えて、そのどちらか一方を当該調停部へ導く信号線へと出力するステップをさらに有するようにしてもよい。

[0031] 本発明の更なる別の態様のひとつである演算処理装置は、他の演算処理装置へ宛てて発行されるクロスコールの送信を制御すると共に、信号を外部へ導く信号線の使用権を調停する調停部に対して行われる、当該クロスコールの発行要求の送信と、当該クロスコールに係る処理に関するデータの送信要求の送信とを制御する制御部と、当該クロスコールの発行履歴を保持するための記憶領域として、当該クロスコールを個々に識別する識別子の記憶領域と、当該発行要求を個々に識別する識別子の記憶領域と、当該送信要求を個々に識別する識別子の記憶領域とを有する記憶部と、を有するというものである。

[0032] 本発明の更なる別の態様のひとつである演算処理装置は、複数の演算処理装置を備えた情報処理装置であって、当該演算処理装置が、当該情報処理装置に備えられている他の演算処理装置へ宛てて発行されるクロスコールの送信を制御すると共に、信号を当該演算処理装置の外部へ導く信号線の使用権を調停する調停部に対して行われる、当該クロスコールの発行要求の送信と、当該クロスコールに係る処理に関するデータの送信要求の送信とを制御する制御部と、当該クロスコールの発行履歴を保持するための記憶領域として、当該クロスコールを識別する識別子の記憶領域と、当該発行要求を個々に識別する識別子の記憶領域と、当該送信要求を識別する識別子の記憶領域とを共用している記憶部と、を有するというものである。

[0033] 本発明の更なる別の態様のひとつである演算処理装置は、複数の演算処理部を有する演算処理装置であって、他の演算処理装置へ宛てて発行されるクロスコールの送信を制御すると共に、信号を外部へ導く信号線の使用権を調停する調停部に対して行われる、当該クロスコールの発行要求の送信と、当該クロスコールに係る処理に関するデータの送信要求の送信とを制御する制御部と、当該演算処理部毎に設けられており、当該クロスコールの発行履歴を保持するための記憶領域として、当該クロスコールを識別する識別子の記憶領域と、当該発行要求を識別する識別子の記憶領域と、当該送信要求を識別する識別子の記憶領域とを共用している記憶部と、を有するというものである。

[0034] 本発明の更なる別の態様のひとつであるクロスコールの送信制御方法は、演算処理装置力他の演算処理装置へ宛てて発行されるクロスコールの送信を当該演算処理装置で制御する方法であって、信号を当該演算処理装置から外部へ導く信号線の使用権を調停する調停部に対して行われる、当該クロスコールの発行要求と、当該クロスコールに係る処理に関するデータの送信要求とを制御するステップと、当該クロスコールを識別する識別子の記憶領域と、当該発行要求を識別する識別子の記憶領域と、当該送信要求を識別する識別子の記憶領域とを有する記憶部において、当該クロスコールの発行履歴を保持するステップと、を有すると、うものである。 [0035] 本発明によれば、以上のようにすることにより、計算機システムのマルチコア化ゃ処理のマルチスレッドィ匕によるクロスコールの制御のために要する資源の増大が抑制されるという効果を奏する。

図面の簡単な説明

[0036] [図 1]マルチ CPUシステムの概略構成例を示す図である。

[図 2]クロスコール送受信の流れを説明する図である。

[図 3]ステータスレジスタの構成例を示す図である。

[図 4]コマンド FIFOを示す図である。

[図 5]本発明を実施するマルチ CPUシステムの構成を示す図である。

[図 6]図 5に示されている CPUAの外部インタフェース部の構成を示す図である。

[図 7]図 6に示されているレジスタの構成を示す図である。

[図 8]XCSCによるクロスコールの送信制御動作の流れを示す図である。

[図 9]ID判定回路の回路例を示す図である。

[図 10]ID記憶制御回路の回路例を示す図である。

[図 11]発行要求切り替え回路の回路例を示す図である。

[図 12]複数の CPUコアを有している CPUで構成したマルチ CPUシステムの構成例を示す図である。

[図 13]図 12に示した CPU Aの外部インタフェース部の構成を示す図である。

発明を実施するための最良の形態

[0037] まず、本発明における実施の形態を説明する前に、図 2の（1)から (4)にかけての矢印で示されているクロスコール送信時における、 XCSC1121の内部動作について説明する。

[0038] CPUコア部 1110から送られてきたクロスコールのデータがデータレジスタに書き込まれた後、 BN番号の指定を伴った BUSYビットへの書き込み要求が CPUコア部 11 10力も送られてくる。この要求に応じ、ステータスレジスタにおける指定されている B N番号の BUSYビットが立てられるのと同時に、コマンド FIFOに当該 BN番号が格納され、更に VLD (Valid )ビットがセットされる。このとき、 XCSC1121より XCALL— R EQ (クロスコールリクエスト）の発行要求が調停部へと送信される。 [0039] 調停部は、 CPUコア部 1110と SC1300との間のバス (信号線）の使用の優先順位を調停し、コマンドの発行を効率的に行えるように、且つ仕様に則って行うように、制御するためのブロックであり、外部インタフェース部 1120に設けられている（もちろん、調停部は、 CPU1200の外部インタフェース部 1220にも同様に設けられている）。この調停部においてバスの使用権が得られると、コマンド FIFO内の当該 BN番号に対応する ISD (Issued)ビットがセットされ、前述の XCALL— REQを SC1300へ発行する。

[0040] ここで、 SC1300から NACKが返ってきた場合には、ステータスレジスタの BUSY ビットとコマンド FIFOの VALIDビットとを落とし、代わってステータスレジスタの NAC Kビットをセットし、クロスコールの発行失敗を表示する。一方、 SC1300力 ACK力 S 返ってきた場合には、データレジスタに保持してお!、たデータを SC 1300へ発行し、併せて、コマンド FIFOの VLDビット及び ISDビットと、ステータスレジスタの BUSYビットとを落とす。

[0041] XCSC1121内部では以上のような動作を行って!/ヽた。

このように、従来は、上述した XCSC1121の動作において、 ACKを SC1300力ら受信した後のデータ送信は常に固定した動作サイクルの後に行われており、また、このデータ送信は ACK受信後直ちに可能であったので、データ送信用のリクエスト信号は不要であった。

[0042] ところが、この ACK受信後のデータ送信のタイミングが不定の場合には、クロスコールに係る処理に関するデータの送信の要求（Slave Write Cross Call Request,以下、「SWXC— REQ」と記す)の発行要求を調停部へ発行すると共に、当該データ送信の発行順を制御する必要が生じる。なお、 ACK受信後のデータ送信タイミングが固定であるか否かは、バスの仕様に依存するものである。

[0043] 更に加えて、 XCALL— REQの発行順に ACKが SC1300から返ってくるかどうかもバスの仕様に依存している。従って、 SC1300側で例えば待ち合わせ回路の削減等の事情により、 XCALL— REQの発行順に ACK力 SC1300から返ってくることが保証されて、な、場合には、 SWXC— REQ発行時にも返答の順番が入れ替わる可能性が生じる。 [0044] 従って、上述した従来のコマンド FIFOのエントリ構成のままでこの返答の順番の入れ替わりに対処するには、途中で順番が入れ替わる可能性があるため複雑な制御が必要となるが、エントリ毎に単純に制御回路を増やせば、クロスコールのエントリ数が多いため、非常に多くの資源を必要とすることとなる。

[0045] 次に、本発明の実施の形態を図面に基づいて説明する。

図 5は、本発明を実施するマルチ CPUシステムの構成を示して、る。

同図において、 CPUA10, CPUB110,及びメモリ 400力 SC300に接続されている。ここで、 CPUA10と CPUB110との各々の CPUコア部 20、 120は、外部インタフエース部 30、 130を各々介して SC300に接続されている。この外部インタフェース部 30、 130には、 XCSC40、 140と XCRC50、 150と力 ^各々備えられて! /、る。ここで、同図における CPU間クロスコールは、例えば CPUA10及び CPUB110との間において、 SC300を介すること〖こより、実行される。

[0046] 次に図 6について説明する。同図は、本発明を実施する CPUA10の外部インタフエース部の構成を示している。なお、同図は図 5における CPUA10の外部インタフエース部 30の構成を示している力 CPUB110の外部インタフェース部 130も同様の構成を有している。

[0047] CPUA10の CPUコア部 20は、外部インタフェース部 30を介して SC300に接続されている。

クロスコールの制御は外部インタフェース部 30によって行われる。外部インタフエ一ス部 30は、 XCSC40、 XCRC50、及び調停部 70を有している。ここで、 XCSC40はクロスコールの送信制御を行うものであり、 XCRC50はクロスコールの受信制御を行うものである。また、調停部 70は、 CPUコア部 20と SC300との間のバス（信号線）の使用の権限 (優先順位)を調停し、コマンドの発行を効率的に行えるように、且つ仕様に則って行うように、制御するものである。

[0048] XCSC40はレジスタ 41、 ID判定回路 42、 ID記憶制御回路 43、発行要求切り替え回路 44、動作制御部 45、及びデータレジスタ 60を有している。

レジスタ 41は、各クロスコールの BUSY及び NACKの状態並びにコマンドの発行内容をクロスコールの管理のために一括して記憶しておく記憶部として機能する。 [0049] ID判定回路 42は、レジスタ 41の所定の記憶領域に保持される識別子 (ID)が何につ、てのものであるかを、 XCSC40による制御動作の進拔状況を示すステータス情報に基づいて判定するものである。また、 ID記憶制御回路 43は、レジスタ 41の当該所定の記憶領域で保持させる識別子を、 XCSC40による制御動作の進拔状況を示すステータスに応じて選択するものである。

[0050] 発行要求切り替え回路 44は、クロスコールの発行要求と当該クロスコールに係る処理に関するデータの送信要求とを、 CPUコア部 20と SC300との間のバスの使用状況に基づ、て切り替えるものである。

[0051] 動作制御部 45は、 XCSC40の動作制御を行うものである。

データレジスタ 60は、 CPUコア部 20から送られてきたクロスコールのデータを一時的に格納しておくものである。

[0052] 次に図 7について説明する。同図は、図 6に示したレジスタ 41の構成を例示している。

図 7に示すように、このレジスタ 41は、クロスコールに係る処理の処理状況、すなわち、クロスコールの BUS Y (クロスコール発行中 )及び NACK (クロスコールの発行失敗）の状態を、クロスコールのエントリ毎、ここでは BUSYと NACKとのペア番号（BN 番号）毎に保持して管理する。カロえて、このレジスタ 41は、クロスコールの発行履歴の管理のため、コマンドの発行の状況を管理するための各種のデータ（図 7では「etc 」と表示）を保持すると共に、 SC300へ発行するクロスコールの相手先である CPU等を示す識別子であるターゲット ID (TID)を BN番号毎に保持して管理する。更に、レジスタ 41には HOLD— IDなる記憶領域が BN番号毎に用意されて、る。この記憶領域には、 XCALL— REQ— ID、 SWXC— REQ— ID、及び REQIDのいずれかが記憶されて管理される。

[0053] ここで、 XCALL— REQ— IDは、 XCSC40が調停部 70へ送付する、 XCALL— R EQ (クロスコール要求）の発行要求の管理のために、当該発行要求に対して個々に与えられる識別子である。

[0054] また、 SWXC— REQ— IDは、 XCSC40が調停部 70へ送付する、 SWXC— REQ

(クロスコールに係る処理に関するデータの送信要求）の発行要求の管理のために、当該発行要求に対して個々に与えられる識別子である。

[0055] なお、 REQIDは、クロスコールを個々に識別するための識別子である。

このように、クロスコールに係る処理の処理状況と、当該クロスコールの発行履歴とを直接対応付けて当該クロスコールのエントリ毎にレジスタ 41で保持するようにしたことにより、これらを対応付けるための情報を保持しておくための専用の記憶領域が不要となる。また、従来は、上述した各識別子を別々の記憶領域で記憶して管理していた力このように同一の記憶領域を共用することにより、記憶領域の節約となる。

[0056] 但し、同一の記憶領域を共用してこれらの識別子の管理を行うためには、当該記憶領域に記憶されている識別子が上述したもののうちのどれであるかを判別できなければならない。以下、この判別の手法について説明する。

[0057] 図 8について説明する。同図は、図 6の XCSC40の動作制御部 45によるクロスコールの送信制御動作の流れを示しており、併せて、当該制御動作の進拔状況を示すステータス情報である、 XCALL— VLD、 XCALL— ISD、 SWXC— VLDの各ビットの遷移の様子を表して、る。

[0058] まず、 S101は初期状態を示しており、これは、 SC300に接続されている他の CPU

(図 5においては CPUB110)へ宛てて発行される CPUコア部 20からのクロスコールをレジスタ 41へ受け入れることが可能な状態である。

[0059] ここで、 CPUコア部 20からまず XCALL— REQ (クロスコールリクエスト）の発行要求と当該 XCALL— REQに対応する BN番号とが送られてくる。すると、制御動作は S 102へと進み、 XCSC40は CPUコア部 20から次に送られてくるクロスコールのデータをデータレジスタ 60に書き込むと共に、その発行要求と共に送られてきた BN番号に対応するレジスタ 41のエントリにおける BUSYビットを立てる。そして、 XCALL —REQの発行要求を調停部 70へと送信すると共に、当該 BN番号に対応する XCA LL—VLDビットをセットして当該発行要求の送信完了を表示する。なお、当該発行要求の送信に併せて、この発行要求を個々に識別するための識別子である XCALL —REQ— IDを生成してレジスタ 41の当該エントリの HOLD— IDで保持する。

[0060] XCALL— REQの発行要求に対し調停部 70にお!/、てバスの使用権が得られると、制御動作は S103へと進み、 XCSC40は、 XCALL REQを SC300へ発行すると共に、レジスタ 41内の当該エントリの XC ALL— VLDビットを落とし、その代わりに当該エントリの XCALL— ISDビットをセットして XCALL— REQの発行完了を表示する。なお、 XCSC40は、この XCALL— REQを個々に識別するための識別子である R EQIDを生成し、 XCALL— REQと共に SC300へ送信する。レジスタ 41の当該ェントリの HOLD— IDでは、 XCALL— REQ— IDに代えて、この REQIDを保持する。

[0061] この XCALL— REQの発行に対し、 SC300から NACKが返ってきた場合には、制御動作は S104へと進み、レジスタ 41の当該エントリの XCALL— ISDビットとを落とし、この代わりに当該エントリの NACKビットをセットしてクロスコールの発行失敗を表示し、 CPUコア部 20によるクロスコールリクエストの発行要求のリトライを待つこととなる。ここで、例えば所定時間経過後に CPUコア部 20からのクロスコールリクエストの発行要求を改めて受けた場合には、制御動作は S 102へと戻り、上述した制御動作が再度行われる。

[0062] 一方、 XCALL— REQの発行に対し、 SC300から ACKが返ってきた場合には、制御動作は S 105へと進み、 XCSC40は、 SWXC— REQの発行要求を調停部 70 へと送信すると共に、レジスタ 41の当該エントリの XCALL— ISDビットを落とし、この代わりに当該エントリの SWXC— VLDビットをセットして当該発行要求の送信完了を表示する。このとき、当該発行要求の送信に併せて、この発行要求を個々に識別するための識別子である SWXC— REQ— IDを生成し、レジスタ 41の当該エントリの H OLD— IDで、 REQIDに代えて、この SWXC— REQ— IDを保持する。

[0063] SWXC— REQの発行要求に対し調停部 70においてバスの使用権が得られると、制御動作は S106へと進み、 XCSC40は、レジスタ 41の当該エントリの SWXC— VL Dビットを落とし、データレジスタに保持してお!、たデータを含めた SWXC— REQを調停部 70へと送信し、当該データを SC300へと発行する。

[0064] 以上のようにしてクロスコールのデータの発行が完了したときには、 XCSC40は、レジスタ 41の当該エントリの BUSYビットを落とし、制御動作は S101へと戻り、上述した制御動作が再度行われる。

[0065] CPUコア部 20からのクロスコールリクエストの発行要求にお!、て指定されて、る B N番号に対応するレジスタ 41の各エントリの内容は、 XCSC40におけるクロスコールの送信制御動作の流れに応じ、上述したように遷移する。従って、当該エントリにおける HOLD— IDに現在保持されている識別子が何であるかは、当該エントリのステ一タス、すなわち、 XCALL— VALID、 XCALL— ISD、及び SWXC— VLDの各ビットの状態により判別することができるのである。

[0066] 次に、 ID判定回路 42、 ID記憶制御回路 43、及び発行要求切り替え回路 44について説明する。

まず図 9について説明する。同図は ID判定回路 42の回路例を示している。 ID判定回路 42は、レジスタ 41の各エントリの HOLD— IDに保持されている識別子が何につ V、てのものであるかを、 XCSC40による前述した制御動作の進拔状況を示すステータス情報に基づいて判定するものである。なお、この ID判定回路 42は、エントリ毎に別個に設けられる。

[0067] 図 9において、一致回路 81a、 81b、 81cは、 2つの入力に各々入力された識別子（ ID)がー致した場合にのみ、「H」レベルの出力を行うものである。また、 AND回路 8 2a、 82b、 82cは、 2つの入力がどちらも「H」レベルのときにのみ、「H」レベルの出力を行うものである。ここで、 AND回路 82aの出力である XCALL— ISD— ID— MCH は、レジスタ 41の判定対象のエントリの HOLD— IDに保持していた識別子力 XCA LL— REQ— IDであるときに「H」レベルとなる。また、 AND回路 82bの出力である R EQ— ISD— ID— MCHは、当該判定対象のエントリの HOLD— IDに保持して!/、た識別子が、 REQ— IDであるときに「H」レベルとなる。また、 AND回路 82cの出力である SWXC— ISD— ID— MCHは、当該判定対象のエントリの HOLD— IDに保持して、た識別子が、 SWXC— REQ— IDであるときに「H」レベルとなる。

[0068] 図 9において、 HOLD— IDの入力には、レジスタ 41において指定されている BN番号に対応するエントリの HOLD— IDに保持されている識別子が入力される。また、図 9における XCALL— REQ—ID、 REQID、 SWXC— REQ— IDの各入力には、それぞれ、 XCSC40で上記のようにして生成した同一名称の識別子が入力される。更に、図 9における XCALL— VLD、 XCALL— ISD、 SWXC— VLDの各入力には、それぞれ、レジスタ 41の判定対象であるエントリにおける同一名称の各ビットの状態が入力される。 [0069] 従って、図 9の回路によれば、当該エントリの HOLD— IDに保持されている識別子 1S XCSC40で生成した XCALL— REQ— ID、 REQID、 SWXC— REQ— IDのいずれかと一致した場合にのみ、同図の回路の 3つの出力（XCALL— ISD— ID— M CH、 REQ_ISD_ID_MCH、及び SWXC_ISD_ID— MCH)のうちのいずれ力が「H」レベルとなる。つまり、判定対象であるエントリの XCALL— VLDフラグが立つていれば（すなわち、 XCSC40が図 8の S102までの制御動作を行っていたときには）、図 9における XCALL— VALID時に XCALL— REQ— IDと HOLD— IDがー致していることを表す XCALL— ISD— ID— MCHの出力のみが「H」レベルとなり、当該エントリの HOLD— IDに保持して!/、た識別子が、 XCALL— REQ— IDであるとの判定結果が示される。また、この場合において、当該エントリの XCALL— ISDフラグが立っていれば（すなわち、 XCSC40が図 8の S103までの制御動作を行っていたときには）、図 9における REQ— ISD— ID— MCHの出力のみが「H」レベルとなり、当該エントリの HOLD— IDに保持して、た識別子が、 REQIDであるとの判定結果が示される。更に、この場合において、当該エントリの SWXC—VLDフラグが立っていれば（すなわち、 XCSC40が図 8の S105までの制御動作を行っていたときには）、図 9における SWXC— ISD— ID— MCHの出力のみが「H」レベルとなり、当該ェントリの HOLD— IDに保持して!/ヽた識別子が、 SWXC— REQ— IDであるとの判定結果が示される。

[0070] 以上のように、 XCALL— ISD— ID— MCH、 REQ— ISD— ID— MCH、及び SW XC— ISD— ID— MCHの出力の状態を参照することにより、レジスタ 41の判定対象であるエントリの HOLD— IDに保持していた識別子が何であるかを判定することができる。

[0071] 次に図 10について説明する。同図は ID記憶制御回路 43の回路例を示している。 I D記憶制御回路 43は、 ID判定回路 42からの出力の一部を利用し、レジスタ 41の各エントリのステータスに応じて当該エントリの HOLD— IDに保持させる IDを選択するものである。なお、この ID記憶制御回路 43も、レジスタ 41のエントリ毎に別個に設けられる。

[0072] 図 10において、 AND回路 91aは、 2つの入力がどちらも「H」レベルのときにのみ、すなわち、当該エントリの XCALL—ISDビットがセットされており、且つ、 ID判定回路 42から出力される XCALL— ISD— ID— MCHが「H」レベルのときにのみ、「H」レベルの出力を行う。この出力は、 XCSC40が図 8の S103の制御動作を行ったことを示す。

[0073] また、 AND回路 91bは、 2つの入力がどちらも「H」レベルのときにのみ、すなわち、 SC300から ACKが帰ってきており、且つ、 ID判定回路 42から出力される XREQ— I SD— ID— MCHが「H」レベルのときにのみ、「H」レベルの出力を行う。この出力は、 XCSC40が図 8の S105の制御動作を行ったことを示す。

[0074] AND回路 91cは、 ID判定回路 42から出力される XCALL— ISD— ID— MCHが「 H」レベルのとき、すなわち、レジスタ 41の判定対象のエントリの HOLD— IDに保持していた識別子が XCALL— REQ— IDであったときに、 XCSC40力 S図 8の S103の制御動作を行ったことにより生成した REQIDをそのまま出力するものである。

[0075] AND回路 91dは、 ID判定回路 42から出力される REQ— ISD— ID— MCHが「H」レベルのとき、すなわち、レジスタ 41の判定対象のエントリの HOLD— IDに保持していた識別子が REQIDであったときに、 XCSC40が図 8の S105の制御動作を行ったことにより生成した SWXC—REQ— IDをそのまま出力するものである。

[0076] OR回路 92aは、その 3つの入力である、当該エントリの XCALL— ISDビットと AN D回路 91a及び 91bとのうちの少なくとも 1つ以上が「H」レベルのときに、「H」レベルの出力を行うものである。ここで、当該エントリの XCALL— ISDビットが「H」レベルとなるのは、 XCSC40が図 8の S101の制御動作を行ったときである。従って、 OR回路 92aの出力力 S「H」レべノレとなるのは、 XCSC40力図 8の S101、 S103、 S105の!ヽずれかの制御動作を行ったときである。

[0077] OR回路 92bは、その 3つの入力に各々排他的に入力される識別子である、 XCAL L— REQ— ID、 REQID, SWXC—REQ— IDのうちのいずれか 1つのみをそのまま出力するものである。

[0078] 記憶領域 93は、レジスタ 41において指定されている BN番号に対応するエントリの HOLD— IDの領域を表している。ここで、図 10には「EN」の表示があるが、この表示は、 OR回路 92aの出力が記憶領域 93でのデータ記憶についてのィネーブル（EN ABLE)として作用することを表している。つまり、 OR回路 92aの出力力^ H」レベルとなったとき、すなわち、 XCSC40力図 8の S101、 S103、 S 105の!ヽずれ力の帘 U御動作を行ったときに、 OR回路 92bから出力されている識別子を保持するように記憶領域 93は動作する。

[0079] なお、図 10にお!/、て、 XCALL— REQ— IDの値は、 XCALL— VLDビットが無効のときには「0」であるとする。

図 10に示した ID記憶制御回路 43の動作について更に説明する。

[0080] XCSC40が図 8の S102の制御動作を行うと、 XCALL— REQ— IDが生成されると共に、 XCALL— VLDビットがセットされる。従って、図 10の回路では、このときに、 CPUコア部 20から送られてきたクロスコールリクエストの発行要求において指定されている BN番号に対応するレジスタ 41のエントリにおける HOLD— ID (記憶領域 63) には XCALL_REQ_IDが保持されることとなる。

[0081] また、 XCSC40が図 8の S103の制御動作を行うと、 REQIDが生成されると共に、 XCALL— VLDビットが落とされ、代わりに XCALL— ISDビットがセットされる。このとき、当該エントリにおける HOLD— IDには XCALL— REQ— IDが保持されて!、るので、図 9の回路における XCALL— ISD— ID— MCHの出力は「H」レベルとなつている。従って、このときには OR回路 92aが改めて「H」レベルとなるので、当該ェントリにおける HOLD_IDには REQIDが保持されることとなる。

[0082] その後、 XCSC40が図 8の S105の制御動作を行うと、 SWXC— REQ— IDが生成されると共に、 XCALL— ISDビットが落とされる。このとき、 SC300から ACKが返つてきている。また、このときには、当該エントリにおける HOLD— IDには REQIDが保持されているので、図 9の回路における REQ— ISD— ID— MCHの出力は「H」レべルとなっている。従って、このときには OR回路 92aが改めて「H」レベルとなるので、当該エントリにおける HOLD— IDには SWXC— REQ— IDが保持され、当該 HOL D_IDの値が出力されることとなる。

[0083] このように、 ID記憶制御回路 43は、 XCSC40の送信制御動作の流れに応じ、その時点で XCSC40の内部処理のために保持しておく必要のある識別子を、レジスタ 41 の各エントリの HOLD IDに保持させる。 [0084] 以上のように、従来は別個に設けられて、たステータスレジスタとコマンド FIFOとをレジスタ 41として一体化したことにより、従来はコマンド FIFOに設けられていた BN番号の記憶領域が削減される。また、 ID判定回路 42及び ID記憶制御回路 43を設けたことにより、 XCALL— REQ— ID、 REQID、 SWXC— REQ— IDを保持しておくための記憶領域の共用化を可能にし、記憶領域を従来力も増カロさせることなぐクロスコール制御におけるハードウェア資源の増加を抑制することが可能となる。

[0085] このような、レジスタのエントリの制御変更によるハードウエア資源の増加抑制効果は、（エントリあたりの増加抑制効果） X (エントリ数） X (ストランド数)で概算することができる。ここで、ストランド数とは、物理的な 1つの CPUコア当たりで構築される論理的なコアの数を示して、る。近年の CPUのマルチコア化の進展とマルチスレッド処理の採用により、エントリ数及びストランド数はどちらも増加する傾向にあるので、この増加抑制効果は非常に大きなものとなる。

[0086] 次に図 11について説明する。同図は発行要求切り替え回路 44の回路例を示している。

調停部 70では、 XCALL— REQの発行要求と SWXC— REQの発行要求とが競合しても選択されるのはどちらか一方のみであり、同時に両方が発行されることはないことは明らかである。また、バスを介してデータ送信を行っている間は、 XCALL_ REQのような、他の情報を伴わないコマンドを発行することは可能である力 CPUコァ部 20から送られてきたクロスコールに関するデータを含む SWXC— REQのような、他の情報を含むコマンドを発行することはできな、。

[0087] そこで、 XCSC40を以下のように制御する。すなわち、 CPUA10と SC300との間のバスの使用状況を示す BUSYフラグが立っている期間、すなわち、当該バスを介してデータ送信を行っている期間においては SWXC— REQ発行要求を抑止する一方で、その期間においても XCALL— REQ発行要求は XCSC40から調停部 70へ送信するように制御する。これに対し、当該 BUSYフラグが落ちている期間、すなわち、バスを介したデータ送信を行って、な、期間にお、ては SWXC— REQ発行要求を優先して調停部 70へ送信し、 SWXC— REQ発行要求がな!ヽときには XCALL —REQ発行要求を調停部 70へ送信するように制御する。ここで、同一の BN番号に対応する XCALL— REQの発行要求と SWXC— REQの発行要求とは排他的に生じるものであって同時に生じることはないので、このような制御を行ってもクロスコール動作が滞ることはない。

[0088] 発行要求切り替え回路 44はこの制御を行う回路である。

図 11において、 OR回路 101は、 2つの入力のうちの少なくとも 1つ以上が「H」レべノレのとき、すなわち、 2つの AND回路 102a、 102bの各々の出力のうちの少なくとも 1つ以上が「H」レベルのときに、「H」レベルの出力を行う。

[0089] ここで、 AND回路 102aの出力力^ H」レベルとなるのは、 CPUコア部 20と SC300 との間のバスの使用状況を示す BUSYビット（DATA— BUSY)が立って!/、る状態の下で、 XCALL— REQ— PREビットが「H」レベルとなった場合のみである。ここで、 XCALL— REQ— PREビットとは、図 8に示した XCSC40の送信制御動作が S10 2へと進み、 XCALL— REQ発行要求を発生させるためのトリガとして XCSC40内部でセットされる（「： H」レベルとされる）ビットである。つまり、 CPUコア部 20と SC300との間でバスを介してデータ送信を行ってヽる状態の下で、 XCALL— REQ発行要求が生じた場合に、 AND回路 102aは「H」レベルとなる。

[0090] また、 AND回路 102bの出力力^ H」レベルとなるのは、当該 BUSYビットが立っていない状態であって、且つ、 SWXC—REQ— PREビットが「L」レベルの状態の下で XCALL— REQ— PREビットが「H」レベルとなった場合のみである。ここで、 SWXC — REQ— PREは、図 8に示した XCSC40の送信制御動作が S 105へと進み、 SWX C— REQ発行要求を発生させるためのトリガとして XCSC40内部でセットされる (「H 」レベルとされる）ビットである。つまり、バスを介したデータ送信を行っていない期間であって、且つ、 SWXC— REQ発行要求がない期間において、 XCALL— REQ発行要求が生じた場合に、 AND回路 102bは「H」レベルとなる。

[0091] OR回路 71は、上記した 2つの場合にのみ、 XCALL— REQを「H」レベルとして X CALL— REQ発行要求の調停部 70への送信を許可する。

一方、 AND回路 102cは、当該 BUSYビットが立っていない状態の下で SWXC— REQ— PREが「H」レベルとなった場合にのみ、つまり、バスを介したデータ送信を行っていない期間において、 SWXC REQ発行要求が生じた場合にのみ、 SWXC — REQを「H」レベルとして SWXC—REQ発行要求の調停部 70への送信を許可する。

[0092] 以上のように動作する回路を XCSC40に備えることにより、 XCSC40から調停部 7 0への配線が、 XCALL— REQのためのものと SWXC— REQのためのものとで共用できるようになるので、これらの信号線を別個に調停部 70へ配線する場合に比べ、 C PUコア部 20からの他のリクエストとの調停を取るために配線が密集する調停部 70周辺の配線量が減少する。

[0093] 次に、本発明の他の実施形態について説明する。これより説明する実施形態は、複数の CPUコアを有して!/、る CPUでマルチ CPUシステムを構成するものである。このマノレチ CPUシステムの構成を図 12に示す。

[0094] 同図において、 CPUA510、 CPUB610、及びメモリ 400力 SC300に接続されている。ここで、 CPUA510は CPUコア部 AA520と CPUコア部 AB521とを有しており、 CPUB610は CPUコア部 BA620と CPUコア部 BB621とを有している。 CPUコア部 AA520及び CPUコア部 AB521は、どちらも外部インタフェース部 530を介して S C300に接続されており、 CPUコア部 BA620及び CPUコア部 BB621は、どちらも外部インタフェース部 630を介して SC300に接続されて、る。外部インタフェース部 530、 630には、 XCSC540, 640と XCRC550、 650と力 ^各々備えられて!/、る。

[0095] 次に図 13について説明する。同図は、図 12に示した CPUA510の外部インタフエース部 530の構成を示している。なお、図 12に示した CPUB610の外部インタフエ一ス部 630も同様の構成を有している。

[0096] CPUA510の CPUコア部 AA520及び CPUコア部 AB521は、どちらも外部インタフェース咅 530を介して SC300【こ接続されて!ヽる。

クロスコールの制御は外部インタフェース部 530によって行われる。外部インタフエース部 530は、 XCSC540、 XCRC550、及び調停部 570を有している。ここで、 XC SC540はクロスコールの送信制御を行うものであり、 XCRC550はクロスコールの受信帘 IJ御を行うものである。また、調停咅 570は、 2つの CPUコア咅 520、 521と SC30 0との間のバス (信号線)の使用の権限 (優先順位)を調停し、コマンドの発行を効率的に行えるように、且つ仕様に則って行うように、制御するものである。 [0097] XCSC540の構成はレジスタ 541、 ID判定回路 542、 ID記憶制御回路 543、発行要求切り替え回路 544、動作制御部 545、及びデータレジスタ 560を有している。

[0098] レジスタ 541は、各クロスコールの BUSY及び NACKの状態並びにコマンドの発行内容をクロスコールの管理のために一括して記憶しておく記憶部として機能する。なお、レジスタ 541は、 CPUコア部 AA520用のレジスタ 541— 1と、 CPUコア部 AB52 1用のレジスタ 541— 2とを有している。なお、このレジスタ 541— 1及び 541— 2の構成は、どちらも図 7に示したレジスタ 41の構成と同一である。

[0099] ID判定回路 542は、レジスタ 541の所定の記憶領域に保持される識別子 (ID)が何についてのものであるかを、 XCSC540による制御動作の進拔状況を示すステータス情報に基づいて判定するものであり、図 9に示した ID判定回路 42と同一構成のものである。また、 ID記憶制御回路 543は、レジスタ 541の当該所定の記憶領域で保持させる識別子を、 XCSC540による制御動作の進拔状況を示すステータスに応じて選択するものであり、図 10に示した ID記憶制御回路 43と同一構成のものである

[0100] 発行要求切り替え回路 544は、クロスコールの発行要求と当該クロスコールに係る処理に関するデータの送信要求とを、 2つの CPUコア部 520、 521と SC300との間

、て切り替えるものであり、図 11に示した発行要求切り替え回路 44と同一構成のものである。

[0101] 動作制御部 545は、 XCSC540の動作制御を行うものであり、動作制御部 545によつて行われる XCSC40のクロスコールの送信制御動作の流れは、図 8に示したものと同一の流れによって行われる。

[0102] データレジスタ 460は、 2つの CPUコア部 520、 521から送られてきたクロスコールのデータを一時的に格納しておくものである。

このように、複数の CPUコアを有している CPUにおいても、従来は CPUコア毎に別個に設けられていたステータスレジスタとコマンド FIFOとをレジスタ 541— 1及び 5 41— 2として一体ィ匕して CPUコア毎に設けたことにより、従来はコマンド FIFOに設けられていた BN番号の記憶領域が削減される。また、 ID判定回路 542及び ID記憶制御回路 543を設けることで、前述した実施例と同様、レジスタ 541— 1及び 541— 2における XCALL— REQ— ID、 REQID、 SWXC— REQ— IDを保持しておくための記憶領域の共用化を可能にしたことにより、記憶領域を従来力増加させることなぐクロスコール制御における仕様の変更への対処が可能となる。

[0103] このような、レジスタのエントリの制御変更によるハードウェア資源の増加抑制効果は、複数の CPUコアを有している CPUにおいては、（エントリあたりの増加抑制効果) X (エントリ数） X (ストランド数） X (CPUコア数)で概算することができる。従って、前述した単一 CPUコアを持つ CPU同様、複数の CPUコアを持つ CPUにおいても、ハ一ドウア増加の抑制効果は非常に大きなものとなる。

[0104] 以上、本発明の実施形態を説明したが、本発明は、上述した各実施形態に限定されることなぐ本発明の要旨を逸脱しない範囲内で種々の改良 ·変更が可能である。

Claims

請求の範囲

[1] 他の演算処理装置へ宛てて発行されるクロスコールの送信を制御する制御部と、前記クロスコールに係る処理の処理状況と、前記処理状況に対応する前記クロスコールの発行履歴とをクロスコールのエントリ毎に保持する記憶部と、

を有することを特徴とする演算処理装置。

[2] 前記制御部は、他の演算処理装置宛てのクロスコールの送信を制御すると共に、信号を外部へ導く信号線の使用権を調停する調停部に対して行われる、前記クロスコールの発行要求の送信と、前記クロスコールに係る処理に関するデータの送信要求の送信とを制御し、

前記記憶部は、前記クロスコールを識別する識別子を記憶する第一の記憶領域と

、前記発行要求を識別する識別子を記憶する第二の記憶領域と、前記送信要求を識別する識別子を記憶する第三の記憶領域とを有する、

ことを特徴とする請求項 1に記載の演算処理装置。

[3] 前記記憶部の前記記憶領域に保持されて!、る識別子が何につ!、てのものかを判定する判定部を更に有することを特徴とする請求項 2に記載の演算処理装置。

[4] 前記判定部は、前記制御部による前記制御の進拔状況を示す情報に基づいて、前記判定を行うことを特徴とする請求項 3に記載の演算処理装置。

[5] 前記発行要求と前記送信要求とを前記信号線の使用状況に基づいて切り替えて、前記制御部から前記調停部へ導く信号線へと出力する発行要求切り替え部を更に有することを特徴とする請求項 2に記載の演算処理装置。

[6] 複数の演算処理装置を備えた情報処理装置であって、

前記演算処理装置が、

前記情報処理装置に備えられている他の演算処理装置へ宛てて発行されるクロスコールの送信を制御する制御部と、

前記クロスコールに係る処理の処理状況と、前記処理状況に対応する前記クロスコールの発行履歴とをクロスコールのエントリ毎に保持する記憶部と、

を有する

ことを特徴とする情報処理装置。

[7] 前記制御部は、他の演算処理装置宛てのクロスコールの送信を制御すると共に、信号を外部へ導く信号線の使用権を調停する調停部に対して行われる、前記クロスコールの発行要求の送信と、前記クロスコールに係る処理に関するデータの送信要求の送信とを制御し、

ことを特徴とする請求項 6に記載の情報処理装置。

[8] 前記記憶部の前記記憶領域に保持されて!、る識別子が何につ!、てのものかを判定する判定部を更に有することを特徴とする請求項 7に記載の情報処理装置。

[9] 前記判定部は、前記制御部による前記制御の進拔状況を示す情報に基づいて、前記判定を行うことを特徴とする請求項 8に記載の情報処理装置。

[10] 前記発行要求と前記送信要求とを前記信号線の使用状況に基づいて切り替えて、前記制御部から前記調停部へ導く信号線へと出力する発行要求切り替え部を更に有することを特徴とする請求項 7に記載の情報処理装置。

[11] 複数の演算処理部を有する演算処理装置であって、

前記複数の演算処理部のいずれかから他の演算処理装置における演算処理部へ宛てて発行されるクロスコールの送信を制御する制御部と、

前記演算処理部毎に設けられており、前記クロスコールに係る処理の処理状況と、前記処理状況に対応する前記クロスコールの発行履歴とをクロスコールのエントリ毎に保持する記憶部と、

を有することを特徴とする演算処理装置。

[12] 前記制御部は、他の演算処理装置における演算処理部宛てのクロスコールの送信を制御すると共に、信号を外部へ導く信号線の使用権を調停する調停部に対して行われる、前記クロスコールの発行要求の送信と、前記クロスコールに係る処理に関するデータの送信要求の送信とを制御し、

ことを特徴とする請求項 11に記載の演算処理装置。

[13] 前記記憶部の前記記憶領域に保持されて!、る識別子が何につ!、てのものかを判定する判定部を更に有することを特徴とする請求項 12に記載の演算処理装置。

[14] 前記判定部は、前記制御部による前記制御の進拔状況を示す情報に基づいて、前記判定を行うことを特徴とする請求項 13に記載の演算処理装置。

[15] 前記発行要求と前記送信要求とを前記信号線の使用状況に基づいて切り替えて、前記制御部から前記調停部へ導く信号線へと出力する発行要求切り替え部を更に有することを特徴とする請求項 12に記載の演算処理装置。

[16] 演算処理装置力他の演算処理装置へ宛てて発行されるクロスコールの送信を前記演算処理装置で制御する方法であって、

前記クロスコールに係る処理の処理状況と、前記クロスコールの発行履歴とをクロスコールのエントリ毎に前記演算処理装置の記憶部で保持しておくステップ

を有することを特徴とするクロスコールの送信制御方法。

[17] 前記クロスコールに係る処理の処理状況と、当該クロスコールの発行履歴とをクロスコールのエントリ毎に前記演算処理装置の記憶部で保持しておくステップの後に、前記記憶部の前記記憶領域に保持されて、る識別子が何にっ、てのものかを前記演算処理装置で判定するステップをさらに有することを特徴とする請求項 16に記載のクロスコールの送信制御方法。

[18] 前記記憶部の前記記憶領域に保持されて、る識別子が何にっ、てのものかを前記演算処理装置で判定するステップの後に、

前記発行要求と前記送信要求とを前記信号線の使用状況に基づいて切り替えて、そのどちらか一方を前記調停部へ導く信号線へと出力するステップをさらに有することを特徴とする請求項 16に記載のクロスコールの送信制御方法。

[19] 他の演算処理装置へ宛てて発行されるクロスコールの送信を制御すると共に、信号を外部へ導く信号線の使用権を調停する調停部に対して行われる、前記クロスコールの発行要求の送信と、前記クロスコールに係る処理に関するデータの送信要求の送信とを制御する制御部と、前記クロスコールの発行履歴を保持するための記憶領域として、当該クロスコールを個々に識別する識別子の記憶領域と、前記発行要求を個々に識別する識別子の記憶領域と、前記送信要求を個々に識別する識別子の記憶領域とを有する記憶部と、

を有することを特徴とする演算処理装置。