WO2006109623A1

WO2006109623A1 - コンピュータシステム、コンフィギュレーション情報を表すデータ構造、並びにマッピング装置および方法

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Publication number: WO2006109623A1
Application number: PCT/JP2006/307118
Authority: WO
Inventors: Osamu Nishijima; Shirou Yoshioka; Yukihiro Sasagawa; Kenichi Kawaguchi
Original assignee: Matsushita Electric Industrial Co., Ltd.
Priority date: 2005-04-05
Filing date: 2006-04-04
Publication date: 2006-10-19
Also published as: US20090083530A1; EP1868293A1; CN101151804B; CN101151804A; JPWO2006109623A1

Abstract

　コンフィギュレーション情報格納部（１０８）は、所定の機能をリコンフィギュラブルモジュールに実現させるためのコンフィギュレーション情報を格納している。ＣＰＵ（１００）は、装着されたリコンフィギュラブルモジュール（１０３～１０６）を、その個数に応じて、コンフィギュレーション情報格納部（１０８）に格納されたコンフィギュレーション情報を用いて、コンフィギュレーションする。

Description

明細書

コンピュータシステム、コンフィギュレーション情報を表すデータ構造、並びにマッピング装置および方法

技術分野

[0001] 本発明は、その機能をダイナミックに再構成可能なリコンフィギユラブルモジュールを構成要素として問題を処理するコンピュータシステム、およびリコンフィギユラブルモジュールの機能を決定するためのコンフィギュレーション情報に関する。

背景技術

[0002] 従来の技術として、コンピュータシステムに、リコンフィギユラブルロジック回路を拡張装置として接続するものがある (特許文献 1)。また、複数の FPGAに所定の問題をマッピングして高速に解くものがある（特許文献 2)。さらに、 LSI設計時にレイアウト上で 2つのリコンフィギユラブル回路を接続する方法がある（特許文献 3)。

特許文献 1：米国特許第 6438737号明細書

特許文献 2 :米国特許第 6415430号明細書

特許文献 3 :米国特許第 6335635号明細書

発明の開示

発明が解決しょうとする課題

[0003] リコンフィギユラブル LSIを実装したコンピュータシステムにおいて、処理すべき問題が大規模になった場合、既に実装されているリコンフィギユラブル LSIのみでは多大な処理時間が必要となることがあった。一方で、最初力も不必要に大規模なリコンフィギユラブル LSIを実装すると、コンピュータシステム全体のコストが高くなつてしまうという問題があった。すなわち、処理時間とコストとの間にはトレードオフの関係があり、これに柔軟に対応できるシステムが期待される。

[0004] ところが上述の従来技術はいずれも、初期にコンピュータシステム全体の構成を決定した上でコンフィギュレーション情報をマッピングして、るので、この処理時間とコストとのトレードオフの関係に柔軟に対応することができない。例えば、特許文献 1の技術では、リコンフィギユラブルロジック回路に拡張性がない。また、特許文献 2の技術では、複数の FPGAを並べたシステムに固有のマッピングがなされるため、複数の F PGAのうちどれ力 1つでも欠けると問題は解けない。さらに、特許文献 3の技術では、リコンフィギユラブル回路をあくまで設計時に接続するのみであり、設計終了後にリコンフィギユラブル回路をさらに接続したり、切り離したりすることはできない。また、複数のリコンフィギユラブル LSIでシステムを構成したり、リコンフィギユラブル LSIの個数を可変にしたりすることもできない。

[0005] 本発明は、例えば、初期のコストを低く抑えつつ、将来的に大規模な問題を処理する必要が生じた場合であっても柔軟に対応できるようなコンピュータシステムを提供することを第 1の課題とする。

[0006] また、大規模な問題をリコンフィギユラブル回路で解こうとした場合、複数のリコンフィギユラブル LSIを実装するか、大規模なリコンフィギユラブル LSIを実装する必要がある。ところが従来の技術では、大規模な問題のハードウェアへのマッピングは、 1または複数のリコンフィギユラブル LSIを実装したコンピュータシステムに固有のものになる。そのため、例えば 1個のリコンフィギユラブル LSIに実装される回路規模が大きくなつたり、実装するリコンフィギユラブル LSIの個数が増えたりするなど、ハードゥエァの構成が変更された場合には、マッピングをやり直す必要があった。

[0007] 本発明は、実装されるリコンフィギユラブル LSIの構成が変更された場合であっても、マッピングをやり直す必要がな、コンフィギュレーション情報を提供することを第 2の課題とする。

[0008] 以上を総括して、本発明の目的は、大規模な問題を複数のリコンフィギユラブルモジュールを実装したコンピュータシステムで解く場合に、実装されるリコンフィギュラブルモジュールの個数と無関係なマッピングを実現すること、および将来、問題が大規模ィ匕したときであっても、柔軟に対応できるコンピュータシステムを提供することにある

課題を解決するための手段

[0009] 前記の課題に鑑み、本発明は、リコンフィギユラブルモジュールを増設可能にしたことを特徴とする。

[0010] 具体的には、本発明に係るコンピュータシステムは、 CPUと、所定の機能をリコンフィギユラブルモジュールに実現させるためのコンフィギュレーション情報を格納するコンフィギユレーシヨン情報格納部とを備え、 1または複数のリコンフィギユラブルモジュールが、着脱可能に構成されており、前記 CPUは、装着されたリコンフィギユラブルモジュールを、その個数に応じて、前記コンフィギュレーション情報格納部に格納されたコンフィギュレーション情報を用いて、コンフィギュレーションするものである。

[0011] この発明によると、リコンフィギユラブルモジュールが着脱可能に構成されており、リコンフィギユラブルモジュールが装着されたとき、装着されたリコンフィギユラブルモジユールは、その個数に応じて、コンフィギュレーション情報格納部に格納された、所定の機能をリコンフィギユラブルモジュールに実現させるためのコンフィギュレーション情報を用いて、 CPUによってコンフィギュレーションされる。このため、リコンフィギュラブルモジュールを増設可能となるので、例えば、初期段階ではコスト削減のためにリコンフィギユラブルモジュールの個数を少なくしておき、将来、問題が大規模ィ匕したときにはリコンフィギユラブルモジュールを増設する、というような柔軟な対応が可能になる。

[0012] また、本発明は、所定の機能をリコンフィギユラブルモジュールに実現させるためのコンフィギュレーション情報を表すデータ構造として、前記所定の機能を分割した分割機能にそれぞれ対応する複数のサブコンフィギュレーションデータと、前記複数のサブコンフィギュレーションデータと入出力データとの関係を示す内部構造情報とを備えたものである。

[0013] このデータ構造を用いることによって、コンピュータシステムに装着されたリコンフィギユラブルモジュールに対して、所定の機能を分割した分割機能にそれぞれ対応する複数のサブコンフィギュレーションデータを、複数のサブコンフィギュレーションデータと入出力データとの関係を示す内部構造情報を参照して、それぞれ、割り当てることができる。このため、リコンフィギユラブルモジュールの個数が変更された場合であつても、共通のコンフィギュレーション情報を用いて、装着されたリコンフィギユラブルモジュールを最適にコンフィギュレーションすることができる。

[0014] また、本発明は、所定の機能をリコンフィギユラブルモジュールに実現させるためのコンフィギュレーション情報を表すデータ構造として、前記コンフィギュレーション情報を、リコンフィギユラブルモジュールの個数のバリエーションに応じて、複数個備え、前記各コンフィギュレーション情報は、前記所定の機能を分割した分割機能にそれぞれ対応する複数のサブコンフィギュレーションデータを備えたものである。

[0015] 通常、リコンフィギユラブル情報はコンピュータシステムとは異なるシステムにおいて生成される。このため、コンピュータシステムに装着されるリコンフィギユラブルモジュールの個数が変更された場合は、再度何らかの手段によってコンフィギュレーション情報を入手する必要がある。ところが、本発明のデータ構造のように、予め想定されるリコンフィギユラブルモジュールの個数のバリエーションに対応して複数のコンフィギユレーシヨン情報を準備しておくことによって、装着されたリコンフィギユラブルモジユールの個数が変更された場合にも、柔軟に対応できる。

[0016] また、本発明は、所定の機能をリコンフィギユラブルモジュールに実現させるためのコンフィギュレーション情報生成するマッピング装置および方法として、前記所定の機能に対してアルゴリズム解析を行ヽ、処理と入出力データとの関係を表すグラフを生成し、前記グラフにおける各処理に対して、予め定められた所定のサイズを上限として、分割を行うことによって、前記所定の機能を分割した分割機能にそれぞれ対応する複数のサブコンフィギュレーションデータと、前記複数のサブコンフィギュレーションデータと入出力データとの関係を示す内部構造情報とを、生成するものである。発明の効果

[0017] 本発明によると、リコンフィギユラブルモジュールの個数が変更された場合でも、同じコンフィギュレーション情報を用いて、リコンフィギユラブルモジュールをコンフィギュレーシヨンし、処理を実行することができる。

[0018] これにより、例えば、リコンフィギユラブルモジュール 1個の処理能力が増えたとき、より少ない個数のリコンフィギユラブルモジュールを用いて、同じ機能を同程度の処理時間内で実行させることが可能になる。

[0019] また、実行させる機能の規模がさらに大きくなつたとしても、これに合わせてリコンフィギユラブルモジュールを増設することによって、所定の処理時間内で実行させることが可能になる。例えば、動画の再生のみをさせていたシステムに対して、リコンフィギユラブルモジュールを増設することによって、動画の再生と同時に受信した動画を H Dから SDに変換しながら記録する、というような動作が可能になる。

図面の簡単な説明

[図 1]図 1は、本発明の一実施形態に係るコンピュータシステムの構成を示す図である。

[図 2]図 2は、リコンフィギユラブル LSIの着脱機構の構成例である。

[図 3]図 3は、図 1と異なる個数のリコンフィギユラブル LSIが実装されたコンピュータシステムの構成を示す図である。

[図 4]図 4は、本発明の一実施形態に係るマッピング装置の構成を示す図である。

[図 5]図 5は、動画の HDから SDへのフォーマット変換の処理内容の例を示す図である。

[図 6]図 6は、図 4のマッピング装置におけるアルゴリズム解析部の処理結果の例を示す図である。

[図 7]図 7は、図 4のマッピング装置におけるコンフィギュレーション情報生成部の処理結果を示す図である。

[図 8]図 8は、図 4のマッピング装置における番号付与部の処理結果の例を示す図である。

[図 9]図 9は、図 4のマッピング装置における通信情報付与部の処理結果の例を示す図であり、本発明に係るコンフィギュレーション情報の一例を示す図である。

[図 10]図 10は、図 9のコンフィギュレーション情報が格納された状態を示す模式図である。

[図 11]図 11は、通信用メモリのマッピングの例を示す図である。

[図 12]図 12は、本発明の一実施形態に係るコンピュータシステムの動作を示すフロ一チャートである。

[図 13]図 13は、図 1のコンピュータシステムの動作を具体的に示す図である。

[図 14]図 14は、図 3のコンピュータシステムの動作を具体的に示す図である。

[図 15]図 15は、図 3のコンピュータシステムにおいて 2個のリコンフィギユラブル LSIをその 2倍の集積度を有する 1個のリコンフィギユラブル LSIに置換した場合の動作を具体的に示す図である。 [図 16]図 16は、本発明に係るコンフィギュレーション情報の他の例を示す図である。

[図 17]図 17は、図 16のコンフィギュレーション情報が格納された状態を示す模式図である。

[図 18]図 18は、図 4のマッピング装置におけるコンフィギュレーション情報生成部の処理結果の他の例を示す図である。

[図 19]図 19は、本発明に係るコンピュータシステムの他の構成例である。

[図 20]図 20は、本発明に係るコンピュータシステムの他の構成例である。

[図 21]図 21は、本発明に係るコンピュータシステムの他の構成例である。

[図 22]図 22は、本発明に係るコンピュータシステムの他の構成例である。

[図 23]図 23は、本発明に係るコンピュータシステムの他の構成例である。

[図 24]図 24は、図 23の構成におけるコンフィギュレーション情報の例を示す図である

[図 25]図 25は、本発明に係るコンピュータシステムの他の構成例である。

[図 26]図 26は、本発明に係るコンピュータシステムの他の構成例である。

[図 27]図 27は、本発明に係るコンピュータシステムの他の構成例である。

[図 28]図 28は、図 26および図 27の構成におけるコンフィギュレーション情報の例を示す図である。

符号の説明

100 CPU

101 メインメモリ

102 バスブリッジ

103, 104, 105, 106 リコンフィギユラブル LSI (リコンフィギユラブルモジュール） 107 通信用メモリ

108 コンフィギュレーション情報格納メモリ（コンフィギュレーション情報格納部） 110 メインバス

111 通信用バス

120 通信用バス

121 ソケット (接続部） 122 リコンフィギユラブル LSI

200 アルゴリズム解析部

201 コンフィギュレーション情報生成部

202 番号付与部

203 通信情報付与部

300 コンフィギュレーション順序決定情報

301 内部構造情報

302 実装順序情報

400 コンフィギュレーション順序決定情報

401 内部構造情報

402 依存関係情報

404- -410 サブコンフィギュレーションデータ

発明を実施するための最良の形態

[0022] 以下、図面を参照しながら本発明を実施するための最良の形態について説明する

[0023] 図 1は本発明の一実施形態に係るコンピュータシステムの構成を示す図である。図 1において、プロセッサユニットである CPU100は、メインバス 110を介してメインメモリ 101に格納されたプログラムを読み出し、そのプログラムに従つて動作することにより、コンピュータシステム全体の制御を司っている。メインバス 110はバスブリッジ 102 によって通信用バス 111と接続されている。バスブリッジ 102は、メインバス 110と通信用バス 111の、ずれのバスに接続された、ずれのデバイスがマスタ'スレーブとしてデータのやり取りを行うかを調停する機能を有する。

[0024] メインバス 110は、コンフィギュレーション情報格納部としてのコンフィギュレーション情報格納メモリ 108と、画面出力インタフェース (IF) 109と、汎用 IOl 12とが接続されている。このコンピュータシステムは、汎用 10112を介して、 HDDドライブ 113、 D VDドライブ 114およびチューナー 115などとデータのやりとりが可能になっている。

[0025] 通信用ノス 111は、その機能を再構成可能なデバイスであるリコンフィギユラブル L SI103〜106と、通信用メモリ 107とが接続されている。リコンフィギユラブル LSI103 〜106は通信用メモリ 107を介して互いに通信を行う。

[0026] 図 1のコンピュータシステムでは、リコンフィギユラブル LSI103〜106力着脱可能な構成となっている。そして、リコンフィギユラブル LSI103〜106はリコンフィギュラブルモジュールとして機能する。

[0027] コンフィギュレーション情報格納メモリ 108は、所定の機能をリコンフィギユラブルモジュールに実現させるためのコンフィギュレーション情報を格納する。リコンフィギユラブル LSI103〜106は、コンフィギュレーション情報格納メモリ 108に格納されたコンフィギユレーシヨン情報によって、その内部接続関係が決定されることにより、その機能をコンフィギュレーション可能である。換言すれば、コンフィギュレーション情報とは、再構成可能なデバイスであるリコンフィギユラブル LSIに所定の機能を実現させるために、その内部接続関係を決定するための情報である。 CPU100は、装着されたリコンフィギユラブルモジュールを、その個数に応じて、コンフィギュレーション情報格納メモリ 108に格納されたコンフィギュレーション情報を用いて、コンフィギュレーションする。

[0028] 図 2はリコンフィギユラブル LSIの着脱機構の構成例である。図 2の構成では、ボード上の通信用バス 120に接続された 4個の接続部としてのソケット 121を備えており、各ソケット 121は、リコンフィギユラブル LSI122が着脱可能に構成されている。このソケット 121と通信用バス 120の構成は、例えば、パーソナルコンピュータにおいてメモリを接続する構成と同様に実現することが可能である。図 2の例では、リコンフィギユラブル LSI122は 2個実装されており、 2個のソケット 121が開いている力最大 4個までのリコンフィギユラブル LSI 122を実装可能である。

[0029] 図 2のような機構をコンピュータシステムに設けることによって、実装されるリコンフィギユラブル LSIの個数を変更可能にすることができる。例えば図 1のコンピュータシステムにおいて、通信用バス 111に図 2のようなソケット 121を複数個設ければよい。

[0030] 図 3は図 1と異なる個数である 2個のリコンフィギユラブル LSI103, 104を実装した場合のコンピュータシステムの構成を示す図である。

[0031] なお、以下の説明では、リコンフィギユラブル LSI103〜106の回路規模は同一であるものと仮定して説明を行う。 [0032] 図 4は本発明の一実施形態に係るマッピング装置の構成を示す図である。図 4のマッビング装置は、図 1に示したようなコンピュータシステムの各々のリコンフィギュラブル LSIに、コンピュータシステムとして処理すべき大規模な問題をどのように割り振る力 (本明細書においては、マッピングと称す）を決定するものである。すなわち、図 4のマッピング装置は、所定の機能をリコンフィギユラブルモジュールに実現させるためのコンフィギュレーション情報を生成する。

[0033] 図 4のマッピング装置には、まずコンピュータシステムとして処理すべき大規模な問題が入力される。ここで問題とは、例えば、 MPEGの符号化 '複号化、暗号の解読といった、コンピュータシステムが処理すべき対象、言い換えれば、コンピュータシステムが実現する所定の機能のことを、う。

[0034] 入力された大規模な問題は、まずアルゴリズム解析部 200にお、て、複数のステージと接続枝とから成るグラフに展開される。次にコンフィギュレーション情報生成部 20 1において、展開された複数のステージを、データ量の上限が限られた複数のサブコンフィギユレーシヨンデータに変換する。変換された複数のサブコンフィギユレーションデータは、番号付与部 202において、番号を付与される。そして通信情報付与部 2 03において、サブコンフィギュレーションデータによってコンフィギュレーションされるリコンフィギユラブルモジュール間の通信情報力コンフィギュレーション情報に付与される。

[0035] なお、図 4における符号 200〜203をそれぞれ処理ステップとみなすことによって、図 4は本発明の一実施形態に係る、所定の機能をリコンフィギユラブルモジュールに実現させるためのコンフィギュレーション情報を生成するマッピング方法を示すフローチャートとなる。

[0036] 以下、図 5から図 9を用いて、図 4のマッピング装置の具体的な処理内容をさらに詳細に説明する。なお、以下の説明では大規模な問題の一例として、動画を HD(High Definition)から SD(Standard Definition)にフォーマット変換する処理を例にとって説明する。

[0037] 図 5は動画の HDから SDへのフォーマット変換の処理内容の例である。図 5において、 decaはオーディオデータのデコード処理をする関数、 decvはビデオデータのデコード処理をする関数、 encaはオーディオデータのエンコード処理をする関数、 encvはビデオデータのエンコード処理をする関数である。 combは encvで生成されたビデオデータと encaで生成されたオーディオデータとから、ストリームデータを生成する関数である。

[0038] 本実施形態では、リコンフィギユラブル LSI103〜106を着脱可能な構成としている。すなわち、従来のようにコンピュータシステムの構成が予め決まっているわけではなぐその構成は変更され得る。一方、マッピング装置は通常、コンピュータシステムとは別のシステムとして構成されるため、コンピュータシステムの構成が変わるたびにマッビングの処理を再度やり直すことは極めて困難である。したがって、コンピュータシステムの構成が変更された場合であっても、マッピングをやり直すことなくシステムを再構成できるように、コンフィギュレーション情報を、かに生成するかが重要となる。

[0039] 図 6は図 4のマッピング装置におけるアルゴリズム解析部 200の処理結果の例を示す図である。図 6は、図 5の処理内容を所定の機能としてアルゴリズム解析を行ったものである。図 6に示すように、処理と入出力データとの関係を表すグラフが生成されている。すなわち、入出力データが〇で囲われて示されており、処理が口で囲われて示されている。また、データの流れが、矢印状の接続枝で表されている。

[0040] 図 6に示すように、 encaは decaの処理結果を用いており、 encvは decaの処理結果を用いている。さらに combは encaと encvの両方の処理結果を用いている。一方で、 deca と decv、あるいは encaと encvは、依存関係がないため並列に実行することが可能である。

[0041] なお、ビデオの処理はオーディオの処理と比較すると一般に処理量が多い。したがつてこの例では、 decvと encvは、 1つのリコンフィギユラブル LSIにマッピングすることが難しいほど大規模な処理であるとする。

[0042] 図 7は図 4のマッピング装置におけるコンフィギュレーション情報生成部 201の処理結果の例を示す図である。図 7は、図 6のグラフにおける各処理に対して、所定のサィズを上限として分割を行ったものである。図 7では、入出力データが〇で囲われて示されており、サブコンフィギュレーションデータが口で囲われて示されている。また、データの流れが、矢印状の接続枝で表されている。 [0043] ここでサブコンフィギュレーションデータとは、コンピュータシステム全体をコンフィギユレーシヨンするコンフィギュレーション情報の中の、各々のコンフィギユラブルモジュールをコンフィギュレーションするためのデータを示す。

[0044] また、所定のサイズとは、具体的には、各リコンフィギユラブル LSI103〜106にマツビング可能な規模のことである。この所定のサイズは、装着されるリコンフィギユラブルモジュールの仕様力も決定される。例えば、最小の回路規模を持つリコンフィギユラブルモジュールにマッピングできる程度のデータのサイズを、所定のサイズとすればよい。サブコンフィギュレーションデータを所定のサイズ以上にならないようにすることによって、生成されるサブコンフィギュレーションデータは必ず、 1つのリコンフィギユラブル LSIをコンフィギュレーションできる規模のものとなる。

[0045] 図 7において、図 6と異なるのは、 decvが decvlと decv2とに、また、 encv力 encvlと enc v2とに分割されている点である。上述のように、 decvと encvは大規模な処理であるため、所定のサイズを上限とした結果、 2つに分割されている。分割は、各々のアルゴリズムを解析し、各々のアルゴリズムを並列に処理可能なサブアルゴリズムに分割することによって、行われている。

[0046] 分割された各アルゴリズムおよびサブアルゴリズムは、リコンフィギユラブル LSIの内部接続関係を決定するための情報であるサブコンフィギュレーションデータへと変換される。これによつて、所定の機能を分割した分割機能にそれぞれ対応する複数のサブコンフィギュレーションデータが得られる。また、図 7に示すようなサブコンフィギュレーシヨンデータと入出力データとの関係を示す内部構造情報が得られる。すなわち、図 6では口は漠然と処理を表しているのに対して、図 7では口は各リコンフィギユラブル LSIをコンフィギュレーションするためのサブコンフィギュレーションデータを示している。

[0047] 図 8は図 4のマッピング装置における番号付与部 202の処理結果の例を示す図である。図 8 (a)では、図 7の内部構造情報において、各サブコンフィギュレーションデータに通し番号が付与されている。すなわち、口で囲われた各サブコンフィギユレ一シヨンデータの肩に、口で囲われた通し番号が付されている。また、図 8 (b)に示すように、各サブコンフィギュレーションデータ同士の依存関係を示す依存関係情報が生成される。図 8 (b)のテーブルデータにおいて、各数字はサブコンフィギュレーションデータに付与された通し番号であり、〇は依存関係なし、 Xは依存関係ありを示す。すなわち、〇は、異なるリコンフィギユラブル LSIに同一のタイミングでマッピングすることが可能なサブコンフィギュレーションデータ同士であることを示し、 Xは、番号が小さい方のサブコンフィギュレーションデータの処理が終了した後でないと、番号が大きい方のサブコンフィギュレーションデータをマッピングすることができないことを示す。

[0048] 図 9は図 4のマッピング装置における通信情報付与部 203の処理結果の例を示す図である。図 9では、図 8の内部構造情報において、処理途中における各中間データに番号が付与されている。すなわち、〇で囲われた各中間データの肩に、口で囲われた番号が付されている。この番号は、リコンフィギユラブルモジュール同士が通信する際に通信用メモリに置かれるデータの通し番号になる。この状態で、コンピュータシステムをコンフィギュレーションするためのコンフィギュレーション情報が完成したことになる。すなわち、内部構造情報 401と依存関係情報 402を含むコンフィギユレーシヨン順序決定情報 400と、複数のサブコンフィギュレーションデータと力なるコンフィギユレーシヨン情報力図 1のコンフィギュレーション情報格納メモリ 108に格納される

[0049] 図 10はコンフィギュレーション情報格納メモリ 108にコンフィギュレーション情報が格納された状態を示す模式図である。図 10において、 400は内部構造情報 401と依存関係情報 402を含むコンフィギュレーション順序決定情報であり、 403は複数のサブコンフィギュレーションデータ 404〜410を含むサブコンフィギュレーションデータモジュールである。コンフィギュレーション順序決定情報 400とサブコンフィギユレ一シヨンデータモジュール 403とによって、コンフィギュレーション情報 420が構成されている。また、コンフィギュレーション情報格納メモリ 108には、他の機能を実現するためのコンフィギュレーション情報 430も格納されている。コンフィギュレーション情報は、例えば、コンフィギュレーション情報格納メモリ 108に予め実装しておけばよい。あるいは、 DVDなどのコンピュータ読み取り可能な記録媒体にコンフィギュレーション情報を記録しておき、この記録媒体力も読み出したコンフィギュレーション情報を、汎用 IOl l 2を介して、コンフィギユレーシヨン情報格納メモリ 108にインストールするようにしてちよい。

[0050] また図 11は図 1の通信用メモリ 107のマッピングの例である。図 11では、図 9において番号が付与された各中間データがマッピングされている。また、下位アドレスには、各中間データとメモリアドレスとの対照表が与えられており、動作時にはこの対照表を用いて通信を行う。

[0051] 図 12は本実施形態に係るコンピュータシステムの動作を示すフローチャートである。図 12に示すように、 CPU100はまず、装着されたリコンフィギユラブル LSIの個数を決定する（600)。そして、コンフィギュレーション情報格納メモリ 108に格納されたコンフィギユレーション情報の中の内部構造情報 401を参照して、メインメモリ 101および通信用メモリ 107におけるデータ格納場所を確保する（601)。

[0052] 次に、 CPU100は、コンフィギュレーション情報格納メモリ 108に格納されたコンフィギユレーシヨン情報の中の内部構造情報 401および依存関係情報 402を参照して、装着されたリコンフィギユラブル LSIの個数に応じて、並列実行するサブコンフィギユレーシヨンデータを決定する（602)。そして、決定したサブコンフィギュレーションデータを用いてリコンフィギユラブル LSIをコンフィギュレーションし（603)、各リコンフィギユラブル LSIに処理を実行させる（604)。このようなステップ 602〜603を、全てのサブコンフィギュレーションデータについてコンフィギュレーションおよび処理が実行されるまで繰り返す（605)。全てのサブコンフィギュレーションデータにつ!、てコンフィギユレーシヨンおよび処理が実行されると、動作を終了する（606)。

[0053] 図 13を用いて、図 1のコンピュータシステムの動作を具体的に説明する。ここでは、図 9に示すコンフィギュレーション情報がコンフィギュレーション情報格納メモリ 108に格納されているものとする。まず CPU100は、装着されたリコンフィギユラブル LSI10 3〜 106の個数を 4個と決定する（600)。そして図 13 (a)に示すように、メインメモリ 1 01において、入力データ a, Vと出力データ bの格納場所を確保し、通信用メモリ 107 において、番号 4, 5, 6, 7- 1, 7- 2, 7— 3の中間データの格納場所を確保する（6 01)。

[0054] 次に、 CPU100は、サブコンフィギュレーションデータを各リコンフィギユラブル LSI 103〜106に割り振り、処理を実行させる。ここでは、装着されたリコンフィギユラブル LSIの個数力個であることに基づき、コンフィギュレーション情報格納メモリ 108に格納された内部構造情報 401および依存関係情報 402を参照して、 3回に分けてコンフィギユレーシヨンを行って、る。

[0055] まず図 13 (a)に示すように、 CPU100は、番号 1, 2, 3のサブコンフィギユレーションデータすなわち deca,decvl,decv2を並列実行するものとして決定し（602)、これらを用いてリコンフィギユラブル LSI103〜105をコンフィギュレーションする（603)。そして、各リコンフィギユラブル LSI103〜105に処理を実行させる（604)。このとき、メインメモリ 101に格納された入力データ a, Vがバスブリッジ 102を介してリコンフィギュラブル LSI103〜105〖こ入力され、処理の結果得られた番号 4, 5, 6の中間データが通信用メモリ 107に格納される。

[0056] 次に図 13 (b)に示すように、 CPU100は、番号 4, 5, 6のサブコンフィギユレーションデータすなわち enca,encvl,encv2を並列実行するものとして決定し（602)、これらを用いてリコンフィギユラブル LSI103〜105をコンフィギュレーションする（603)。そして、各リコンフィギユラブル LSI103〜105に処理を実行させる（604)。このとき、通信用メモリ 107に格納された番号 4, 5, 6の中間データがリコンフィギユラブル LSI10 3〜105に入力され、処理の結果得られた番号 7—1, 7- 2, 7— 3の中間データが通信用メモリ 107に格納される。

[0057] 次に図 13 (c)に示すように、 CPU100は、番号 7のサブコンフィギュレーションデータすなわち combを実行するものとして決定し（602)、これを用いてリコンフィギュラブル LSI103をコンフィギュレーションする（603)。そして、リコンフィギユラブル LSI103 に処理を実行させる（604)。このとき、通信用メモリ 107に格納された番号 7—1, 7- 2, 7— 3の中間データがリコンフィギユラブル LSI103に入力され、処理の結果得られた出力データ bがバスブリッジ 102を介してメインメモリ 101に格納される。これで、全ての処理が終了したので、動作終了となる（605, 606) o

[0058] また、図 14を用いて、図 3のコンピュータシステムの動作を具体的に説明する。ここでも、図 9に示すコンフィギュレーション情報がコンフィギュレーション情報格納メモリ 1 08に格納されているものとする。まず CPU100は、装着されたリコンフィギユラブル L SI103, 104の個数を 2個と決定する（600)。そして図 14 (a)に示すように、メインメモリ 101において、入力データ a, Vと出力データ bの格納場所を確保し、通信用メモリ 107【こお!ヽて、番号 4, 5, 6, 7- 1, 7- 2, 7— 3の中データの格糸内場所を確保する（601)。

[0059] 次に、 CPU100は、サブコンフィギュレーションデータを各リコンフィギユラブル LSI 103, 104に割り振り、処理を実行させる。ここでは、装着されたリコンフィギユラブル L SIの個数が 2個であることに基づき、コンフィギュレーション情報格納メモリ 108に格納された内部構造情報 401および依存関係情報 402に基づいて、 4回に分けてコンフィギユレーシヨンを行って、る。

[0060] まず図 14 (a)に示すように、 CPU100は、番号 1, 2のサブコンフィギュレーションデータすなわち deca,decvlを並列実行するものとして決定し（602)、これらを用いてリコンフィギユラブル LSI103, 104をコンフィギュレーションする（603)。そして、各リコンフィギユラブル LSI103, 104に処理を実行させる（604)。このとき、メインメモリ 101 に格納された入力データ a, Vがバスブリッジ 102を介してリコンフィギユラブル LSI10 3, 104に入力され、処理の結果得られた番号 4, 5の中間データが通信用メモリ 107 に格納される。

[0061] 次に図 14 (b)〖こ示すように、番号 3, 4のサブコンフィギュレーションデータすなわち decv2,encaを並列実行するものとして決定し（602)、これらを用いてリコンフィギユラブル LSI103, 104をコンフィギュレーションする（603)。そして、各リコンフィギュラブル LSI103, 104に処理を実行させる（604)。このとき、メインメモリ 101に格納された入力データ Vがバスブリッジ 102を介してリコンフィギユラブル LSI103に入力されるとともに、通信用メモリ 107に格納された番号 4の中間データがリコンフィギユラブル LSI 104に入力され、処理の結果得られた番号 6, 7—1の中間データが通信用メモリ 10 7に格納される。

[0062] 次に図 14 (c)に示すように、番号 5, 6のサブコンフィギュレーションデータすなわち encvl,encv2を並列実行するものとして決定し（602)、これらを用いてリコンフィギユラブル LSI103, 104をコンフィギュレーションする（603)。そして、各リコンフィギュラブル LSI103, 104に処理を実行させる（604)。このとき、通信用メモリ 107に格納された番号 5, 6の中間データがリコンフィギユラブル LSI103, 104に入力され、処理の結果得られた番号 7— 2, 7— 3の中間データが通信用メモリ 107に格納される。

[0063] 次に図 14 (d)〖こ示すように、番号 7のサブコンフィギュレーションデータすなわち co mbを実行するものとして決定し（602)、これを用いてリコンフィギユラブル LSI103をコンフィギュレーションする（603)。そして、リコンフィギユラブル LSI103に処理を実行させる（604)。このとき、通信用メモリ 107に格納された番号 7— 1, 7- 2, 7— 3の中間データがリコンフィギユラブル LSI103に入力され、処理の結果得られた出力データ bがバスブリッジ 102を介してメインメモリ 107に格納される。これで、全ての処理が終了したので、動作終了となる（605, 606)。

[0064] ここで、図 1のような 4個のリコンフィギュレーション LSIが装着されたコンピュータシステムでは、図 13に示すように 3回に分けて処理がなされているのに対して、図 3のような 2個のリコンフィギュレーション LSIが装着されたコンピュータシステムでは、図 14 に示すように 4回に分けて処理がなされている。すなわち、本実施形態によると、装着されたリコンフィギユラブル LSIの個数が異なっていても、同一のコンフィギユレーション情報を用いて、コンピュータシステムをコンフィギュレーションすることが可能である。このため、例えば、当初は少ない個数のリコンフィギユラブル LSIを用いて処理を行わせ、後日にリコンフィギユラブル LSIを増設することによって高速処理させる、といつたことが可能になる。

[0065] なお、図 3のリコンフィギユラブル LSI1個の処理能力が図 1のリコンフィギユラブル L SI1個の処理能力より高い場合には、図 13と同様に処理を実行できる場合もあり得る

[0066] また、図 14の処理では処理時間が力かり過ぎるような場合には、リコンフィギュラブル LSIを増設して図 1のような構成にすることによって、より高い処理性能を得ることができる。

[0067] また、図 13の処理ではリコンフィギユラブル LSI106が用いられていない。このリコンフィギユラブル LSI106を用いて、図 13に示された処理と並行に別の処理を行うこと力 Sできる。図 13では動画を記録する処理を実行している力リコンフィギユラブル LSI 106を用いて、例えば、動画の記録をしながらテレビ放送を見ることができる。 [0068] なお、ここまでの説明は、装着されるリコンフィギユラブル LSIの回路規模は全て同一であるものとした。し力しながら、装着されるリコンフィギユラブル LSIの回路規模は互いに異なってもよいことはいうまでもない。このような場合を考慮すると、コンフィギユレーシヨン情報に、各サブコンフィギュレーションデータのサイズに関する情報を含めておくのが好ましい。すなわち、各サブコンフィギュレーションデータについて、そのサブコンフィギュレーションデータによってコンフィギュレーション可能なリコンフィギユラブル LSIの回路規模を示す情報 (以下、サイズ情報と称す)を、コンフィギユレ一シヨン情報格納メモリ 108に格納しておく。これにより、例えば、現在装着されているリコンフィギユラブル LSIを後日、さらに集積度の高いリコンフィギユラブル LSIと置換する場合などにも柔軟に対応可能である。

[0069] 図 15は図 3のコンピュータシステムにおいて、 2個のリコンフィギユラブル LSI103, 104をその 2倍の集積度を有する 1個のリコンフィギユラブル LSI103Aに置換した場合の動作を示す。 CPU100は、コンフィギュレーション情報格納メモリ 108に格納されたサイズ情報を参照することによって、 1個のリコンフィギユラブル LSI103Aに 2個のサブコンフィギュレーションデータを割り振つている。これによつて、リコンフィギユラブル LSI103Aは、図 3のリコンフィギユラブル LSI103, 104の 2倍のデータが実装される。

[0070] すなわち、リコンフィギユラブル LSI103Aは、まず図 15 (a)に示すように、番号 1, 2 のサブコンフィギュレーションデータすなわち deca,decvlを用いてコンフィギユレーションされる。その後、図 15 (b)に示すように、番号 3, 4のサブコンフィギュレーションデータすなわち decv2,encaを用いてコンフィギュレーションされ、図 15 (c)に示すように、番号 5, 6のサブコンフィギュレーションデータすなわち encvl,encv2を用いてコンフィギユレーシヨンされ、最後に図 15 (d)に示すように、番号 7のサブコンフィギユレーシヨンデータすなわち combを用いてコンフィギュレーションされる。なお、実行される処理は図 14と同様である。

[0071] もちろん、集積度の高いリコンフィギユラブル LSIと集積度の低いリコンフィギュラブル LSIとを混在させてコンピュータシステムに実装するような場合であっても、サイズ情報を格納しておくことによって、柔軟に対応可能である。 [0072] なお、上述した依存関係情報やサイズ情報は、コンフィギュレーション情報に含めておく必要は必ずしもない。例えば、装着されるリコンフィギユラブルモジュールの個数のバリエーションが既知であるなら、そのバリエーションに応じてそれぞれ、各サブコンフィギュレーションデータの割り振り順を予め決めておいてもよい。すなわち、装着されるリコンフィギユラブルモジュールの個数のバリエーションに応じてそれぞれ決定された、各サブコンフィギュレーションデータの割り振り順を示す実装順序情報を、依存関係情報の代わりに、コンフィギュレーション情報に含めておいても力まわない。

[0073] 図 16はこのような実装順序情報を含むコンフィギュレーション情報の一例である。

図 16では、コンフィギュレーション順序決定情報 300は、図 9の内部構造情報 401と同一内容の内部構造情報 301と、実装順序情報 302とを含んでいる。実装順序情報 302では、モジュールが 1〜4個の場合それぞれについて、各ステップにおいてどのサブコンフィギュレーションデータを実装するかを示している。なお、ここでは、コンビユータシステムに設けられたリコンフィギユラブル LSI装着用のソケットの個数力個であるものとして、る。

[0074] 図 16のコンフィギュレーション情報を図 9のコンフィギュレーション情報の代わりにコンフィギユレーシヨン情報格納メモリ 108に格納して用いても、上述したのと同様の処理を実行することができる。図 17は図 16のコンフィギュレーション情報をコンフィギュレーシヨン情報格納メモリ 108に格納した状態を示す模式図である。図 17において、 300は内部構造情報 301と実装順序情報 302を含むコンフィギュレーション順序決定情報であり、 403は複数のサブコンフィギュレーションデータ 404〜410を含むサブコンフィギュレーションデータモジュールである。コンフィギュレーション順序決定情報 300とサブコンフィギュレーションデータモジュール 403とによって、コンフィギユレーシヨン情報 420Aが構成されて!、る。

[0075] さらに、図 16の例では、内部構造情報 301を共通とし、リコンフィギユラブルモジュールの個数のバリエーションそれぞれに対して、各ステップで実装されるサブコンフィギユレーシヨンデータを示す実装順序情報 302を設けた。この代わりに、リコンフィギユラブルモジュールの個数のバリエーションそれぞれに対して各々マッピングを行ヽ、直接コンフィギュレーション情報を持たせても良い。すなわち、装着されるリコンフィギユラブルモジュールの個数のバリエーションに応じて、それぞれ、コンフィギユレ一シヨン情報を生成してもよい。この場合、所定の機能を分割した分割機能にそれぞれ対応する複数のサブコンフィギュレーションデータを含むコンフィギュレーション情報力装着されるリコンフィギユラブルモジュールの個数のノリエーシヨンに応じて、複数個、コンフィギュレーション情報格納メモリ 108に格納されることになる。

[0076] 図 18は図 4のマッピング装置におけるコンフィギユレーション情報生成部 201の処理結果の他の例を示す図である。図 7の例では、アルゴリズムを並列に処理可能な 2 つの部分に分割して、たが、ビデオのデコード処理が必ずしも完全に並列に行えるとは限らない。そこで図 18では、共通に処理しなければならない部分 (この場合は最初の処理）について、 decvOとしてサブコンフィギュレーションデータを生成している。実際のコンフィギュレーション情報生成では、このように直列に接続される部分と並列に接続される部分が最適になるように、スケジューリングを行っていく必要があると考えられる。

[0077] なお、リコンフィギユラブルモジュールが着脱可能に構成されたコンピュータシステムは、図 1や図 3の構成に限られるものではなぐ様々な構成が考えられる。以下、他の構成例について説明する。なお、以下で言及する各図において、図 1および図 3と共通の構成要素には図 1および図 3と同一の符号を付しており、その詳細な説明は省略する。

[0078] 図 19はバスブリッジが 2階層になったコンピュータシステムであり、パソコンへの実装を想定したものである。 IOバス 131にリコンフィギユラブルブロック 130が接続されている。リコンフィギユラブルブロック 130内において、リコンフィギユラブル LSI103, 104は着脱可能であり、バスブリッジ 132を介して IOバス 131とのデータのやりとりが可能になっている。

[0079] 図 20はリコンフィギユラブル LSIと並列に専用ハードウェアが接続されたコンビユータシステムである。すなわち、通信用バス 111に、リコンフィギユラブル LSI103, 104 と並列に専用ハードウェア 141, 142が接続されている。当初はリコンフィギユラブル LSIにプログラムによって実装していた機能であっても、仕様が固まってくると、専用ハードウェアによって実行する方が、回路規模や消費電力の削減の点で有利になる。この場合には、専用ハードウェアによって実行する機能以外の機能について、コンフィギユレーシヨン情報を生成し直せばよ、。

[0080] 図 21は RF回路を含むリコンフィギユラブル LSIが装着されたコンピュータシステムであり、携帯電話向け用途を想定している。リコンフィギユラブル LSI143, 144は、無線 LAN、携帯電話および Bluetoothの 3つの方式に対応できる RF回路 143a, 144 aを実装している。リコンフィギユラブル LSI1個だけでは、無線 LAN、携帯電話および Bluetoothの 3つの方式のうちのいずれか 1つの方式でしか通信できない。 2つの方式で同時通信する必要性が生じた場合には、通信処理も 2倍必要なので、リコンフィギユラブル LSIも 2個実装する必要がある。 2個のリコンフィギユラブル LSI143, 14 4に、 3つの方式に対応できる RF回路 143a, 144aをそれぞれ実装することによって、 2つの方式で同時通信することができる。

[0081] 図 22は USB経由でリコンフィギユラブルブロックが接続されたコンピュータシステムである。図 22において、リコンフィギユラブルブロック 150は、通信用バス 151、 USB デバイス IF152、通信用メモリ 153、およびリコンフィギユラブル LSI154, 155を備えており、 USBホスト IF 156を介して IOバス 131と接続されて!、る

図 23は USB経由でリコンフィギユラブルブロックが階層的に増設されたコンビユータシステムである。図 23において、リコンフィギユラブルブロック 150a, 150bは USB ホスト IF156と接続されており、リコンフィギユラブルブロック 150c, 150dは、 USBホスト IF156に接続された USBハブ 157と接続されている。 USBハブ 157には周辺機器 158も接続されている。周辺機器 158はアンテナ部、音声入力部および音声出力部を備えたデバイスであり、無線電話や携帯電話などで利用される機能を備えたものである。これにより例えば、周辺機器 158とリコンフィギユラブルブロック 150c, 150d との間でローカルな処理が可能になる。また、どのリコンフィギユラブルブロックにどのコンフィギュレーション情報をマッピングするかは、 CPU100が決定する。したがって、リコンフィギユラブルブロックの接続構造に最適なコンフィギュレーション情報のマツビングが可會になる。

[0082] 図 24は USBハブによる拡張を考慮したコンフィギュレーション情報の実装概念図である。図 24は図 23のシステム構成における、 USBハブ 157を介して接続されたリコンフィギユラブルブロック 150c, 150dに関するコンフィギュレーション順序決定情報 500を示している。コンフィギュレーション順序決定情報 500は、内部構造情報 50 1と実装順序情報 502を含む。内部構造情報 501では、周辺機器 158のアンテナ部から入力された受信データ (r)をストリームデコード処理 (deer)してデコードされた音声データ（al)を出力し、さらに音声デコード処理 (decal)してデコードされた音声データ（al)を出力するフローが示されている。また、周辺機器 158の音声入力部から入力された音声データ (a2)を音声エンコード処理 (_enca2)してエンコードされた音声データ（a2)を出力し、さらにストリームエンコード処理 (enct)して送信データ (t)を出力するフローが示されて、る。

[0083] 図 24のコンフィギュレーション順序決定情報 500は、図 23内の USBホスト IF156を介して接続されたリコンフィギユラブルブロック 150a, 150bに関するコンフィギユレ一シヨン情報（例えば図 16と同様）とともに、コンフィギュレーション情報格納メモリ 108 に格納される。サブコンフィギュレーションデータ decr,decal,enca2,enctも同様に格納される。

[0084] リコンフィギユラブルブロック 150c, 150dは USBハブ 157に接続された周辺機器 1 58が扱う処理のために用いられる。一方、リコンフィギユラブルブロック 150a, 150b はバス 131に接続された汎用 IOl 12から入力される動画処理のために用いられる。このため、リコンフィギユラブルブロック 150c, 150dとリコンフィギユラブルブロック 15 0a, 150bとは、別々にコンフィギュレーションされ、コンフィギュレーション情報も別個に格納される。

[0085] 図 25はリコンフィギユラブル LSIがバスに接続されずに増設されたコンピュータシステムである。図 25において、リコンフィギユラブル LSI164は通信用バス 111を介さないでリコンフィギユラブル LSI163と直接接続されており、また、リコンフィギユラブル L SI 166は通信用バス 111を介さな、でリコンフィギユラブル LSI 165と直接接続されている。この構成は例えば、リコンフィギユラブル LSI164がリコンフィギユラブル LSI1 63のみと通信し、リコンフィギユラブル LSI165, 166などと通信する必要がない場合に、有効となる。

[0086] 図 26はリコンフィギユラブル LSIの他にビデオェンコーダ 171およびビデオデコ一ダ 172が専用 LSIとして増設された構成である。また、図 27は 2個のリコンフィギユラブル LSIの他にビデオエンコーダ 171が専用 LSIとして増設された構成である。

[0087] 図 28はビデオエンコーダまたはビデオデコーダが専用 LSIとして増設されることを考慮して生成されたコンフィギュレーション情報の実装概念図である。図 16に示したコンフィギユレーション順序決定情報 300は、図 7に示された各処理をリコンフィギユラブル LSIのみを用いてステップに分けて実行するものとした実装順序情報 302を含む。これに対して図 28に示すコンフィギュレーション順序決定情報 300Aは、実装順序情報 302にカ卩えて、ビデオエンコーダまたはビデオデコーダが専用 LSIとして増設された場合、これらがビデオエンコード処理またはビデオデコード処理を行うことを考慮した、実装順序情報 303を含んでいる。

[0088] なお、内部構造情報 301では、ビデオデコード処理 decvは 2つのサブコンフィギュレーシヨンデータ decvl,decv2に、またビデオエンコード処理 encvは 2つのサブコンフィギユレーシヨンデータ encvl,encv2に分割されている。ただし、専用 LSIでは、これらの処理を、リコンフィギュレーション LSIが 1ステップの処理を行っている時間内に完了できることが前提になって、る。

[0089] すなわち、専用 LSIは特定の処理を高速に実行するために設計されているので、一般に、リコンフィギユラブル LSIを用いた場合よりも短い時間で処理を完了すること力 Sできる。図 26および図 27の構成のシステムでは、リコンフィギユラブル LSIがォーディォデコードやオーディオエンコードなどの 1単位の処理を実行してヽる間に、ビデォエンコーダ 171およびビデオデコーダ 172は、 2つに分割されていたビデオェンコード処理 decvまたはビデオデコード処理 encvの全体をそれぞれ実行することができる。

産業上の利用可能性

[0090] 本発明では、システム購入後にユーザ力リコンフィギユラブルモジュールを増設して、実行させる処理量を増やしたり、動画の圧縮伸張などの新たなアルゴリズムに対応させたりすることが可能になるので、例えば、 DVR等の動画記録装置などに利用するのに適している。

[0091] また、本発明では、動作周波数の向上やトランジスタ数の増加などによって処理能力がより高いリコンフィギユラブルモジュールが発表された場合、そのリコンフィギユラブルモジュールに置き換えることによって、より少ない個数のリコンフィギユラブルモジユールによる処理が実現できる。このため、同一処理に対する消費電力を減らすことができるので、例えば携帯電話などに利用するのに適している。

さらに、リコンフィギユラブルモジュールの増設によって、システム全体の処理能力を簡単に拡張できるので、例えば、マルチメディア処理向けのワークステーションにも最適である。

Claims

請求の範囲

[1] CPUと、

所定の機能をリコンフィギユラブルモジュールに実現させるためのコンフィギユレ一シヨン情報を格納するコンフィギュレーション情報格納部とを備え、

1または複数のリコンフィギユラブルモジュール力着脱可能に構成されており、前記 CPUは、装着されたリコンフィギユラブルモジュールを、その個数に応じて、前記コンフィギュレーション情報格納部に格納されたコンフィギュレーション情報を用いて、コンフィギュレーションする

ことを特徴とするコンピュータシステム。

[2] 請求項 1において、

通信用バスと、

前記通信用ノスにそれぞれ接続されており、リコンフィギユラブルモジュールを着脱可能に構成された複数の接続部とを備え、

前記 CPUは、前記接続部に装着されたリコンフィギユラブルモジュールと、前記通信用バスを介して通信可能である

ことを特徴とするコンピュータシステム。

[3] 請求項 1において、

前記 CPUは、装着されたリコンフィギユラブルモジュールの個数が変化したとき、変化後の個数に応じて、前記コンフィギュレーション情報を用いて、装着されたリコンフィギユラブルモジュールをコンフィギュレーションする

ことを特徴とするコンピュータシステム。

[4] 請求項 1において、

前記コンフィギュレーション情報は、

前記所定の機能を分割した分割機能にそれぞれ対応する複数のサブコンフィギュレーシヨンデータを含むものであり、

前記 CPUは、

前記複数のサブコンフィギュレーションデータを、装着されたリコンフィギユラブルモジュールに割り振ることによって、コンフィギュレーションを実行することを特徴とするコンピュータシステム。

[5] 請求項 4において、

前記コンフィギュレーション情報は、

前記複数のサブコンフィギユレーションデータの割り振りを決めるためのコンフィギュレーシヨン順序決定情報を含み、

前記コンフィギュレーション順序決定情報は、

前記複数のサブコンフィギュレーションデータと入出力データとの関係を示す内部構造情報を含む

ことを特徴とするコンピュータシステム。

[6] 請求項 5において、

前記コンフィギュレーション順序決定情報は、

前記複数のサブコンフィギュレーションデータ同士の依存関係を示す依存関係情報を含む

ことを特徴とするコンピュータシステム。

[7] 請求項 5において、

前記コンフィギュレーション順序決定情報は、

装着されるリコンフィギユラブルモジュールの個数のノリエーシヨンに応じてそれぞれ決定された、前記複数のサブコンフィギュレーションデータの割り振り順を示す実装順序情報を含む

ことを特徴とするコンピュータシステム。

[8] 請求項 4において、

前記コンフィギュレーション情報は、

前記複数のサブコンフィギユレーションデータのサイズに関する情報をさらに含むことを特徴とするコンピュータシステム。

[9] 請求項 4において、

前記複数のサブコンフィギユレーションデータのサイズが、予め定められた所定のサイズ以下に制限されている

ことを特徴とするコンピュータシステム。

[10] 請求項 4において、

前記コンフィギュレーション情報格納部は、前記コンフィギュレーション情報を、複数個備え、

前記複数のコンフィギュレーション情報は、装着されるリコンフィギユラブルモジユールの個数のバリエーションに応じてそれぞれ生成されたものである

ことを特徴とするコンピュータシステム。

[11] 所定の機能をリコンフィギユラブルモジュールに実現させるためのコンフィギユレ一シヨン情報を表すデータ構造であって、

前記所定の機能を分割した分割機能にそれぞれ対応する複数のサブコンフィギュレーシヨンデータと、

前記複数のサブコンフィギュレーションデータと入出力データとの関係を示す内部構造情報とを備えた

ことを特徴とするデータ構造。

[12] 請求項 11において、

前記複数のサブコンフィギュレーションデータ同士の依存関係を示す依存関係情報を備えた

ことを特徴とするデータ構造。

[13] 請求項 11において、

リコンフィギユラブルモジュールの個数のバリエーションに応じてそれぞれ決定された、前記複数のサブコンフィギュレーションデータの割り振り順を示す実装順序情報を備えた

ことを特徴とするデータ構造。

[14] 所定の機能をリコンフィギユラブルモジュールに実現させるためのコンフィギユレ一シヨン情報を表すデータ構造であって、

前記コンフィギュレーション情報を、リコンフィギユラブルモジュールの個数のバリエーシヨンに応じて、複数個備え、

前記各コンフィギュレーション情報は、

前記所定の機能を分割した分割機能にそれぞれ対応する複数のサブコンフィギュレーシヨンデータを備えた

ことを特徴とするデータ構造。

[15] 所定の機能をリコンフィギユラブルモジュールに実現させるためのコンフィギユレ一シヨン情報を生成するマッピング装置であって、

前記所定の機能に対してアルゴリズム解析を行ヽ、処理と入出力データとの関係を表すグラフを生成するアルゴリズム解析部と、

前記グラフにおける各処理に対して、予め定められた所定のサイズを上限として、分割を行うことによって、前記所定の機能を分割した分割機能にそれぞれ対応する複数のサブコンフィギュレーションデータと、前記複数のサブコンフィギュレーションデータと入出力データとの関係を示す内部構造情報とを、生成するコンフィギユレーシヨン情報生成部とを備えた

ことを特徴とするマッピング装置。

[16] 所定の機能をリコンフィギユラブルモジュールに実現させるためのコンフィギユレ一シヨン情報を生成するマッピング方法であって、

前記所定の機能に対してアルゴリズム解析を行ヽ、処理と入出力データとの関係を表すグラフを生成するアルゴリズム解析ステップと、

前記グラフにおける各処理に対して、予め定められた所定のサイズを上限として、分割を行うことによって、前記所定の機能を分割した分割機能にそれぞれ対応する複数のサブコンフィギュレーションデータと、前記複数のサブコンフィギュレーションデータと入出力データとの関係を示す内部構造情報とを、生成するコンフィギユレーシヨン情報生成ステップとを備えた

ことを特徴とするマッピング方法。