WO2006103802A1 - 表示装置及びその駆動方法 - Google Patents

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Definitions

  • the present invention relates to a display device using a current driving element such as an organic LED (Organic Light Emitting Diode) display or FED (Field Emission Display), and a driving method thereof.
  • a current driving element such as an organic LED (Organic Light Emitting Diode) display or FED (Field Emission Display)
  • organic LED displays are attracting attention as portable displays such as mobile phones and PDAs (Personal Digital Assistants) as displays that can emit light with low voltage and low power consumption.
  • PDAs Personal Digital Assistants
  • FIG. 17 shows a circuit configuration disclosed in Japanese Patent Laid-Open No. 2003-173165 (published on June 20, 2000).
  • the gate terminal voltage of the TFT represents a voltage based on the GND potential
  • the gate-source voltage and the threshold voltage Vth are represented as the voltage of the gate terminal with respect to the source terminal.
  • the source-drain voltage represents the voltage of the source terminal with respect to the drain terminal in the p-type TFT, and the voltage of the drain terminal with respect to the source terminal in the n-type TFT. The same applies hereinafter.
  • the pixel circuit 100 shown in FIG. 17 includes one driving TFT 117, which is a p-type TFT (Thin Film Transistor) force, three switches SW1 to SW3, one pixel switch 113, two capacitors 118 and 120, and Consists of organic LED116.
  • a power supply wiring VEL for applying a voltage necessary for the pixel circuit 100, a common cathode VSS, a signal line 112, and a reset wiring RESET are provided on the panel.
  • the power supply wiring VEL outputs a predetermined power supply voltage
  • the common cathode VSS outputs a predetermined voltage lower than the power supply wiring VEL
  • the signal line 112 outputs the video signal voltage Vsig
  • the reset wiring RESET outputs the voltage Vrst.
  • the driving TFT 117, switch SW1, and organic LED 116 are connected in series between the power supply wiring VEL and the common negative electrode VSS and in this order from the power supply wiring VEL to the common cathode VSS.
  • the organic LED 116 is a current-driven electro-optical element that emits light with a luminance corresponding to the current.
  • the capacitor 118 is connected between the gate terminal of the driving TFT 117 and the power supply wiring VEL.
  • the capacitor 120 and the pixel switch 113 are connected in series in this order toward the signal line 112 between the gate terminal of the driving TFT 117 and the signal line 112 and the gate terminal force of the driving TFT 117.
  • Switch SW2 is connected between the gate terminal and drain terminal of driving TFT117, and switch SW3 is connected between node A, which is the contact between capacitor 120 and pixel switch 113, and reset wiring RESET.
  • FIG. 18 illustrates the relationship with the state.
  • this pixel circuit 100 first, a reset period is entered, and the switches SW1 to SW3 are turned on and the pixel switch 113 is turned off. As a result, the voltage at the node A becomes Vrst, and the voltage at the node B'C approaches the voltage VSS of the common cathode VSS (the symbol of the common cathode VSS is used instead).
  • the threshold voltage Vth variation canceling period is entered, and the switch SW1 is turned off, the switches SW2-SW3 are turned on, and the pixel switch 113 is turned off. Since the switch SW1 is in the OFF state, the drain terminal force of the driving TFT117 current flows to the gate terminal, and the gate voltage rises until the gate-source voltage of the driving TFT117 reaches the threshold voltage Vth and turns OFF. To do. As a result, the voltage at node B is VEL—I Vth I (VEL is substituted for the sign of power supply wiring VEL. In addition, the threshold voltage Vth is expressed as the voltage of the gate terminal with respect to the source terminal. Since the driving TFT17 is a p-type TFT, the threshold voltage Vth is generally expressed as a negative value, so it is displayed as an absolute value.)
  • the video signal writing period starts, and not only the switch SW1 but also the switch SW2 'SW3 are turned off. Further, the pixel switch 113 is turned on. As a result, the voltage at node A changes from Vrst to Vsig, and the voltage at node B changes accordingly. At this time, the voltage at node B decreases as the voltage at node A changes to Vrst force Vsig. Therefore, the gate-source voltage of the driving TFT 117 is not equal to the threshold voltage Vth. The pair value increases by a predetermined voltage.
  • the voltage of the node B is maintained by turning off the pixel switch 113, and the video signal corresponding to the voltage of the node B is displayed by turning on the switch SW1.
  • the gate terminal voltage of the driving TFT 117 can be set to a voltage in which the influence due to the variation in the threshold voltage Vth of the driving TFT 117 is canceled. .
  • the current flowing through the driving TFT 117 is determined by the gate-source voltage after the threshold compensation of the driving TFT 117 when the source-drain voltage of the driving TFT 117 is sufficiently large.
  • the threshold compensation of the driving TFT 117 as described above is performed because the threshold voltage Vth of the TFT varies on the glass substrate.
  • the gate-source voltage corresponding to each drain current in the saturation region of the characteristic curve showing the relationship between the TFT drain current and the source-drain voltage is evenly shifted according to the position on the glass substrate. From the threshold state (the state where the drain current flows or does not flow) in which the gate-source voltage of each TFT is the threshold voltage Vth, the gate-source voltage The absolute value of each TFT is set to be as large as possible so that the drain current is approximately equal between the TFTs regardless of the threshold voltage Vth.
  • FIG. 10 As another pixel circuit configuration of an organic LED display that performs such threshold compensation, a circuit configuration disclosed in Japanese Patent Laid-Open No. 2003-195809 (published July 9, 2003) is shown in FIG. .
  • the pixel circuit 300 shown in FIG. 19 includes one driving TFT 117a made of a p-type TFT, four switch dies 1171) to 1176 also made of a p-type TFT, two capacitors 114a. L l4b, and It consists of organic LED 116a. Further, a power supply wiring VDD for applying a necessary voltage to the pixel circuit 300, a common cathode Vcom, a source wiring Sj, and control wirings 112a to 112c are provided on the panel.
  • Power supply wiring VDD outputs a predetermined power supply voltage
  • common cathode Vcom Outputs a predetermined voltage lower than the power supply wiring VDD
  • the source wiring 3 ⁇ 4 outputs the data voltage Vda
  • the control wirings 112a to l12c output voltages that can be switched between High and Low.
  • the driving TFT 117a, the switch TFT 117e, and the organic LED 116a are connected in series in this order from the power supply wiring VDD to the common cathode Vcom between the power supply wiring VDD and the common cathode Vcom.
  • the switching TFT 117d is connected between the gate terminal (connection point 1001) and the drain terminal of the driving TFT 117a.
  • the capacitor 114a and the switching TFT 117b are connected in series in this order between the gate terminal of the driving TFT 117a and the source wiring Sj in the order of the gate terminal force of the driving TF Tl 17a and the source wiring Sj.
  • the switch TFT 17c is connected between the connection point 1002 between the capacitor 114a and the switch TFT 17b and the source terminal of the drive TFT 17a.
  • the capacitor 114b is connected between the connection point 1002 and the GND wiring.
  • the gate terminal of the switch TFTl 17c '117d is connected to the control wiring 112a
  • the gate terminal of the switch TFTl 17b is connected to the control wiring 112b
  • the gate terminal of the switch TFTl 17e is connected to the control wiring 112c.
  • the operation of the pixel circuit 300 is as follows. First, the control wiring 112a is set low and the switch TFTl 17c ⁇ 117d is turned on, so that the voltage at the connection point 1002 is changed to the power supply voltage VDD (the sign of the power supply wiring VDD is used) and driven. Short-circuit the gate terminal and drain terminal of the TFT117a. At this time, if the control wiring 112c is set low and the switch TFT 117e is turned on, the voltage at the connection point 1001 approaches Vcom (the common cathode Vcom is substituted) and the driving TFT 17a is turned on. It becomes.
  • VDD the sign of the power supply wiring VDD is used
  • the control wiring 112c is set to High and the switch TFT 117e is turned off.
  • the voltage at the connection point 1001 rises, and the driving TFT 17a is turned off in the threshold state.
  • the voltage at the connection point 1001 is VDD—I Vth I (again, the magnitude of the threshold voltage Vth is displayed as an absolute value), and the connection point 1001 side of the capacitor 114a is connected to the connection point 1001 side.
  • is held.
  • control wiring 112a is set to High to turn off the switch TFTl 17c '117d
  • control wiring 112b is set to Low to turn on the switch TFTl 17b.
  • control wiring 112b is set to High to turn off the switch TFT 117b
  • control wiring 112c is set to Low to turn on the switch TFT 117e.
  • is held in the gate-source voltage of the driving TFT117a is Vd a - a I Vth I -VDD.
  • the current flowing from the driving TFT 117a to the organic LED 116a can be set regardless of the threshold voltage Vth of the driving TFT 117a, and the current value sets the relationship between Vda and VDD. It depends on what you do.
  • the current flowing to 6a can be set regardless of the threshold voltage Vth of the driving TFT117a.
  • a desired current can be applied to the organic LED regardless of the threshold voltage Vth of the driving TFT.
  • the switches SW1 to SW3 and the pixel switch 113 in FIG. 17 are also configured by TFTs.
  • the pixel circuit 100 in FIG. 17 requires five TFTs and two capacitors. The same applies to the pixel circuit 300 in FIG.
  • display screens of mobile devices are becoming increasingly fine! For example, an increasing number of mobile phones are equipped with 2.4-inch Q VGA LCD on the display screen. 2.
  • One pixel size of the 4-inch QVGA panel is approximately 51 mXRGB X 153 ⁇ m. If the pixel circuit of Fig. 17 or Fig. 19 is arranged in a pixel size of 51 m X 153 m for each RGB color, an organic LED is arranged. It becomes difficult to secure a place to do.
  • the aperture ratio is the same as that of the liquid crystal
  • the brightness of the panel is determined by the average brightness L per pixel.
  • the ratio of organic LEDs per pixel is determined by the aperture ratio A.
  • L LAX A with the average luminance LA of D. For this reason, if the aperture ratio A is small, it is necessary to increase the average luminance LA of the organic LED accordingly.
  • Figure 20 shows the relationship between LA and organic LED lifetime.
  • the luminance half-life T50 of the organic LED is
  • the problem of putting organic LEDs into practical use is considered to be the lifetime. If the pixel circuit of FIG. 17 or FIG. 19 is used, a desired current can be applied to the organic LED regardless of the threshold voltage Vth of the driving TFT 117 ′ 117a. However, since 5 TFTs and 2 capacitors are required per pixel, the bottom emission configuration, in which the organic LED light is extracted from the TFT substrate, reduces the aperture ratio A and increases the average brightness LA of the organic LED. As a result, there is a problem that the lifetime of the organic LED is shortened.
  • the aperture ratio A is determined regardless of the number of elements per pixel.
  • the required elements are many, such as five TFTs and two capacitors, it is necessary to arrange these elements in the pixels because a large area is required as a whole. 2.
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide a desired current to the electro-optic element regardless of the threshold voltage of the driving transistor and to reduce the number of elements per pixel. It is an object of the present invention to provide a display device capable of realizing a circuit configuration that can be used and a driving method thereof.
  • the display device of the present invention is controlled by the voltage of the current control type electro-optical element and the current control terminal with respect to the reference voltage terminal connected to the power supply wiring.
  • a first transistor that outputs a first voltage in a display device disposed in each pixel provided in a matrix, wherein the driving transistor that supplies the output current to the electro-optic element as a driving current is provided.
  • the first voltage of the first voltage wiring is set to the predetermined voltage and the voltage of the data wiring is set to the initialization voltage in the state where the first switch element is turned on. It is possible to execute the first period in which the data voltage is set, and the voltage of the current control terminal of the driving transistor is set to a voltage that becomes a threshold state at the boundary of whether the output current of the driving transistor flows or not. Then, following the first period, a second period in which the voltage of the data wiring is set as the initial voltage and the force data voltage is used, and the first switch element is turned off can be executed.
  • the voltage of the current control terminal of the driving transistor can be changed by the voltage of the data wiring using the first capacitor and the second capacitor, the voltage of the current control terminal is changed to the value in the threshold state.
  • the voltage can be separated from the voltage of the current control terminal by a value corresponding to the data voltage.
  • the voltage of the first voltage wiring is changed to control the voltage of the current control terminal, and the third period of driving the electro-optic element can be executed.
  • a driving current corresponding to the data voltage can be supplied from the driving transistor to the electro-optical element without depending on the threshold voltage.
  • a display device that can supply a driving current corresponding to a data voltage to the electro-optic element without being affected by variations in threshold voltage of the driving transistor is provided as a current output terminal of the driving transistor. Even if a switch element is provided between the electro-optic element and the data wiring, it can be configured by using only a driving transistor, a minimum of one switch element, and two capacitors. .
  • the driving transistor and the switch element are composed of TFTs, a minimum of two and at most 4
  • the above display device can be composed of two TFTs and two capacitors. Therefore, in the display device, the number of elements per pixel can be reduced as compared with the prior art, and the bottom emission configuration can increase the aperture ratio and extend the lifetime of the organic LED. In addition, the top emission configuration can create a higher definition display.
  • the display device of the present invention sets the first voltage of the first voltage wiring to a predetermined voltage and turns on the data wiring with the first switch element turned on.
  • the initial voltage is used as the data voltage
  • the voltage at the current control terminal of the precursor driving transistor becomes a threshold state at the boundary between whether the output current of the driving transistor flows or does not flow.
  • a first period is set as a voltage
  • a second period is set as the data voltage after the voltage of the data wiring is set as an initialization voltage
  • the second period is set as the second period.
  • the voltage of the current control terminal is controlled to execute a third period for driving the electro-optic element.
  • the display device of the present invention sets a state force in which the voltage of the data line is the data voltage in the second period to turn off the first switch element.
  • the third period is entered, and in the third period, the first voltage of the first voltage wiring is changed from the predetermined voltage to control the voltage of the current control terminal,
  • the voltage of the current control terminal of the driving transistor according to the data voltage applied to the data wiring in the second period is used for the first period using the first capacitor in the third period.
  • the first configuration is characterized in that the current output terminal of the driving transistor and the electro-optical element are connected via a second switch element.
  • the drive transistor when the second switch element is turned on, the drive transistor can also flow current to the electro-optic element, and when the second switch element is turned off, the drive is performed.
  • Transistor force for use An effect that current can be prevented from flowing to the electro-optic element is exhibited.
  • the current output terminal of the driving transistor and one terminal of the electro-optic element are connected to each other, and the other terminal of the electro-optic element outputs a second voltage. It is connected to 2 voltage wirings, and is characterized by! /
  • the voltage applied to both ends of the electro-optic element is set to a voltage that allows current to flow through the electro-optic element, or to a voltage that prevents current from flowing to the electro-optic element. Can do. Therefore, since only one switch element is required, a display device having a smaller number of elements can be realized.
  • the voltage of the current control terminal of the driving transistor can be set as the voltage of the data wiring by turning on the third switch element. Therefore, the voltage of the current control terminal of the driving transistor can be controlled by the data wiring force.
  • the display device driving method of the present invention is a method for driving the display device, wherein the first voltage of the first voltage wiring is set to a predetermined voltage. With the first switch element in the ON state, the voltage at the current control terminal of the precursor driving transistor is set to a voltage at which the output current of the driving transistor becomes a threshold state at the boundary between whether the output current flows or does not flow. The first period is executed, and subsequently to the first period, the second period from the voltage of the data wiring as the initialization voltage to the data voltage is executed, and subsequently to the second period. The voltage of the data wiring is the data voltage, the voltage of the current control terminal is controlled, and the third period for driving the electro-optic element is executed. [0051] According to the above invention, the display device can be driven so as to supply a drive current corresponding to the data voltage to the electro-optic element without being affected by variations in the threshold voltage of the drive transistor. There is an effect that can be done.
  • the voltage of the data line becomes the data voltage during the second period!
  • the first switch element is turned off to enter the third period, and in the third period, the voltage of the first voltage wiring is changed from the voltage of the power supply wiring, and the current control terminal Characterized by controlling the voltage!
  • the voltage of the current control terminal of the driving transistor according to the data voltage applied to the data wiring in the second period is used for the first period using the first capacitor in the third period.
  • a more preferable display device of the present invention is a display device in which a fourth switch element is connected in series with the second capacitor.
  • the second capacitor can be disposed both on the current output terminal side of the driving transistor and on the data wiring side.
  • the fourth switch element can be turned off during the period when the voltage of the data line is the data voltage in the first period.
  • a preferable display device of the present invention is a display device in which the fourth switch element is in an OFF state during a period in which the voltage of the data line is the data voltage in the first period.
  • the phenomenon that the voltage of the current control terminal of the driving transistor changes due to the data voltage of another pixel applied to the data wiring in the first period is suppressed, and the output of the driving transistor is reduced. If the variation can be suppressed, the effect is achieved.
  • the fourth switch element may be turned on.
  • the display device of the present invention includes a current-driven electro-optic element and an output current controlled by a voltage of a current control terminal with respect to a reference voltage terminal connected to a power supply wiring.
  • a driving transistor for supplying a driving current to an optical element is disposed in each pixel provided in a matrix state, a first voltage line that outputs a first voltage, and display data of the pixel
  • Each of the pixels includes a first capacitor connected between the current control terminal of the driving transistor and the first voltage wiring, and the driving wiring.
  • a first switch element connected between the current control terminal of the transistor and the current output terminal, and a direct connection between the current control terminal of the driving transistor and the data line. It may be a display device having connected the second capacitor and the fourth switch element. Note that the second capacitor can be disposed both on the current output terminal side of the driving transistor and on the data wiring side.
  • the first voltage of the first voltage wiring is set to a predetermined voltage and the first switch element and the fourth switch element are turned on.
  • the voltage is an initialization voltage
  • the voltage at the current control terminal of the drive transistor is a voltage at which the drive transistor enters a threshold state at the boundary of the force at which the output current flows or does not flow.
  • a period is executed, and following the first period, the voltage of the data line is set as an initialization voltage, the first switch element is turned off, and then the voltage of the data line is set as the data voltage.
  • a second period in which the switch element is in the OFF state is executed, and following the second period, the voltage of the first voltage wiring is changed from the voltage of the power supply wiring, and the voltage of the current control terminal is changed. Control Even if the serial electro-optical element to execute the third period of that emit light!,.
  • the voltage of the data wiring is initially maintained while the first switch element is in the ON state and the current control terminal and the current output terminal of the driving transistor are connected. And the data voltages of other pixels are applied.
  • the initialization voltage is set to a voltage lower than (or higher than) the data voltage
  • the voltage at the current control terminal of the driving transistor is set to the threshold voltage during the period when the initialization voltage is applied to the data wiring.
  • wear Further, the voltage of the current control terminal of the driving transistor can be controlled to be the OFF voltage during the period when the data voltage is applied to the data wiring.
  • the current control terminal of the driving transistor is changed to the OFF voltage, the current control terminal of the driving transistor is changed by changing the voltage of the first voltage wiring thereafter. Can be set to any voltage.
  • the initialization voltage of the data wiring is always a voltage higher than the data voltage, or is always a voltage lower than the data voltage. It is a display device.
  • the initialization voltage is always set to a voltage equal to or lower than the data voltage. This is because when the initialization voltage is applied to the data wiring and the current control terminal voltage force Va of the driving transistor is reached, the current control of the driving transistor is performed while the data voltage is applied to the data wiring. This is to make the terminal voltage larger than Va.
  • the period during which the initialization voltage is applied to the data wiring is the threshold compensation period.
  • the current control terminal voltage of the driving transistor becomes larger than that during the threshold compensation period, so that the threshold compensation operation is stopped.
  • the driving transistor is n-type, the same operation can be performed if the initialization voltage is always a voltage higher than the data voltage.
  • a driving current corresponding to the data voltage can be supplied to the driving transistor-power electro-optic element regardless of the threshold voltage.
  • the switch element to be connected between the data wiring side terminal of the second capacitor and the separate wiring can be omitted, the number of elements per pixel can be reduced as compared with the prior art. Play. With the bottom emission configuration, the aperture ratio can be increased and the life of the organic LED can be extended. With the top emission configuration, a higher definition display can be made.
  • the display device of the present invention includes the first voltage wiring that outputs the first voltage, and the data wiring that outputs the data voltage corresponding to the display data of the pixel. Each is connected between the current control terminal of the driving transistor and the first voltage wiring, and between the current control terminal and the current output terminal of the driving transistor. A first switch element; and a second capacitor connected between the current output terminal of the driving transistor and the data line.
  • the display device of the present invention includes the first voltage wiring that outputs the first voltage and the data wiring that outputs the data voltage corresponding to the display data of the pixel.
  • Each of the pixels includes a first capacitor connected between the current control terminal of the driving transistor and the first voltage wiring, and between the current control terminal and the current output terminal of the driving transistor.
  • a first switch element connected to the second switching element, and a second capacitor and a fourth switch element connected in series between the current control terminal of the driving transistor and the data line. .
  • a display device capable of realizing a circuit configuration capable of applying a desired current to the electro-optic element and reducing the number of elements per pixel regardless of the threshold voltage of the driving transistor is provided. If you can do it, you will have an effect.
  • the number of elements per pixel can be reduced as compared with the prior art, and the aperture ratio can be increased and the lifetime of the organic LED can be extended with the bottom emission configuration.
  • a top-emission configuration can produce a higher-definition display.
  • FIG. 1, showing an embodiment of the present invention is a block diagram showing a first configuration of a display device.
  • FIG. 2 is a circuit diagram showing a configuration of a pixel circuit provided in the display device according to the first embodiment.
  • FIG. 3 is a timing chart showing voltages of respective wirings of the pixel circuit of FIG.
  • FIG. 4 is a graph showing the result of simulating changes in the drain current of the driving TFT in the pixel circuit of FIG.
  • FIG. 5 is a circuit diagram showing a configuration of a modification of the pixel circuit of FIG.
  • FIG. 6 is a circuit diagram showing a configuration of a pixel circuit provided in the display device according to the second embodiment.
  • FIG. 7 is a timing chart showing voltages of respective wirings of the pixel circuit of FIG.
  • FIG. 8 is a graph showing the result of simulating changes in the drain current of the driving TFT in the pixel circuit of FIG.
  • FIG. 9 is a circuit diagram showing a configuration of a pixel circuit provided in a display device according to a third embodiment.
  • FIG. 10 is a timing chart showing voltages of respective wirings of the pixel circuit of FIG.
  • FIG. 11 is a graph showing the results of simulating changes in the drain current of the driving TFT in the pixel circuit of FIG.
  • FIG. 12 showing an embodiment of the present invention, is a block diagram showing a second configuration of the display device.
  • FIG. 13 is a diagram showing time-division grayscale scanning timing used in the display device of FIG.
  • FIG. 14 is a circuit diagram showing a configuration of a pixel circuit provided in the display device of FIG.
  • FIG. 15 is a timing chart showing the voltage of each wiring of the pixel circuit of FIG.
  • FIG. 16 is a graph showing the result of simulating the change in the drain current of the driving TFT in the pixel circuit of FIG.
  • FIG. 17 shows a conventional technique, and shows a first configuration of a pixel circuit provided in a display device.
  • FIG. 18 is a timing chart showing the operation of the pixel circuit of FIG.
  • FIG. 19 is a circuit diagram showing a second configuration of a pixel circuit provided in a display device according to a conventional technique.
  • FIG. 20 is a graph showing the relationship between average brightness and lifetime of organic LEDs.
  • FIG. 21 is a circuit diagram showing a configuration of a pixel circuit provided in a display device according to a fifth embodiment.
  • FIG. 22 is a timing chart showing voltages of respective wirings of the pixel circuit of FIG.
  • FIG. 23 is a graph showing the result of simulating changes in the drain current of the driving TFT in the pixel circuit of FIG.
  • FIG. 24 is a graph showing a simulation result for comparison with the simulation result of FIG.
  • FIG. 25 is a circuit diagram showing a configuration of a pixel circuit provided in a display device according to a sixth embodiment.
  • FIG. 26 is a timing chart showing voltages of respective wirings of the pixel circuit of FIG. 25.
  • FIG. 27 is a graph showing the result of simulating changes in the drain current of the driving TFT in the pixel circuit of FIG. 25.
  • FIGS. 1 to 16 and FIGS. 21 to 27 The embodiment of the present invention will be described with reference to FIGS. 1 to 16 and FIGS. 21 to 27 as follows.
  • the switching element used in the present invention can be composed of a low-temperature polysilicon TFT, a CG (Continuous Grain) silicon TFT, or the like.
  • a CG silicon TFT is used.
  • the configuration of the CG silicon TFT is disclosed in, for example, SID '04 DIGEST, pl62-163, and the manufacturing process of the CG silicon TFT is, for example, “Continuous Grain Silicon Technology and Its Applications for Active” Published in Matrix Display (AM-shi! 2000, pp .25-28, Semiconductor Energy Laboratories), that is, the structure of CG silicon TFT and its manufacturing process are both well-known, so here are the details Detailed explanation Abbreviated.
  • an organic LED element that is an electro-optical element used in the present embodiment is, for example, 'Polymer Light— Emitting Diodes for use in Flat panel Display (AM-LCD '01, pp. 211-214 (Semiconductor Energy Research Laboratories) and are well-known, so detailed description thereof is omitted here.
  • the source driver circuit 2 and the precharge circuit 6 (j) control the voltage of the source wiring line 3, and the gate driver circuit 3 controls the voltage of the gate wiring group Gi.
  • Each pixel circuit Aij is arranged in a matrix form as a result of being arranged corresponding to a region where the source wiring layer 3 and the gate wiring group Gi intersect.
  • the source driver circuit 2 includes an m-bit shift register 4 and m analog switches 5 (1) to 5 (m).
  • the start pulse SP is input to the first register of the shift register 4, and the start pulse SP is transferred in the shift register 4 with the clock elk, and at the same time, the timing pulse SSP is sequentially sent to the analog switches 5 (1) to 5 (m). Is output as The analog switch 5 (j) is turned on by the timing pulse SSP sent from the shift register 4, and the analog data voltage Vda corresponding to the input display data Da of the pixel circuit Aij is supplied to the source wiring ( Data wiring) Sj is supplied and then turned off.
  • the source driver circuit 2 of the present embodiment has the same configuration as that of the source driver circuit used in the polysilicon TFT liquid crystal or the like.
  • the gate driver circuit 3 includes a shift register circuit, a logical operation circuit, and a buffer circuit which are not shown.
  • the input start pulse YI is transferred through the shift register using the clock yck, logical operation is performed with the timing signal, and the necessary voltage is supplied to the gate wiring group Gi through the noferer.
  • the gate wiring group Gi is composed of the control wiring Wi′Ri and the voltage wiring U as described later.
  • the precharge circuit 6 (j) outputs the initialization voltage Vpc to the source wiring line in accordance with the input timing pulse PS.
  • the pixel circuit Aij includes an organic LED: EL1, a driving TFT: Q1, a switching TFT: Q2′Q3, and a capacitor C1′C2.
  • the power supply wiring Vp for outputting the voltage Vp (represented by the sign of the voltage)
  • the common cathode Vcom for outputting the voltage Vcom that is sufficiently lower than the voltage Vp ( In place of the voltage sign, this is provided on the display panel including the pixel circuit Aij.
  • the gate wiring group Gi described in FIG. 2 is composed of three wirings of a control wiring Wi′Ri and a voltage wiring (first voltage wiring) Ui.
  • the control wiring Wi'Ri switches between the high voltage GH and the low voltage GL under the control of the gate driver circuit 3 and outputs it.
  • the voltage wiring Ui switches and outputs the same voltage Vp as the power supply wiring Vp and a voltage Vp ⁇ Va lower than the voltage Vp as the first voltage under the control of the gate driver circuit 3.
  • Driving TFT: Q1, Switch TFT: Q3, and Organic LED: EL1 are in series in this order from the power supply wiring Vp to the common cathode Vcom between the power supply wiring Vp and the common cathode Vcom. It is connected.
  • Organic LED EL 1 is a current-driven electro-optical element that emits light with a luminance corresponding to a current.
  • the anode is connected to the drain of the switch TFT: Q3, and the force sword is connected to the common cathode Vcom.
  • Driving TFT (driving transistor): Q1 is a p-type TFT that supplies drain current as driving current to the organic LED EL1.
  • the drain current is controlled by the voltage of the gate terminal with respect to the source terminal of the driving TFT T: Q1.
  • the TFT is used as the driving transistor, but the present invention is not limited to this.
  • the output voltage controlled by the voltage of the current control terminal (gate terminal in the above example) with respect to the reference voltage terminal (source terminal in the above example) is not limited thereto. Any transistor that supplies current (drain current in the above example) as a drive current from a current output terminal (drain terminal in the above example) to an electro-optical element such as an organic LED: EL 1 may be used.
  • a field effect transistor manufactured on a semiconductor substrate may be used.
  • Switch TFT (second switch element): Q3 is a p-type TFT.
  • the gate terminal of the switching TFT: Q3 is connected to the control wiring Ri, and the switching TFT: Q3 performs an ONZOFF switching operation according to the voltage of the control wiring Ri.
  • the capacitor (first capacitor) C1 is connected between the gate terminal of the driving TFT: Q1 and the voltage wiring Ui. That is, in the present embodiment, the gate terminal of the driving TFT: Q1 is connected to the voltage wiring Ui provided separately from the power supply wiring Vp via the capacitor C1 instead of being connected to the source terminal. .
  • Switch TFT (first switch element): Q2 is a p-type TFT and is connected between the gate terminal and drain terminal of the drive TFT: Q1.
  • Switch TFT: The gate terminal of Q2 is connected to the control wiring Wi, and performs ONZOFF switch operation according to the voltage of the control wiring Wi.
  • the capacitor (second capacitor) C 2 is connected between the drain terminal of the driving TFT: Q 1 and the source wiring 3.
  • this embodiment uses the first configuration as means for setting the threshold state at the boundary between whether the output current of the driving transistor flows or does not flow in the first period.
  • the TFT for switching: Q2'Q3 is not limited to the TFT, and any element can be used as long as it can control the ONZOFF switching operation.
  • a field effect transistor or a bipolar transistor manufactured on a semiconductor substrate may be used.
  • the pixel circuit Aij has a threshold compensation period from time 0 to time 24 tl, and a driving period after time 24 tl.
  • time 0 to time 12tl is the first period
  • time 12tl to time 24tl is the second period and is the selection period.
  • the driving period is the third period.
  • the control wiring Wi is set to GL, the switch TFT: Q2 is turned ON, and the gate terminal and the drain terminal of the drive TFT: Q1 are short-circuited.
  • the switching TFT Q3 is also in the ON state, the gate terminal voltage of the driving TFT Q1 approaches the voltage Vcom of the common cathode Vcom, and the driving TFT Q1 is in the ON state.
  • the control wiring Ri is set to GH and the switching TFT Q3 is turned off.
  • the current flowing from the source terminal of the driving TFT T: Q 1 to the organic LED: EL 1 via the drain terminal is blocked, and the current flows through the drain terminal force gate terminal. Gate terminal voltage rises.
  • the driving TFT: Q1 is turned off in the threshold state.
  • the pixel circuit Aij holds this state until the second period (selection period) is entered.
  • the pixel circuit Aij starts executing the second period of the threshold compensation period, that is, the selection period, at time 12tl.
  • the selection period is a period in which the source wiring 3 is used for setting the drive current of the organic LED EL1 of the pixel circuit Aij.
  • the voltage of the voltage wiring Ui and the control wiring Wi ⁇ R1 remains unchanged when the driving TFT: Q1 is in the threshold state in the first period.
  • the precharge circuit 6 is turned on by the timing pulse PC (see FIG. 2), and the initialization voltage Vpc is supplied to the source line 3 ⁇ 4. .
  • the voltage of the source line 3 is initialized.
  • the first period of the threshold compensation period for the pixel circuit Aij is the second period (selection period) of the threshold compensation period for the pixel circuit Ai-lj.
  • the voltage value set to the data voltage Vda of the source line Sj performed for the pixel circuit Ai-lj also changes the voltage value.
  • Vpc Vda
  • Vth Vth is negative
  • the pulse period of the timing pulse PS in FIG. The charge circuits 6 (l) to 6 (m) are turned off all at once. After that, the voltage of each source line is held at the initialization voltage Vpc until the data voltage Vda corresponding to the display data Da is supplied. After the precharge circuit 6 (j) is turned off, the analog switches 5 (1) to 5 (m) are sequentially turned on, and the data voltage Vda is sequentially supplied to the source lines Sl to Sm. After the analog switch 5 (j) is turned off after a predetermined time, the data voltage Vda is held in the source wiring 3.
  • this data voltage Vda is an analog voltage corresponding to the display data Da of the pixel circuit Aij, the magnitude thereof varies.
  • the data voltage Vda is simplified to show only the period during which the source wiring Sj is at the data voltage Vda. It is. Further, in FIG. 3, the data voltage Vda is started to be supplied to the source wiring Sm at time 21 tl, and after the analog switch 5 (m) is turned off, the data voltage Vda is maintained until time 24 tl. An example is described.
  • the gate terminal voltage of Q1 rises (or is maintained), and the driving TFT: Q1 remains in the OFF state.
  • the amount of change in the gate terminal voltage of the driving TFT: Q1 is determined by the capacitance ratio of the capacitors C1 ′ and C2 and the difference between the data voltage Vda and the initialization voltage Vpc.
  • the gate terminal voltage of the driving TFT: Q1 is Vp + Vth + ⁇
  • the voltage of the source wiring Sj is the initialization voltage Vpc
  • the data voltage Vda is the initialization voltage Vda
  • the TFT: Q1 gate is the total charge of the capacitor C1 electrode and capacitor C2 electrode connected to the
  • Vy C2X (Vda-Vpc) / (C1 + C2)
  • the control wiring Wi is set to GH, and the switching TFT: Q2 is turned off.
  • the third period that is, the driving period starts, and at that time, the voltage of the voltage wiring Ui is changed from Vp to Vp-Va, and the control wiring Ri is set to GL.
  • the gate terminal voltage of the driving TFT: Q1 changes to Vp + Vth + ⁇ force Vp + Vth + ⁇ Va. If V y – Va ⁇ 0, the driving TFT: Q1 is turned off. If V y-Va is 0, the driving TFT: Q1 is turned on. At this time, the gate-source voltage Vth + Vy—Va becomes the drive control voltage of the drive TFT: Q1 for flowing the drive current to the organic LED: EL1 in the drive period after time 24tl.
  • Ids k X (Vgs-Vth) 2
  • K is a constant affected by the gate width and mobility of the TFT.
  • the gate terminal voltage of the driving TFT: Q1 is Vp + Vth + ⁇ Va
  • the value of the current Ids flowing through the driving TFT: Q1 is Vp + Vth + ⁇ Va
  • the organic LED ELI emits light with a luminance corresponding to the current I ds until the next threshold compensation period of the pixel circuit Aij.
  • the current Ids applied from the driving TFT: Q1 to the organic LED: EL1 changes the voltage of the source wiring Sj regardless of the threshold voltage Vth of the driving TFT: Q1. (V da -Vpc) and the voltage change of the voltage wiring Ui (one Va) can be determined.
  • the first period of the threshold compensation period of the pixel circuit Aij is the second period (selection period) of the threshold compensation period of the pixel circuit Ai-lj (i-th row pixel circuit).
  • the threshold compensation period of the pixel circuit Aij Force was also listed so that the time started.
  • Fig. 4 shows the characteristics of an organic LED.
  • GL —4V
  • GH 12V
  • Vcom 0 V
  • Vp 12V
  • Vpc OV
  • Va 2V
  • Vda 5V
  • the threshold compensation period (first period) of each pixel Aij is four selection periods.
  • the current Ids (l) corresponds to the pixel circuit Ail, and corresponds to the case where the absolute value of the threshold voltage Vth of the driving TFT: Q1 is minimum (Vth (min)) and the mobility is maximum.
  • the current I ds (2) corresponds to the pixel circuit Aim and corresponds to the case where the absolute value of the threshold voltage Vth of the driving TFT: Q1 is the maximum (Vth (max)) and the mobility ⁇ is the minimum.
  • Current Ids (3) corresponds to pixel circuit A (i + 1) 1 and corresponds to the case where the absolute value of threshold voltage Vth of drive TFT: Q1 is the maximum (Vth (max)) and the mobility is minimum.
  • Current Ids (4) corresponds to pixel circuit A (i + l) m, and corresponds to the case where the absolute value of threshold voltage Vth of drive TFT: Q1 is minimum (Vth (min)) and mobility is maximum To do.
  • current Ids (3) is approximately 1.82 / ⁇
  • current Ids (4) is approximately 1.8484.
  • one selection period is 12 tl, and ltl is 2 / z s.
  • the source wiring S 1 corresponding to the pixel circuit Ail and the pixel circuit A (i + 1) 1 changes from the initialization voltage Vpc to the data voltage Vda at 4 tl in each selection period.
  • the source wiring Sm corresponding to the pixel circuit Aim and the pixel circuit A (i + l) m changes from the initialization voltage Vpc to the data voltage Vda at 8 tl in each selection period.
  • the current Ids varies differently between the pixel circuit Ail and the pixel circuit Aim.
  • the driving TFT: Q1 does not depend on the threshold voltage Vth of the driving TFT: Q1.
  • Organic LED It can be seen that the current Ids applied to EL1 can be set.
  • the pixel circuit Aij in Fig. 1 of the present embodiment is used, three TFTs and two capacitors are used.
  • the current that flows from the driving TFT: Q1 to the organic LED: EL1 can be set using the sensor. For this reason, the number of elements per pixel can be reduced compared to the prior art, and the aperture ratio can be increased in the bottom emission configuration.
  • the top emission configuration can produce a higher definition display.
  • the pixel circuit Aij in FIG. 1 may only be able to produce n-type TFTs such as amorphous silicon made of p-type TFTs. In such a case, as shown in FIG. 5, a pixel circuit Aij in which the polarity of the pixel circuit in FIG. 1 is reversed may be used.
  • the pixel circuit Aij in FIG. 5 has an organic LED (electro-optic element): EL1, switch between the common cathode Vcom and the power supply wiring Vp toward the common negative electrode Vcom and the power supply wiring Vp.
  • TFT second switch transistor
  • driving TFT driving transistor
  • a capacitor C3 (first capacitor) is connected between the gate terminal of this driving TFT: Q4 and the voltage wiring Ui (first voltage wiring), and the driving TFT: gate terminal and drain terminal of Q4 Switch TFT Q5 (first switch element) is connected between and.
  • a capacitor C4 (second capacitor) is connected between the drain terminal of the driving TFT T: Q4 and the source wiring Sj.
  • the driving TFT: Q4 and the switching TFT: Q5 'Q6 are n-type TFTs.
  • the control wiring Wi is connected to the gate terminal of the switch TFT Q5, and the control wiring Ri is connected to the gate terminal of the switch TFT Q6.
  • the voltage given to the control wiring Wi'Ri and the voltage wiring Ui is the one in which the voltages in FIG.
  • V da ⁇ Vpc, as opposed to p-type.
  • the present invention is effective regardless of whether the driving TFT is p-type or n-type.
  • FIGS. A second embodiment will be described with reference to FIGS. Note that members having the same functions as those described in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
  • the display device of the present embodiment has the same block configuration as display device 1 of the first embodiment. Here, the detailed explanation is omitted.
  • FIG. 6 shows a configuration of the pixel circuit Aij in the present embodiment.
  • the gate wiring group Gi described in FIG. 2 is also configured with three wiring forces of the control wiring Wi, the voltage wiring Ui, and the voltage wiring VRi.
  • the voltage wiring (second voltage wiring) VRi is a wiring capable of switching and outputting the voltage Vc and the voltage Ve as the second voltage under the control of the gate driver 3.
  • the voltage Vc is sufficiently smaller than the voltage Vp
  • the voltage Ve is sufficiently larger than the voltage Vc.
  • Ve is assumed to have a value substantially equal to Vp.
  • the pixel circuit Aij includes an organic LED: EL1, a driving TFT: Q1, a switching TFT: Q2, and a capacitor C1'C2.
  • the driving TFT: Q1 and organic LED: EL1 are connected in series in this order between the power supply wiring Vp and the voltage wiring VRi, and the power supply wiring Vp force toward the voltage wiring VRi. Therefore, in this embodiment, the anode that is one terminal of the organic LED EL1 is connected to the drain of the driving TFT Q1, and the force sword that is the other terminal is connected to the voltage wiring VRi.
  • Capacitor C1 is connected between the gate terminal of driving TFT: Q1 and the voltage wiring (first voltage wiring) Ui.TFT for switching: Q2 is the driving TFT: between the gate terminal and drain terminal of Q1. Connected between. The capacitor C2 is connected between the drain terminal of the driving TFT: Q 1 and the source wiring 3 ⁇ 4!
  • the gate terminal of the TFT for switching: Q2 is connected to the control wiring Wi. That is, this embodiment uses the second configuration as a means for setting the threshold state at the boundary between whether the output current of the driving transistor flows or does not flow in the first period.
  • the pixel circuit Aij has a threshold compensation period from time 0 to time 24tl, and a driving period after time 24tl.
  • time 0 to 12 tl is the first period
  • time 12 tl ⁇ Time 24tl is the second period and the selection period.
  • the driving period is the third period.
  • the voltage of the voltage wiring Ui is set to Vp at time 0 (in this embodiment, the predetermined voltage is the power supply voltage Vp).
  • the control wiring Wi is GH and the voltage of the control wiring VRi is Vc. Therefore, the switch TFT: Q2 is turned off!
  • the control wiring Wi is set to GL, the switch TFT: Q2 is turned on, and the gate terminal and the drain terminal of the drive TFT: Q1 are short-circuited.
  • the driving TFT: Q1's gate terminal voltage approaches the voltage Vc of the voltage wiring VRi, and the driving TFT : Q 1 is in the ON state.
  • the voltage of the voltage wiring VRi is set to Ve. Since the voltage Ve is substantially equal to the voltage Vp, the organic LED EL1 is in a reverse voltage state or a state in which almost no current flows. As a result, the current that was flowing from the source terminal of the driving TFT: Q1 to the organic LED: EL1 through the drain terminal is blocked, and the current flows through the drain terminal force gate terminal of the driving TFT: Q1. The gate terminal voltage rises. Therefore, the driving TFT: Q1 is OFF in the threshold state. The pixel circuit Aij holds this state until the second period (selection period) is entered.
  • Ve is substantially equal to Vp, so the voltage change transmitted to the anode side of the organic LED: EL1 is small at the moment when the voltage of the voltage wiring VRi changes from Vc to Ve.
  • Driving TF T The gate terminal voltage of Q1 is smaller than Vp + Vth (Vth is negative). Therefore, the gate terminal voltage then rises, and the driving TFT: Q1 is always in the OFF state with the threshold state.
  • the pixel circuit Aij enters the second period of the threshold compensation period, that is, the selection period, at time 12tl.
  • the selection period is a period in which the source wiring example is used for setting the drive current of the organic LED EL1 of the pixel circuit Aij.
  • the voltage of the voltage wiring Ui'VRl and the control wiring Wi remains unchanged when the driving TFT: Q1 is in the threshold state during the threshold compensation period.
  • the precharge circuit 6 is turned on by the timing pulse PC (see FIG. 2), and the initialization voltage Vpc is supplied to the source wiring 3 ⁇ 4. To do. As a result, the voltage of the source wiring is initialized.
  • the gate terminal voltage of the driving TFT: Q1 becomes Vp + Vth corresponding to the threshold state, and the driving TFT: Q1 is in the OFF state.
  • the pulse period of the timing pulse PS in FIG. 2 ends, and the precharge circuits 6 (l) to 6 (m) are simultaneously turned off.
  • the voltage of each source line is held at the initialization voltage Vpc until the data voltage Vda corresponding to the display data Da is supplied.
  • the analog switches 5 (1) to 5 (m) are sequentially turned on, and the data voltage Vda is sequentially supplied to the source lines Sl to Sm.
  • the analog switch 5 (j) is turned off after a predetermined time, the data voltage Vda is held in the source wiring 3.
  • this data voltage Vda is an analog voltage corresponding to the display data Da of the pixel circuit Aij, its magnitude varies.
  • FIG. 7 it is simplified to show only the period during which the source wiring Sj is at the data voltage Vda. It is.
  • the timing at which the data voltage Vda is started to be supplied to the source wiring Sm is time 21 tl, and after the analog switch 5 (m) is turned off, the data voltage Vda is held until time 24 tl. An example is described.
  • the voltage is set so that Vda ⁇ Vpc is always satisfied.
  • the gate terminal voltage of the driving TFT: Q1 rises, and the driving TFT : Q1 remains off.
  • the gate terminal voltage of the driving TFT: Q1 is Vp + Vth + ⁇ .
  • the control wiring Wi is set to GH, and the switch TFT Q2 is turned off.
  • the third period that is, the driving period starts, and at the same time, the voltage of the voltage wiring Ui is changed from Vp to Vp ⁇ Va, and the voltage of the voltage wiring VRi is returned to Vc.
  • the gate terminal voltage of the driving TFT: Q1 changes from Vp + Vth + ⁇ to Vp + Vth + ⁇ Va. If Vy—Va ⁇ 0, the driving TFT: Q1 is turned off. If Vy-Va ⁇ 0, the driving TFT: Q1 is turned on.
  • the gate-source voltage Vth + ⁇ Va at this time becomes the drive control voltage of the drive TFT: Q1 for flowing the drive current to the organic LED: EL1 in the drive period after time 24tl.
  • the current Ids flowing through the driving TFT: Q1 is the same as in the first embodiment.
  • the current Ids given from the driving TFT: Q1 to the organic LED: EL1 does not depend on the threshold voltage Vth of the driving TFT: Q1, and the voltage change of the source wiring Sj (V da -Vpc) and the voltage change of the voltage wiring Ui (one Va) can be determined.
  • Fig. 8 shows the characteristics of an organic LED.
  • GL —4V
  • GH 12V
  • Vcom 0 V
  • Vp 12V
  • Vpc 0V
  • Va 2V
  • Vda 5V
  • the threshold compensation period (first period) of each pixel Aij is four selection periods.
  • the current Ids (l) corresponds to the pixel circuit Ail and corresponds to the case where the absolute value of the threshold voltage Vth of the driving TFT: Q1 is minimum (Vth (min)) and the mobility is maximum.
  • the current I ds (2) corresponds to the pixel circuit Aim and corresponds to the case where the absolute value of the threshold voltage Vth of the driving TFT: Q1 is the maximum (Vth (max)) and the mobility ⁇ is the minimum.
  • Current Ids (3) corresponds to pixel circuit A (i + 1) 1 and corresponds to the case where the absolute value of threshold voltage Vth of drive TFT: Q1 is the maximum (Vth (max)) and the mobility is minimum.
  • Current Ids (4) corresponds to pixel circuit A (i + l) m, and corresponds to the case where the absolute value of threshold voltage Vth of drive TFT: Q1 is minimum (Vth (min)) and mobility is maximum To do.
  • one selection period is 12tl, and ltl is 2 / zs.
  • Pixel circuit Ail and The voltage of the source line S 1 corresponding to the pixel circuit A (i + 1) 1 changes from the initialization voltage Vpc to the data voltage Vda at 4 tl in each selection period.
  • the voltage of the source wiring Sm corresponding to the pixel circuit Aim and the pixel circuit A (i + 1) m changes from the initialization voltage Vpc to the data voltage Vda at 8 tl in each selection period.
  • the driving TFT regardless of the threshold voltage Vth of Q1:
  • the current Ids applied from Q1 to the organic LED: EL1 can be set.
  • the current flowing from the driving TFT: Q1 to the organic LED: EL1 can be set using two TFTs and two capacitors.
  • the voltage wiring VRi connected to the cathode of the organic LED: EL1 is formed by separating the force sword electrode formed on the organic LED: EL1 using a force sword separator or the like. There is no need to place it on the board.
  • the number of elements per pixel is reduced as compared with the first embodiment, and the bottom emission configuration can increase the aperture ratio and extend the life of the organic LED.
  • the top emission configuration can produce a higher definition display.
  • FIG. Embodiments 1 and The members having the same functions as those described in 2 and 2 are denoted by the same reference numerals, and the description thereof is omitted.
  • the display device of the present embodiment has the same block configuration as that of display device 1 of the first embodiment, detailed description thereof is omitted here.
  • FIG. 9 shows a configuration of the pixel circuit Aij in the present embodiment.
  • the gate wiring group Gi described in FIG. 2 is also configured with four wiring forces of the control wiring Wi′Pi, the voltage wiring Ui, and the voltage wiring VRi.
  • the control wiring Pi switches and outputs the high voltage GH and the low voltage GL under the control of the gate driver circuit 3.
  • the pixel circuit Aij in Fig. 9 is obtained by connecting a switch TF T (third switch element): Q7 in parallel with the capacitor C2 of the pixel circuit Aij in Fig. 6.
  • This switch TFT: Q7 is a p-type TFT.
  • the gate terminal of this switch TFT Q7 is connected to the control wiring Pi.
  • the pixel circuit Aij has a threshold compensation period from time 0 to time 24tl, and a driving period after time 24tl.
  • time 0 to time 12tl is the first period
  • time 12tl to time 24tl is the second period and is the selection period.
  • the display period is the third period.
  • the voltage of the voltage wiring Ui is set to Vp, and the voltage of the control wiring VRi is set to Ve. Since Ve is almost equal to Vp, the organic LED: EL1 is in a reverse voltage state or almost no current flows.
  • the control wiring Wi 'Pi is GH. Therefore, the switch TFT: Q2'Q7 is in the OF F state.
  • the control wiring Wi is set to GL, the switch TFT: Q2 is turned ON, and the gate terminal and the drain terminal of the drive TFT: Q1 are short-circuited.
  • the control wiring Pi is set to GL, and the switch TFT: Q7 is turned on.
  • the driving TFT: the gate terminal voltage of Q1 and the organic LED: the anode voltage of EL1 Becomes Vpc. Since Vpc is a voltage sufficiently lower than Vp, the driving TFT: Q1 is turned on.
  • the control wiring Pi is set to GH, and the switching TFT Q7 is turned off.
  • the drain terminal force of the driving TFT: Q1 current flows to the gate terminal, the gate terminal voltage rises, and the driving TFT: Q1 is turned off in the threshold state.
  • the pixel circuit Aij holds this state until the second period (selection period) is entered.
  • the pixel circuit Aij enters the second period of the threshold compensation period, that is, the selection period, at time 12tl.
  • the selection period is a period in which the source wiring example is used for setting the drive current of the organic LED EL1 of the pixel circuit Aij.
  • the voltage of the voltage wiring Ui'VRl and the control wiring Wi ⁇ Pi remains unchanged when the driving TFT: Q1 is in the threshold state during the threshold compensation period.
  • the precharge circuit 6 is turned on by the timing pulse PC (see FIG. 2), and the initialization voltage Vpc is supplied to the source line 3 ⁇ 4.
  • the voltage of the source wiring layer is initialized.
  • the gate terminal voltage of the driving TFT: Q1 becomes Vp + Vth corresponding to the threshold state, and the driving TFT: Q1 is in the OFF state.
  • the pulse period of the timing pulse PS in FIG. 2 ends, and the precharge circuits 6 (l) to 6 (m) are simultaneously turned OFF.
  • the voltage of each source line is held at the initialization voltage Vpc until the data voltage Vda corresponding to the display data Da is supplied.
  • the analog switches 5 (1) to 5 (m) are sequentially turned on, and the data voltage Vda is sequentially supplied to the source lines Sl to Sm.
  • the analog switch 5 (j) is turned off after a predetermined time, the data voltage Vda is held in the source wiring 3.
  • this data voltage Vda is an analog voltage corresponding to the display data Da of the pixel circuit Aij, the magnitude thereof is various.
  • the data voltage Vda is simplified and only the period in which the source wiring 3 ⁇ 4 becomes the data voltage Vda is shown. is there. Also in Figure 10 Describes the example in which the data voltage Vda is started to be supplied to the source wiring Sm at time 21 tl, and the data voltage Vda is held until time 24 tl after analog switch 5 (m) is turned off. It is.
  • the voltage is set so that Vda ⁇ Vpc is always satisfied.
  • the gate terminal voltage of the driving TFT: Q1 rises and the driving T FT: Q1 remains in the OFF state.
  • the gate terminal voltage of the driving TFT: Q1 is Vp + Vth + ⁇ .
  • the control wiring Wi is set to GH, and the switch TFT Q2 is turned off.
  • the third period that is, the display period starts, and at the same time, the voltage of the voltage wiring Ui is changed from Vp to Vp ⁇ Va, and the voltage of the voltage wiring VRi is returned to Vc.
  • the gate terminal voltage of the driving TFT: Q1 changes from Vp + Vth + ⁇ to Vp + Vth + ⁇ — Va. If V y – Va ⁇ 0, the driving TFT: Q1 is turned off. If Vy ⁇ Va ⁇ 0, the driving TFT: Q1 is turned on.
  • the gate-source voltage Vth + ⁇ — Va at this time becomes the drive control voltage of the drive TFT: Q1 for flowing the drive current to the organic LED: EL1 in the drive period after time 24tl.
  • the current Ids flowing through the driving TFT: Q1 is the same as in the first embodiment.
  • the current Ids applied from the driving TFT: Q1 to the organic LED: EL1 changes the voltage of the source wiring Sj regardless of the threshold voltage Vth of the driving TFT: Q1. (V da -Vpc) and the voltage change of the voltage wiring Ui (one Va) can be determined.
  • the order in which the first period and the second period (selection period) of the threshold compensation period for each row are executed is the same as in the first embodiment.
  • Figure 11 shows the characteristics of an organic LED.
  • GL —4V
  • GH 12V
  • Vcom 0V
  • Vp 12V
  • Vpc 0V
  • Va 2V
  • Vda 5V
  • the current Ids (1) corresponds to the pixel circuit Ail, and corresponds to the case where the absolute value of the threshold voltage Vth of the driving TFT: Q1 is minimum (Vth (min)) and the mobility ⁇ is maximum.
  • Current Ids (2) is pixel Corresponds to the circuit Aim, and corresponds to the case where the absolute value of the threshold voltage Vth of the driving TFT: Q1 is the maximum (Vth (max)) and the mobility is minimum.
  • Current Ids (3) corresponds to pixel circuit A (i + 1) 1 and corresponds to the case where the absolute value of threshold voltage Vth of driving TFT: Q1 is the maximum (Vth (max)) and the mobility is the minimum .
  • the current Ids (4) corresponds to the pixel circuit A (i + l) m, and the driving TFT: Q1 threshold voltage Vth has the minimum absolute value (Vth (min)) and the mobility ⁇ is maximum. Correspond.
  • one selection period is 12 tl, and ltl is 2 / z s.
  • the voltage of the source line S 1 corresponding to the pixel circuit Ail and the pixel circuit A (i + 1) 1 changes from the initialization voltage Vpc to the data voltage Vda at 4 tl in each selection period.
  • the voltage of the source wiring Sm corresponding to the pixel circuit Aim and the pixel circuit A (i + 1) m changes from the initialization voltage Vpc to the data voltage Vda at 8 tl in each selection period.
  • the voltage of the voltage wiring VRi is changed from Vc to Ve. Since the gate terminal voltage of the driving TFT: Q1 can be set to the initialization voltage Vpc, the gate terminal voltage of the driving TFT: Q1 can be surely made smaller than Vp + Vth. Therefore, it is possible to increase the gate terminal voltage subsequently to ensure that the driving TFT: Q1 is turned off in the threshold state.
  • the current flowing from the driving TFT: Q1 to the organic LED: EL1 can be set using three TFTs and two capacitors. For this reason, the number of elements per pixel is reduced as in the first embodiment, and the aperture ratio can be increased and the lifetime of the organic LED can be extended in the bottom emission configuration. In addition, a top-emission configuration can produce a higher-definition display.
  • the capacitance simulation result of the organic LED used in the simulation shows that the simulation result shows that the present invention can be sufficiently realized with the above configuration.
  • the switch TFT Q7 is connected in parallel with the capacitor C2 in FIG. 6.
  • the present invention is not limited to this, and a switch TFT may be connected in parallel with the capacitor C2 in FIG.
  • a switch TFT may be connected in parallel with the capacitor C4.
  • the switch TFT Q3 in Fig. 1 and the switch TFT Q6 in Fig. 5 should always be in the OFF state during the first period of the threshold compensation period.
  • the pixel circuit uses four TFTs and two capacitors, but the number of elements is still smaller than before.
  • the source driver circuit 8 controls the voltage of the source line 3 and the gate driver circuit 9 controls the voltage of the gate line group Gi.
  • Each pixel circuit Aij is arranged in a matrix shape as a result of being arranged corresponding to the region where the source wiring layer 3 and the gate wiring group Gi intersect.
  • the source driver circuit 8 includes an m-bit shift register 4, an m-bit register 10, an m-bit latch 11, and m analog switches 12 (1) to 12 (m).
  • the start pulse SP is input to the head register of the m-bit shift register 4, and the start pulse SP is transferred in the shift register 4 by the clock elk and simultaneously registered. 10 is output as timing pulse SSP. It is.
  • the m-bit register 10 holds the input data Dx at the corresponding source wiring position by the timing pulse SSP sent from the shift register 4.
  • the latch 11 captures the held m-bit data at the timing of the latch pulse LP, and outputs the analog switches 12 (1) to 12 (m) ⁇ ⁇ —simultaneously.
  • the analog switch 12 (j) selects a voltage corresponding to the input data Dx and outputs it to the source wiring 3.
  • display device 21 receives 1-bit digital data as data signal Dx.
  • the voltages selected by the analog switch 12 (j) are the light emission voltage Vr′Vg′Vb, the non-light emission voltage Voff, and an initialization voltage Vpc described later.
  • the gate driver circuit 9 includes a shift register circuit, an address decoder, a logical operation circuit, and a nota circuit (all not shown).
  • the input start pulse YI is transferred in the shift register by the clock yck, and the timing signal is output to the logic operation circuit.
  • the address signal Add is supplied to the address decoder, and the timing signal is output to the logic operation circuit.
  • the logical operation circuit performs logical operation on the signals obtained from the shift register circuit and the address decoder, and supplies the necessary voltage to the corresponding gate wiring group Gi through the buffer.
  • a time division gradation display method is used as the gradation display method of the display device 21 .
  • the number of bits of data displayed in the pixel circuit Aij is 3, one frame period precedes three subframe periods TD1 to TD3 and each subframe period.
  • the data is divided into threshold compensation periods, and data Dl, D2, and D3 are supplied to the source wirings in order as shown in 14).
  • You can see which pixel circuit Aij corresponds to each data Dk (k l, 2, 3) by looking at the Ui column of 1) to 13).
  • the gradation display is performed by displaying the ONZOFF data in the three subframe periods TD1 to TD3 corresponding to the data D1 to D3.
  • FIG. 14 shows the configuration of the pixel circuit Aij used in this embodiment.
  • This pixel circuit Aij is equivalent to the pixel circuit Aij in Fig. 1 for three RGB (pixel circuit Aijr, which displays R data, and G data).
  • the pixel circuit Aijg for displaying and the pixel circuit Aijb for displaying B data) are arranged side by side. Therefore, the description of the configuration of the pixel circuit Aij is omitted.
  • the source wiring 3 ⁇ 4 has three RGB lines (the source wiring Sjr for R data, the source wiring Sjg for G data, and the source wiring Sjb for B data) for the same j. Can also be applied to the first to third embodiments.
  • the pixel circuit Aij has a threshold compensation period from time 0 to time 36tl, and a display period after time 36tl.
  • time 0 to 18 tl is set as the first period
  • time 18 to 36 tl is set as the second period.
  • time 19tl to time 23tl, time 25tl to time 29tl, and time 31tl to time 35tl is set as the selection period.
  • time 31tl to time 35tl are selected.
  • the display period is the third period.
  • the voltage wiring Ui is set to the voltage Vp at the first time 0.
  • the initialization voltage Vpc is supplied to the source wiring 3 ⁇ 4.
  • the control wiring Ri is GL.
  • the control wiring Wi is set to GL, the switch TFT Q2 is turned on, and the gate terminal and drain terminal of the drive TFT Q1 are short-circuited.
  • the switching TFT Q3 is in the ON state. For this reason, the gate terminal voltage of the driving TFT: Q1 approaches the voltage Vcom of the common cathode Vcom, and the driving TFT: Q1 is turned on.
  • the initialization voltage Vpc is applied to the source wiring Sj at time 6tl, and the data voltage Vd2 is applied at time 9tl. Also, the initialization voltage Vpc is given at time 12tl, and the data voltage Vd3 is given at time 15tl.
  • the data voltage Vdk supplied to the source line Sj during this period corresponds to another pixel circuit Akj (k ⁇ i).
  • the second period of the threshold compensation period is entered.
  • the initialization voltage Vpc is applied to the source wiring 3 ⁇ 4
  • the voltage of the control wiring Wi is set to GH
  • the switching TFT: Q2 is set to the same. And turn it off. From this fact, when the source wiring is at the initialization voltage Vpc, the gate terminal voltage of the driving TFT: Q1 is Vp + Vth (Vth is negative), and the driving TFT: Q1 is turned off.
  • the time 31tl to time 35tl are the selection period of the pixel circuit Aij. If the selection period corresponding to bit 2 is indicated, the period from time 25tl to time 29tl is the selection period of the pixel circuit Aij. If the selection period corresponding to bit 1 is indicated, time 19tl to time 23tl is the selection period of the pixel circuit Aij.
  • the initialization voltage Vpc is applied to the source wiring Sj at time 30t 1
  • the control wiring Wi is set to GL at time 31tl.
  • Switch TFT Q2 To the ON state.
  • the data voltage Vd3 is applied to the source wiring Sj.
  • the control wiring Wi is set to GH and the switching TFT Q2 is turned off.
  • the gate terminal voltage of the driving TFT: Q 1 rises and the driving TFT: Q 1 remains OFF when the voltage of the source wiring Sj becomes the data voltage Vd3. It becomes.
  • the gate terminal voltage of the driving TFT: Q1 is Vp + Vth + Vy.
  • the third period of the pixel circuit Aij that is, the driving period starts, and at the same time, the voltage of the voltage wiring Ui is changed from Vp to Vp-Va, and the control wiring Ri is set to GL.
  • the gate terminal voltage of the driving TFT: Q1 is Vp + Vth + ⁇ ⁇ force Vp + Vth + V It changes to ⁇ -Va. If Vy—Va ⁇ 0, the driving TFT: Q1 is turned off. If ⁇ Va is 0, the driving TFT: Q1 is turned on. At this time, the current Ids flowing through the driving TFT: Q1 is the same as in the first embodiment.
  • the current Ids applied from the driving TFT: Q1 to the organic LED: EL1 changes the voltage of the source wiring Sj regardless of the threshold voltage Vth of the driving TFT: Q1. (Vdk-Vpc) and the voltage change of the voltage wiring Ui (one Va) can be determined.
  • Fig. 16 shows the characteristics of an organic LED.
  • GL —4V
  • GH 12V
  • Vcom 0V
  • Vp 12V
  • Vpc 0V
  • Va 2V
  • Vda 2Vi: 12V
  • the current Ids (1) corresponds to the pixel circuit Ail, and corresponds to the case where the absolute value of the threshold voltage Vth of the driving TFT: Q1 is minimum (Vth (min)) and the mobility ⁇ is maximum.
  • the current Ids (2) corresponds to the pixel circuit Aim and corresponds to the case where the absolute value of the threshold voltage Vth of the driving TFT: Q1 is the maximum (Vth (max)) and the mobility is minimum.
  • the current Ids (3) corresponds to the pixel circuit A (i + 1) 1 and corresponds to the case where the absolute value of the threshold voltage Vth of the driving TFT: Q1 is the maximum (Vth (max)) and the mobility is minimum.
  • the current Ids (4) corresponds to the pixel circuit A (i + l) m, and the driving TFT: Q1 threshold voltage Vth has the minimum absolute value (Vth (min)) and the mobility ⁇ is the maximum.
  • current Ids (3) is approximately 1.11 / ⁇
  • current Ids (4) is approximately 1.
  • one selection period is 4 tl, and ltl is 2 ⁇ s.
  • the source wiring Sj changes from the initialization voltage Vpc to the data voltage Vda in 2 tl of each selection period.
  • the variation in the current Ids of the pixel circuit Aij is 1.11 / zA to 1.33 / zA. This is an improvement over the variations in the case of Fig. 4, Fig. 8 and Fig. 11.
  • the time division can be used to easily improve the source driver circuit in order to improve the yield, like the display device 21 in FIG. A configuration that uses gradation is preferred.
  • the current that flows from the driving TFT: Q1 to the organic LED: EL1 can be set using three TFTs and two capacitors. Therefore, the number of elements per pixel can be reduced compared to the conventional technology, and the bottom emission configuration can increase the aperture ratio and extend the life of the organic LED. In addition, the top emission configuration can produce a higher definition display.
  • FIG. 21 shows a configuration of the pixel circuit Aij in the present embodiment. That is, the pixel circuit in FIG. 21 is a series of switch TFT: Q8 (fourth switch element) and capacitor C5 (second capacitor) instead of the capacitor C2 in the pixel circuit in FIG. 1 described in the first embodiment.
  • the gate voltage of the driving TFT: Q1 vibrates due to the influence of the data voltage Vda supplied to the data wiring layer.
  • the output current of Q 1 (driving transistor) fluctuates several percent.
  • a TFT TFT Q8 was added between the capacitor C5 and the source wiring (data wiring) Sj, and the control wiring Gi was connected to the gate terminal.
  • the switch TFT: Q8 added to the source wiring side may be added to the current output terminal side of the force drive TFT: Q1 (drive transistor).
  • the other members are the members described in the first embodiment, and thus the description thereof is omitted.
  • the display device of the present embodiment has the same block configuration as that of display device 1 of the first embodiment, and thus the description thereof is omitted here.
  • This switch TFT: Q8 is ON during the period 4) G in the timing chart of Figure 22.
  • the pixel circuit Aij has a threshold compensation period from time 0 to time 24tl, and a driving period after time 24tl.
  • time 0 to 16 tl is the first period
  • time 16 tl to 24 tl is the second period and the selection period.
  • the driving period is the third period.
  • the voltage of the voltage wiring Ui is set to Vp at time 0 (in this embodiment, the predetermined voltage is the power supply voltage Vp). . Also, set control wiring Gi to GH and switch TFT Q8 to ON. At time 0, control wiring Wi is GH and control wiring Ri is GL. Therefore, switch TFT: Q2 is in the OFF state and switch TFT: Q3 is in the ON state!
  • the control wiring Wi is set to GL, the switch TFT: Q2 is turned ON, and the gate terminal and the drain terminal of the drive TFT: Q1 are short-circuited.
  • the switching TFT Q3 since the switching TFT Q3 is also in the ON state, the gate terminal voltage of the driving TFT Q1 approaches the voltage Vcom of the common cathode Vcom, and the driving TFT Q1 is in the ON state.
  • the pixel circuit Aij starts executing the second period of the threshold compensation period, that is, the selection period, at time 16tl.
  • the selection period is a period in which the source wiring 3 is used for setting the drive current of the organic LED EL1 of the pixel circuit Aij.
  • the voltage of the voltage wiring Ui and the control wiring Wi ⁇ R1 remains unchanged when the driving TFT: Q1 reaches the threshold state in the first period.
  • the data voltage Vda corresponding to the display data Da of the pixel Aij is sequentially applied to the source lines S1 to Sm.
  • the voltage is set so that Vda ⁇ Vpc is always satisfied.
  • the gate terminal voltage of the driving TFT: Q1 rises (or is maintained).
  • Drive TFT: Q1 remains off.
  • the amount of change in the gate terminal voltage of the driving TFT: Q1 is determined by the capacitance ratio of the capacitors C1'C5 and the difference between the data voltage Vda and the initialization voltage Vpc.
  • the gate terminal voltage of the driving TFT: Q1 is Vp + Vth
  • the control wiring Wi is set to GH, and the switch TFT Q2 is turned off. Furthermore, at the time 24tl, the third period, that is, the drive period starts, and at the same time, the voltage of the voltage wiring Ui is changed from Vp to Vp-Va, and the control wiring Ri is set to GL and the TFT for switching: Q3 is turned on. . At this time, the control wiring Gi is GL and the switching TFT: Q8 is in the OF state. This is not always necessary.
  • the gate terminal voltage of the driving TFT: Q1 is Vp + Vth
  • the threshold compensation period (first period) of each pixel Aij is 5 selection periods.
  • FIG. 24 shows the simulation result when there is no switch TFT Q8 under the same conditions (when the capacitor C5 is directly connected to the source wiring line 3).
  • Both current Ids (l) corresponds to pixel circuit Ail, and corresponds to the case where the absolute value of threshold voltage Vth of drive TFT: Q1 is minimum (Vth (min)) and mobility ⁇ is maximum.
  • the current Ids (2) corresponds to the pixel circuit Aim, and corresponds to the case where the absolute value of the threshold voltage Vth of the driving TFT: Q1 is the maximum (Vth (max)) and the mobility ⁇ is the minimum.
  • the pixel circuit Aij in FIG. 21 can also reduce the number of elements per pixel as compared with the prior art and increase the aperture ratio in the bottom emission configuration.
  • a top-emission configuration can produce a higher-definition display.
  • FIG. 25 A sixth embodiment will be described with reference to FIGS. 25 to 27.
  • FIG. 25 A sixth embodiment will be described with reference to FIGS. 25 to 27.
  • a capacitor (second capacitor) is provided between the drain terminal (current output terminal) of the driving TFT: Q1 (driving transistor) and the source wiring 3 ⁇ 4 (data wiring). Yes.
  • the means of the present invention is for the capacitor (second capacitor) and the switch between the gate terminal (current control terminal) of the driving TFT: Q1 (driving transistor) and the source wiring 3 ⁇ 4 (data wiring). It is effective even with a TFT.
  • the driving TFT: Q1 is connected in series between the gate terminal (current control terminal) and the source wiring (data wiring) 3 ⁇ 4.
  • Kon Densor (second capacitor) C6 and switch TFT (fourth switch element): Q9 is connected.
  • This is a configuration in which the drain terminal force of the driving TFT: Q1 is also changed to the gate terminal as the connection destination of the capacitor C5 of the pixel circuit of FIG. 21 described in the fifth embodiment.
  • This switch TFT: Q9 is an n-type TFT, and its control terminal Gi is connected to its gate terminal. Note that in FIG. 25, the force that forms a series circuit of the capacitor C6 and the switch TFT: Q9 so that the switch TFT: Q9 is arranged on the source wiring side is not limited to this, and the switch TFT: Q9 is driven.
  • TFT: The above series circuit may be configured to be arranged on the gate terminal side (current control terminal side) of Q1 (driving transistor).
  • the other members are the members described in the first embodiment, and thus description thereof is omitted.
  • the display device of the present embodiment has the same block configuration as the display device 21 of the fourth embodiment, its detailed description is omitted here.
  • FIG. 26 shows a timing chart of this pixel circuit.
  • 1) to 4) are the i-th row where the pixel circuit Aij exists, 1) voltage wiring Ui, 2) control wiring Wi, 3) control wiring Ri, 4) control wiring Gi, 5) Is the timing of the voltage supplied to the source wiring 3 ⁇ 4, 6) to 9) are the i + 1th row where the pixel circuit A (i + l) j exists, 6) the voltage wiring Ui + 1, 7) the control wiring Wi + 1, 8) Control wiring Ri + 1, 9) Show the timing of the voltage supplied to control wiring Gi + 1! /
  • the pixel circuit Aij has a threshold compensation period from time 0 to time 24tl, and a driving period after time 24tl.
  • time 0 to time 18tl is the first period
  • time 18tl to time 24tl is the second period and is the selection period.
  • the driving period is the third period.
  • the voltage of the voltage wiring Ui is set to Vp at time 0 (in this embodiment, the predetermined voltage is the power supply voltage Vp).
  • the control wiring Wi is set to GL, and the switch TFT: Q2 is turned on.
  • the control wiring Ri is GL. Therefore, the switch TFT: Q3 is in the ON state.
  • the gate terminal and drain terminal of the driving TFT: Q1 are short-circuited, and the switch TFT TQ: Q3 is also ON, so the gate terminal voltage of the driving TFT: Q1 is the voltage of the common cathode Vcom. Approaching the pressure Vcom, the driving TFT: Q 1 is turned on.
  • control wiring Gi is set to GH, and the switching TFT: Q9 is turned on. At this time, since the initialization voltage Vpc is applied to the source wiring Sj, the initialization voltage Vpc is applied to the source wiring side terminal of the capacitor C6.
  • the driving terminal TFT: Q1's source terminal power is also connected to the organic LED via the drain terminal:
  • the current flowing toward the ELI is blocked, and the drain terminal force and the current flow to the gate terminal, causing the gate terminal voltage to rise.
  • the initial voltage Vpc and the data voltage V da are sequentially applied to the source wiring Sj. Since the voltage Vpc ⁇ Vda, the initialization voltage is applied to the source wiring Sj.
  • the gate terminal of the driving TFT: Q1 becomes the threshold voltage. Also
  • the gate terminal of the driving TFT: Q 1 becomes the OFF voltage.
  • the second period of the pixel circuit Aij that is, the selection period starts from the time 18tl.
  • the control wiring Wi is set to GH and the switch TFT Q2 is turned off.
  • the voltage of the source wiring Sj is set to the voltage Vda corresponding to the pixel Aij
  • the control wiring Gi is set to GL at time 23tl
  • the switching TFT Q9 is turned off.
  • the gate terminal voltage of the driving TFT: Q1 is Vp + Vth
  • the third period which is the drive period, is reached.
  • the control wiring Ri is set to GL
  • the switch TFT Q3 is turned on
  • the potential wiring Ui is set to Vp-Va.
  • the gate terminal voltage of the driving TFT: Q1 is Vp + Vth + ⁇ ⁇ force Vp + Vth + V
  • the threshold compensation period (first period) of each pixel Aij is 7 selection periods.
  • the current Ids (1) corresponds to the pixel circuit Ail, and corresponds to the case where the absolute value of the threshold voltage Vth of the driving TFT: Q1 is minimum (Vth (min)) and the mobility ⁇ is maximum.
  • the current Ids (2) corresponds to the pixel circuit Aim and corresponds to the case where the absolute value of the threshold voltage Vth of the driving TFT: Q1 is the maximum (Vth (max)) and the mobility is minimum.
  • the drive TFT Q1 gate terminal (current control terminal) capacitor (second capacitor) C6 and switch TFT (fourth switch element): Q9 are connected in series.
  • Driving TFT Q 1 threshold voltage It can be seen that the current Ids applied from the driving TFT: Q 1 to the organic LED: EL 1 can be set regardless of the threshold voltage Vth.
  • one switch TFT is reduced (three switch TFTs and four TFTs in total), and the number of elements per pixel is reduced.
  • the aperture ratio can be increased and the lifetime of the organic LED can be extended.
  • the top emission configuration can make a higher definition display.
  • the power of using a display device that uses an organic LED as an electro-optic element is not limited to this. Can do.

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Abstract

　画素回路（Ａｉｊ）において、駆動用ＴＦＴ：（Ｑ１）、スイッチ用ＴＦＴ：（Ｑ３）、及び、有機ＬＥＤ：（ＥＬ１）を、電源配線（Ｖｐ）と共通陰極（Ｖｃｏｍ）との間に直列に接続する。コンデンサ（Ｃ１）を、駆動用ＴＦＴ：（Ｑ１）のゲート端子と電圧配線（Ｕｉ）との間に接続する。スイッチ用ＴＦＴ：（Ｑ２）を、駆動用ＴＦＴ：（Ｑ１）のゲート端子とドレイン端子との間に接続する。コンデンサ（Ｃ３）を、駆動用ＴＦＴ：（Ｑ１）のドレイン端子とソース配線（Ｓｊ）との間に接続する。 　

Description

明 細 書
表示装置及びその駆動方法
技術分野
[0001] 本発明は、有機 LED (Organic Light Emitting Diode)ディスプレイや FED (Field E mission Display)等の電流駆動素子を用いた表示装置及びその駆動方法に関するも のである。
背景技術
[0002] 近年、有機 LEDディスプレイや FED等の電流駆動発光素子の研究開発が活発に 行われている。特に有機 LEDディスプレイは、低電圧'低消費電力で発光可能なデ イスプレイとして、携帯電話や PDA (Personal Digital Assistants)など携帯機器用とし て注目されている。
[0003] この有機 LEDディスプレイの画素回路構成として、特開 2003— 173165号公報（2 003年 6月 20日公開）に示された回路構成を図 17に示す。なお、以下では TFTの ゲート端子電圧は GND電位を基準にした電圧を表し、ゲート'ソース間電圧及び閾 値電圧 Vthはソース端子に対するゲート端子の電圧として表す。また、ソース'ドレイ ン間電圧は、 p型 TFTにおいてはドレイン端子に対するソース端子の電圧を表し、 n 型 TFTにおいてはソース端子に対するドレイン端子の電圧を表す。以下、本明細書 では同様とする。
[0004] 図 17に示す画素回路 100は、 p型 TFT(Thin Film Transistor)力 なる 1つの駆動 用 TFT117、 3つのスィッチ SW1〜SW3、 1つの画素スィッチ 113、 2つのコンデン サ 118 · 120、及び、有機 LED116から構成される。また、画素回路 100に必要な電 圧を印加する電源配線 VEL、共通陰極 VSS、信号線 112、及び、リセット配線 RES ETがパネル上に設けられている。電源配線 VELは所定の電源電圧を出力し、共通 陰極 VSSは電源配線 VELよりも低い所定の電圧を出力し、信号線 112は映像信号 の電圧 Vsigを出力し、リセット配線 RESETは電圧 Vrstを出力する。
[0005] 駆動用 TFT117、スィッチ SW1、及び、有機 LED116は、電源配線 VELと共通陰 極 VSSとの間〖こ、電源配線 VELから共通陰極 VSSへ向かってこの順に直列に接続 されている。有機 LED116は、電流に対応した輝度で発光する電流駆動型の電気 光学素子である。コンデンサ 118は、駆動用 TFT117のゲート端子と電源配線 VEL との間に接続されている。コンデンサ 120と画素スィッチ 113とは、駆動用 TFT117 のゲート端子と信号線 112との間に、駆動用 TFT117のゲート端子力も信号線 112 へ向かってこの順に直列に接続されている。スィッチ SW2は、駆動用 TFT117のゲ ート端子とドレイン端子との間に接続され、スィッチ SW3は、コンデンサ 120と画素ス イッチ 113との接点であるノード Aと、リセット配線 RESETとの間に接続されている。
[0006] 駆動用 TFT117のゲート端子をノード B、ドレイン端子をノード Cとして、この画素回 路 100の動作を、ノード A〜Cの電圧変化と、スィッチ SW1〜SW3及び画素スィッチ 113のそれぞれの ONZOFF状態との関係で説明したのが図 18である。
[0007] 図 18に示すように、この画素回路 100では、まずリセット期間となり、スィッチ SW1 〜SW3が ON状態、画素スィッチ 113が OFF状態となる。これにより、ノード Aの電圧 が Vrstとなり、ノード B'Cの電圧が共通陰極 VSSの電圧 VSS (共通陰極 VSSの符 号で代用している。 )に近づく。
[0008] 次に、閾値電圧 Vthばらつきキャンセル期間となり、スィッチ SW1を OFF状態、スィ ツチ SW2- SW3を ON状態、画素スィッチ 113を OFF状態とする。スィッチ SW1を O FF状態としたので、駆動用 TFT117のドレイン端子力 ゲート端子に電流が流れ、 駆動用 TFT117のゲート'ソース間電圧が閾値電圧 Vthに達して OFF状態となるま でゲート電圧が上昇する。この結果、ノード Bの電圧は VEL— I Vth I (VELは電源 配線 VELの符号で代用している。また、閾値電圧 Vthをソース端子に対するゲート 端子の電圧として表すと断ったことに整合している力 駆動用 TFT17は p型 TFTの ため閾値電圧 Vthは負の値で示すことが一般的なので、絶対値で表示している。）と なる。
[0009] その後、映像信号書込期間となり、スィッチ SW1だけでなくスィッチ SW2' SW3も OFF状態とする。また、画素スィッチ 113を ON状態とする。このこと〖こよりノード Aの 電圧が Vrstから Vsigに変化し、それにつれてノード Bの電圧も変化する。このとき、ノ ード Bの電圧は、ノード Aの電圧が Vrst力 Vsigに変化したことにより低下するように なっている。従って、駆動用 TFT117のゲート'ソース間電圧は閾値電圧 Vthから絶 対値が所定電圧だけ大きくなる。
[0010] 次いで映像信号表示期間となり、画素スィッチ 113を OFF状態とすることでノード B の電圧を保持するとともに、スィッチ SW1を ON状態としてノード Bの電圧に対応する 映像信号の表示を行う。
[0011] このように、図 17の画素回路 100を用いることで、駆動用 TFT117のゲート端子電 圧を、駆動用 TFT117の閾値電圧 Vthのばらつきによる影響分をキャンセルした電 圧とすることができる。
[0012] 駆動用 TFT117を流れる電流は、駆動用 TFT117のソース'ドレイン間電圧が十 分大きいとき、駆動用 TFT117の閾値補償された後のゲート'ソース間電圧により決 まる。
[0013] このことにより、駆動用 TFT117から有機 LED 116へ流れる電流を、駆動用 TFT1
17の閾値電圧 Vthに依らない値として設定することができる。
[0014] 以上のような駆動用 TFT117の閾値補償は、 TFTの閾値電圧 Vthがガラス基板上 でばらつくために行うものである。ばらつきに際して TFTのドレイン電流とソース'ドレ イン間電圧との関係を示す特性曲線の飽和領域において各ドレイン電流に対応する ゲート ·ソース間電圧が一様に、ガラス基板上の位置に対応してずれることを利用し、 各 TFTのゲート'ソース間電圧が閾値電圧 Vthとなっている状態である閾値状態（ド レイン電流が流れるか流れな 、かの境目にある状態)からゲート'ソース間電圧の絶 対値を各 TFTにつ 、て同じだけ大きくした状態として、各 TFT間でドレイン電流が閾 値電圧 Vthに依らず略等しくなるようにしている。
[0015] また、このような閾値補償を行う有機 LEDディスプレイの別の画素回路構成として、 特開 2003— 195809号公報（2003年 7月 9日公開）に示された回路構成を図 19に 示す。
[0016] 図 19に示す画素回路 300は、 p型 TFTからなる 1つの駆動用 TFT117a、 p型 TFT カもなる4っのスィッチ用丁 丁1171)〜1176、 2つのコンデンサ 114a. l l4b、及び有 機 LED 116aから構成される。また、画素回路 300に必要な電圧を印加する電源配 線 VDD、共通陰極 Vcom、ソース配線 Sj、及び、制御配線 112a〜 112cがパネル 上に設けられている。電源配線 VDDは所定の電源電圧を出力し、共通陰極 Vcom は電源配線 VDDよりも低い所定の電圧を出力し、ソース配線 ¾はデータ電圧 Vdaを 出力し、制御配線 112a〜l 12cは Highと Lowとに切り替えられる電圧を出力する。
[0017] 駆動用 TFT117a、スィッチ用 TFT117e、及び、有機 LED116aは、電源配線 VD Dと共通陰極 Vcomとの間に、電源配線 VDDから共通陰極 Vcomへ向かってこの順 に直列に接続されている。スィッチ用 TFT117dは、駆動用 TFT117aのゲート端子（ 接続点 1001)とドレイン端子との間に接続されている。コンデンサ 114aとスィッチ用 TFT117bとは、駆動用 TFT117aのゲート端子とソース配線 Sjとの間に、駆動用 TF Tl 17aのゲート端子力 ソース配線 Sjへ向力つてこの順に直列に接続されている。 スィッチ用 TFTl 17cは、コンデンサ 114aとスィッチ用 TFTl 17bとの接続点 1002と 、駆動用 TFTl 17aのソース端子との間に接続されている。また、コンデンサ 114bは 、接続点 1002と GND配線との間に接続されている。
[0018] スィッチ用 TFTl 17c' 117dのゲート端子は制御配線 112aに接続され、スィッチ用 TFTl 17bのゲート端子は制御配線 112bに接続され、スィッチ用 TFTl 17eのゲー ト端子は制御配線 112cに接続されて 、る。
[0019] この画素回路 300の動作は次のようになる。まず、制御配線 112aを Lowとしてスィ ツチ用 TFTl 17c · 117dを ON状態とすることにより、接続点 1002の電圧を電源電圧 VDD (電源配線 VDDの符号で代用している。）とするととともに、駆動用 TFT117a のゲート端子とドレイン端子とを短絡させる。このとき制御配線 112cを Lowとしてスィ ツチ用 TFT117eを ON状態とすれば、接続点 1001の電圧は Vcom (共通陰極 Vco mの符号で代用している。）に近づき、駆動用 TFTl 17aは ON状態となる。
[0020] その後、制御配線 112cを Highとし、スィッチ用 TFT117eを OFF状態とする。この 結果、接続点 1001の電圧は上昇し、駆動用 TFTl 17aは閾値状態で OFF状態とな る。このとき、接続点 1001の電圧は VDD— I Vth I (ここでも閾値電圧 Vthの大きさ を絶対値で表示している。）となり、コンデンサ 114aの接続点 1001側には、接続点 1 001側と反対側の端子 (すなわち TFTl 17aのソース）を基準とした電圧— | Vth | が保持される。
[0021] その後、制御配線 112aを Highとしてスィッチ用 TFTl 17c' 117dを OFF状態とし 、また、制御配線 112bを Lowとしてスィッチ用 TFTl 17bを ON状態とする。この結 果、接続点 1002の電圧は電源電圧 VDDからソース配線 Sjのデータ電圧 Vdaに変 化する。この結果、接続点 1001の電圧は電圧 VDD— I Vth Iからデータ電圧 Vda
- I vth Iに変化する。
[0022] その後、制御配線 112bを Highとしてスィッチ用 TFT117bを OFF状態とし、また、 制御配線 112cを Lowとしてスィッチ用 TFT117eを ON状態とする。この結果、駆動 用 TFT117aのゲート端子電圧は Vda— | Vth |に保持され、駆動用 TFT117aの ゲート ·ソース間電圧は Vda— I Vth I —VDDとなる。
[0023] このようにして、駆動用 TFT117aの閾値電圧 Vthに依らず、駆動用 TFT117aから 有機 LED116aへ流れる電流を設定することができ、その電流値は Vdaと VDDとの 関係をどのように設定するかで決まる。
[0024] 上記のように図 19の画素回路 300を用いても、駆動用 TFT117aから有機 LED 11
6aへ流れる電流を、駆動用 TFT117aの閾値電圧 Vthに依らず設定することができ る。
発明の開示
[0025] 上記のように図 17または図 19の画素回路を用いれば、駆動用 TFTの閾値電圧 Vt hに依らず、所望の電流を有機 LEDに与えることができる。
[0026] し力し、図 17のスィッチ SW1〜SW3や画素スィッチ 113も TFTで構成される。この 結果、図 17の画素回路 100では 5つの TFTと 2つのコンデンサとが必要になる。これ は図 3の画素回路 300でも同様である。
[0027] 一方、携帯機器の表示画面は高精細化が進んで!/、る。例えば、携帯電話では表示 画面に 2. 4型 Q VGA液晶を搭載した機種が増えている。 2. 4型 QVGAパネルの 1 画素サイズは概ね 51 mXRGB X 153 μ mであり、 RGB各色当たり 51 m X 153 mの画素サイズに、図 17や図 19の画素回路を配置すると、有機 LEDを配置する 場所を確保することが困難になる。
[0028] このため、有機 LEDの光を TFT基板側力 取り出すボトムェミッション構成では、 有機 LEDに割り当てられる面積 (ここでは液晶と同様に、開口率とする。）が小さくな る。パネルの明るさは 1画素当たりの平均輝度 Lにより決まる。一方、有機 LEDが 1画 素当たりに占める割合は開口率 Aで決まる。画素の平均輝度 Lと開口率 Aと有機 LE Dの平均輝度 LAとの間には L = LAX Aの関係がある。このため、開口率 Aが小さけ れば、その分、有機 LEDの平均輝度 LAを上げる必要がある。
[0029] 一方、有機 LEDの平均輝度 LAと有機 LEDの寿命との関係は、 SID '04DIGEST
, pl62— 163等の文献に示されている。この文献に示された有機 LEDの平均輝度
LAと有機 LEDの寿命との関係を図 20に示す。
[0030] この図 20によれば、有機 LEDの輝度半減寿命 T50は、
[0031] [数 1]
T 5 0 cc 1 / ( L A ) 1 9 = l Z ( L / A ) 1 9 となっている。このため、開口率 Aが小さいと、寿命が極端に短くなる。
[0032] 有機 LED実用化の課題は寿命とされる。図 17や図 19の画素回路を用いれば、駆 動用 TFT117 ' 117aの閾値電圧 Vthに依らず、有機 LEDに所望の電流を与えるこ とができる。し力し、 1画素当たり 5つの TFTと 2つのコンデンサとが必要なので、有機 LEDの光を TFT基板側から取り出すボトムェミッション構成では、開口率 Aが小さく なり、有機 LEDの平均輝度 LAを上げる必要があるため、有機 LEDの寿命が短くな るという課題がある。
[0033] なお、有機 LEDの光を TFT基板と反対側カゝら取り出すトップェミッション構成では、 開口率 Aが 1画素当たりの素子数とは無関係に決まる。しかし、図 17や図 19の画素 回路を用いる場合でも、必要とする素子が 5つの TFT及び 2つのコンデンサと多いた め、全体として大きな面積を要するためにこれらの素子を画素に配置することができ なくなり、 2. 4型 QVGAよりも高精細化することができないという課題がある。
[0034] 本発明は上記課題に対してなされたものであり、その目的は、駆動用トランジスタの 閾値電圧に依らず電気光学素子に所望の電流を与え、かつ 1画素当たりの素子数を 減らすことのできる回路構成を実現することのできる表示装置およびその駆動方法を 提供することにある。
[0035] 本発明の表示装置は、上記課題を解決するために、電流駆動型の電気光学素子 と、電源配線に接続された基準電圧端子に対する電流制御端子の電圧で制御され る出力電流を電流出力端子力 前記電気光学素子に駆動電流として供給する駆動 用トランジスタとが、マトリックス状に設けられた各画素に配置された表示装置におい て、第 1の電圧を出力する第 1電圧配線と、前記画素の表示データに対応したデータ 電圧を出力するデータ配線とを備え、前記画素のそれぞれは、前記駆動用トランジス タの前記電流制御端子と前記第 1電圧配線との間に接続された第 1コンデンサと、前 記駆動用トランジスタの前記電流制御端子と前記電流出力端子との間に接続された 第 1スィッチ素子と、前記駆動用トランジスタの前記電流出力端子と前記データ配線 との間に接続された第 2コンデンサとを備えていることを特徴としている。
[0036] 上記の発明によれば、まず、第 1電圧配線の第 1の電圧を所定電圧とするとともに 第 1スィッチ素子を ON状態とした状態で前記データ配線の電圧を初期化電圧として 力も前記データ電圧とし、駆動用トランジスタの電流制御端子の電圧を、駆動用トラ ンジスタの出力電流が流れるか流れないかの境目にある閾値状態となる電圧とする 第 1の期間を実行することができる。そして、第 1の期間に続いて、データ配線の電圧 を初期化電圧として力 データ電圧とし前記第 1スィッチ素子を OFF状態とする第 2 の期間を実行することができる。この時点で、第 1コンデンサ及び第 2コンデンサを用 いてデータ配線の電圧により駆動用トランジスタの電流制御端子の電圧を変化させ ることができるので、当該電流制御端子の電圧を、閾値状態のときの電流制御端子 の電圧からデータ電圧に応じた値だけ離れた電圧とすることができる。そして、第 2の 期間に続いて、前記第 1電圧配線の電圧を変化させることで電流制御端子の電圧を 制御し、電気光学素子を駆動する第 3の期間を実行することができる。この第 3の期 間により、駆動用トランジスタから電気光学素子に、閾値電圧に依らずにデータ電圧 に応じた駆動電流を供給することができる。
[0037] 従って、駆動用トランジスタの閾値電圧のばらつきに影響を受けることなくデータ電 圧に応じた駆動電流を電気光学素子に供給することのできる表示装置を、駆動用ト ランジスタの電流出力端子と、電気光学素子やデータ配線との間にスィッチ素子を 設ける場合を含めても、駆動用トランジスタと、最少で 1つ高々 3つのスィッチ素子と、 2つのコンデンサとを用いるだけで構成することができる。
[0038] 駆動用トランジスタとスィッチ素子とを TFTで構成する場合には、最少で 2つ高々 4 つの TFTと 2つのコンデンサとで上記表示装置を構成することができる。従って、表 示装置において、従来技術に比べ 1画素当たりの素子数を減らし、ボトムェミッション 構成では開口率を大きくすることができるとともに有機 LEDの長寿命化を図ることが できる。また、トップェミッション構成ではより高精細なディスプレイを作ることができる
[0039] 本発明の表示装置は、上記課題を解決するために、前記第 1電圧配線の前記第 1 の電圧を所定電圧とするとともに前記第 1スィッチ素子を ON状態とした状態で前記 データ配線の電圧を初期化電圧としてから前記データ電圧とし、前駆駆動用トランジ スタの前記電流制御端子の電圧を、前記駆動用トランジスタの前記出力電流が流れ るか流れないかの境目にある閾値状態となる電圧とする第 1の期間を実行し、前記第 1の期間に続いて、前記データ配線の電圧を初期化電圧としてから前記データ電圧 とする第 2の期間を実行し、前記第 2の期間に続いて、前記電流制御端子の電圧を 制御し、前記電気光学素子を駆動する第 3の期間を実行することを特徴としている。
[0040] 上記の発明によれば、 1画素当たりの素子数を減らした状態で、駆動用トランジスタ の閾値電圧に依らず電気光学素子に所望の電流を与えることができるという効果を 奏する。
[0041] 本発明の表示装置は、上記課題を解決するために、前記第 2の期間において、前 記データ配線の電圧が前記データ電圧となっている状態力 前記第 1スィッチ素子 を OFF状態として前記第 3の期間に入り、前記第 3の期間において、前記第 1電圧配 線の前記第 1の電圧を前記所定電圧から変化させ、前記電流制御端子の電圧を制 御することを特徴として 、る。
[0042] 上記の発明によれば、第 2の期間においてデータ配線に与えたデータ電圧に応じ た駆動用トランジスタの電流制御端子の電圧を、第 3の期間において第 1コンデンサ を利用して第 1電圧配線の第 1の電圧を変化させることで所望の電圧に変化させるこ とができる。従って、駆動用制御電圧を容易に所望の値に設定することができるという 効果を奏する。
[0043] また、前記第 1の期間で前記駆動用トランジスタの出力電流が流れるか流れないか の境目にある閾値状態とするための手段として、以下の 2つの構成がある。 [0044] 第 1の構成は、前記駆動用トランジスタの前記電流出力端子と前記電気光学素子と は、第 2スィッチ素子を介して接続されて 、ることを特徴として!/、る。
[0045] 上記の構成によれば、第 2スィッチ素子を ON状態とすることにより駆動用トランジス タカも電気光学素子へ電流を流すことができ、第 2スィッチ素子を OFF状態とするこ とにより駆動用トランジスタ力 電気光学素子へ電流を流さないようにすることができ るという効果を奏する。
[0046] 第 2の構成は、上前記駆動用トランジスタの前記電流出力端子と前記電気光学素 子の一方端子とは互いに接続され、前記電気光学素子の他方端子は第 2の電圧を 出力する第 2電圧配線に接続されて 、ることを特徴として！/、る。
[0047] 上記の構成によれば、電気光学素子の両端にかかる電圧を、電気光学素子に電 流が流れるような電圧としたり、電気光学素子に電流が流れないような電圧としたりす ることができる。従って、スィッチ素子は第 1スィッチ素子の 1つだけで済むため、素子 数がより少ない表示装置を実現することができるという効果を奏する。
[0048] また、第 1の期間の最初に前記駆動用トランジスタを ON状態とするため、前記第 2 コンデンサと並列に第 3スィッチ素子を接続することが好ましい。
[0049] 上記の構成によれば、第 3スィッチ素子を ON状態とすることにより駆動用トランジス タの電流制御端子の電圧をデータ配線の電圧とすることができる。従って、駆動用ト ランジスタの電流制御端子の電圧をデータ配線力 制御することができるという効果 を奏する。
[0050] 本発明の表示装置の駆動方法は、上記課題を解決するために、前記表示装置の 駆動方法であって、前記第 1電圧配線の前記第 1の電圧を所定電圧とするとともに前 記第 1スィッチ素子を ON状態とした状態で、前駆駆動用トランジスタの前記電流制 御端子の電圧を、前記駆動用トランジスタの前記出力電流が流れるか流れないかの 境目にある閾値状態となる電圧とする第 1の期間を実行し、前記第 1の期間に続いて 、前記データ配線の電圧を初期化電圧としてから前記データ電圧とする第 2の期間 を実行し、前記第 2の期間に続いて、前記データ配線の電圧を前記データ電圧とし、 前記電流制御端子の電圧を制御し、前記電気光学素子を駆動する第 3の期間を実 行することを特徴として 、る。 [0051] 上記の発明によれば、表示装置を、駆動用トランジスタの閾値電圧のばらつきに影 響を受けることなくデータ電圧に応じた駆動電流を電気光学素子に供給するように駆 動することができるという効果を奏する。
[0052] 本発明の表示装置のより好ましい駆動方法は、上記課題を解決するために、前記 第 2の期間にお ヽて、前記データ配線の電圧が前記データ電圧となって!/ヽる状態か ら前記第 1スィッチ素子を OFF状態として前記第 3の期間に入り、前記第 3の期間に おいて、前記第 1電圧配線の電圧を前記電源配線の電圧から変化させ、前記電流 制御端子の電圧を制御することを特徴として!ヽる。
[0053] 上記の発明によれば、第 2の期間においてデータ配線に与えたデータ電圧に応じ た駆動用トランジスタの電流制御端子の電圧を、第 3の期間において第 1コンデンサ を利用して第 1電圧配線の第 1の電圧を変化させることで所望の電圧に変化させるこ とができる。従って、駆動用制御電圧を容易に所望の値に設定することができるという 効果を奏する。
[0054] 本発明のより好ましい表示装置は、第 2コンデンサと直列に第 4スィッチ素子が接続 された表示装置である。なお、この第 2コンデンサの配置については、前記駆動用ト ランジスタの電流出力端子側に配置される場合と、データ配線側に配置される場合と の両方が可能である。
[0055] 上記の発明によれば、第 1の期間にデータ配線の電圧がデータ電圧となっている 期間、上記第 4スィッチ素子を OFF状態とすることができる。
[0056] 従って、第 1の期間にデータ配線に与えられる他の画素のデータ電圧により駆動用 トランジスタの電流制御端子の電圧が変化する現象が抑えられ、駆動用トランジスタ の出力ばらつきを抑えることができると!/、う効果を奏する。
[0057] また、本発明の好ましい表示装置は、第 1の期間にデータ配線の電圧がデータ電 圧となっている期間、上記第 4スィッチ素子を OFF状態とする表示装置である。
[0058] 上記の発明によれば、第 1の期間にデータ配線に与えられる他の画素のデータ電 圧により駆動用トランジスタの電流制御端子の電圧が変化する現象が抑えられ、駆 動用トランジスタの出力ばらつきを抑えることができると 、う効果を奏する。
[0059] なお、前記第 2の期間に前記データ配線の電圧を前記データ電圧としとしている間 は、前記第 4スィッチ素子を ON状態とすればよい。
[0060] また、本発明の表示装置は、電流駆動型の電気光学素子と、電源配線に接続され た基準電圧端子に対する電流制御端子の電圧で制御される出力電流を電流出力端 子力 前記電気光学素子に駆動電流として供給する駆動用トランジスタとが、マトリツ タス状に設けられた各画素に配置された表示装置において、第 1の電圧を出力する 第 1電圧配線と、前記画素の表示データに対応したデータ電圧を出力するデータ配 線とを備え、前記画素のそれぞれは、前記駆動用トランジスタの前記電流制御端子と 前記第 1電圧配線との間に接続された第 1コンデンサと、前記駆動用トランジスタの 前記電流制御端子と前記電流出力端子との間に接続された第 1スィッチ素子と、前 記駆動用トランジスタの前記電流制御端子と前記データ配線との間に直列に接続さ れた第 2コンデンサおよび第 4スィッチ素子とを備えた表示装置でも良い。なお、この 第 2コンデンサの配置については、前記駆動用トランジスタの電流出力端子側に配 置される場合と、データ配線側に配置される場合との両方が可能である。
[0061] また、当該表示装置において、前記第 1電圧配線の前記第 1の電圧を所定電圧と するとともに前記第 1スィッチ素子および前記第 4スィッチ素子を ON状態とした状態 で、前記データ配線の電圧を初期化電圧とし、前記駆駆動用トランジスタの前記電 流制御端子の電圧を、前記駆動用トランジスタが前記出力電流が流れるか流れない 力の境目にある閾値状態となる電圧とする第 1の期間を実行し、前記第 1の期間に続 いて、前記データ配線の電圧を初期化電圧とし、前記第 1スィッチ素子を OFF状態と し、その後前記データ配線の電圧を前記データ電圧とし前記第 4スィッチ素子を OF F状態とする第 2の期間を実行し、前記第 2の期間に続いて、前記第 1電圧配線の電 圧を前記電源配線の電圧から変化させ、前記電流制御端子の電圧を制御し、前記 電気光学素子を発光させる第 3の期間を実行するようにしてもよ!、。
[0062] 上記 2つの本発明の表示装置によれば、第 1スィッチ素子を ON状態とし、駆動用ト ランジスタの電流制御端子と電流出力端子とを接続している間、データ配線の電圧 は初期化電圧と他の画素のデータ電圧が印加されている。そして、上記初期化電圧 をデータ電圧以下 (または以上）の電圧とすることで、データ配線に初期化電圧が印 加されて!ヽる期間に上記駆動用トランジスタの電流制御端子の電圧が閾値電圧とで きる。また、データ配線にデータ電圧が印加されている期間は上記駆動用トランジス タの電流制御端子の電圧が OFF電圧となるよう制御できる。
[0063] このことにより、第 2コンデンサのデータ配線側端子に別配線力 所定電圧を印加 しなくても、第 2コンデンサのデータ配線側端子が初期化電圧となったとき、駆動用ト ランジスタの電流制御端子電圧が閾値電圧となることが保証される。
[0064] そこで、その後第 2コンデンサのデータ配線側端子をその画素に対応したデータ電 圧とし、第 2コンデンサとデータ配線との接続を絶てば、そのデータ電圧と初期化電 圧との差により駆動用トランジスタの電流制御端子の電圧を閾値電圧から変化させら れる。
[0065] なお、このとき駆動用トランジスタの電流制御端子の電圧は OFF電圧となるよう変 化されるので、その後上記第 1電圧配線の電圧を変化させることで、駆動用トランジス タの電流制御端子の電圧を任意の電圧に設定できる。
[0066] また、本発明のより好ましい表示装置は、上記のように前記データ配線の前記初期 化電圧が、常に前記データ電圧以上の電圧である、または、常に前記データ電圧以 下の電圧である表示装置である。
[0067] 上記の発明によれば、例えば、駆動用トランジスタが p型であるときに、その初期化 電圧を常にデータ電圧以下の電圧とする。これは、データ配線に初期化電圧が印加 されている間に駆動用トランジスタの電流制御端子電圧力Vaとなったとき、データ配 線にデータ電圧を印加している期間に駆動用トランジスタの電流制御端子電圧を Va よりも大きな値とする為である。
[0068] このことにより、データ配線に初期化電圧が印加されている期間が閾値補償期間と なる。データ配線にデータ電圧を印加している期間は駆動用トランジスタの電流制御 端子電圧がその閾値補償期間におけるものよりも大きくなるので、閾値補償動作が 停止される。
[0069] なお駆動用トランジスタが n型であれば、その初期化電圧を常にデータ電圧以上の 電圧とすれば、同様の動作ができる。
[0070] このことにより、駆動用トランジスタ力 電気光学素子に、閾値電圧に依らずにデー タ電圧に応じた駆動電流を供給することができる。 [0071] そして、第 2コンデンサのデータ配線側端子と別配線との間に接続されるべきスイツ チ素子を省略できるので、従来技術に比べ 1画素当たりの素子数を減らすことができ るという効果を奏する。ボトムェミッション構成では開口率を大きくすることができるとと もに有機 LEDの長寿命化を図ることができ、トップェミッション構成ではより高精細な ディスプレイを作ることができる。
[0072] 本発明の表示装置は、以上のように、第 1の電圧を出力する第 1電圧配線と、前記 画素の表示データに対応したデータ電圧を出力するデータ配線とを備え、前記画素 のそれぞれは、前記駆動用トランジスタの前記電流制御端子と前記第 1電圧配線と の間に接続された第 1コンデンサと、前記駆動用トランジスタの前記電流制御端子と 前記電流出力端子との間に接続された第 1スィッチ素子と、前記駆動用トランジスタ の前記電流出力端子と前記データ配線との間に接続された第 2コンデンサとを備え ている。
[0073] なお、本発明の表示装置は、以上のように、第 1の電圧を出力する第 1電圧配線と 、前記画素の表示データに対応したデータ電圧を出力するデータ配線とを備え、前 記画素のそれぞれは、前記駆動用トランジスタの前記電流制御端子と前記第 1電圧 配線との間に接続された第 1コンデンサと、前記駆動用トランジスタの前記電流制御 端子と前記電流出力端子との間に接続された第 1スィッチ素子と、前記駆動用トラン ジスタの前記電流制御端子と前記データ配線との間に直列に接続された第 2コンデ ンサおよび第 4スィッチ素子を備えて 、ても良 、。
[0074] 以上により、駆動用トランジスタの閾値電圧に依らず電気光学素子に所望の電流を 与え、かつ 1画素当たりの素子数を減らすことのできる回路構成を実現することのでき る表示装置を提供することができると 、う効果を奏する。
[0075] 従って、表示装置において、従来技術に比べ 1画素当たりの素子数を減らし、ボト ムェミッション構成では開口率を大きくすることができるとともに有機 LEDの長寿命化 を図ることができる。また、トップェミッション構成ではより高精細なディスプレイを作る ことができる。
[0076] 本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって十 分わ力るであろう。また、本発明の利益は、添付図面を参照した次の説明で明白にな るであろう。
図面の簡単な説明
[図 1]本発明の実施形態を示すものであり、表示装置の第 1の構成を示すブロック図 である。
[図 2]第 1の実施の形態の表示装置に備えられる画素回路の構成を示す回路図であ る。
[図 3]図 2の画素回路の各配線の電圧を示すタイミングチャートである。
[図 4]図 2の画素回路において、駆動用 TFTのドレイン電流の変化をシミュレーション した結果を示すグラフである。
[図 5]図 2の画素回路の変形例の構成を示す回路図である。
[図 6]第 2の実施の形態の表示装置に備えられる画素回路の構成を示す回路図であ る。
[図 7]図 6の画素回路の各配線の電圧を示すタイミングチャートである。
[図 8]図 6の画素回路において、駆動用 TFTのドレイン電流の変化をシミュレーション した結果を示すグラフである。
[図 9]第 3の実施の形態の表示装置に備えられる画素回路の構成を示す回路図であ る。
[図 10]図 9の画素回路の各配線の電圧を示すタイミングチャートである。
[図 11]図 9の画素回路において、駆動用 TFTのドレイン電流の変化をシミュレーショ ンした結果を示すグラフである。
[図 12]本発明の実施形態を示すものであり、表示装置の第 2の構成を示すブロック図 である。
[図 13]図 12の表示装置に用いる時間分割階調の走査タイミングを示す図である。
[図 14]図 12の表示装置に備えられる画素回路の構成を示す回路図である。
[図 15]図 14の画素回路の各配線の電圧を示すタイミングチャートである。
[図 16]図 14の画素回路において、駆動用 TFTのドレイン電流の変化をシミュレーシ ヨンした結果を示すグラフである。
[図 17]従来技術を示すものであり、表示装置に備えられる画素回路の第 1の構成を 示す回路図である。
[図 18]図 17の画素回路の動作を示すタイミングチャートである。
[図 19]従来技術を示すものであり、表示装置に備えられる画素回路の第 2の構成を 示す回路図である。
[図 20]有機 LEDの平均輝度と寿命との関係を示すグラフである。
[図 21]第 5の実施の形態の表示装置に備えられる画素回路の構成を示す回路図で ある。
[図 22]図 21の画素回路の各配線の電圧を示すタイミングチャートである。
[図 23]図 21の画素回路において、駆動用 TFTのドレイン電流の変化をシミュレーシ ヨンした結果を示すグラフである。
[図 24]図 23のシミュレーション結果と比較するためのシミュレーションした結果を示す グラフである。
[図 25]第 6の実施の形態の表示装置に備えられる画素回路の構成を示す回路図で ある。
[図 26]図 25の画素回路の各配線の電圧を示すタイミングチャートである。
[図 27]図 25の画素回路において、駆動用 TFTのドレイン電流の変化をシミュレーシ ヨンした結果を示すグラフである。
発明を実施するための最良の形態
[0078] 本発明の実施の形態について図 1ないし図 16、および、図 21ないし図 27に基づ いて説明すれば、以下の通りである。
[0079] 本発明に用いられるスイッチング素子は低温ポリシリコン TFTや CG (Continuous G rain)シリコン TFTなどで構成できる力 本実施の形態では CGシリコン TFTを用いる こととする。
[0080] ここで、 CGシリコン TFTの構成は、例えば、 SID '04 DIGEST, pl62— 163に 発表されており、 CGシリコン TFTの製造プロセスは、例えば、 "Continuous Grain Sili con Technology and Its Applications for Active Matrix Display (AM—しし！ 2000、 pp .25-28、半導体エネルギー研究所）に発表されている。すなわち、 CGシリコン TFTの 構成及びその製造プロセスは何れも公知であるため、ここではその詳細な説明は省 略する。
[0081] また、本実施の形態で用いる電気光学素子である有機 LED素子についても、その 構成は、例 は、 'Polymer Light— Emitting Diodes for use in Flat panel Display (AM -LCD '01、 pp.211-214、半導体エネルギー研究所）に発表されており公知であるた め、ここではその詳細な説明は省略する。
[0082] 〔実施の形態 1〕
第 1の実施形態について図 1ないし図 5を用いて説明する。
[0083] 本実施の形態の表示装置 1は、図 2に示すように、マトリックス状に配置された画素 回路（画素） Aij (i= l〜n、 j = l〜m)、ソースドライバ回路 2、ゲートドライバ回路 3、 プリチャージ回路 6 (j)、ソース配線 ¾、及び、ゲート配線群 Giを備えている。ソースド ライバ回路 2及びプリチャージ回路 6 (j)はソース配線 ¾の電圧を制御し、ゲートドライ バ回路 3はゲート配線群 Giの電圧を制御する。
[0084] 各画素回路 Aijは、ソース配線 ¾とゲート配線群 Giとが交差する領域に対応して配 置された結果、マトリック状の配置となっている。
[0085] ソースドライバ回路 2は、 mビットのシフトレジスタ 4と m個のアナログスィッチ 5 (1)〜 5 (m)とを備えている。シフトレジスタ 4の先頭のレジスタへはスタートパルス SPが入 力され、そのスタートパルス SPがクロック elkでシフトレジスタ 4内を転送され、同時に アナログスィッチ 5 (1)〜5 (m)に順次タイミングパルス SSPとして出力される。アナ口 グスィッチ 5 (j)は、シフトレジスタ 4から送られてくるタイミングパルス SSPにより ON状 態となつて、入力された画素回路 Aijの表示データ Daに対応するアナログのデータ 電圧 Vdaをソース配線 (データ配線) Sjに供給し、その後 OFF状態となる。
[0086] このように、本実施の形態のソースドライバ回路 2はポリシリコン TFT液晶等で用い られるソースドライバ回路と同様な構成をとる。
[0087] また、ゲートドライバ回路 3は、図示しないシフトレジスタ回路、論理演算回路、及び 、バッファ回路を備えている。入力されたスタートパルス YIをクロック yckにより上記シ フトレジスタ内を転送し、タイミング信号との論理演算を行い、ノ ッファを通してゲート 配線群 Giに必要な電圧を供給する。本実施の形態では、ゲート配線群 Giは、後述 するように制御配線 Wi'Ri、及び、電圧配線 U ゝら構成されている。 [0088] プリチャージ回路 6 (j)は、入力されるタイミングパルス PSに従って、初期化電圧 Vp cをソース配線 ¾に出力する。
[0089] また、画素回路 Aijの表示データ Daに対応するデータ電圧 Vdaと、プリチャージ回 路 6 (j)の初期化電圧 Vpcとは、常に Vda≥Vpcの関係があるものとする。
[0090] 次に、画素回路 Aijの構成を図 1を用いて説明する。
[0091] 図 1に示すように、画素回路 Aijは、有機 LED:EL1、駆動用 TFT: Q1、スィッチ用 TFT: Q2'Q3、及び、コンデンサ C1 'C2を備えている。また、図 2には図示していな いが、電圧 Vpを出力する電源配線 Vp (電圧の符号で代用している）、及び、電圧 Vp よりも十分低 、電圧 Vcomを出力する共通陰極 Vcom (電圧の符号で代用して 、る） が画素回路 Aijを備えた表示パネル上に設けられている。また、図 2で述べたゲート 配線群 Giは、ここでは制御配線 Wi'Ri及び電圧配線 (第 1電圧配線) Uiの 3本の配 線で構成される。制御配線 Wi'Riは、ゲートドライバ回路 3の制御により、 Highの電 圧 GHと Lowの電圧 GLとを切り替えて出力する。電圧配線 Uiは、ゲートドライバ回路 3の制御により、第 1の電圧として、電源配線 Vpと同じ電圧 Vpと、電圧 Vpよりも低い 電圧 Vp— Vaとを切り替えて出力する。
[0092] 駆動用 TFT: Q1、スィッチ用 TFT: Q3、及び、有機 LED:EL1は、電源配線 Vpと 共通陰極 Vcomとの間に、電源配線 Vpから共通陰極 Vcomへ向かってこの順に直 列に接続されている。
[0093] 有機 LED： EL 1は電流に対応した輝度で発光する電流駆動型の電気光学素子で ある。アノードはスィッチ用 TFT: Q3のドレインに接続され、力ソードは共通陰極 Vco mに接続されている。駆動用 TFT (駆動用トランジスタ）： Q1は p型 TFTであり、ドレイ ン電流を有機 LED： EL1に駆動電流として供給する。当該ドレイン電流は駆動用 TF T: Q1のソース端子に対するゲート端子の電圧で制御される。なお、ここでは駆動用 トランジスタに TFTを用いているが、これに限らず、基準電圧端子 (上記例ではソー ス端子）に対する電流制御端子 (上記例ではゲート端子)の電圧で制御される出力電 流 (上記例ではドレイン電流)を電流出力端子 (上記例ではドレイン端子)から有機 L ED： EL 1のような電気光学素子に駆動電流として供給するトランジスタであれば何で もよい。例えば、半導体基板上に製造される電界効果トランジスタでもよい。スィッチ 用 TFT (第 2スィッチ素子）： Q3は p型 TFTである。スィッチ用 TFT: Q3のゲート端子 は制御配線 Riに接続されており、スィッチ用 TFT: Q3は制御配線 Riの電圧に応じて ONZOFFのスィッチ動作を行う。
[0094] コンデンサ (第 1コンデンサ） C1は、駆動用 TFT: Q1のゲート端子と電圧配線 Uiと の間に接続されている。すなわち、本実施の形態では、駆動用 TFT: Q1のゲート端 子は、コンデンサ C1を介して、ソース端子に接続されるのではなぐ電源配線 Vpとは 別に設けられた電圧配線 Uiに接続される。スィッチ用 TFT (第 1スィッチ素子）： Q2 は p型 TFTであり、駆動用 TFT： Q 1のゲート端子とドレイン端子との間に接続されて いる。スィッチ用 TFT: Q2のゲート端子は制御配線 Wiに接続されており、制御配線 Wiの電圧に応じて ONZOFFのスィッチ動作を行う。コンデンサ（第 2コンデンサ） C 2は、駆動用 TFT: Q1のドレイン端子とソース配線 ¾との間に接続されている。即ち、 本実施の形態は第 1の期間で前記駆動用トランジスタの出力電流が流れるか流れな いかの境目にある閾値状態とするための手段とし、第 1の構成を用いている。
[0095] なお、スィッチ用 TFT: Q2'Q3は TFTに限らず、 ONZOFFのスィッチ動作を制 御することのできる素子であれば何でもよい。例えば、半導体基板上に製造される電 界効果トランジスタやバイポーラトランジスタでもよい。
[0096] 次に、上記構成の画素回路 Aijの動作を図 3のタイミングチャートを用いて説明する
[0097] 図 3のタイミングチャートには、画素回路 Aijが存在する第 i行目の、 1)電圧配線 Ui 、 2)制御配線 Wi、 3)制御配線 Ri、 4)ソース配線 SI、 5)ソース配線 Smに供給される 電圧のタイミングと、画素回路 A(i+ l)jが存在する第 i+ 1行目の、 6)電圧配線 Ui+ 1、 7)制御配線 Wi+ 1、 8)制御配線 Ri+ 1に供給される電圧のタイミングとを示して ある。
[0098] 画素回路 Aijは、時刻 0〜時刻 24tlに閾値補償期間、時刻 24tl以降に駆動期間 となる。また、閾値補償期間のうち、時刻 0〜時刻 12tlを第 1の期間とし、時刻 12tl 〜時刻 24tlを第 2の期間であって選択期間とする。また、駆動期間を第 3の期間と する。
[0099] 画素回路 Aijに対して閾値補償期間の第 1の期間の実行を開始するために、時刻 0 に電圧配線 Uiの電圧を Vp (本実施の形態では所定電圧が電源電圧 Vp)とする。ま た、時刻 0において、制御配線 Wiは GH、制御配線 Riは GLとなっている。従って、ス イッチ用 TFT: Q2は OFF状態、スィッチ用 TFT: Q3は ON状態となって!/、る。
[0100] 次に時刻 tlで、制御配線 Wiを GLとしてスィッチ用 TFT: Q2を ON状態とし、駆動 用 TFT: Q1のゲート端子とドレイン端子とを短絡する。このとき、スィッチ用 TFT: Q3 も ON状態であるので、駆動用 TFT: Q1のゲート端子電圧は共通陰極 Vcomの電圧 Vcomに向け近づき、駆動用 TFT: Q1は ON状態となる。次に時刻 2tlで、制御配 線 Riを GHとして、スィッチ用 TFT: Q3を OFF状態とする。このことにより、駆動用 TF T： Q 1のソース端子からドレイン端子を介して有機 LED： EL 1に向けて流れて 、た電 流が阻止され、当該ドレイン端子力 ゲート端子に電流が流れることによりゲート端子 電圧が上昇する。これにより、駆動用 TFT: Q1は閾値状態で OFF状態となる。画素 回路 Aijは、この状態を第 2の期間 (選択期間）に入るまで保持する。
[0101] 次に、画素回路 Aijは時刻 12tlに閾値補償期間の第 2の期間すなわち選択期間 の実行を開始する。選択期間は、ソース配線 ¾を、画素回路 Aijの有機 LED: EL1 の駆動電流を設定するために使用する期間である。時刻 12tlでは、電圧配線 Ui及 び制御配線 Wi · R1の電圧は、第 1の期間にお 、て駆動用 TFT： Q 1が閾値状態とな つたときのままである。そして、時刻 12tlに、ソース配線 Sl〜Smの電圧を全て初期 化するためにタイミングパルス PCによりプリチャージ回路 6を ON状態として（図 2参 照）、ソース配線 ¾へ初期化電圧 Vpcを供給する。これにより、ソース配線 ¾の電圧 が初期化される。なお、後述の説明から分かるように、画素回路 Aijに対する閾値補 償期間の第 1の期間は画素回路 Ai— ljに対する閾値補償期間の第 2の期間 (選択 期間）であるので、画素回路 Aijに対してソース配線 ¾の電圧を初期化電圧 Vpcとす るときには、画素回路 Ai— ljに対して行ったソース配線 Sjのデータ電圧 Vdaへの設 定カも電圧値を変化させることになる。ここで、常に Vpc≤Vdaであり、ソース配線 Sj の電圧変化により駆動用 TFT: Q1のゲート端子電圧が Vp+Vth (Vthは負）よりも小 さくなると、駆動用 TFT: Q1に電流が流れるので、ゲート端子電圧が Vp+Vthまで 上昇して、駆動用 TFT: Q1が閾値状態で OFF状態となる。
[0102] 次に、時刻 15tlに、図 2のタイミングパルス PSのパルス期間が終了して、プリチヤ ージ回路 6(l)〜6(m)が一斉に OFF状態となる。この後、各ソース配線 ¾の電圧は 、表示データ Daに対応したデータ電圧 Vdaが供給されるまで初期化電圧 Vpcに保 持される。プリチャージ回路 6 (j)が OFF状態となった後に、アナログスィッチ 5(1)〜 5 (m)が順次 ON状態となり、ソース配線 Sl〜Smへ順次データ電圧 Vdaが供給され ていく。所定時間後にアナログスィッチ 5 (j)が OFF状態となった後、ソース配線 ¾に はデータ電圧 Vdaが保持される。このデータ電圧 Vdaは画素回路 Aijの表示データ Daに対応したアナログ電圧であるので、その大きさは様々である力 図 3では簡略化 して、ソース配線 Sjがデータ電圧 Vdaとなる期間だけを示してある。また、図 3では、 ソース配線 Smにデータ電圧 Vdaが供給開始されるタイミングが時刻 21tlであって、 アナログスィッチ 5 (m)が OFF状態となった後、時刻 24tlまでデータ電圧 Vdaが保 持される例を記載してある。
[0103] このとき Vda≥Vpcであるので、ソース配線 Sjの電圧が Vdaとなれば駆動用 TFT:
Q1のゲート端子電圧は上昇し (または維持され)、駆動用 TFT:Q1は OFF状態のま まとなる。この結果、駆動用 TFT:Q1のゲート端子電圧の変化量は、コンデンサ C1' C2の容量比、及び、データ電圧 Vdaと初期化電圧 Vpcとの差により決まる。
[0104] すなわちこのとき、駆動用 TFT:Q1のゲート端子電圧を Vp+Vth+νγとすると、 ソース配線 Sjの電圧を初期化電圧 Vpc、データ電圧 Vdaとしたときと、 TFT:Q1のゲ ート端子に接続されているコンデンサ C1の電極とコンデンサ C2の電極との電荷の総 和が保存されるので、
ClXVth+C2X (Vp+Vth-Vpc)
= C1X (Vth+Vy)+C2X (Vp+Vth+Vy - Vda)
となる。よって、
C2X (-Vpc)=ClX (Vy)+C2X (Vy - Vda)
.'.Vy =C2X (Vda-Vpc)/(C1 + C2)
となる。このように、 Vda≥Vpcなので、駆動用 TFT:Q1のゲート端子電圧が Vp+V th以上の大きな電圧 Vp + Vth+ V yとなって!/、ることが判る。
[0105] その後、時刻 23tlで制御配線 Wiを GHとして、スィッチ用 TFT:Q2を OFF状態と する。 [0106] 更に、時刻 24tlで第 3の期間すなわち駆動期間に入り、同時刻で電圧配線 Uiの 電圧を Vpから Vp— Vaに変化させ、制御配線 Riを GLとする。このとき、駆動用 TFT: Q1のゲート端子電圧は Vp+Vth+νγ力 Vp+Vth+νγ Vaに変化する。もし 、 V y— Va≥0であれば、駆動用 TFT: Q1は OFF状態となる。もし、 V y— Vaく 0 であれば、駆動用 TFT: Q1は ON状態となる。このときのゲート'ソース間電圧 Vth+ V y— Vaが、時刻 24tl以降の駆動期間において有機 LED :EL1に駆動電流を流 すための、駆動用 TFT： Q 1の駆動用制御電圧となる。
[0107] 一般に TFTのドレイン 'ソース間電圧 Vdsがゲート'ソース間電圧 Vgsよりも絶対値 が大きいとき、 TFTは飽和領域となり、 TFTを流れる電流値 Idsは、
Ids = k X (Vgs-Vth) 2
となる。なお、 kは TFTのゲート幅や移動度等により影響を受ける定数である。本実 施例では、駆動用 TFT: Q1のゲート端子電圧が Vp+Vth+νγ Vaなので、駆動 用 TFT: Q1を流れる電流 Idsの値は、
Ids = k X (V y - Va) 2
となる。有機 LED : ELIは、画素回路 Aijの次の閾値補償期間になるまで、この電流 I dsに応じた輝度で発光する。
[0108] このように、本実施の形態によれば、駆動用 TFT: Q1から有機 LED :EL1へ与える 電流 Idsを、駆動用 TFT: Q1の閾値電圧 Vthに依らず、ソース配線 Sjの電圧変化 (V da-Vpc)と、電圧配線 Uiの電圧変化（一 Va)とを用いて定めることができる。
[0109] なお、図 3では、図面の都合上、画素回路 Aij (第 i行目の画素回路)の閾値補償期 間の第 1の期間が終了すると、続 、て画素回路 Ai+ lj (第 i+ 1行目の画素回路)の 閾値補償期間の第 1の期間に移行するようにした。しかし、画素回路 Aij (第 i行目の 画素回路)の閾値補償期間の第 1の期間が終了するまで数選択期間有っても良い。 この場合でも画素回路 Aij (第珩目の画素回路)の閾値補償期間の第 2の期間 (選 択期間）が終了すると、続 、て画素回路 Ai+ lj (第 i+ 1行目の画素回路)の閾値補 償期間の第 2の期間 (選択期間）に移行する。同様に、画素回路 Aijの閾値補償期間 の第 1の期間は、画素回路 Ai— lj (第 i 1行目の画素回路)の閾値補償期間の第 2 の期間 (選択期間）となる。図 3では、説明の便宜上、画素回路 Aijの閾値補償期間 力も時刻が開始するように記載した。
[0110] 次に、図 4に、ある有機 LEDの特性を用いて、 GL=— 4V、 GH=12V、 Vcom=0 V、 Vp=12V、 Vpc = OV、 Va = 2V、 Vda=5V、 Cl = 500fF、 C2=100fFとして 電流 Idsをシミュレーションした結果を示す。なお、このシミュレーションでは各画素 Ai jの閾値補償期間 (第 1の期間）は 4選択期間ある。
[0111] 図 4において、電流 Ids(l)は画素回路 Ailに相当し、駆動用 TFT:Q1の閾値電圧 Vthの絶対値が最小 (Vth(min))で移動度 が最大である場合に対応する。電流 I ds(2)は画素回路 Aimに相当し、駆動用 TFT:Q1の閾値電圧 Vthの絶対値が最大 (Vth (max) )で移動度 μが最小である場合に対応する。電流 Ids (3)は画素回路 A (i+1) 1に相当し、駆動用 TFT:Q1の閾値電圧 Vthの絶対値が最大 (Vth (max)) で移動度 が最小である場合に対応する。電流 Ids(4)は画素回路 A(i+l)mに相 当し、駆動用 TFT:Q1の閾値電圧 Vthの絶対値が最小 (Vth (min))で移動度 が 最大である場合に対応する。
[0112] 図 4のシミュレーション結果では、電流 Ids (1)は略 2.27 A、電流 Ids (2)は略
1.53/ζΑ、電流 Ids (3) ίま略 1.82/ζΑ、電流 Ids (4) ίま略 1.84 Αである。
[0113] 図 4において、 1選択期間は 12tlであり、 ltlは 2/z sである。画素回路 Ail及び画 素回路 A (i+ 1) 1に対応するソース配線 S 1が初期化電圧 Vpcからデータ電圧 Vda に変化するのは各選択期間の 4tlである。画素回路 Aim及び画素回路 A (i+ l)m に対応するソース配線 Smが初期化電圧 Vpcからデータ電圧 Vdaに変化するのは各 選択期間の 8tlである。
[0114] この場合の画素回路 Ailと画素回路 Aimとの電流 Idsのばらつきは 1.53/ζΑ〜
-2. Αである。一方、ソース配線 S1が初期化電圧 Vpcからデータ電圧 Vdaに 変化するタイミングが各選択期間の 4tlである画素回路 Ailと画素回路 A (i+1) 1と の電流 Idsのばらつきは一 1.82/zA〜一 2. である。
[0115] このように、画素回路 Ailと画素回路 Aimとで電流 Idsのばらつきが異なる力 本実 施の形態によれば、駆動用 TFT:Q1の閾値電圧 Vthに依らず駆動用 TFT:Q1から 有機 LED: EL1へ与える電流 Idsを設定できることが判る。
[0116] 特に、本実施の形態の図 1の画素回路 Aijを用いれば、 3つの TFTと 2つのコンデ ンサとを用いて、駆動用 TFT： Q 1から有機 LED： EL1へ流れる電流を設定すること ができる。このため、従来技術に比べ 1画素当たりの素子数を減らし、ボトムエミッショ ン構成では開口率を大きくすることができる。また、トップェミッション構成ではより高 精細なディスプレイを作ることができる。
[0117] なお、図 1の画素回路 Aijは p型 TFTを用いて構成した力 アモルファスシリコン等 n 型 TFTしか作れない場合もある。このような場合、図 5に示すように、図 1の画素回路 の極性を反転させた画素回路 Aijを用いれば良 、。
[0118] すなわち、図 5の画素回路 Aijは、共通陰極 Vcomと電源配線 Vpとの間に、共通陰 極 Vcomカゝら電源配線 Vpへ向かって、有機 LED (電気光学素子）： EL1、スィッチ用 TFT (第 2スィッチトランジスタ）： Q6、及び、駆動用 TFT (駆動用トランジスタ）： Q4を 順に直列に接続した構成である。ただし、電圧 Vpは電圧 Vcomよりも十分に小さい。
[0119] この駆動用 TFT: Q4のゲート端子と電圧配線 Ui (第 1電圧配線）との間にはコンデ ンサ C3 (第 1コンデンサ）が接続され、駆動用 TFT: Q4のゲート端子とドレイン端子と の間にはスィッチ用 TFT: Q5 (第 1スィッチ素子）が接続されている。また、駆動用 TF T: Q4のドレイン端子とソース配線 Sjとの間にはコンデンサ C4 (第 2コンデンサ）が接 続されている。
[0120] この画素回路 Aijでは、駆動用 TFT: Q4及びスィッチ用 TFT: Q5 'Q6は n型 TFT である。また、スィッチ用 TFT: Q5のゲート端子には制御配線 Wi、スィッチ用 TFT: Q6のゲート端子には制御配線 Riが接続されている。なお、上記制御配線 Wi'Ri及 び電圧配線 Ui〖こ与える電圧は図 3の電圧を上下入れ替えたものなので、ここではそ の説明は省略する。但し、駆動用 TFTを n型としたときには、 p型とは反対に、常に V da≤Vpcである。
[0121] このように、本発明は、駆動用 TFTが p型でも n型でも有効である。
[0122] 〔実施の形態 2〕
第 2の実施形態について図 6ないし図 8を用いて説明する。なお、実施の形態 1で 説明した部材と同じ機能を有する部材については同じ符号を付し、その説明を省略 する。
[0123] 本実施の形態の表示装置は、実施の形態 1の表示装置 1と同じブロック構成なので 、ここではその繊細な説明は省略する。
[0124] 図 6に、本実施の形態における画素回路 Aijの構成を示す。
[0125] 図 6では、図 2で述べたゲート配線群 Giは、ここでは制御配線 Wi、電圧配線 Ui、及 び、電圧配線 VRiの 3本の配線力も構成される。電圧配線 (第 2電圧配線) VRiは、ゲ ートドライバ 3の制御により、第 2の電圧として、電圧 Vcと電圧 Veとを切り替えて出力 することが可能な配線である。電圧 Vcは電圧 Vpよりも十分に小さぐ電圧 Veは電圧 Vcよりも十分に大きい。また、ここでは、 Veは Vpに略等しい値であるとする。
[0126] 画素回路 Aijは、有機 LED:EL1、駆動用 TFT: Q1、スィッチ用 TFT: Q2、及び、 コンデンサ C1 'C2を備えている。駆動用 TFT: Q1及び有機 LED :EL1は、電源配 線 Vpと電圧配線 VRiとの間に、電源配線 Vp力も電圧配線 VRiへ向かってこの順に 直列に接続されている。従って、本実施の形態では、有機 LED : EL1の一方端子で あるアノードは駆動用 TFT: Q1のドレインに接続され、他方端子である力ソードは電 圧配線 VRiに接続されている。コンデンサ C1は、駆動用 TFT: Q1のゲート端子と電 圧配線 (第 1電圧配線) Uiとの間に接続され、スィッチ用 TFT: Q2は、駆動用 TFT: Q1のゲート端子とドレイン端子との間に接続されている。コンデンサ C2は、駆動用 T FT： Q 1のドレイン端子とソース配線 ¾との間に接続されて!、る。
[0127] また、スィッチ用 TFT: Q2のゲート端子は制御配線 Wiに接続されている。即ち、本 実施の形態は第 1の期間で前記駆動用トランジスタの出力電流が流れるか流れない かの境目にある閾値状態とするための手段とし、第 2の構成を用いている。
[0128] 次に、上記構成の画素回路 Aijの動作を、図 7のタイミングチャートを用いて説明す る。
[0129] 図 7のタイミングチャートには、画素回路 Aijが存在する第 i行目の、 1)電圧配線 Ui 、 2)制御配線 Wi、 3)電圧配線 VRi、 4)ソース配線 SI、 5)ソース配線 Smに供給され る電圧のタイミングと、画素回路 A (i+ 1) jが存在する第 i+ 1行目の、 6)電圧配線 Ui + 1、 7)制御配線 Wi+ 1、 8)電圧配線 VRi + 1に供給される電圧のタイミングとを示 してある。
[0130] 画素回路 Aijは、時刻 0〜時刻 24tlに閾値補償期間、時刻 24tl以降に駆動期間 となる。また、閾値補償期間のうち、時刻 0〜時刻 12tlを第 1の期間とし、時刻 12tl 〜時刻 24tlを第 2の期間であって選択期間とする。また、駆動期間を第 3の期間と する。
[0131] 画素回路 Aijの閾値補償期間の第 1の期間を開始するために、時刻 0に電圧配線 Uiの電圧を Vp (本実施の形態では所定電圧が電源電圧 Vp)とする。また、時刻 0〖こ おいて、制御配線 Wiは GH、制御配線 VRiの電圧は Vcとなっている。従って、スイツ チ用 TFT: Q2は OFF状態となって!/、る。
[0132] 次に時刻 tlで、制御配線 Wiを GLとしてスィッチ用 TFT: Q2を ON状態とし、駆動 用 TFT: Q1のゲート端子とドレイン端子とを短絡する。このとき、電圧配線 VRiの電 圧は Vcとなっているので、有機 LED: EL1が順電圧状態となり、駆動用 TFT: Q1の ゲート端子電圧は電圧配線 VRiの電圧 Vcに向け近づき、駆動用 TFT： Q 1は ON状 態となる。
[0133] 次に時刻 2tlで、電圧配線 VRiの電圧を Veとする。電圧 Veは電圧 Vpに略等しい ので、有機 LED : EL1は逆電圧状態または殆ど電流が流れない状態となる。このこと により、駆動用 TFT: Q1のソース端子からドレイン端子を介して有機 LED： EL1に流 れていた電流が阻止され、駆動用 TFT: Q1のドレイン端子力 ゲート端子に電流が 流れることにより当該ゲート端子電圧が上昇する。従って、駆動用 TFT: Q1は閾値 状態で OFF状態となる。画素回路 Aijは、この状態を第 2の期間 (選択期間）に入るま で保持する。
[0134] もしこのとき、 Ve>Vpであり、有機 LED:EL1に生じた容量がコンデンサ CI 'C2の 容量に比べて無視できないくらい大きければ、電圧配線 VRiの電圧が Vcから Veに 変化した瞬間に有機 LED： EL 1に生じた容量を介して、大きな電圧変化が有機 LE D :EL1のアノード側に伝達され、駆動用 TFT: Q1のゲート端子電圧が Vp+Vthよ りも大きくなる。従って、駆動用 TFT: Q1はゲート'ソース間電圧の絶対値が閾値電 圧の絶対値よりも小さくなつた状態で OFF状態となる。しかし、本実施の形態では Ve は Vpに略等しい値であるとしているので、電圧配線 VRiの電圧が Vcから Veに変化 した瞬間に有機 LED： EL1のアノード側に伝達される電圧変化は小さぐ駆動用 TF T: Q1のゲート端子電圧は Vp+Vth (Vthは負）より小さくなる。従って、ゲート端子 電圧はその後上昇して、駆動用 TFT: Q1は必ず閾値状態で OFF状態となる。 [0135] 次に、画素回路 Aijは時刻 12tlに閾値補償期間の第 2の期間すなわち選択期間 に入る。選択期間は、ソース配線 ¾を、画素回路 Aijの有機 LED: EL1の駆動電流 を設定するために使用する期間である。時刻 12tlでは、電圧配線 Ui'VRl及び制 御配線 Wiの電圧は、閾値補償期間にお ヽて駆動用 TFT： Q 1が閾値状態となったと きのままである。そして、時刻 12tlに、ソース配線 Sl〜Smの電圧を全て初期化する ためにタイミングパルス PCによりプリチャージ回路 6を ON状態として（図 2参照）、ソ ース配線 ¾へ初期化電圧 Vpcを供給する。これにより、ソース配線 ¾の電圧が初期 化される。このとき、駆動用 TFT: Q1のゲート端子電圧は閾値状態に対応した Vp + Vthとなり、駆動用 TFT： Q 1は OFF状態である。
[0136] 次に、時刻 15tlに、図 2のタイミングパルス PSのパルス期間が終了して、プリチヤ ージ回路 6 (l)〜6 (m)が一斉に OFF状態となる。この後、各ソース配線 ¾の電圧は 、表示データ Daに対応したデータ電圧 Vdaが供給されるまで初期化電圧 Vpcに保 持される。プリチャージ回路 6 (j)が OFF状態となった後に、アナログスィッチ 5 (1)〜 5 (m)が順次 ON状態となり、ソース配線 Sl〜Smへ順次データ電圧 Vdaが供給され ていく。所定時間後にアナログスィッチ 5 (j)が OFF状態となった後、ソース配線 ¾に はデータ電圧 Vdaが保持される。このデータ電圧 Vdaは画素回路 Aijの表示データ Daに対応したアナログ電圧であるので、その大きさは様々である力 図 7では簡略化 して、ソース配線 Sjがデータ電圧 Vdaとなる期間だけを示してある。また、図 7では、 ソース配線 Smにデータ電圧 Vdaが供給開始されるタイミングが時刻 21tlであって、 アナログスィッチ 5 (m)が OFF状態となった後、時刻 24tlまでデータ電圧 Vdaが保 持される例を記載してある。
[0137] このとき常に Vda≥ Vpcとなるように電圧設定が行われており、これにより、ソース配 線 ¾の電圧力Vdaとなると駆動用 TFT: Q1のゲート端子電圧は上昇し、駆動用 TFT ： Q1は OFF状態のままとなる。この結果、実施の形態 1と同様に、駆動用 TFT: Q1 のゲート端子電圧は Vp+Vth+ν γとなる。
[0138] その後、時刻 23tlで制御配線 Wiを GHとして、スィッチ用 TFT: Q2を OFF状態と する。さらに、時刻 24tlで第 3の期間すなわち駆動期間に入り、同時刻で電圧配線 Uiの電圧を Vpから Vp—Vaに変化させ、電圧配線 VRiの電圧を Vcへ戻す。このとき 、駆動用 TFT:Q1のゲート端子電圧は Vp+Vth+νγから Vp+Vth+νγ Va に変化する。もし、 Vy— Va≥0であれば、駆動用 TFT: Q1は OFF状態となる。もし 、 Vy—Va<0であれば、駆動用 TFT: Q1は ON状態となる。このときのゲート'ソー ス間電圧 Vth+νγ Vaが、時刻 24tl以降の駆動期間において有機 LED:EL1 に駆動電流を流すための、駆動用 TFT:Q1の駆動用制御電圧となる。このとき、駆 動用 TFT:Q1を流れる電流 Idsは実施の形態 1と同様に、
Ids = kX (Vy - Va)2
となる。
[0139] このように、本実施の形態によれば、駆動用 TFT:Q1から有機 LED:EL1へ与える 電流 Idsを、駆動用 TFT:Q1の閾値電圧 Vthに依らず、ソース配線 Sjの電圧変化 (V da-Vpc)と、電圧配線 Uiの電圧変化（一 Va)とを用いて定めることができる。
[0140] なお、各行に対する閾値補償期間の第 1の期間及び第 2の期間 (選択期間)を実行 する順序については実施の形態 1と同様である。
[0141] 次に、図 8に、ある有機 LEDの特性を用いて、 GL=— 4V、 GH=12V、 Vcom=0 V、 Vp=12V、 Vpc = 0V、 Va = 2V、 Vda=5V、 Cl = 500fF、 C2=100fFとして 電流 Idsをシミュレーションした結果を示す。なお、このシミュレーションでは各画素 Ai jの閾値補償期間 (第 1の期間）は 4選択期間ある。
[0142] 図 8において、電流 Ids(l)は画素回路 Ailに相当し、駆動用 TFT:Q1の閾値電圧 Vthの絶対値が最小 (Vth(min))で移動度 が最大である場合に対応する。電流 I ds(2)は画素回路 Aimに相当し、駆動用 TFT:Q1の閾値電圧 Vthの絶対値が最大 (Vth (max) )で移動度 μが最小である場合に対応する。電流 Ids (3)は画素回路 A (i+1) 1に相当し、駆動用 TFT:Q1の閾値電圧 Vthの絶対値が最大 (Vth (max)) で移動度 が最小である場合に対応する。電流 Ids(4)は画素回路 A(i+l)mに相 当し、駆動用 TFT:Q1の閾値電圧 Vthの絶対値が最小 (Vth (min))で移動度 が 最大である場合に対応する。
[0143] 図 8のシミュレーション結果では、電流 Ids (1)は略 2.28 A、電流 Ids (2)は略
1.48/ζΑ、電流 Ids (3) ίま略 1.76/ζΑ、電流 Ids (4) ίま略 1.88 Αである。
[0144] 図 8においても、 1選択期間は 12tlであり、 ltlは 2/z sである。画素回路 Ail及び 画素回路 A (i+ 1) 1に対応するソース配線 S 1の電圧が初期化電圧 Vpcからデータ 電圧 Vdaに変化するのは各選択期間の 4tlである。画素回路 Aim及び画素回路 A ( i+ 1) mに対応するソース配線 Smの電圧が初期化電圧 Vpcからデータ電圧 Vdaに 変化するのは各選択期間の 8tlである。
[0145] 本実施の形態によれば、駆動用 TFT: Q1の閾値電圧 Vthに依らず駆動用 TFT:
Q1から有機 LED :EL1へ与える電流 Idsを設定できることが判る。特に、図 6の画素 回路 Aijを用いれば、 2つの TFTと 2つのコンデンサとを用いて、駆動用 TFT: Q1か ら有機 LED : EL1へ流れる電流を設定することができる。
[0146] また、有機 LED : EL1の陰極に接続する電圧配線 VRiは、有機 LED :EL1の上に 形成される力ソード電極を、力ソードセパレータ等を用いて分離して形成するので、 T FT基板内に配置する必要がな ヽ。
[0147] このため、実施の形態 1と比べても 1画素当たりの素子数が減り、ボトムェミッション 構成では開口率を増やすことができるとともに有機 LEDの長寿命化を図ることができ る。また、トップェミッション構成ではより高精細なディスプレイを作ることができる。
[0148] このように、本シミュレーションでは電圧配線 VRiの電圧を Vcから Veへ変化させた とき、駆動用 TFT: Q1のゲート端子電圧が Vp+Vthより小さくなつている。しかし、こ れは、電圧 Veを電圧 Vpと略等しくしたことの他に、本シミュレーションで用いた有機 L ED： EL 1に、電圧配線 VRiの電圧 Veに応じて生じた容量がコンデンサ C 1及び C2 の容量より十分小さ力つたことも寄与している可能性がある。
[0149] また、図 8のシミュレーション結果と図 4のシミュレーション結果とを比較すると、画素 回路 Ailと画素回路 Aimとの電流 Idsのばらつきが 1. 48 A〜一 2. 28 八と0. 06 A増えている。ソース配線 S1の電圧が Vpcから Vdaに変化するタイミングが 4tl である画素回路 Ailと画素回路 A (i+ 1) 1との電流 Idsのばらつきも 1. 76 A〜 - 2. 28 八と0. 07 A増えて! /、る。
[0150] これは、駆動用 TFT: Q1のゲート端子とドレイン端子とを短絡させたまま、電圧配 線 VRiの電圧を Vcから Veへ変化させた (Veは Vcよりも十分大き!/ヽ）ためである。
[0151] 〔実施の形態 3〕
第 3の実施形態について図 9ないし図 11を用いて説明する。なお、実施の形態 1及 び 2で説明した部材と同じ機能を有する部材については同じ符号を付し、その説明を 省略する。
[0152] 本実施の形態の表示装置は、実施の形態 1の表示装置 1と同じブロック構成なので 、ここではその繊細な説明は省略する。
[0153] 図 9に、本実施の形態における画素回路 Aijの構成を示す。
[0154] 図 9では、図 2で述べたゲート配線群 Giは、ここでは制御配線 Wi'Pi、電圧配線 Ui 、及び、電圧配線 VRiの 4本の配線力も構成される。制御配線 Piは、ゲートドライバ回 路 3の制御により、 Highの電圧 GHと Lowの電圧 GLとを切り替えて出力する。
[0155] 図 9の画素回路 Aijは、図 6の画素回路 Aijのコンデンサ C2と並列にスィッチ用 TF T (第 3スィッチ素子）： Q7が接続されたものである。このスィッチ用 TFT: Q7は p型 T FTである。また、このスィッチ用 TFT: Q7のゲート端子は制御配線 Piに接続されて いる。
[0156] 次に、上記構成の画素回路 Aijの動作を、図 10のタイミングチャートを用いて説明 する。
[0157] 図 10のタイミングチャートには、画素回路 Aijが存在する第 i行目の、 1)電圧配線 U i、 2)制御配線 Wi、 3)電圧配線 VRi、 4)制御配線 Pi、 5)ソース配線 SI、 6)ソース配 線 Smに供給される電圧のタイミングと、画素回路 A (i+ 1) jが存在する第 i+ 1行目の 、 7)電圧配線 Ui+ 1、 8)制御配線 Wi+ 1、 9)電圧配線 VRi+ l、 10)制御配線 Pi+ 1に供給される電圧のタイミングとを示してある。
[0158] 画素回路 Aijは、時刻 0〜時刻 24tlに閾値補償期間、時刻 24tl以降に駆動期間 となる。また、閾値補償期間のうち、時刻 0〜時刻 12tlを第 1の期間とし、時刻 12tl 〜時刻 24tlを第 2の期間であって選択期間とする。また、表示期間を第 3の期間と する。
[0159] 画素回路 Aijの閾値補償期間の第 1の期間を開始するために、時刻 0に電圧配線 Uiの電圧を Vpとし、制御配線 VRiの電圧を Veとする。 Veは Vpと略等しいので、有 機 LED :EL1が逆電圧状態または殆ど電流が流れない状態となる。また、時刻 0に おいて、制御配線 Wi' Piは GHとなっている。従って、スィッチ用 TFT: Q2'Q7は OF F状態となっている。 [0160] 次に時刻 tlで、制御配線 Wiを GLとしてスィッチ用 TFT: Q2を ON状態とし、駆動 用 TFT: Q1のゲート端子とドレイン端子とを短絡する。また、同時に制御配線 Piを G Lとしてスィッチ用 TFT: Q7を ON状態とする。また、このとき、画素回路 Ai— ljの選 択期間を実行するためにソース配線 ¾の電圧を初期化電圧 Vpcとしているので、駆 動用 TFT: Q1のゲート端子電圧および有機 LED： EL1のアノード電圧は Vpcとなる 。 Vpcは Vpよりも十分に小さい電圧であるので、駆動用 TFT: Q1は ON状態となる。
[0161] そして、時刻 2tlで制御配線 Piを GHとしてスィッチ用 TFT: Q7を OFF状態とする 。これにより、駆動用 TFT: Q1のドレイン端子力 ゲート端子へ電流が流れ、ゲート 端子電圧が上昇し、駆動用 TFT: Q1は閾値状態で OFF状態となる。画素回路 Aij は、この状態を第 2の期間 (選択期間）に入るまで保持する。
[0162] 次に、画素回路 Aijは時刻 12tlに閾値補償期間の第 2の期間すなわち選択期間 に入る。選択期間は、ソース配線 ¾を、画素回路 Aijの有機 LED: EL1の駆動電流 を設定するために使用する期間である。時刻 12tlでは、電圧配線 Ui'VRl及び制 御配線 Wi · Piの電圧は、閾値補償期間にお ヽて駆動用 TFT： Q 1が閾値状態となつ たときのままである。そして、時刻 12tlに、ソース配線 Sl〜Smの電圧を全て初期化 するためにタイミングパルス PCによりプリチャージ回路 6を ON状態として（図 2参照） 、ソース配線 ¾へ初期化電圧 Vpcを供給する。これにより、ソース配線 ¾の電圧が初 期化される。このとき、駆動用 TFT: Q1のゲート端子電圧は閾値状態に対応した Vp + Vthとなり、駆動用 TFT： Q 1は OFF状態である。
[0163] 次に、時刻 15tlに、図 2のタイミングパルス PSのパルス期間が終了して、プリチヤ ージ回路 6 (l)〜6 (m)が一斉に OFF状態となる。この後、各ソース配線 ¾の電圧は 、表示データ Daに対応したデータ電圧 Vdaが供給されるまで初期化電圧 Vpcに保 持される。プリチャージ回路 6 (j)が OFF状態となった後に、アナログスィッチ 5 (1)〜 5 (m)が順次 ON状態となり、ソース配線 Sl〜Smへ順次データ電圧 Vdaが供給され ていく。所定時間後にアナログスィッチ 5 (j)が OFF状態となった後、ソース配線 ¾に はデータ電圧 Vdaが保持される。このデータ電圧 Vdaは画素回路 Aijの表示データ Daに対応したアナログ電圧であるので、その大きさは様々である力 図 10では簡略 化して、ソース配線 ¾がデータ電圧 Vdaとなる期間だけを示してある。また、図 10で は、ソース配線 Smにデータ電圧 Vdaが供給開始されるタイミングが時刻 21tlであつ て、アナログスィッチ 5 (m)が OFF状態となった後、時刻 24tlまでデータ電圧 Vdaが 保持される例を記載してある。
[0164] このとき、常に Vda≥Vpcとなるように電圧設定が行われており、これにより、ソース 配線 ¾の電圧力 SVdaとなると駆動用 TFT: Q1のゲート端子電圧は上昇し、駆動用 T FT : Q1は OFF状態のままとなる。この結果、実施の形態 1と同様、駆動用 TFT: Q1 のゲート端子電圧は Vp+Vth+νγとなる。
[0165] その後、時刻 23tlで制御配線 Wiを GHとして、スィッチ用 TFT: Q2を OFF状態と する。さらに、時刻 24tlで第 3の期間すなわち表示期間に入り、同時刻で電圧配線 Uiの電圧を Vpから Vp—Vaに変化させ、電圧配線 VRiの電圧を Vcへ戻す。このとき 、駆動用 TFT: Q1のゲート端子電圧は Vp+Vth+νγから Vp+Vth+νγ — Va に変化する。もし、 V y— Va≥0であれば、駆動用 TFT: Q1は OFF状態となる。もし 、 V y—Va< 0であれば、駆動用 TFT: Q1は ON状態となる。このときのゲート'ソー ス間電圧 Vth+νγ — Vaが、時刻 24tl以降の駆動期間において有機 LED:EL1 に駆動電流を流すための、駆動用 TFT: Q1の駆動用制御電圧となる。このとき、駆 動用 TFT: Q1を流れる電流 Idsは実施の形態 1と同様に、
Ids = k X (V y - Va) 2
となる。
[0166] このように、本実施の形態によれば、駆動用 TFT: Q1から有機 LED :EL1へ与える 電流 Idsを、駆動用 TFT: Q1の閾値電圧 Vthに依らず、ソース配線 Sjの電圧変化 (V da-Vpc)と、電圧配線 Uiの電圧変化（一 Va)とを用いて定めることができる。
[0167] なお、各行に対する閾値補償期間の第 1の期間及び第 2の期間 (選択期間)を実行 する順序については実施の形態 1と同様である。
[0168] 次に、図 11に、ある有機 LEDの特性を用いて、 GL=— 4V、 GH= 12V、 Vcom= 0V、 Vp= 12V、 Vpc = 0V、 Va = 2V、 Vda= 5V、 Cl = 500fF、 C2= 100fFとし て電流 Idsをシミュレーションした結果を示す。
[0169] 電流 Ids (1)は画素回路 Ailに相当し、駆動用 TFT: Q1の閾値電圧 Vthの絶対値 が最小 (Vth (min) )で移動度 μが最大である場合に対応する。電流 Ids (2)は画素 回路 Aimに相当し、駆動用 TFT： Q 1の閾値電圧 Vthの絶対値が最大 (Vth (max) ) で移動度 が最小である場合に対応する。電流 Ids (3)は画素回路 A(i+ 1) 1に相 当し、駆動用 TFT: Q1の閾値電圧 Vthの絶対値が最大 (Vth (max) )で移動度 が 最小である場合に対応する。電流 Ids (4)は画素回路 A(i+ l) mに相当し、駆動用 T FT: Q1の閾値電圧 Vthの絶対値が最小 (Vth(min) )で移動度 μが最大である場 合に対応する。
[0170] 図 11のシミュレーション結果では、電流 Ids (l)は略 2. 33 A、電流 Ids (2)は略
1. 50 /ζ Α、電流 Ids (3) ίま略 1. 81 /ζ Α、電流 Ids (4) ίま略 1. 88 Αである。
[0171] 図 11においても、 1選択期間は 12tlであり、 ltlは 2 /z sである。画素回路 Ail及び 画素回路 A (i+ 1) 1に対応するソース配線 S 1の電圧が初期化電圧 Vpcからデータ 電圧 Vdaに変化するのは各選択期間の 4tlである。画素回路 Aim及び画素回路 A ( i+ 1) mに対応するソース配線 Smの電圧が初期化電圧 Vpcからデータ電圧 Vdaに 変化するのは各選択期間の 8tlである。
[0172] 本実施の形態によれば、有機 LED :EL1の容量がコンデンサ C1 'C2の容量に対 して無視できないくらいに大きくても、電圧配線 VRiの電圧を Vcから Veへ変化させて から、動用 TFT: Q1のゲート端子電圧を初期化電圧 Vpcとすることができるので、駆 動用 TFT: Q1のゲート端子電圧を確実に Vp+ Vthより小さくすることができる。従つ て、それに続いてゲート端子電圧を上昇させて駆動用 TFT: Q1を確実に閾値状態 で OFF状態とすることができる。
[0173] このように、図 9の画素回路 Ajを用いれば、 3つの TFTと 2つのコンデンサとを用い て、駆動用 TFT: Q1から有機 LED : EL1へ流れる電流を設定することができる。この ため、実施の形態 1と同様に 1画素当たりの素子数が減り、ボトムェミッション構成で は開口率を増やすことができるとともに有機 LEDの長寿命化を図ることができる。ま た、トップェミッション構成ではより高精細なディスプレイを作ることができる。
[0174] し力し、この図 11のシミュレーション結果と図 8のシミュレーション結果とを比較する と、画素回路 Ailと画素回路 Aimとの電流 Idsのばらつきが 1. 50 /z A〜一 2. 33 Aと更に 0. 03 A増えている。ソース配線 S1の電圧が初期化電圧 Vpcからデー タ電圧 Vdaに変化するタイミングが各選択期間の 4tlである画素回路 Ailと画素回路 A (i+ 1) 1との電流 Idsのばらつきは 1. 81 A〜一 2. 33 Aと変化していない。
[0175] この場合、シミュレーションで用いた有機 LEDの容量成分は小さ力つた力 シミュレ ーシヨン結果は、本発明を上記構成で十分に実現することができることを示している。
[0176] なお、本実施の形態では図 6のコンデンサ C2と並列にスィッチ用 TFT: Q7を接続 したが、これに限らず、図 1のコンデンサ C2と並列にスィッチ用 TFTを接続したり、図 5のコンデンサ C4と並列にスィッチ用 TFTを接続したりしてもよい。この場合、図 1の スィッチ用 TFT： Q3や図 5のスィッチ用 TFT： Q6は閾値補償期間の第 1の期間では 常に OFF状態とすればよい。また、この場合は、 4つの TFTと 2つのコンデンサとを 用いた画素回路となるが、やはり素子数は従来よりも減少する。
[0177] 〔実施の形態 4〕
第 4の実施形態につ 、て図 12な 、し図 16を用いて説明する。
[0178] ところで、実施の形態 1〜3のシミュレーション結果で、画素回路 Ailと画素回路 Ai mとの電流 Idsのばらつきと、画素回路 Ailと画素回路 A (i+ 1) 1との電流 Idsのばら つきを比較すると、後者の方が小さくなつている。これは、ソース配線 S1の電圧が初 期化電圧 Vpcからデータ電圧 Vdaに変化するタイミングが影響している。従って、ソ ース配線 Sl〜Smでデータ電圧 Vdaへ変化するタイミングが揃っていることが好まし い。以下に、そのような表示装置について説明する。
[0179] 本実施の形態の表示装置 21は、図 12に示すように、マトリックス状に配置された画 素回路（画素） Aij (i= l〜n、 j = l〜m)、ソースドライバ回路 8、ゲートドライバ回路 9 、ソース配線 Sj、及び、ゲート配線群 Giを備えている。ソースドライバ回路 8はソース 配線 ¾の電圧を制御し、ゲートドライバ回路 9はゲート配線群 Giの電圧を制御する。
[0180] 各画素回路 Aijは、ソース配線 ¾とゲート配線群 Giとが交差する領域に対応して配 置された結果、マトリック状の配置となっている。
[0181] ソースドライバ回路 8は、 mビットのシフトレジスタ 4、 mビットのレジスタ 10、 mビットの ラッチ 11、及び、 m個のアナログスィッチ 12 (1)〜12 (m)を備えている。
[0182] すなわち、上記ソースドライバ回路 8においては、 mビットのシフトレジスタ 4の先頭 のレジスタへスタートパルス SPが入力され、そのスタートパルス SPがクロック elkでシ フトレジスタ 4内を転送され、同時にレジスタ 10にタイミングパルス SSPとして出力さ れる。 mビットのレジスタ 10は、シフトレジスタ 4から送られてくるタイミングパルス SSP により、入力されたデータ Dxを対応するソース配線 ¾の位置に保持する。ラッチ 11 は、この保持された mビットのデータをラッチパルス LPのタイミングで取り込み、アナ ログスィッチ 12 (1)〜12 (m) ^ ^—斉に出力する。アナログスィッチ 12 (j)は、入力さ れたデータ Dxに対応した電圧を選択し、ソース配線 ¾へ出力する。
[0183] なお、表示装置 21では、データ信号 Dxとして 1ビットのデジタルデータを受け取る 場合を想定している。この場合に、アナログスィッチ 12 (j)が選択する電圧には、発光 用の電圧 Vr'Vg'Vb、非発光用の電圧 Voff、及び、後述する初期化電圧 Vpcであ る。なお、後述の説明では発光用の電圧 Vr'Vg'Vbを互いに区別せずに、非発光 用の電圧 Voffと併せてデータ電圧 Vdk (k= l, 2, 3)で表している。また、 Vdk≥Vp cである。
[0184] また、ゲートドライバ回路 9は、シフトレジスタ回路、アドレスデコーダ、論理演算回 路、及び、ノ ッファ回路 (いずれも図示せず。）を備えている。ゲートドライバ回路 9に おいて、入力されたスタートパルス YIがクロック yckによりシフトレジスタ内を転送され 、タイミング信号が論理演算回路へ出力される。同時に、アドレス信号 Addがアドレス デコーダへ供給され、タイミング信号が論理演算回路へ出力される。論理演算回路 はシフトレジスタ回路とアドレスデコーダとから得た信号の論理演算を行 、、バッファ を通して対応したゲート配線群 Giへ必要な電圧を供給する。
[0185] この表示装置 21の階調表示方法には、時間分割階調表示方法を用いる。
[0186] すなわち、図 13に示すように、画素回路 Aijに表示するデータのビット数が 3つであ る場合、 1フレーム期間を 3つのサブフレーム期間 TD1〜TD3と各サブフレーム期間 に先行する閾値補償期間とに分割し、ソース配線 ¾に順番に 14)に示すようにデー タ Dl, D2, D3を供給する。これら各データ Dk(k= l, 2, 3)がどの画素回路 Aijに 対応するかは 1)〜13)の Ui欄を見れば判る。そして、データ D1〜D3に対応する 3 つのサブフレーム期間 TD1〜TD3で ONZOFFデータを表示することで階調表示 を行う。
[0187] 図 14に、本実施の形態で用いる画素回路 Aijの構成を示す。この画素回路 Aijは 図 1の画素回路 Aijを RGBの 3個分 (Rデータを表示する画素回路 Aijr、 Gデータを 表示する画素回路 Aijg、及び、 Bデータを表示する画素回路 Aijb)並べた構成であ る。そこで、この画素回路 Aijの構成の説明は省略する。なお、ソース配線 ¾は同じ j に対して RGBの 3本分 (Rデータ用のソース配線 Sjr、 Gデータ用のソース配線 Sjg、 及び、 Bデータ用のソース配線 Sjb)が備えられており、これは前記実施の形態 1〜3 に対しても適用できる。
[0188] 次に、上記構成の画素回路 Aijの動作を、図 15のタイミングチャートを用いて説明 する。
[0189] 図 15のタイミングチャートには、画素回路 Aijが存在する第 i行目の、 1)電圧配線 U i、 2)制御配線 Wi、 3)制御配線 Ri、 4)ソース配線 ¾に供給される電圧のタイミングと 、画素回路 A (i+ 1) jが存在する第 i+ 1行目の、 7)電圧配線 Ui+ 1、 8)制御配線 Wi + 1、 9)制御配線 Ri+ 1に供給される電圧のタイミングとを示してある。
[0190] 画素回路 Aijは、時刻 0〜時刻 36tlに閾値補償期間、時刻 36tl以降に表示期間 となる。また、閾値補償期間のうち時刻 0〜時刻 18tlを第 1の期間とし、時刻 18tl〜 時刻 36tlを第 2の期間とする。さら〖こ、第 2の期間のうち、時刻 19tl〜時刻 23tl、時 刻 25tl〜時刻 29tl、及び、時刻 31tl〜時刻 35tlのいずれか一つを選択期間とす る。以下の例では時刻 31tl〜時刻 35tlを選択期間としている。また、表示期間を第 3の期間とする。
[0191] まず、閾値補償期間の第 1の期間では、最初の時刻 0に電圧配線 Uiを電圧 Vpとす る。同時にソース配線 ¾へ初期化電圧 Vpcを供給する。またこのとき、制御配線 Riは GLである。次に時刻 tlで、制御配線 Wiを GLとしてスィッチ用 TFT: Q2を ON状態と し、駆動用 TFT: Q1のゲート端子とドレイン端子とを短絡する。このとき、制御配線 Ri が GLなので、スィッチ用 TFT: Q3は ON状態である。このため、駆動用 TFT: Q1の ゲート端子電圧が共通陰極 Vcomの電圧 Vcomに向け近づき、駆動用 TFT: Q1は ON状態となる。
[0192] 次に時刻 2tlで、制御配線 Riを GHとして、スィッチ用 TFT: Q3を OFFとする。この ことにより、駆動用 TFT: Q1のソース端子からドレイン端子を介して有機 LED :EL1 に流れていた電流が阻止され、駆動用 TFT: Q1のドレイン端子力もゲート端子に電 流が流れることにより、駆動用 TFT: Q1のゲート端子電圧が上昇する。これにより、駆 動用 TFT : Q 1は閾値状態で OFF状態となる。
[0193] 次に時刻 3tlで、アナログスィッチ 12 (j)力もソース配線 Siへデータ電圧 Vdlを供 給する。ただし、 Vdk≥Vpc (k= l, 2, 3)であるとする。
[0194] その後、ソース配線 Sjへ時刻 6tlで初期化電圧 Vpcを与え、時刻 9tlでデータ電 圧 Vd2を与える。また、時刻 12tlで初期化電圧 Vpcを与え、時刻 15tlでデータ電 圧 Vd3を与える。この期間にソース配線 Sjに供給されるデータ電圧 Vdkは別の画素 回路 Akj (k≠i)に対応している。
[0195] その後、時刻 18tlで閾値補償期間の第 2の期間に入り、同時刻でソース配線 ¾に 初期化電圧 Vpcを与えた後、制御配線 Wiの電圧を GHとしスィッチ用 TFT: Q2を一 且 OFF状態にする。このこと〖こより、ソース配線 ¾が初期化電圧 Vpcのとき、駆動用 TFT: Q1のゲート端子電圧が Vp+Vth (Vthは負）となり、駆動用 TFT: Q1が OFF 状態となる。
[0196] 本実施の形態ではビット 3に対応した選択期間を示すことにするので、時刻 31tl〜 時刻 35tlが画素回路 Aijの選択期間となる。なお、ビット 2に対応した選択期間を示 すなら、時刻 25tl〜時刻 29tlが画素回路 Aijの選択期間となる。ビット 1に対応した 選択期間を示すなら、時刻 19tl〜時刻 23tlが画素回路 Aijの選択期間となる。
[0197] 画素回路 Aijの選択期間が時刻 31 1〜時刻 35tlであるとき、時刻 30t 1でソース 配線 Sjに初期化電圧 Vpcを与え、時刻 31tlで制御配線 Wiを GLとして、スィッチ用 TFT: Q2を ON状態とする。更に時刻 33tlでソース配線 Sjにデータ電圧 Vd3を与え る。そして、ソース配線 Sjの電圧がデータ電圧 Vd3である時刻 35tlに制御配線 Wiを GHとしてスィッチ用 TFT： Q2を OFF状態とする。
[0198] このとき常に Vdk≥Vpcであるので、ソース配線 Sjの電圧がデータ電圧 Vd3となる と駆動用 TFT： Q 1のゲート端子電圧は上昇し、駆動用 TFT： Q 1は OFF状態のまま となる。この結果、実施の形態 1と同様に、駆動用 TFT: Q1のゲート端子電圧は Vp +Vth+V yとなる。
[0199] その後、時刻 36tlで画素回路 Aijの第 3の期間すなわち駆動期間に入り、同時刻 で電圧配線 Uiの電圧を Vpから Vp— Vaに変化させ、制御配線 Riを GLとする。
[0200] このとき、駆動用 TFT: Q1のゲート端子電圧は Vp+Vth+Υ γ力 Vp+Vth+V γ— Vaに変化する。もし、 Vy— Va≥0であれば、駆動用 TFT: Q1は OFF状態とな る。もし、 νγ Vaく 0であれば、駆動用 TFT:Q1は ON状態となる。このとき、駆動 用 TFT:Q1を流れる電流 Idsは実施の形態 1と同様に、
Ids = kX (Vy - Va)2
となる。
[0201] このように、本実施の形態によれば、駆動用 TFT:Q1から有機 LED:EL1へ与える 電流 Idsを、駆動用 TFT:Q1の閾値電圧 Vthに依らず、ソース配線 Sjの電圧変化 (V dk-Vpc)と、電圧配線 Uiの電圧変化（一 Va)とを用いて定めることができる。
[0202] そこで、 RGB各画素毎に与える電圧 Vdkを調整することで、 RGB各色で必要とす る電流値が異なる場合でも対応できる。
[0203] 次に、図 16に、ある有機 LEDの特性を用いて、 GL=— 4V、 GH=12V、 Vcom= 0V、 Vp=12V、 Vpc = 0V、 Va = 2V、 Vda=2Vi:12V, Cl = 500fF、 C2=100f Fとして電流 Idsをシミュレーションした結果を示す。
[0204] 電流 Ids (1)は画素回路 Ailに相当し、駆動用 TFT:Q1の閾値電圧 Vthの絶対値 が最小 (Vth (min) )で移動度 μが最大である場合に対応する。電流 Ids (2)は画素 回路 Aimに相当し、駆動用 TFT： Q 1の閾値電圧 Vthの絶対値が最大 (Vth (max) ) で移動度 が最小である場合に対応する。電流 Ids (3)は画素回路 A(i+1) 1に相 当し、駆動用 TFT:Q1の閾値電圧 Vthの絶対値が最大 (Vth (max))で移動度 が 最小である場合に対応する。電流 Ids(4)は画素回路 A(i+l)mに相当し、駆動用 T FT: Q1の閾値電圧 Vthの絶対値が最小 (Vth(min) )で移動度 μが最大である場 合に対応する。
[0205] 図 16のシミュレーション結果では、電流 Ids (1)は略 1.33 A、電流 Ids (2)は略
1. 15 A、電流 Ids (3) ίま略 1.11/ζΑ、電流 Ids (4) ίま略 1. である。
[0206] 図 16において、 1選択期間は 4tlであり、 ltlは 2 μ sである。ソース配線 Sjが初期 化電圧 Vpcからデータ電圧 Vdaに変化するのは各選択期間の 2tlである。この場合 の画素回路 Aijの電流 Idsのばらつきは 1.11/zA〜一 1.33/zAである。これは図 4や図 8や図 11の場合のばらつきよりも改善されて 、る。
[0207] このように、ソース配線 Sjへ与える電圧が Vpcからデータ電圧 Vdkに変化するタイミ ングが統一されて 、ることが好まし!/、。
[0208] そのようなソースドライバ回路を CGシリコン TFTや低温ポリシリコン TFTで構成する ためには、図 12の表示装置 21のように、歩留まり向上のためにソースドライバ回路を 簡単ィ匕できる時間分割階調を用いる構成が好ま Uヽ。
[0209] なお、ソースドライバ回路を外付け ICで構成するなら、各ソース配線 ¾へ与えるァ ナログ電圧 Vdaの変化タイミングが統一できるよう構成しても歩留まりを気にする必要 力 、ので、動画偽輪郭が出な 、アナログ階調を用いる方が好ま 、。
[0210] 何れの場合でも、図 14の画素回路 Aijを用いれば、 3つの TFTと 2つのコンデンサ とを用いて、駆動用 TFT: Q1から有機 LED:EL1へ流れる電流を設定することがで きるので、従来技術に比べ 1画素当たりの素子数を減らし、ボトムェミッション構成で は開口率を大きくすることができるとともに有機 LEDの長寿命化を図ることができる。 また、トップェミッション構成ではより高精細なディスプレイを作ることができる。
[0211] 〔実施の形態 5〕
第 5の実施形態について図 21ないし図 24を用いて説明する。
[0212] まず、図 21に本実施の形態における画素回路 Aijの構成を示す。即ち、図 21の画 素回路は実施の形態 1で説明した図 1の画素回路のコンデンサ C2の代わりにスイツ チ用 TFT: Q8 (第 4スィッチ素子）とコンデンサ C5 (第 2コンデンサ）とを直列に配置し た構成である。なお、スィッチ用 TFT: Q8は n型 TFTである。
[0213] 図 1の画素回路では第 1の期間、データ配線 ¾へ供給されるデータ電圧 Vdaの影 響を受け、駆動用 TFT: Q1のゲート端子電圧が振動する。
[0214] この振動を実際にシミュレーションしてみると、この振動の影響により駆動用 TFT:
Q 1 (駆動用トランジスタ)の出力電流が数％変動する。
[0215] そこで、図 21に示すように、コンデンサ C5とソース配線 (データ配線） Sjとの間にス イッチ用 TFT: Q8を追加し、そのゲート端子に制御配線 Giを接続した。なお、図 21 ではスィッチ用 TFT: Q8をソース配線側へ追加した力 駆動用 TFT: Q1 (駆動用トラ ンジスタ）の電流出力端子側に追加しても良い。
[0216] 図 21の画素回路 Aijの構成で、その他の部材は実施の形態 1で説明した部材なの で、その説明を省略する。 [0217] また、本実施の形態の表示装置は、実施の形態 1の表示装置 1と同じブロック構成 なので、ここではその説明は省略する。
[0218] このスィッチ用 TFT: Q8が ONする期間は、図 22のタイミングチャートの 4) G
判るように、第 1の期間でソース配線 ¾に初期化電圧 Vpcが印加されている期間と第 2の期間とである。その他、画素回路 Aijが存在する第 i行目の、 1)電圧配線 Ui、 2) 制御配線 Wi、 3)制御配線 Ri、 5)ソース配線 Sl、 6)ソース配線 Smに供給される電 圧のタイミングは実施の形態 1で示した図 3と同様である。
[0219] 画素回路 Aijは、時刻 0〜時刻 24tlに閾値補償期間、時刻 24tl以降に駆動期間 となる。また、閾値補償期間のうち、時刻 0〜時刻 16tlを第 1の期間とし、時刻 16tl 〜時刻 24tlを第 2の期間であって選択期間とする。また、駆動期間を第 3の期間と する。
[0220] 画素回路 Aijに対して閾値補償期間の第 1の期間の実行を開始するために、時刻 0 に電圧配線 Uiの電圧を Vp (本実施の形態では所定電圧が電源電圧 Vp)とする。ま た、制御配線 Giを GHとし、スィッチ用 TFT: Q8を ON状態とする。なお、時刻 0にお いて、制御配線 Wiは GH、制御配線 Riは GLとなっている。従って、スィッチ用 TFT: Q2は OFF状態、スィッチ用 TFT: Q3は ON状態となって!/ヽる。
[0221] 次に時刻 tlで、制御配線 Wiを GLとしてスィッチ用 TFT: Q2を ON状態とし、駆動 用 TFT: Q1のゲート端子とドレイン端子とを短絡する。このとき、スィッチ用 TFT: Q3 も ON状態なので、駆動用 TFT: Q1のゲート端子電圧は共通陰極 Vcomの電圧 Vc omに向け近づき、駆動用 TFT： Q 1は ON状態となる。
[0222] 次に時刻 2tlで、制御配線 Riを GHとして、スィッチ用 TFT: Q3を OFF状態とする 。このこと〖こより、駆動用 TFT: Q1のソース端子力もドレイン端子を介して有機 LED: ELIに向けて流れていた電流が阻止され、ドレイン端子力 ゲート端子に電流が流 れることによりゲート端子電圧が上昇する。
[0223] このゲート端子電圧の上昇はゲート端子電圧が閾値電圧となるまで続くが、時刻 3t 1で制御配線 Giを GLとしスィッチ用 TFT: Q8を OFF状態とすることで、ソース配線 S l〜Smへ与えられるデータ電圧 Vdaによる影響は受けな 、ようにする。
[0224] また、ソース配線 ¾に初期化電圧 Vpcを印加する時刻 8tl〜時刻 1 ltlは制御配 線 Giを GHとして、スィッチ用 TFT: Q8を ON状態とする。このことによりコンデンサ C 5のソース配線側端子が電圧 Vpcのとき、駆動用 TFT: Q1のゲート端子が閾値電圧 となる閾値補償動作が行われる。
[0225] このようにソース配線 ¾に初期化電圧 Vpcを印加して 、る期間だけスィッチ用 TFT ： Q8を ON状態とし、コンデンサ C5のソース配線側端子電圧を常に Vpcとしておく。 このことにより、ソース配線 ¾に与えられるデータ電圧 Vdaの影響を排除できる。
[0226] 次に、画素回路 Aijは時刻 16tlに閾値補償期間の第 2の期間すなわち選択期間 の実行を開始する。選択期間は、ソース配線 ¾を、画素回路 Aijの有機 LED : EL1 の駆動電流を設定するために使用する期間である。時刻 16tlでは、電圧配線 Ui及 び制御配線 Wi · R1の電圧は、第 1の期間にお 、て駆動用 TFT： Q 1が閾値状態とな つたときのままである。そして、時刻 19tl〜21tlにかけ、順次画素 Aijの表示データ Daに対応したデータ電圧 Vdaがソース配線 S l〜Smに印加されていく。
[0227] このとき常に Vda≥Vpcとなるように電圧設定が行われており、これにより、ソース配 線 ¾の電圧力Vdaとなれば駆動用 TFT: Q1のゲート端子電圧は上昇し (または維持 され)、駆動用 TFT: Q1は OFF状態のままとなる。この結果、駆動用 TFT: Q1のゲ ート端子電圧の変化量は、コンデンサ C1 ' C5の容量比、及び、データ電圧 Vdaと初 期化電圧 Vpcとの差により決まる。
[0228] この結果、実施の形態 1と同様に、駆動用 TFT: Q1のゲート端子電圧は Vp+Vth
+ν γとなる。
[0229] その後、時刻 23tlで制御配線 Wiを GHとして、スィッチ用 TFT: Q2を OFF状態と する。さらに、時刻 24tlで第 3の期間すなわち駆動期間に入り、同時刻で電圧配線 Uiの電圧を Vpから Vp— Vaに変化させ、制御配線 Riを GLとしてスィッチ用 TFT: Q 3を ON状態とする。なお、このとき制御配線 Giを GLとしてスィッチ用 TFT: Q8を OF F状態とした力 これは必ずしも必要ない。
[0230] この結果、実施の形態 1と同様に、駆動用 TFT: Q1のゲート端子電圧は Vp+Vth
+V y—Vaとなる。
[0231] このスィッチ用 TFT: Q8により、駆動用 TFT: Q1 (駆動用トランジスタ）の出力電流 がどのように変化する力、シミュレーションした結果を図 23に示す。 [0232] 図 23では、ある有機 LEDの特性を用いて、 GL=— 4V、 GH= 12V、 Vcom=OV
、 Vp = 12V、 Vpc = OV、 Va= 2V、 Vda = 5V、 Cl = 500fF、 C2 = 500fFとして電 流 Idsをシミュレーションした結果を示す。なお、このシミュレーションでは各画素 Aij の閾値補償期間 (第 1の期間）は 5選択期間ある。
[0233] 一方、同じ条件でスィッチ用 TFT: Q8がない場合 (コンデンサ C5が直接ソース配 線 ¾に繋がる場合)のシミュレーション結果を図 24に示す。
[0234] ともに電流 Ids (l)は画素回路 Ailに相当し、駆動用 TFT: Q1の閾値電圧 Vthの絶 対値が最小 (Vth (min) )で移動度 μが最大である場合に対応する。電流 Ids (2)は 画素回路 Aimに相当し、駆動用 TFT： Q 1の閾値電圧 Vthの絶対値が最大 (Vth (m ax) )で移動度 μが最小である場合に対応する。
[0235] 図 23のシミュレーション結果では、電流 Ids (1)は 1. 15 A、電流 Ids (2)は 0
. 92 Aである。一方、図 24のシミュレーション結果では、電流 Ids (1)は 1. 56
A、電流 Ids (2)は 1. 19 /z Aである。
[0236] このように、スィッチ用 TFT: Q8を配置することで駆動用 TFT: Q1の出力電流 Ids のばらつきが抑えられたことが判る。
[0237] なお、図 21の画素回路 Aijでも従来技術に比べ 1画素当たりの素子数を減らし、ボ トムェミッション構成では開口率を大きくすることができる。また、トップェミッション構 成ではより高精細なディスプレイを作ることができる。
[0238] 〔実施の形態 6〕
第 6の実施形態について図 25ないし図 27を用いて説明する。
[0239] 実施の形態 1〜5では、駆動用 TFT: Q1 (駆動用トランジスタ)のドレイン端子 (電流 出力端子）とソース配線 ¾ (データ配線)との間にコンデンサ (第 2コンデンサ）を備え ている。
[0240] しかし、本発明の手段は駆動用 TFT: Q1 (駆動用トランジスタ)のゲート端子 (電流 制御端子）とソース配線 ¾ (データ配線）との間にコンデンサ (第 2コンデンサ)及びス イッチ用 TFTを備えた場合でも有効である。
[0241] そこで、本実施の形態では図 25に示すように、駆動用 TFT: Q1のゲート端子 (電 流制御端子）とソース配線 (データ配線) ¾との間に、互いに直列に接続された、コン デンサ (第 2コンデンサ) C6とスィッチ用 TFT (第 4スィッチ素子）： Q9とが接続された 構成を使う。これは、実施の形態 5で説明した図 21の画素回路のコンデンサ C5の接 続先を駆動用 TFT: Q1のドレイン端子力もゲート端子へ変更した構成である。
[0242] このスィッチ用 TFT: Q9は n型 TFTであり、そのゲート端子には制御配線 Giが接続 されている。なお、図 25ではスィッチ用 TFT: Q9がソース配線側に配置されるように コンデンサ C6とスィッチ用 TFT: Q9との直列回路が構成されている力 これに限ら ず、スィッチ用 TFT: Q9が駆動用 TFT: Q1 (駆動用トランジスタ)のゲート端子側 (電 流制御端子側）に配置されるように上記直列回路が構成されて 、てもよ 、。
[0243] 図 25の画素回路 Aijでは、その他の部材は実施の形態 1で説明した部材なので、 その説明を省略する。
[0244] また、本実施の形態の表示装置は、実施の形態 4の表示装置 21と同じブロック構 成なので、ここではその繊細な説明は省略する。
[0245] この画素回路のタイミングチャートを図 26に示す。図 26の 1)〜4)は画素回路 Aij が存在する第 i行目の、 1)電圧配線 Ui、 2)制御配線 Wi、 3)制御配線 Ri、 4)制御配 線 Giであり、 5)はソース配線 ¾に供給される電圧のタイミング、 6)〜9)は画素回路 A (i+ l)jが存在する第 i+ 1行目の、 6)電圧配線 Ui+ 1、 7)制御配線 Wi+ 1、 8)制御 配線 Ri+ 1、 9)制御配線 Gi+ 1に供給される電圧のタイミングを示して！/、る。
[0246] 画素回路 Aijは、時刻 0〜時刻 24tlに閾値補償期間、時刻 24tl以降に駆動期間 となる。また、閾値補償期間のうち、時刻 0〜時刻 18tlを第 1の期間とし、時刻 18tl 〜時刻 24tlを第 2の期間であって選択期間とする。また、駆動期間を第 3の期間と する。
[0247] 画素回路 Aijに対して閾値補償期間の第 1の期間の実行を開始するために、時刻 0 に電圧配線 Uiの電圧を Vp (本実施の形態では所定電圧が電源電圧 Vp)とする。ま た、制御配線 Wiを GLとして、スィッチ用 TFT: Q2を ON状態とする。なお、時刻 0に おいて、制御配線 Riは GLになっている。従って、スィッチ用 TFT: Q3は ON状態と なっている。
[0248] このとき、駆動用 TFT: Q1のゲート端子とドレイン端子とが短絡され、スィッチ用 TF T: Q3も ON状態なので、駆動用 TFT: Q1のゲート端子電圧は共通陰極 Vcomの電 圧 Vcomに向け近づき、駆動用 TFT： Q 1は ON状態となる。
[0249] また、制御配線 Giを GHとし、スィッチ用 TFT: Q9を ON状態としている。このとき、 ソース配線 Sjには初期化電圧 Vpcが印加されているので、コンデンサ C6のソース配 線側端子には初期化電圧 Vpcが印加されている。
[0250] 次に時刻 2tlで、制御配線 Riを GHとして、スィッチ用 TFT: Q3を OFF状態とする
。このこと〖こより、駆動用 TFT: Q1のソース端子力もドレイン端子を介して有機 LED:
ELIに向けて流れていた電流が阻止され、その電流がドレイン端子力もゲート端子 に電流が流れることによりゲート端子電圧が上昇する。
[0251] この閾値補償期間において、ソース配線 ¾に初期化電圧 Vpcが印加されていると きに駆動用 TFT: Q1を閾値状態とする動作を行う期間は、時刻 20tlで制御配線 Wi を GHとしスィッチ用 TFT: Q2を OFF状態とする迄続く。
[0252] この時刻 2tl〜時刻 20tlの期間、ソース配線 Sjへ初期化電圧 Vpcとデータ電圧 V daとが順次印加される力 常に電圧 Vpc≤ Vdaなので、ソース配線 Sjに初期化電圧
Vpcが印加されている期間に駆動用 TFT: Q1のゲート端子が閾値電圧となる。また
、ソース配線 Sjにデータ電圧 Vdaが印加されて 、る期間は駆動用 TFT： Q 1のゲート 端子が OFF電圧となる。
[0253] 時刻 18tlから画素回路 Aijの第 2の期間すなわち選択期間となる。まず時刻 20tl で制御配線 Wiを GHとして、スィッチ用 TFT: Q2を OFF状態とする。その後、ソース 配線 Sjの電圧を画素 Aijに対応した電圧 Vdaとし、時間 23tlで制御配線 Giを GLとし て、スィッチ用 TFT: Q9を OFF状態とする。
[0254] この結果、実施の形態 1と同様に、駆動用 TFT: Q1のゲート端子電圧は Vp+Vth
+ν γとなる。
[0255] その後、駆動期間である第 3の期間となり、時間 24tlで制御配線 Riを GLとして、ス イッチ用 TFT： Q3を ON状態とし、更に電位配線 Uiを Vp— Vaとする。
[0256] このとき、駆動用 TFT: Q1のゲート端子電圧は Vp +Vth+ν γ力 Vp+Vth+V
γ— Vaに変化する。もし、 V y— Va≥0であれば、駆動用 TFT: Qlは OFF状態とな る。もし、 ν γ — Vaく 0であれば、駆動用 TFT: Q1は ON状態となる。
[0257] この駆動用 TFT: Q1 (駆動用トランジスタ）の出力電流がどのように変化する力、シ ミュレーシヨンした結果を図 27に示す。
[0258] 図 27では、ある有機 LEDの特性を用いて、 GL=— 4V、 GH= 12V、 Vcom=OV
、 Vp = 12V、 Vpc = OV、 Va= 2V、 Vda = 5V、 Cl = 500fF、 C2 = 500fFとして電 流 Idsをシミュレーションした結果を示す。なお、このシミュレーションでは各画素 Aij の閾値補償期間 (第 1の期間）は 7選択期間ある。
[0259] 電流 Ids (1)は画素回路 Ailに相当し、駆動用 TFT: Q1の閾値電圧 Vthの絶対値 が最小 (Vth (min) )で移動度 μが最大である場合に対応する。電流 Ids (2)は画素 回路 Aimに相当し、駆動用 TFT： Q 1の閾値電圧 Vthの絶対値が最大 (Vth (max) ) で移動度 が最小である場合に対応する。
[0260] 図 27のシミュレーション結果では、電流 Ids (1)は 0. A、電流 Ids (2)は 0
. 55 Aである。
[0261] このように、駆動用 TFT: Q1のゲート端子 (電流制御端子）にコンデンサ (第 2コン デンサ) C6とスィッチ用 TFT (第 4スィッチ素子）： Q9とを直列に接続した構成でも、 駆動用 TFT： Q 1の閾値電圧 Vthに依らず駆動用 TFT： Q 1から有機 LED： EL 1へ 与える電流 Idsを設定できることが判る。
[0262] また、従来技術と比べ、スィッチ用 TFTが 1つ減ることになり（スィッチ用 TFTは計 3 つ、 TFTは計 4つ）、 1画素当たりの素子数を減らし、ボトムェミッション構成では開口 率を大きくすることができるとともに有機 LEDの長寿命化を図ることができる。また、ト ップェミッション構成ではより高精細なディスプレイを作ることができる。
[0263] 以上、各実施の形態について述べた。なお、以上の実施形態では電気光学素子 に有機 LEDを用いる表示装置を挙げた力 これに限らず、電気光学素子に FEDの 発光部や半導体 LEDなどを用いる表示装置にも本発明を適用することができる。
[0264] 発明の詳細な説明の項にお!、てなされた具体的な実施形態または実施例は、あく までも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限 定して狭義に解釈されるべきものではなぐ本発明の精神と次に記載する特許請求 事項の範囲内で、いろいろと変更して実施することができるものである。
産業上の利用の可能性
[0265] 有機 LEDディスプレイや FED等の電流駆動素子を用いた表示装置に好適に使用 することがでさる。

Claims

請求の範囲
[1] マトリックス状に設けられた複数の画素と、
前記複数の画素の各画素にそれぞれ配置された、電流駆動型の電気光学素子お よび電源配線に接続された基準電圧端子に対する電流制御端子の電圧で制御され る出力電流を電流出力端子力 前記電気光学素子に駆動電流として供給する駆動 用トランジスタと、
第 1の電圧を出力する第 1電圧配線と、
前記画素の表示データに対応したデータ電圧を出力するデータ配線とを備え、 前記各画素は、さらに、
前記駆動用トランジスタの前記電流制御端子と前記第 1電圧配線との間に接続さ れた第 1コンデンサと、
前記駆動用トランジスタの前記電流制御端子と前記電流出力端子との間に接続さ れた第 1スィッチ素子と、
前記駆動用トランジスタの前記電流出力端子と前記データ配線との間に接続され た第 2コンデンサとを備えて ヽることを特徴とする表示装置。
[2] 前記第 1電圧配線の前記第 1の電圧を所定電圧とするとともに前記第 1スィッチ素 子を ON状態とした状態で前記データ配線の電圧を初期化電圧とし、前記駆駆動用 トランジスタの前記電流制御端子の電圧を、前記駆動用トランジスタの前記出力電流 が流れるか流れないかの境目にある閾値状態となる電圧とする第 1の期間を実行し、 前記第 1の期間に続いて、前記データ配線の電圧を初期化電圧としてから前記デ ータ電圧とする第 2の期間を実行し、
前記第 2の期間に続いて、前記電流制御端子の電圧を制御し、前記電気光学素子 を発光させる第 3の期間を実行することを特徴とする請求項 1に記載の表示装置。
[3] 前記第 2の期間において、前記データ配線の電圧が前記データ電圧となっている 状態から前記第 1スィッチ素子を OFF状態として前記第 3の期間に入り、
前記第 3の期間において、前記第 1電圧配線の前記第 1の電圧を前記所定電圧か ら変化させ、前記電流制御端子の電圧を制御することを特徴とする請求項 2に記載 の表示装置。
[4] 前記駆動用トランジスタの前記電流出力端子と前記電気光学素子とは、第 2スイツ チ素子を介して接続されて 、ることを特徴とする請求項 1な 、し 3の 、ずれか 1項に 記載の表示装置。
[5] 前記駆動用トランジスタの前記電流出力端子と前記電気光学素子の一方端子とは 互いに接続され、前記電気光学素子の他方端子は第 2の電圧を出力する第 2電圧 配線に接続されて 、ることを特徴とする請求項 1な 、し 3の 、ずれか 1項に記載の表 示装置。
[6] 前記第 2コンデンサと並列に第 3スィッチ素子が接続されていることを特徴とする請 求項 1な!、し 5の!、ずれか 1項に記載の表示装置。
[7] 請求項 1に記載の表示装置の駆動方法であって、
前記第 1電圧配線の前記第 1の電圧を所定電圧とするとともに前記第 1スィッチ素 子を ON状態とした状態で前記データ配線の電圧を初期化電圧とし、前駆駆動用トラ ンジスタの前記電流制御端子の電圧を、前記駆動用トランジスタの前記出力電流が 流れるか流れないかの境目にある閾値状態となる電圧とする第 1の期間を実行し、 前記第 1の期間に続いて、前記データ配線の電圧を初期化電圧としてから前記デ ータ電圧とする第 2の期間を実行し、
前記第 2の期間に続いて、前記電流制御端子の電圧を制御し、前記電気光学素子 を発光させる第 3の期間を実行することを特徴とする表示装置の駆動方法。
[8] 前記第 2の期間において、前記データ配線の電圧が前記データ電圧となっている 状態から前記第 1スィッチ素子を OFF状態として前記第 3の期間に入り、
前記第 3の期間において、前記第 1電圧配線の電圧を前記電源配線の電圧から変 化させ、前記電流制御端子の電圧を制御することを特徴とする請求項 7に記載の表 示装置の駆動方法。
[9] 前記第 2コンデンサと直列に第 4スィッチ素子が接続されていることを特徴とする請 求項 1な!、し 6の!、ずれか 1項に記載の表示装置。
[10] 前記第 1の期間、前記データ配線の電圧をデータ電圧としている期間、前記第 4の スィッチを OFF状態とすることを特徴とする請求項 9に記載の表示装置。
[11] マトリックス状に設けられた複数の画素と、 前記複数の画素の各画素にそれぞれ配置された、電流駆動型の電気光学素子お よび電源配線に接続された基準電圧端子に対する電流制御端子の電圧で制御され る出力電流を電流出力端子力 前記電気光学素子に駆動電流として供給する駆動 用トランジスタと、
第 1の電圧を出力する第 1電圧配線と、
前記画素の表示データに対応したデータ電圧を出力するデータ配線とを備え、 前記各画素は、さらに
前記駆動用トランジスタの前記電流制御端子と前記第 1電圧配線との間に接続さ れた第 1コンデンサと、
前記駆動用トランジスタの前記電流制御端子と前記電流出力端子との間に接続さ れた第 1スィッチ素子と、
前記駆動用トランジスタの前記電流制御端子と前記データ配線との間に直列に接 続された第 2コンデンサおよび第 4スィッチ素子とを備えていることを特徴とする表示 装置。
[12] 前記第 1電圧配線の前記第 1の電圧を所定電圧とするとともに前記第 1スィッチ素 子および前記第 4スィッチ素子を ON状態とした状態で、前記データ配線の電圧を初 期化電圧とし、前記駆動用トランジスタの前記電流制御端子の電圧を、前記駆動用ト ランジスタが前記出力電流が流れるか流れないかの境目にある閾値状態となる電圧 とする第 1の期間を実行し、
前記第 1の期間に続いて、前記データ配線の電圧を初期化電圧とし、前記第 1スィ ツチ素子を OFF状態とし、その後前記データ配線の電圧を前記データ電圧とし前記 第 4スィッチ素子を OFF状態とする第 2の期間を実行し、
前記第 2の期間に続いて、前記第 1電圧配線の電圧を前記電源配線の電圧から変 化させ、前記電流制御端子の電圧を制御し、前記電気光学素子を発光させる第 3の 期間を実行することを特徴とする請求項 11に記載の表示装置。
[13] 前記データ配線の前記初期化電圧が、常に前記データ電圧以上の電圧である、ま たは、常に前記データ電圧以下の電圧であることを特徴とする請求項 2、 3、および 1 2の 、ずれか 1項に記載の表示装置。
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