WO2006099846A1 - Verfahren zur signalverarbeitung einer mehrzahl analoger eingangssignale mit einem gemeinsamen analog-digital-wandler sowie geeignete schaltungsanordnung - Google Patents

Verfahren zur signalverarbeitung einer mehrzahl analoger eingangssignale mit einem gemeinsamen analog-digital-wandler sowie geeignete schaltungsanordnung Download PDF

Info

Publication number
WO2006099846A1
WO2006099846A1 PCT/DE2006/000487 DE2006000487W WO2006099846A1 WO 2006099846 A1 WO2006099846 A1 WO 2006099846A1 DE 2006000487 W DE2006000487 W DE 2006000487W WO 2006099846 A1 WO2006099846 A1 WO 2006099846A1
Authority
WO
WIPO (PCT)
Prior art keywords
buffer
register
read
predetermined
value
Prior art date
Application number
PCT/DE2006/000487
Other languages
English (en)
French (fr)
Inventor
Günter Fendt
Hermann Kemmetter
Mario Götz
Frank Michel
Lothar Weichenberger
Heiko Michel
Wolfgang Fey
Reinhard HELLDÖRFER
Gerhard ZÖRKLER
Metin Levent Yerlikaya
Christian Nau
Original Assignee
Conti Temic Microelectronic Gmbh
Continental Teves Ag & Co. Ohg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Conti Temic Microelectronic Gmbh, Continental Teves Ag & Co. Ohg filed Critical Conti Temic Microelectronic Gmbh
Priority to DE112006000166T priority Critical patent/DE112006000166A5/de
Publication of WO2006099846A1 publication Critical patent/WO2006099846A1/de

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/122—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages
    • H03M1/1225—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages using time-division multiplexing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F2205/12—Indexing scheme relating to groups G06F5/12 - G06F5/14
    • G06F2205/123—Contention resolution, i.e. resolving conflicts between simultaneous read and write operations

Definitions

  • the invention relates to a method for signal processing of a plurality of analog input signals with a common analog-to-digital converter according to the preamble of claim 1. If a plurality of analog input signals to be digitized with a common analog-to-digital converter, each sequentially one of the analog E ⁇ ingangssignale detected, converted and updated a corresponding digital value in the associated buffer.
  • the latches can be designed as registers and then also read out in parallel or via a common interface also sequentially.
  • a / D converters for converting a plurality of analog input signals can be operated synchronously by means of a synchronous operating mode, for example, by a microcontroller, the writing into the buffer and the reading out of it being permanently synchronized. This operating mode is complicated and also has certain problems if more than one ⁇ C wants to evaluate the results (if the ⁇ Cs are not synchronized with one another). In addition, an unsynchronized operation is conceivable.
  • FIG. 1 shows a method for signal processing of
  • Detection device in which a free-running A / D converter unit (4) with, for example, 20 input channels (4.1) cyclically detects and converts the (not shown to be detected) signal sources / signal sizes. For each conversion process using the A / D converter 4.0 for an A / D channel, a time ⁇ t1 is required, so that the conversion of all channels requires the corresponding x-time (in the example 20 * ⁇ t1). After the acquisition and conversion of the signal source / signal size from A / D channel 20, the system automatically starts again at A / D channel 1.
  • the A / D pointer (4.2) points in each case to the currently selected A / D channel (4.1) for conversion.
  • the result of the conversion in a for the respective A / D channel (4.1) associated register (2.1), for example, an SPI interface is cached (2.2), so that the result for further processing of this Register (2.1) (registers) can be fetched / read.
  • the microcontroller (3) can, for example, by means of its SPI interface read the data of the register contents / result register (2.1), for which a time .DELTA.t2 is required for reading a respective selected individual register (2.1).
  • a multiple of the time ⁇ t2 is required for this purpose. However, reading is usually much faster ( ⁇ t1> ⁇ t2) than the A / D conversion and register update process.
  • the signal sources / signal variables are detected and converted (for which a certain amount of time is required), when reading the register data / register values (2.1) using the SPI interface, no exact time Assignment are made, how current the corresponding register data / register values (2.1), since depending on the relative position of the A / D pointer (4.2) to the position of the register to be read (2.1) the contents of the register data / register values (2.1 ) either very up to date or up to 20 times the conversion time (4.5) (20 * ⁇ t1) may be old. In unfavorable cases, this effect may even lead to two adjacent register contents being able to be of different ages when being read out, each time having a greater time difference, although the two register contents within one run are described as being very close together in terms of time.
  • the object of the present invention is therefore to provide a method and associated circuitry for signal processing of a plurality of analog input signals with a common analog-to-digital converter in which a temporal assignment is possible without rigid synchronization of read and write access to the cache.
  • cache has been updated.
  • the information may be overwritten by the next pass.
  • the information could be stored and evaluated over several passes.
  • buffer is currently being updated by the A / D converter at the time of readout, ie where, for example, a corresponding A / D pointer is currently standing.
  • the recorded position of the intermediate memory currently being updated by the A / D converter at the time of reading out this predetermined intermediate memory is read from the position of the predetermined intermediate memory as well as the position of the buffer memory currently being updated Updated the predetermined cache closed and the temporal allocation of the value of the predetermined cache or the value adjusted.
  • an at least approximately known cycle time can be used for the duration of an update.
  • a value of the input variable for a given time can be estimated by interpolation.
  • Interpolation of at least one of the values related to a same time and processed together is important, for example, for measured variables correlated with one another, such as, for example, the accelerations in two directions, which contribute to an overall vectorial acceleration to be linked, as required for example for direction detection during accelerations for the release of occupant protection devices.
  • a marker is preferably set in each case when the update of this buffer has been completed.
  • the marking of this predetermined intermediate memory when reading at least one predetermined intermediate memory, it is noted whether at least the marking of this predetermined intermediate memory has already been set, ie the update was completed.
  • a marking may be provided in which it is noted whether a value has already been read out once in the buffer, the marking being selected such that a clear distinction can be made between at least two successive update passes. This makes it possible to detect in a read access whether an old, i. once read value is read again or it is a new value. In contrast to a handshake procedure, it is also possible to determine whether an old value exists, irrespective of whether it has been read out or not.
  • This method with the marking unique for at least two successive update passes, that is to say write accesses, already makes it possible to obtain a time difference between two values of two buffer memories, without requiring absolute time information, for example, by the note of the buffer currently being updated.
  • the group of predetermined buffer memories is read out and, after the group has been read out for the entire group, only the position of that intermediate buffer which has just been updated while reading out the last intermediate buffer is read out.
  • the markers of the latches of this group are read out and, when the markers match the position of all the latches of the group, to the position of the one during the last reading of a cache of that group updated buffer estimates the update times of all latches.
  • a signal processing unit for a plurality of analog input signals is presented.
  • a common analog-to-digital converter which detects in one pass at least a portion of the analog Tosignaie successively and converts it into a digital value.
  • a buffer store for each input signal in which, in each case, a corresponding digital value of the input signal is updated during one pass.
  • a register is provided according to the invention in which, at least during a run, it is noted which buffer has been updated in each case.
  • the A / D converter has an A / D pointer whose value corresponds to the position of the currently detected input signal and the associated buffer, and the signal processing unit generates a control signal each time a at least one predetermined buffer is read, to which the value of the A / D pointer is transferred to the register.
  • the signal processing unit preferably has at least for certain, predetermined latches or input signals a tag memory, which is set when the update of this buffer is completed.
  • the tag memory may, in one embodiment, be a one-bit memory per channel, which is inverted on each pass after completion of the update or set in the variant of the read tag when a cache contents have been read.
  • a readable mark register is provided, wherein the signal processing unit generates a control signal again at each readout of at least one predetermined buffer and, in response to the control signal, at least the current value of the tag memory of the read out buffer is saved in the marking register.
  • Fig. 1 signal processing unit according to the prior art
  • FIG. 2 shows a first embodiment of a signal processing unit according to the invention with a pointer register
  • FIG. 3 further embodiment with a pointer register and marker memories
  • FIG. 4 detail view
  • FIG. 1 shows the state of the art and has already been explained in the introduction and insofar reference is made. Same module were provided with identical reference numerals
  • the pointer information / of the A / D pointer 4.2 which displays the current A / D channel x currently being converted, is taken over when reading out a predetermined or arbitrary result register 2.1.y. This will be recorded in pointer register 2.3 until the next readout.
  • the pointer register 2.3 can be read out, for example also via the SPI interface 2.
  • parallel read / write accesses to a cache can be detected and the values discarded.
  • Position y of the register to be read Preferably, the value could be corrected by interpolation from the previous value, more recent value and the delay time.
  • b) Monitoring of Pointer Register 2.3 i. each time the pointer register 2.3 is read, the position of the A / D pointer 4.2 is updated and staggered in the pointer register for the following read operation. As soon as the desired A / D channels to be detected are displayed as processed in the pointer register 2.3 (pointer shows channel value +1), the corresponding register value 2.1 can be read out very up-to-date. in particular variant a) will be explained in more detail.
  • position x is the time of reading this predetermined buffer 2.1. y just by the A / D converter 4.0 updated buffer 2.1.x read and from the position y of the predetermined buffer 2.1. y and the position x of the just updated buffer 2.1.x to the time of updating the given
  • the adaptation of the value of the buffer 2.1.y can be done, for example, in which from the current value of the predetermined cache 2.1. y and at least one previous value of this buffer 2.1. y or channels and the respective times of updating, a value of the input variable for a given time is estimated by interpolation.
  • the value of a channel can be obtained by interpolation at the same time as another channel and the values of both channels are processed together. This is important if correlated fast-changing signals are to be processed together, but there are no two parallel A / D and read paths available. Only in this way can, for example, the acceleration signals of two angularly offset acceleration sensors be added vectorially in order to generate a direction-selective triggering signal for an occupant protection system for motor vehicles. The same applies to yaw rate signals or the logical combination of acceleration and yaw rate signals if they are to make each other plausible.
  • FIG. 3 shows a further implementation in which, for the purpose of marking the completed updating process, a status display 4.3, for example, with one toggle bit 4.3 each, is used.
  • a status display 4.3 for example, with one toggle bit 4.3 each
  • at least the time-critical (or here all) A / D channels 4.1 are supplemented by a toggle bit 4.3 and a cycle register 2.5 is provided.
  • the sequence of the conversion processes up to channel 16 or the conversion process of the A / D channel 16 is completed at the time shown.
  • the use of multi-bit information per channel opens up further analysis.
  • the status of one or more toggle bits 4.3 can be recorded and saved in the cycle register 2.5.
  • toggle bit 4.3.y of the channel y is saved in the cycle register 2.5 for each read access at least to a predetermined time-critical buffer 2.1.y, then read out without the position x of the A / D - Pointers 4.2 and thus without corresponding register 2.3 are getting along.
  • a combination of both variants is used. In this case, only that toggle bit 4.3.y of the channel y is saved in the cycle register 2.5, is read on the buffer 2.1.y just.
  • the update status is noted for each channel during the respective read access.
  • the corresponding toggle bit 4.3.y be held, so that after reading in particular even after reading a register sequence, ie several result registers successively based of the cycle register 2.5, preferably in conjunction with the pointer register 2.3, a very exact assignment or a very exact statement about the timeliness of the register values (2.1) can be derived.
  • the blurring / uncertainty to be eliminated according to the method of FIG. 2 is outlined in FIG. 4 and is based on the fact that some asynchronism can occur when changing an A / D channel to the next A / D channel which occurs when the pointer of the pointer register (2.3) is in the range of a sequence of values to be read or is located immediately before, because then a statement as to whether the value has already been updated or whether it is still the old value is not possible , This blurring / uncertainty can be clearly eliminated by means of the supplementary toggle bit information 4.3.
  • the flags 4.3.y, 4.3.y-1,..., which are respectively sequentially secured in the cycle register 2.5, are read out of the temporary memory of this group and, if the markings match, from the position y, y-1, y-2,. ... all cache 2.1. y, 2.1. y-1, ... the group to the position x of the buffer memory 2.1.x that has just been updated during the last readout of a buffer of this group, the update times of all latches are estimated, since an overtaking of the read access can be excluded.
  • the invention is particularly suitable for signal processing units in which several microcontrollers access the same latches, ie result registers, via one or more interfaces. For this purpose, a separate toggle bit system and corresponding cycle register would be required for each microcontroller.
  • a separate toggle bit system and corresponding cycle register would be required for each microcontroller.
  • the multiple use of sensor data will be increasingly the case, for example in the field of automotive electronics, as certain input signals, such as linear or rotational accelerations for different applications, such as the control of occupant protection devices, ABS and the like are used and cost reasons, the number of sensors are further reduced got to.
  • a / D pointer points to the currently selected A / D channel for conversion

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

Es wird ein Verfahren sowie eine Signalverarbeitungseinheit zur Signalverarbeitung einer Mehrzahl analoger Eingangssignale (4.1) mit einem gemeinsamen Analog-Digital-Wandler (4.0) vorgestellt, der in einem Durchlauf zumindest einen Teil der analogen Eingangssignale (4.1) nacheinander erfasst, wandelt (4.0) und jeweils einen entsprechenden Digitalwert in dem jeweils zugeordneten Zwischenspeicher (2.1) aktualisiert, wobei die Zwischenspeicher (2.1 ) über eine gemeinsame Schnittstelle (2) ebenfalls sequentiell (.6) ausgelesen werden. Es wird zumindest während eines Durchlaufs vermerkt (2.3,4.3), welcher Zwischenspeicher (2.1) jeweils aktualisiert wurde. Dazu kann beispielsweise der Stand des A/D-Zeigers in ein Register gesichert werden oder eine Markierung vorgesehen sein, welche den Aktualisierungsstand anzeigt.

Description

Verfahren zur Signalverarbeitung einer Mehrzahl analoger Eingangssignale mit einem gemeinsamen Analog-Digital-Wandler sowie geeignete Schaltungsanordnung
Die Erfindung betrifft ein Verfahren zur Signalverarbeitung einer Mehrzahl analoger Eingangssignale mit einem gemeinsamen Analog-Digital-Wandler gemäß dem Oberbegriff von Anspruch 1. Soll eine Mehrzahl analoger Eingangssignale mit einem gemeinsamen Analog-Digital-Wandler digitalisiert werden, so wird sequentiell jeweils eines der analogen EΞingangssignale erfasst, gewandelt und ein entsprechender Digitalwert in dem zugeordneten Zwischenspeicher aktualisiert. Die Zwischenspeicher können als Register ausgestaltet und dann parallel oder über eine gemeinsame Schnittstelle ebenfalls sequentiell ausgelesen werden. A/D-Wandler zur Wandlung einer Mehrzahl analoger Eingangssignale können mittels einer synchronen Betriebsart bspw. von einem Mikrocontroller synchronisiert betrieben werden, wobei das Schreiben in den Zwischenspeicher und das Auslesen daraus fest synchronisiert werden. Diese Betriebsart ist aufwendig und weist zudem gewisse Probleme auf, wenn mehr als ein μC die Ergebnisse auswerten will (sofern die μCs zueinander nicht synchronisiert sind). Darüber hinaus ist ein unsynchronisierter Betrieb denkbar. Figur 1 zeigt eine
Erfassungsvorrichtung gemäß dem Stand der Technik, bei dieser eine freilaufende A/D- Wandlereinheit (4) mit beispielsweise 20 Eingangs-Kanälen (4.1) zyklisch die (nicht näher dargestellten zu erfassenden) Signalquellen / Signalgrößen erfasst und wandelt. Pro Wandelvorgang mittels des A/D-Wandlers 4.0 für einen A/D-Kanal wird eine Zeit Δt1 benötigt, so dass für die Wandlung aller Kanäle die entsprechend x-fache Zeit benötigt wird (im Beispiel 20 * Δt1). Nach der Erfassung und Wandlung der Signalquelle / Signalgröße von A/D-Kanal 20, wird automatisch wieder bei A/D-Kanal 1 gestartet. Der A/D-Zeiger (4.2) zeigt hierbei jeweils auf den aktuell zur Wandlung ausgewählten A/D-Kanal (4.1). Nach jeder einzelnen A/D-Wandlung wird das Ergebnis der Wandlung in einem für den jeweiligen A/D-Kanal (4.1) zugeordneten Register (2.1) bspw. einer SPI-Schnittstelle zwischengespeichert (2.2), damit das Ergebnis zur weiteren Verarbeitung von diesem Register (2.1) (Registern) abgeholt / ausgelesen werden kann. Der Mikro-Controller (3) kann bspw. mittels seiner SPI-Schnittstelle die Daten der Registerinhalte / Ergebnisregister (2.1) auslesen, wozu zum Auslesen eines jeweiligen ausgewählten einzelnen Registers (2.1) eine Zeit Δt2 erforderlich ist. Entsprechend der Anzahl der auszulesenden Registerinhalte / Registerwerte, wird hierfür ein Vielfaches der Zeit Δt2 benötigt. Das Auslesen geht jedoch in der Regel deutlich schneller (Δt1 > Δt2) als der A/D-Wandlungs- und Registeraktualisierungsprozeß.
Da der A/D-Wandler freilaufend, d.h. ohne Synchronisation zur SPI-Schnittstelle bzw. ohne Triggerung des Beginns eines Wandlerzyklus die Signalquellen / Signalgrößen erfasst und wandelt (wofür eine gewisse Zeit benötigt wird), kann beim Auslesen der Register-Daten / Registerwerte (2.1 ) mittels der SPI-Schnittstelle keine exakte zeitliche Zuordnung getroffen werden, wie aktuell die entsprechenden Register-Daten / Registerwerte (2.1) sind, da je nach relativer Position des A/D-Zeigers (4.2) zur Position des auszulesenden Registers (2.1 ) der Inhalt der Register-Daten / Registerwerte (2.1) entweder sehr aktuell oder bis zu 20 mal der Wandlungszeit (4.5) (20 * Δt1) alt sein kann. In ungünstigen Fällen kann dieser Effekt sogar dazu führen, dass zwei benachbarte Registerinhalte beim Auslesen jeweils mit einer größeren Zeitdifferenz unterschiedlich alt sein können, obwohl die beiden Registerinhalte innerhalb eines Durchlaufs zeitlich sehr eng zusammen liegend beschrieben werden.
Durch eine Drift der beiden Frequenzen (Δt1 ≠ Δt2) kann sich dieser Effekt noch verstärken und über alle jeweils benachbarten Register erstrecken. Der Lesezugriff kann also den Schreibzugriff quasi "ein-" oder gar "überholen". Die Aufgabe der vorliegenden Erfindung ist es daher, ein Verfahren sowie eine dazugehörige Schaltungsanordnung zur Signaiverarbeitung einer Mehrzahl analoger Eingangssignale mit einem gemeinsamen Analog-Digital-Wandler vorzustellen, bei dem ohne starre Synchronisierung von Schreib- und Lesezugriff auf den Zwischenspeicher eine zeitliche Zuordnung möglich wird.
Diese Aufgabe wird durch die Merkmale der unabhängigen Ansprüche gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen, wobei auch Kombinationen und Weiterbildungen einzelner Merkmale miteinander denkbar sind. Ein wesentlicher Gedanke der Erfindung besteht darin, dass vermerkt wird, welche Zwischenspeicher während eines Durchlaufs bereits aktualisiert wurden. Dies kann bspw. durch entsprechende Markierungen für die Zwischenspeicher oder auch die Abfrage der Position des A/D-Zeigers erfolgen. Es wird also ein Verfahren zur Signalverarbeitung einer Mehrzahl analoger Eingangssignale mit einem gemeinsamen Analog-Digital-Wandler beschrieben, wobei der A/D-Wandler in einem Durchlauf zumindest einen Teil der analogen Eingangssignale nacheinander erfasst, wandelt und jeweils einen entsprechenden Digitalwert in dem jeweils zugeordneten Zwischenspeicher aktualisiert. Die Zwischenspeicher werden über eine gemeinsame Schnittstelle ebenfalls sequentiell ausgelesen.
Zumindest während eines Durchlaufs wird vermerkt, welcher Zwischenspeicher jeweils aktualisiert wurde. Nach dem Durchlauf können die Informationen beispielsweise durch den nächsten' Durchlauf überschrieben werden. Darüber hinaus könnten natürlich die Informationen über mehrere Durchläufe gespeichert und ausgewertet werden. Vorzugsweise wird bei dem Auslasen zumindest eines vorgegebenen Zwischenspeichers vermerkt, welcher Zwischenspeicher zum Zeitpunkt des Auslesens gerade durch den A/D-Wandler aktualisiert wird, also wo bspw. ein entsprechender A/D-Zeiger gerade steht.
Vorzugsweise wird nach dem Auslesen zumindest eines vorgegebenen Zwischenspeichers auch die vermerkte Position des zum Zeitpunkt des Auslesens dieses vorgegebenen Zwischenspeichers gerade durch den A/D-Wandler aktualisierten Zwischenspeichers ausgelesen und aus der Position des vorgegebenen Zwischenspeichers sowie der Position des gerade aktualisierten Zwischenspeichers auf den Zeitpunkt der Aktualisierung des vorgegebenen Zwischenspeichers geschlossen und die zeitliche Zuordnung des Wertes des vorgegebenen Zwischenspeichers oder der Wert angepasst.
Dabei kann beispielsweise eine zumindest annähernd bekannte Zykluszeit für die Dauer einer Aktualisierung verwendet werden.
Aus dem aktuellen Wert des vorgegebenen Zwischenspeichers sowie zumindest einem vorhergehenden Wert dieses Zwischenspeichers bzw. der Eingangsgröße sowie den jeweiligen Zeitpunkten der Aktualisierung kann vorzugsweise ein Wert der Eingangsgröße für einen vorgegebenen Zeitpunkt durch Interpolation abgeschätzt werden.
Bspw. die Werte zumindest zweier nacheinander ausgelesener Zwischenspeicher durch
Interpolation zumindest eines der Werte auf einen gleichen Zeitpunkt bezogen und miteinander verarbeitet werden. Dies ist beispielsweise für miteinander korrelierte Messgrößen wichtig, wie bspw. die Beschleunigungen in zwei Richtungen, die zu einer Gesamtbeschleunigung vektoriell verknüpft werden sollen, wie dies beispielsweise zur Richtungsdetektion bei Beschleunigungen für die Auslösung von Insassenschutzeinrichtungen erforderlich ist.
Während eines Durchlaufs zumindest für vorgegebene Zwischenspeicher bzw. Eingangssignale wird vorzugsweise jeweils eine Markierung gesetzt, wenn die Aktualisierung dieses Zwischenspeichers abgeschlossen ist. Dadurch können insbesondere Fälle paralleler Lese- und Schreibzugriffe erkannt werden.
Vorzugsweise wird bei dem Auslesen zumindest eines vorgegebenen Zwischenspeichers vermerkt, ob zumindest die Markierung dieses vorgegebenen Zwischenspeichers bereits gesetzt, die Aktualisierung also abgeschlossen war. Alternativ oder ergänzend kann eine Markierung vorgesehen werden, in der vermerkt wird, ob ein Wert im Zwischenspeicher bereits einmal ausgelesen wurde, wobei die Markierung so gewählt wird, dass zwischen jeweils zumindest zwei aufeinanderfolgenden Aktualisierungsdurchläufen eindeutig unterschieden werden kann. Dadurch kann bei einem Lesezugriff erkannt werden, ob ein alter, d.h. bereits einmal gelesener Wert nochmals gelesen wird oder es sich um einen neuen Wert handelt. Im Gegensatz zu einem Handshake-Verfahren ist dabei auch erkennbar, ob ein alter Wert vorliegt, unabhängig davon, ob dieser nun ausgelesen wurde oder nicht. Um zwei aufeinander folgende Aktualisierungsdurchläufe eindeutig unterscheiden zu können, reicht eine 1 -Bit- Information, wobei für eine höhere Genauigkeit auch ein kleiner Zähler mit mehr als 1 Bit vorgesehen sein kann, der bei jedem Schreibzugriff entsprechend inkrementiert wird. Bereits eine kleine Bitanzahl reicht dabei aus, um die erforderliche zeitliche Zuordnung zu ermöglichen, ohne dass aufwändige Zeitstempelverfahren mit entsprechend hohem Speicherbedarf erforderlich wären.
Dieses Verfahren mit der für zumindest zwei aufeinander folgende Aktualisierungsdurchläufe, also Schreibzugriffe eindeutigen Markierung ermöglicht bereits eine Zeitdifferenz zwischen zwei Werten zweier Zwischenspeicher zu gewinnen, ohne dass eine Absolutzeitinformation bspw. durch den Vermerk des jeweils aktuell gerade aktualisierten Zwischenspeichers erforderlich ist.
Bei dem sequentiellen Auslesen einer aus mehr als einem Zwischenspeicher bestehenden Gruppe vorgegebener Zwischenspeicher wird bevorzugt jeweils in einem gemeinsamen Register vermerkt, ob die Markierung des gerade ausgelesenen Zwischenspeichers bereits gesetzt war. Nachfolgend wird das Register ausgelesen und dabei geprüft, ob für alle Zwischenspeicher die Markierung identisch gesetzt war. Dann gab es keinen Schreibzugriff während des Lesens auf die Zwischenspeicher.
In einer Weiterbildung wird die Gruppe vorgegebener Zwischenspeicher ausgelesen und nach dem Auslesen der Gruppe für die gesamte Gruppe nur die Position desjenigen Zwischenspeichers ausgelesen, welcher während für des Auslesen des letzten Zwischenspeichers gerade aktualisiert wurde. Zudem werden die Markierungen der Zwischenspeicher dieser Gruppe ausgelesen und bei der Übereinstimmung der Markierungen aus der Position aller Zwischenspeicher der Gruppe zur Position des während des letzten Auslesens eines Zwischenspeichers dieser Gruppe gerade aktualisierten Zwischenspeichers die Aktualisierungszeitpunkte aller Zwischenspeicher abgeschätzt.
Es reicht also ein einmaliges Auslesen des Zeiger-Registers für die zeitliche Zuordnung aller Messwerte, wenn anhand der Markierungen nur ausgeschlossen werden kann, dass das Auslesen das Aktualisieren eingeholt hat.
Entsprechend wird eine Signalverarbeitungseinheit für eine Mehrzahl analoger Eingangssignale vorgestellt. Es ist ein gemeinsamer Analog-Digital-Wandler vorgesehen, der in einem Durchlauf zumindest einen Teil der analogen Eingangssignaie nacheinander erfasst und in einen Digitalwert wandelt. Weiterhin ist jeweils ein Zwischenspeicher für jedes Eingangssignal vorhanden, in dem bei einen Durchlauf jeweils ein entsprechender Digitalwert des Eingangssignals aktualisiert wird. Darüber hinaus gibt es eine gemeinsame Schnittstelle, über welche die Zwischenspeicher sequentiell ausgelesen werden.
Zudem ist erfindungsgemäß ein Register vorgesehen, in welchem zumindest während eines Durchlaufs vermerkt wird, welcher Zwischenspeicher jeweils aktualisiert wurde. Vorzugsweise weist der A/D-Wandler einen A/D-Zeiger auf, dessen Wert der Position des aktuell erfassten Eingangssignals und des zugeordneten Zwischenspeichers entspricht, und erzeugt die Signalverarbeitungseinheit bei jedem Auslesen zumindest eines vorgegebenen Zwischenspeichers ein Steuersignal, auf welches hin der Wert des A/D-Zeigers in das Register übertragen wird.
Die Signalverarbeitungseinheit weist vorzugsweise zumindest für bestimmte, vorgegebene Zwischenspeicher bzw. Eingangssignale ein Markierungsspeicher auf, der gesetzt wird, wenn die Aktualisierung dieses Zwischenspeichers abgeschlossen ist.
Der Markierungsspeicher kann in einem Ausführungsbeispiel ein Ein-Bit-Speicher je Kanal sein, welcher bei jedem Durchlauf nach Abschluß der Aktualisierung invertiert oder in der Variante der Lesemarkierung gesetzt wird, wenn ein Zwischenspeicherinhalt ausgelesen wurde. Vorzugsweise ist ein auslesbares Markierungsregister vorgesehen, wobei die Signalverarbeitungseinheit bei jedem Auslesen zumindest eines vorgegebenen Zwischenspeichers wieder ein Steuersignal erzeugt und auf das Steuersignal hin zumindest der aktuelle Wert des Markierungsspeichers des ausgelesenen Zwischenspeichers in das Markierungsregister gesichert wird. Die Erfindung wird nun nachfolgend anhand eines Ausführungsbeispieles unter Zuhilfenahme der Figuren näher erläutert. Im Folgenden können für funktional gleiche und/oder gleiche Elemente mit den gleichen Bezugsziffern bezeichnet sein. Es zeigen
Fig. 1 : Signalverarbeitungseinheit gemäß dem Stand der Technik
Fig. 2: erste Ausgestaltung einer erfindungsgemäßen Signalverarbeitungseinheit mit einem Zeiger-Register
Fig. 3 weitere Ausgestaltung mit einem Zeiger-Register sowie Markierungsspeichern Fig. 4 Detailansicht
Figur 1 zeigt den Stand der Technik und wurde bereits eingangs erläutert und insoweit Bezug genommen. Gleiche Baugruppe wurden mit gleichlautenden Bezugszeichen versehen
In Ergänzung zur Figur 1 werden in Fig. 2 die Ergebnis-Register 2.1 , die als Zwischenspeicher dienen, um ein weiteres Register, ein Zeiger-Register 2.3 ergänzt.
In dieses Zeigerregister 2.3 wird beim Auslesen eines vorgegebenen oder beliebigen Ergebnisregisters 2.1.y die Zeigerinformation / des A/D-Zeigers 4.2 übernommen, welche/r den aktuell zur Wandlung anstehenden A/D-Kanal x zeigt. Dies wird bis zum nächsten Auslesevorgang im Zeiger-Register 2.3 festgehalten. Das Zeiger-Register 2.3 kann ausgelesen werden, bspw. ebenfalls über die SPI-Schnittstelle 2.
So ist nach dem Auslesen eines einzelnen Registers 2.1.y anhand der festgehaltenen Position x des A/D-Zeigers 4.2 zu diesem Zeitpunkt eine Zuordnung bzw. eine Aussage über die Aktualität der Reg ister- Daten / Registerwerte 2.1. y ableitbar, denn die erforderliche ZeJt At1 zum Wandeln eines Messwertes mittels des A/D-Wandlers 4.0 (siehe Fig. 4) und Einschreiben ins Ergebnis- Register und die Position und Abarbeitungsreihenfolge ist ja bekannt.
Generell können parallele Lese-Schreibzugriffe auf einen Zwischenspeicher erkannt und die Werte verworfen werden.
Es ergeben sich daraus folgende zwei bevorzugten Möglichkeiten der exakten zeitlichen Zuordnung (Altersbestimmung) der Register-Daten 2.1 : a) Ermittlung der Differenz der Position x des A/D-Zeigers 4.2 bzw. Zeiger-Registers 2.3 zur
Position y des auszulesenden Registers. Vorzugsweise könnte durch Interpolation aus dem vorherigen Wert, aktuelleren Wert und der Verzögerungszeit der Wert korrigiert werden. b) Monitoring des Zeiger-Registers 2.3, d.h. bei jedem Auslesen des Zeigerregisters 2.3 wird die Position des A/D-Zeigers 4.2 aktualisiert und versetzt für den folgenden Lesevorgang im Zeiger-Register hinterlegt. Sobald im Zeigerregister 2.3 die gewünschten zu erfassenden A/D-Kanäle als bearbeitet angezeigt werden (Zeiger zeigt Kanalwert +1), kann der entsprechende Registerwert 2.1 sehr zeitaktuell ausgelesen werden. insbesondere die Variante a) soll noch etwas näher erläutert werden. Nach dem Auslesen zumindest eines vorgegebenen Zwischenspeichers 2.1.y, wenn gewünscht natürlich aller, wird auch die im Zeiger-Register 2.3 vermerkte Position x des zum Zeitpunkt des Auslesens dieses vorgegebenen Zwischenspeichers 2.1. y gerade durch den A/D-Wandler 4.0 aktualisierten Zwischenspeichers 2.1.x ausgelesen und aus der Position y des vorgegebenen Zwischenspeichers 2.1. y sowie der Position x des gerade aktualisierten Zwischenspeichers 2.1.x auf den Zeitpunkt der Aktualisierung des vorgegebenen
Zwischenspeichers 2.1.y geschlossen ( etwa (x-y)* At1 ) und die zeitliche Zuordnung des Wertes des vorgegebenen Zwischenspeichers 2.1. y angepasst, d.h. der Zeitwert entsprechend korrigiert, oder der Wert des Zwischenspeichers (2.1.y) angepasst.
Die Anpassung des Wert des Zwischenspeichers 2.1.y kann beispielsweise so erfolgen, in dem aus dem aktuellen Wert des vorgegebenen Zwischenspeichers 2.1. y sowie zumindest einem vorhergehenden Wert dieses Zwischenspeichers 2.1. y bzw. Kanals sowie den jeweiligen Zeitpunkten der Aktualisierung ein Wert der Eingangsgröße für einen vorgegebenen Zeitpunkt durch Interpolation abgeschätzt wird.
So können der Wert eines Kanals durch Interpolation auf einen gleichen Zeitpunkt bezogen werden wie ein anderer Kanal und die Werte beider Kanäle miteinander verarbeitet werden. Dies ist wichtig, wenn zueinander korrelierte sich schnell ändernde Signale miteinander verarbeitet werden sollen, aber keine zwei parallelen A/D- und Einlesepfade zur Verfügung stehen. Nur so können beispielsweise die Beschleunigungssignale zweier in Winkel zueinander versetzt ausgerichteter Beschleunigungssensoren vektoriell addiert werden, um ein richtungsselektives Auslösesignal für ein Insassenschutzsystem für Kraftfahrzeuge zu generieren. Analoges gilt für Drehratensignale oder die logische Verknüpfung von Beschleunigungs- und Drehratensignalen, wenn diese einander plausibilisieren sollen.
Es sei darauf hinzuweisen, dass es ausreicht, aus der Menge der A/D-Kanäle (hier 20) nur für diejenigen Kanäle bzw. Zwischenspeicher 2.1 .y eine Vermerkung bspw. der aktuellen Position x des A/D-Zeigers 4.2 vorzunehmen, für die eine derartige zeitkritische Signalverarbeitung erforderlich ist und durchaus mit der gleichen A/D-Wandlereinheit 4 zudem unkritische Kanäle verarbeitet werden.
Dies ist wichtig, weil zumindest für eine exakte zeitliche Zuordnung eines Kanals y die Position x des dabei zeitgleich gerade aktualisierten Kanals y nachfolgend mit ausgelesen werden sollte, was quasi zu einer Verdopplung der Lesezugriffe der Schnittstelle 2 führen würde. Daher könnte nur nach jedem der zeitkritischen Kanälen (bspw. y=5) oder sogar nur einmal nach einem Block zeitkritischer Kanäle auch das Zeiger-Register 2.3 ausgelesen werden.
Figur 3 zeigt eine weiterführende Realisierung, bei dieser zwecks Markierung des abgeschlossenen Aktualisierungsprozesses eine Zustandsanzeige 4.3 bspw. mit je einem Toggle- Bit 4.3 zur Anwendung gelangt. In Ergänzung zur Figur 2 werden zumindest die zeitkritischen (oder hier alle) A/D-Kanäle 4.1 um ein Toggle-Bit 4.3 ergänzt sowie ein Zyklus-Register 2.5 vorgesehen. Es ergeben sich auch hier verschiedene Ausgestaltungen.
Die Funktionsweise des Toggle-Bits 4.3.x ist im einfachsten Fall die, dass nach jedem erfolgten Wandlungsvorganges des x-ten A/D-Kanals, z.B. wenn die Daten ins dazugehörige Register 2.1.x übergeben werden, sich das Bit 4.3.x:=4.3.x+1 entsprechend abwechselnd ändert. Wie aus der Figur 3 zu entnehmen ist, ist die Sequenz der Wandlungsvorgänge bis Kanal 16 bzw. der Wandlungsvorgang des A/D-Kanals 16 zum dargestellten Zeitpunkt abgeschlossen. Die Verwendung einer Mehr-Bit-Information je Kanal eröffnet natürlich noch weitergehende Analysen. In das Zyklus-Register 2.5 kann der Stand eines oder mehrerer Toggle-Bits 4.3 festgehalten und gesichert werden.
Ist für jeden Kanal ein Toggle-Bit vorgesehen, so kann aus der Gesamtheit der Toggle-Bits 4.3 unmittelbar auf den zuletzt aktualisierten Kanal (hier 16) und den folglich aktuell MD- zuwandelnden und evt. im Schreiben ins Register 2.1.x betroffenen Kanal x=17 geschlossen werden. Wird also analog zu der Variante in Fig. 2 bei jedem Lesezugriff zumindest auf einen vorgegebenen zeitkritischen Zwischenspeicher 2.1.y die Gesamtheit der Toggle-Bits 4.3 in das Zyklus-Register 2.5 gesichert und danach ausgelesen, kann dadurch ohne die Position x des A/D- Zeigers 4.2 und damit ohne entsprechendes Register 2.3 ausgekommen werden. Vorzugsweise kommt aber eine Kombination beider Varianten zum Einsatz. Dabei wird im Zyklus- Register 2.5 jeweils nur dasjenige Toggle-Bit 4.3.y des Kanals y gesichert, auf dessen Zwischenspeicher 2.1.y gerade gelesen wird.
Im Zyklus-Register 2.5 wird also für jeden Kanal der Aktualisierungsstand beim jeweiligen Lesezugriff vermerkt. So kann beim Auslesen eines beliebigen bzw. vorgegebenen Ergebnisregisters 2.1.y im Zyklus- Register 2.5 das entsprechende Toggle-Bit 4.3.y festgehalten werden, so dass nach dem Auslesen insbesondere auch noch nach dem Auslesen einer Registersequenz, also mehrerer Ergebnis- Register nacheinander anhand des Zyklus-Registers 2.5 vorzugsweise in Verbindung mit dem Zeiger-Register 2.3 eine sehr exakte Zuordnung bzw. eine sehr exakte Aussage über die Aktualität der Registerwerte (2.1) abgeleitet werden.
Mitteis dieser zusätzlichen Zyklus-Information erreicht man den Vorteil gegenüber dem Verfahren gemäß Figur 2, dass eine höhere / präzisere Aussagekraft, bedingt durch den Wegfall der möglichen auftretenden Toleranzen in der Frequenz der Zeitschleifen, erreicht werden kann.
Die zu eliminierende Unscharfe / Unsicherheit gemäß dem Verfahren nach Figur 2 ist in Fig. 4 skizziert und darin begründet, dass eine gewisse Asynchronität beim Wechsel eines A/D-Kanals zum nächsten A/D-Kanal auftreten kann, welcher dann auftritt, wenn sich der Pointer des Zeigerregisters (2.3) im Bereich einer auszulesenden Sequenz von Werten befindet, oder sich dieser unmittelbar zuvor befindet, da dann eine Aussage, ob der Wert bereits schon aktualisiert ist, oder ob es sich noch um den alten Wert handelt, nicht möglich ist. Diese Unscharfe / Unsicherheit ist mittels der ergänzenden Toggle-Bit-Information 4.3 eindeutig zu eliminieren.
Durch das Setzen eines Pointers (Zeigers) zur Kennzeichnung des aktuell gewandelten Kanals und vorzugsweise einer zusätzlichen Toggle-Bit-Information beim Auslesen eines beliebigen Registers / Ergebnisregisters kann auch eine zeitliche Zuordnung und somit eine Aussage über das „Alter" / die Aktualität des ausgelesenen Registers / Ergebnisregisters auch im kritischen „Übergangsbereich" getroffen werden, selbst wenn eine Sequenz von mehreren Werten ausgelesen wird. Insbesondere bei dem sequentiellen Auslesen einer aus mehr als einem Zwischenspeicher 2.1. y, 2.1. y-1 , ... bestehenden Gruppe vorgegebener Zwischenspeicher wird daher jeweils in einem gemeinsamen Register 2.5 vermerkt, ob die Markierung 4.3.y des jeweils gerade ausgelesenen Zwischenspeichers 2.1. y bereits gesetzt war. Nachfolgend, beispielsweise erst nach dem Ende des Durchlaufs, wird das Register 2.5 ausgelesen und dabei geprüft, ob für alle Zwischenspeicher die Markierungen identisch gesetzt waren, also alle Zwischenspeicher aktualisiert wurden, bevor der Lesezugriff erfolgte.
Insbesondere kann nach dem Auslesen der Gruppe für die gesamte Gruppe nur die Position x desjenigen Zwischenspeichers 2.1.x ausgelesen wird, welcher während des Auslesen des letzten Zwischenspeichers 2.1. y gerade aktualisiert wurde, also dem aktuellen Wert x des A/D-Zeigers 4.2 gemäß dem Register 2.3 entspricht.
Zudem werden die im Zyklus-Register 2.5 jeweils sequentiell gesicherten Markierungen 4.3.y,4.3.y- 1 ,... der Zwischenspeicher dieser Gruppe ausgelesen und bei der Übereinstimmung der Markierungen aus der Position y,y-1 ,y-2,.... aller Zwischenspeicher 2.1. y, 2.1. y-1 , ... der Gruppe zur Position x des während des letzten Auslesens eines Zwischenspeichers dieser Gruppe gerade aktualisierten Zwischenspeichers 2.1.x die Aktualisierungszeitpunkte aller Zwischenspeicher abgeschätzt werden, da ein Überholen des Lesezugriffs ausgeschlossen werden kann.
Die Erfindung eignet sich insbesondere für Signalverarbeitungseinheiten, bei denen mehrere Mikrocontroller über eine oder mehrere Schnittstellen auf die gleichen Zwischenspeicher, also Ergebnis-Register zugreifen. Dazu wäre dann für jeden Microcontroller ein eigenes Toggle-Bit- System sowie entsprechendes Zyklusregister erforderlich. Die Mehrfachnutzung von Sensordaten wird aber beispielsweise im Bereich der Automobilelektronik zunehmend der Fall sein, da bestimmte Eingangssignale , wie Linear- oder Drehbeschleunigungen für unterschiedliche Anwendungen, wie die Steuerung von Insassenschutzeinrichtungen, ABS und dergleichen verwendet werden und aus Kostengründen die Anzahl von Sensoren weiter reduziert werden muß.
Bezuqszeichenliste
1 Signalverarbeitungseinheit
2 SPI-Schnittstelle
2.1 Ergebnis-Register an der SPI-Schnittstelle
2.2 Bereitstellung des Wandlerergebnisses an das Ergebnis-Register
2.3 Zeiger- Register an der SPI-Schnittstelle
2.4 Steuerleitung
2.5 Zyklus-Register für die Toggle-Bits an der SPI-Schnittstelle
2.6 Lese-Zeiger, der auf das jeweils aktuell ausgelesene Ergebnis-Register zeigt
3 Mikro-Controller zur weiteren Signalverarbeitung
4 Analog/Digital-Wandeleinheit
4.0 A/D-Wandler
4.1 Eingangssignale / Eingangskanäle des Analog/Digital-Wandlers
4.2 A/D-Zeiger, zeigt auf den aktuell zur Wandlung ausgewählten A/D-Kanal
4.3 Toggle-Bit für Zustandsanzeige
4.4 Bereitstellung der Toggle-Bit-Informationen für das Zyklus-Register
At1 Erforderliche Zeit zum Wandeln eines Messwertes mittels A/D-Wandlers und Einschreiben ins Ergebnis-Register
At2 Erforderliche Zeit zum Auslesen eines Registerinhalts / Registerwerts x Laufvariable, welche auf die Position des A/D-Zeigers und damit das jeweils aktuell gewandelte Eingangssignal 4.1.x, dessen Zwischenspeicher 2.1.x und ggfs. das zugehörige Toggle-Bit 4.3.y kennzeichnet y Laufvariable, welche auf die Position des Lese-Zeigers und damit den aktuell ausgelesenen Zwischenspeicher 2.1.y und ggfs. das zugehörige Toggle-Bit 4.3.y kennzeichnet

Claims

Patentansprüche
1) , Verfahren zur Signalverarbeitung einer Mehrzahl analoger Eingangssignale (4.1) mit einem gemeinsamen Analog-Digital-Wandler (4.0), der in einem Durchlauf zumindest einen Teil der analogen Eingangssignale (4.1) nacheinander erfasst, wandelt (4.0) und jeweils einen entsprechenden Digitalwert in dem jeweils zugeordneten Zwischenspeicher (2.1) aktualisiert, wobei die Zwischenspeicher- (2.1) über eine gemeinsame Schnittstelle (2) ebenfalls sequentiell (2.6) ausgelesen werden, dadurch gekennzeichnet, daß zumindest während eines Durchlaufs in einem auslesbaren Speicherbereich (2.3,4.3) vermerkt wird, welcher Zwischenspeicher (2.1) jeweils aktualisiert wurde.
2) Verfahren nach Anspruch 1 , dadurch gekennzeichnet, daß bei dem Auslesen zumindest eines vorgegebenen Zwischenspeichers (2.1. y) vermerkt (2.3) wird, welcher Zwischenspeicher (2.1.x) zu diesem Zeitpunkt gerade durch den A/D-Wandler (4.0) aktualisiert wird.
3) Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß nach dem Auslesen zumindest eines vorgegebenen Zwischenspeichers (2.1. y) auch die vermerkte (2.3) Position (x) des zum Zeitpunkt des Auslesens dieses vorgegebenen Zwischenspeichers (2.1. y) gerade durch den A/D-Wandler aktualisierten Zwischenspeichers (2.1.x) ausgelesen wird.
4) Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß aus der Position (y) des vorgegebenen Zwischenspeichers (2.1. y) sowie der Position (x) des gerade aktualisierten Zwischenspeichers (2.1.x) auf den Zeitpunkt (= (x-y)* At1 ) der Aktualisierung des vorgegebenen Zwischenspeichers (2.1.y) geschlossen und die zeitliche Zuordnung des Wertes des vorgegebenen Zwischenspeichers (2.1.y) oder der Wert des Zwischenspeichers (2.1.y) angepasst wird. 5) Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß aus dem aktuellen Wert des vorgegebenen Zwischenspeichers (2.1. y) sowie zumindest einem vorhergehenden Wert dieses Zwischenspeichers (2.1. y) sowie den jeweiligen Zeitpunkten der Aktualisierung ein Wert der Eingangsgröße für einen vorgegebenen Zeitpunkt durch Interpolation abgeschätzt wird.
6) Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß der Wert eines Zwischenspeichers (2.1. y) durch Interpolation auf einen gleichen Zeitpunkt wie der Wert eines anderen Zwischenspeichers (2.1. y+1) bezogen und die Werte beider Zwischenspeicher (2.1.y,2.1.y+1) miteinander verarbeitet werden.
7) Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß während eines Durchlaufs zumindest für einen vorgegebenen Zwischenspeicher (2.1.x) bzw. Eingangssignal (4.1.x) jeweils eine Markierung (4.3.x) gesetzt wird, wenn die Aktualisierung dieses Zwischenspeichers (2.1.x) abgeschlossen ist, wobei die Markierung so gewählt wird, dass zwischen jeweils zumindest zwei aufeinanderfolgenden Aktualisierungsdurchläufen eindeutig unterschieden werden kann .
8) Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß bei dem Auslesen zumindest eines vorgegebenen Zwischenspeichers (2.1.y) vermerkt wird, welche Markierung (4.3.y) dieses Zwischenspeichers (2.1. y) gesetzt war.
9) Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß bei dem sequentiellen Auslesen einer aus mehr als einem Zwischenspeicher (2.1. y, 2.1.y-1 , ...) bestehenden Gruppe vorgegebener Zwischenspeicher jeweils in einem gemeinsamen Register (2.5) vermerkt wird, welche Markierung (4.3.y) des jeweils gerade ausgelesenen Zwischenspeichers (2.1. y) gesetzt war, nachfolgend das Register (2.5) ausgelesen und dabei geprüft wird, ob für alle Zwischenspeicher deren Markierungen identisch gesetzt waren. 10) Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Gruppe vorgegebener Zwischenspeicher (2.1.y, 2.1.y-1 , ...) ausgelesen und nach dem Auslesen der Gruppe für die gesamte Gruppe nur die Position (x) desjenigen Zwischenspeichers (2.1.x) ausgelesen wird, welcher während des Auslesen des letzten Zwischenspeichers (2.1.y) gerade aktualisiert wurde, zudem die Markierungen (4.3.y,4.3.y-1 ,...) der Zwischenspeicher dieser Gruppe ausgelesen werden und bei der Übereinstimmung der Markierungen aus der Position aller Zwischenspeicher (2.1. y, 2.1.y-1 , ...) der Gruppe zur Position (x) des während des letzten Auslesens eines Zwischenspeichers dieser Gruppe gerade aktualisierten Zwischenspeichers (2.1.x) die Aktualisierungszeitpunkte aller Zwischenspeicher abgeschätzt werden.
11) Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass die Werte zweier Zwischenspeicher nur dann miteinander weiterverarbeitet werden, wenn die Markierungen beider Zwischenspeicher übereinstimmen.
12) Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß aus den Positionen zumindest zweier Zwischenspeicher und deren Markierungen auf die Zeitdifferenz zwischen deren jeweiliger Aktualisierung geschlossen und diese Zeitdifferenz bei der Weiterverarbeitung der Werte der Zwischenspeicher miteinander berücksichtigt wird.
13) Signalverarbeitungseinheit (1) für eine Mehrzahl analoger Eingangssignale (4.1), mit einem gemeinsamen Analog-Digital-Wandler (4.0) , der in einem Durchlauf zumindest einen Teil der analogen Eingängssignale (4.1) nacheinander erfasst und in einen Digitalwert wandelt, einen Zwischenspeicher (2.1) für jedes Eingangssignal (4.1), in dem bei einen Durchlauf jeweils ein entsprechender Digitalwert des Eingangssignals aktualisiert wird, einer gemeinsamen Schnittstelle (2), über welche die Zwischenspeicher sequentiell ausgelesen werden, dadurch gekennzeichnet, daß ein Register (4.3,2.3) vorgesehen ist, in welchem zumindest während eines Durchlaufs vermerkt wird, welcher Zwischenspeicher (2.1.x) jeweils aktualisiert wurde. 14) Signalverarbeitungseinheit nach Anspruch 13, dadurch gekennzeichnet, daß der A/D-Wandler (4.0) einen A/D-Zeiger (4.2.) aufweist, dessen Wert (x) der Position des aktuell erfassten Eingangssignals (4.1.x) und des zugeordneten Zwischenspeichers (2.1.x) entspricht, die Signalverarbeitungseinheit (1) bei jedem Auslesen zumindest eines vorgegebenen Zwischenspeichers (2.1. y) ein Steuersignal (2.4) erzeugt,- auf welches hin der Wert des A/D- Zeigers (4.2) in das Register (2.3) übertragen wird.
15) Signalverarbeitungseinheit nach Anspruch 14, dadurch gekennzeichnet, daß zumindest für vorgegebene Zwischenspeicher (2.1.x) bzw. Eingangssignale (4.1.x) ein Markierungsspeicher (4.3.x) vorgesehen ist, der gesetzt wird, wenn die Aktualisierung dieses Zwischenspeichers (2.1.x) abgeschlossen ist.
16) Signalverarbeitungseinheit nach Anspruch 15, dadurch gekennzeichnet, daß der Markierungsspeicher (4.3.x) aus 1 Bit je Kanal (x) besteht, welches bei jedem Durchlauf nach Abschluß der Aktualisierung des Kanals (x) invertiert wird.
17) Signalverarbeitungseinheit nach Anspruch 14 oder 15, dadurch gekennzeichnet, daß ein auslesbares Markierungsregister (2.5) vorgesehen ist, die Signalverarbeitungseinheit (1) bei jedem Auslesen zumindest eines vorgegebenen Zwischenspeichers (2.1. y) ein Steuersignal (2.4) erzeugt und auf das Steuersignal (2.4) hin zumindest der aktuelle Wert des Markierungsspeichers (4.3.y) des ausgelesenen Zwischenspeichers (2.1.y) in das Markierungsregister (2.5) gesichert wird.
PCT/DE2006/000487 2005-03-23 2006-03-18 Verfahren zur signalverarbeitung einer mehrzahl analoger eingangssignale mit einem gemeinsamen analog-digital-wandler sowie geeignete schaltungsanordnung WO2006099846A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE112006000166T DE112006000166A5 (de) 2005-03-23 2006-03-18 Verfahren zur Signalverarbeitung einer Mehrzahl analoger Eingangssignale mit einem gemeinsamen Analog-Digital-Wandler sowie geeignete Schaltungsanordnung

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
DE102005014047 2005-03-23
DE102005014047.5 2005-03-23
DE102005014703.8 2005-03-29
DE102005014703 2005-03-29
DE102005017542.2 2005-04-16
DE102005017542A DE102005017542A1 (de) 2005-03-23 2005-04-16 Verfahren zur Signalverarbeitung einer Mehrzahl analoger Eingangssignale mit einem gemeinsamen Analog-Digitaler-Wandler sowie geeignete Schaltungsanordnung

Publications (1)

Publication Number Publication Date
WO2006099846A1 true WO2006099846A1 (de) 2006-09-28

Family

ID=36570623

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE2006/000487 WO2006099846A1 (de) 2005-03-23 2006-03-18 Verfahren zur signalverarbeitung einer mehrzahl analoger eingangssignale mit einem gemeinsamen analog-digital-wandler sowie geeignete schaltungsanordnung

Country Status (2)

Country Link
DE (2) DE102005017542A1 (de)
WO (1) WO2006099846A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7602328B2 (en) 2007-05-08 2009-10-13 National Semiconductor Corporation Data conversion diagnostic bit in a data converter

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5291197A (en) * 1988-07-13 1994-03-01 Nec Corporation One-chip data processor with built-in A/D converter for automatically repeating A/D conversions without instructions from a CPU
US5696768A (en) * 1996-12-10 1997-12-09 Intel Corporation Method and apparatus for data storage array tracking
DE19812917A1 (de) * 1998-03-24 1999-09-30 Siemens Ag Asynchrone FIFO-Speichervorrichtung

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2553753B2 (ja) * 1990-10-17 1996-11-13 三菱電機株式会社 Ａｄ変換装置
JPH098659A (ja) * 1995-06-22 1997-01-10 Mitsubishi Electric Corp アナログデジタル変換装置
DE10229186B4 (de) * 2002-06-28 2011-04-14 Robert Bosch Gmbh Messdatenerfassungsschaltung und Verfahren zur Messdatenerfassung

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5291197A (en) * 1988-07-13 1994-03-01 Nec Corporation One-chip data processor with built-in A/D converter for automatically repeating A/D conversions without instructions from a CPU
US5696768A (en) * 1996-12-10 1997-12-09 Intel Corporation Method and apparatus for data storage array tracking
DE19812917A1 (de) * 1998-03-24 1999-09-30 Siemens Ag Asynchrone FIFO-Speichervorrichtung

Also Published As

Publication number Publication date
DE112006000166A5 (de) 2007-10-11
DE102005017542A1 (de) 2006-09-28

Similar Documents

Publication Publication Date Title
EP2040957B1 (de) Verfahren und vorrichtung zur plausibilitätskontrolle von messwerten im kraftfahrzeugumfeld
DE102005018301B4 (de) Datenübertragungsvorrichtung
EP2807570B1 (de) Sensorübertragungsvorrichtung und verfahren zur übertragung von nutzdaten von einer mehrzahl von sensoren an eine bussteuervorrichtung für ein fahrzeug
DE3342004C2 (de) Vorrichtung zum Eingeben von Videosignalen in einen Digitalspeicher
DE102010000962A1 (de) Verfahren und Vorrichtung zur Überwachung eines Frequenzsignals
DE102011083254A1 (de) Verfahren und Vorrichtung zum Koppeln eines ersten Sensors mit zumindest einem zweiten Sensor
DE102008002000B4 (de) Sensoranordnung mit einer Offsetstellung und Verfahren zur Offsetstellung bei einer Sensoranordnung
DE102016220197A1 (de) Verfahren zum Verarbeiten von Daten für ein automatisiertes Fahrzeug
DE102017117128A1 (de) Drahtlose Vergabe von Netzwerkadressen
EP2040965A1 (de) Verfahren zum synchronisieren von komponenten eines kraftfahrzeugbremssystems und elektronisches bremssteuersystem
DE102017209132A1 (de) Sensordaten-Verarbeitungseinrichtung
DE102011103735B4 (de) Verfahren und Vorrichtung zur zyklischen digitalen Übertragung eines Positionswertes eines bewegten Objektes mit träger Masse
DE10148109B4 (de) Verfahren zum Speichern oder Weiterleiten von Daten
EP0693726B1 (de) Datenübertragungsverfahren in einem Echtzeitdatenverarbeitungssystem
WO2006099846A1 (de) Verfahren zur signalverarbeitung einer mehrzahl analoger eingangssignale mit einem gemeinsamen analog-digital-wandler sowie geeignete schaltungsanordnung
DE102018203968A1 (de) Zweiwege-Sensorsystem für Kraftfahrzeuge
EP3643541B1 (de) System zur überwachung des reifendrucks
WO2005002145A1 (de) Anordnung und verfahren zur verwaltung eines speichers
EP2088566A2 (de) Video-Überwachungssystem für ein Fahrzeug und Verfahren zum Überwachen eines Fahrzeugs
EP2011262B1 (de) Vorrichtung zur parallel-seriell-wandlung von mehreren durch jeweils einen detektor erfassten signalgrössen
DE102019120778A1 (de) Verfahren und Vorrichtung zur Lokalisierung eines Fahrzeugs in einer Umgebung
DE2014729A1 (de) Datenverarbeitungssystem mit mindestens einer Datenverwendungseinheit
DE102011007851A1 (de) Steuergerät mit einer digitalen Schnittstelle
DE202017104514U1 (de) Vorrichtung zur drahtlosen Vergabe von Netzwerkadressen
EP1523119B1 (de) Verfahren und eine Vorrichtung zur fehlerabgesicherten Übertragung von Nutzdaten

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 1120060001663

Country of ref document: DE

REF Corresponds to

Ref document number: 112006000166

Country of ref document: DE

NENP Non-entry into the national phase

Ref country code: RU

WWW Wipo information: withdrawn in national office

Ref document number: RU

122 Ep: pct application non-entry in european phase

Ref document number: 06722643

Country of ref document: EP

Kind code of ref document: A1

WWW Wipo information: withdrawn in national office

Ref document number: 6722643

Country of ref document: EP