WO2006080371A2 - アクセス調停装置、および調停可能条件検証装置 - Google Patents

アクセス調停装置、および調停可能条件検証装置 Download PDF

Info

Publication number
WO2006080371A2
WO2006080371A2 PCT/JP2006/301182 JP2006301182W WO2006080371A2 WO 2006080371 A2 WO2006080371 A2 WO 2006080371A2 JP 2006301182 W JP2006301182 W JP 2006301182W WO 2006080371 A2 WO2006080371 A2 WO 2006080371A2
Authority
WO
WIPO (PCT)
Prior art keywords
priority
access
requester
value
request
Prior art date
Application number
PCT/JP2006/301182
Other languages
English (en)
French (fr)
Other versions
WO2006080371A1 (ja
Inventor
Akihiro Watabe
Takayuki Morishige
Yuichiro Aihara
Original Assignee
Matsushita Electric Ind Co Ltd
Akihiro Watabe
Takayuki Morishige
Yuichiro Aihara
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Ind Co Ltd, Akihiro Watabe, Takayuki Morishige, Yuichiro Aihara filed Critical Matsushita Electric Ind Co Ltd
Priority to DE602006008430T priority Critical patent/DE602006008430D1/de
Priority to EP06712364A priority patent/EP1852783B1/en
Priority to JP2007500555A priority patent/JP4625836B2/ja
Priority to US11/883,366 priority patent/US7739437B2/en
Publication of WO2006080371A1 publication Critical patent/WO2006080371A1/ja
Publication of WO2006080371A2 publication Critical patent/WO2006080371A2/ja

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/16Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
    • G06F13/1663Access to shared memory
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control

Definitions

  • the present invention relates to an access arbitration device used for memory interface, task control, etc.
  • the performance of the access arbitration device is particularly important when processing with a high real-time property is required, such as an AV processing block in a digital AV (audio visual) home appliance.
  • a hardware mechanism using a round robin method that can guarantee the worst access time (the longest time until there is an access request and force access is made) is known. (For example, see Patent Document 1).
  • EDF Errorliest Deadline First
  • an AV processing block that performs AV processing with high real-time characteristics inside a system LSI, and a GUI (graphical user)
  • a general-purpose microcomputer that performs the same level of control as a computer (interface)
  • each functional block shares the same memory.
  • a system that requires real-time performance and a system that requires high performance (average performance) such as a microcomputer that requires less real-time performance
  • both real-time performance and performance can be achieved. Therefore, efficient mediation of integrated memory access is required.
  • Patent Document 1 Japanese Translation of Special Publication 2001—516100
  • Patent Document 2 JP-A-5-274162
  • the EDF method uses a process that reorders items in a queue frequently at the time of generation of a force task that is known to be able to perform optimal scheduling or at the completion of execution. It is difficult to do. Therefore, it is difficult to apply when a high-speed response such as bus arbitration is required.
  • the EDF method can be easily applied to real-time processing where the deadline is clearly determined.
  • Non-real-time processing does not have a clear deadline (average processing power is required). This is not always easy to apply because there is no constraint that an individual process must be completed by when).
  • the present invention can perform appropriate arbitration at high speed with a simple hardware configuration, and even when real-time processing and non-real-time processing are mixed, Realizes both real-time performance and performance by handling these in common. It is an object of the present invention to provide an access arbitration device that can easily perform efficient mediation.
  • a first access arbitration apparatus is an access arbitration apparatus that arbitrates access requests to a plurality of requester force access targets.
  • Priority holding means for holding the priority of access permission for each requester, priority control means for controlling the priority held in the priority holding means, and the priority held in the priority holding means is the highest.
  • An access permission means to grant access to lower requesters;
  • the priority level is lowered by a predetermined level.
  • a first access arbitration device comprising:
  • the above-mentioned priority increase and decrease are configured to be set for each requester.
  • the third access arbitration apparatus of the embodiment of the present invention provides:
  • a first access arbitration device comprising:
  • a first access arbitration device comprising:
  • the access permission means is configured so as not to grant access permission to a requester whose priority is lower than a predetermined permission suspension priority due to the lowering of the priority.
  • the fifth access arbitration apparatus according to the embodiment of the present invention provides:
  • a first access arbitration device comprising:
  • the priority control means is further configured to set the priority for at least some of the predetermined requesters as the reference priority when the priority for all the requesters is lower than the reference priority. It is characterized by that.
  • the sixth access arbitration apparatus of the embodiment of the present invention provides:
  • a first access arbitration device comprising:
  • the priority control means is further configured to set the priority for at least some of the predetermined requesters to the reference priority when there is no access request for all the requester powers.
  • the seventh access arbitration apparatus of the embodiment of the present invention provides:
  • a first access arbitration device comprising:
  • the priority control means further sets the priority to V as the reference priority for at least some of the requesters having no other access request when there is a power access request for only one requester. It is configured to be set at a time.
  • an eighth access arbitration apparatus according to the embodiment of the present invention provides:
  • a first access arbitration device comprising: The priority control means is further configured to output an error signal when access permission is not given to any of the requesters until the priority reaches a predetermined limit priority. It is characterized by that.
  • FIG. 1 is a block diagram showing a configuration of an access arbitration device.
  • FIG. 2 is an explanatory diagram showing an example of a relationship between an arbitration operation and a change in priority control value and the like.
  • FIG. 3 is an explanatory diagram showing a process of deriving one arbitration possible condition.
  • FIG. 4 is an explanatory diagram showing a process of deriving other mediating conditions.
  • FIG. 5 is a flowchart showing the operation of the arbitration enable condition verification device.
  • a memory using two requesters 201 and 202 As an embodiment of the present invention, as shown in FIG. 1, a memory using two requesters 201 and 202
  • This access arbitration device 100 has a reference priority value (TM
  • the above-mentioned reference priority value indicates that when a request is made with a request cycle of a predetermined value or more, the request should be made and the force should be completed within the response time (number of clock cycles) of that value. It is.
  • the above request cycle is a cycle such that the cumulative value of (request cycle-lower priority value (PERIOD)) ⁇ 0. (The cumulative value is reset to 0 each time cumulative value> 0. ) 0
  • the response time is determined by the reference priority value (TMIN) and priority decrease value (PERIOD), and the time required to access each requester 201 ⁇ 202 (Taccess). As will be explained in detail, it can be guaranteed by satisfying predetermined conditions.
  • TMAX permitted stop priority value
  • access is not permitted regardless of the magnitude relationship with the priority control value of other requesters. It indicates that it is okay.
  • the priority control value increases and exceeds the permitted stop priority value (TMAX) when, for example, requests with a shorter cycle than the priority decrease value (PERIOD) continue.
  • the average response time is maintained even if access is not granted in the meantime when the value exceeds the permitted stop priority value (TMAX).
  • the access arbitration device 100 includes a priority control value register 101 ⁇ 101 that holds a priority control value for each requester 201 ⁇ 202, and a priority control value control unit 102 that controls the priority control value.
  • ⁇ Selector 102 that selects access requester 201 ⁇ 202 based on the priority control value held in 102 and priority control value register 101 ⁇ 101 10 3 and an access control unit 104 that performs access control based on the selection result.
  • the priority control value held in the priority control value register 101 indicates, for example, the time (number of clock cycles) until the time when the access by the requesters 201 and 202 should be completed. Therefore, in this case, the smaller the value, the higher the priority.
  • the priority control value register 101 is configured using a counter, for example.
  • the priority control value control unit 102 holds in the priority control value register 101 based on a predetermined reference priority value (TMIN) and priority lowering value (PERIOD) given from the requesters 201 and 202.
  • TMIN predetermined reference priority value
  • PERIOD priority lowering value
  • the priority control value is increased by the priority lowering value (PERIOD).
  • the completion of the access is detected by, for example, negating a request signal when the access is completed.
  • the priority control value control unit 102 outputs a busy signal that is negated when the priority control value is equal to or higher than the reference priority value (TMIN) (low priority).
  • TMIN reference priority value
  • the priority control value is set to the reference priority value (TMIN) in response to the initialization signal from the access control unit 104 being asserted as will be described later. It has become.
  • an error signal that is asserted when the priority control value becomes negative (when it is 0 before subtracting 1) is output.
  • This error signal can be used, for example, to confirm that arbitration does not fail when debugging the access arbitration device. Such an error signal does not necessarily have to be output.
  • the selection unit 103 selects one of the requesters 201 and 202 for which the request signal is asserted, which is held in the priority control value register 101 and has a smaller priority control value! / The select result signal is output. However, if the priority control value exceeds the permitted stop priority value (TMAX) output from the requester 201 ⁇ 202, no selection is made.
  • TMAX permitted stop priority value
  • the access control unit 104 outputs an access permission signal to the requesters 201 and 202 in response to the select result signal.
  • the priority control value is equal to or higher than the reference priority value (TMIN) for any of the requesters 201 and 202).
  • the initialization signal output to the priority control value control unit 102 corresponding to at least one of the requesters 201 and 202 is asserted, and the priority control value is set to the reference priority value (TMIN). ing.
  • the value such as the reference priority value (TMIN) is not limited to being given from the requester 201 or 202, but can be given to other management devices or set to the access arbitration device. Or may be made. In addition, if the parameters can be changed without changing the circuit by holding them in a register, etc., the flexibility and versatility for changing the specifications can be improved.
  • the number of requesters is not limited to two. In particular, even when the number of requesters is large, each requester is handled in the same manner, and the circuit scale and complexity are not significantly increased. Thus, it is possible to easily configure a device capable of arbitrating many requesters.
  • the addition timing of the priority lowering value (PERIOD) is not limited to the above, and various modified examples in which substantially the same operation can be obtained may be applied. Specifically, for example, when the priority lowering value (PERIOD) is added at the time of access completion as described above, it is easy to understand the meaning of the value in relation to the request cycle, etc., but when access is granted Alternatively, a value that considers a decrease in the priority control value during the access may be added.
  • the priority control value is always 0 for access by the requesters 201 and 202 if a predetermined condition is satisfied as will be described in detail later. Complete by. That is, the priority control value indicates the time until the time (deadline) at which access should be completed when a request is made. In addition, the requester 201 ⁇ 202 is selected with the lowest priority control value (the deadline is closest). Therefore, in this access arbitration device 100, arbitration is performed by the EDF (Earliest Deadline First) algorithm.
  • EDF Earliest Deadline First
  • the increased priority control value is at least until it decreases to the reference priority value (TMIN).
  • the priority control value gradually decreases.
  • the priority control value is larger than the reference priority value (TMIN)
  • the priority control value is smaller than the priority control value of another requester, the access is permitted.
  • the priority control value is greater than the permitted stop priority value (TMAX)
  • access permission is suppressed. Therefore, even if the request is repeated in a short period of time, the priority control value does not become larger than (permitted stop priority value (TMAX) + priority lowering value (PERIOD)). Is avoided. And Even if the access permission is suppressed as described above, the average response time is maintained as described above.
  • the permitted stop priority value (TMAX) is set to a relatively small value, even if requests are frequently made, access within a certain period is prohibited, and access can be averaged. Therefore, for example, it is possible to easily perform a memory refresh operation appropriately.
  • the permitted stop priority value (TMAX) is set to a large value, continuous access can be permitted. Therefore, for non-real-time requesters, for example, the performance can be set higher by setting the permitted stop priority value (TMAX) higher.
  • arbitration operation itself can be appropriately performed as long as the size of the priority control value register 101 is sufficiently large, without necessarily restricting access permission as described above.
  • each priority control value is set to the reference priority value (TMIN).
  • T MIN the reference priority value
  • the priority control values of the other requesters may be lowered to the reference priority value (TMIN). Absent. Therefore, if the priority control value of all requesters is greater than the reference priority value (TMIN) In this case, the priority control value of any requester can be changed to the reference priority value (TMIN).
  • the priority control value is changed. Therefore, even a requester exceeding the permitted stop priority value (TMAX) can perform as much as possible. Access is allowed. Therefore, all requesters may be changed to the reference priority value (TMIN), but for example, by making the above changes for non-real-time requesters, It is easy to increase the processing performance of non-real-time requesters while ensuring the necessary access to the requesters in the system (while guaranteeing the longest delay time and guaranteeing real-time performance).
  • T (n) The maximum response time until a force access is completed after a request when arbitration is performed as described above.
  • arbitration fails, it can be divided into the following two failure patterns.
  • the priority lowering value (PERIOD) is added when the access is completed as described above.
  • each requester and the values related to each requester are generally expressed with a suffix G).
  • the priority control value P (j) force Terror—t or less until the last access is completed
  • Equation 1 if the above (Equation 1) holds for an arbitrary Terror, if the request period of each requester is greater than or equal to a predetermined value, the priority control value will be 0 for any request. In other words, the request is made and the force is guaranteed to be granted and completed within a predetermined response time.
  • priority control value P is Terror—the beam will be larger. If there is such a requester, the requester is in the state shown in FIG. 4, so that the requester (k) can be represented as a representative.
  • the total access time (Tall) for all requesters is Tall.
  • Equations 1 and 2 are derived based on the operation of the access arbitration device 100 of the present embodiment as described above. It is also possible to configure other access arbitration devices using the EDF method. In other words, if it is shown that arbitration can be achieved by some method! /, It is always possible to arbitrate even with an EDF-based access arbitration device. Therefore, the above-mentioned verification can be performed in a wide variety of access arbitration devices. Can be used for verification.
  • the power is shown by using ⁇ . In practice, an expression using ⁇ is used depending on how the clock timing is considered. You can make it a condition!
  • TMIN reference priority value
  • PERIOD priority decrease value
  • (S104) It is determined whether or not the arbitration fails, and if it fails, the process returns to (S101), the function block that accesses the shared memory is selected, the arbitration request parameter is changed, and the evaluation is performed. Repeated.
  • the access arbitration device is a simple circuit and has an efficiency capable of achieving both real-time performance and performance, for example, for bus arbitration when a plurality of processes and device (requester) power S memory are shared. If arbitration can be realized, it has the effect and is useful as an access arbitration device (arbiter) used for memory interface and task control.

Description

アクセス調停装置、および調停可能条件検証装置
技術分野
[0001] 本発明はメモリインターフェースやタスクの制御などに用いられるアクセス調停装置
(アービタ一)に関するものである。
背景技術
[0002] システム LSI (Large Scale Integrated circuit)が用いられつつある今日では、以前 の複数チップの機能を有する複数の機能ブロックを 1チップに集積することがよく行 われている。このような場合には、コストダウンを図るために、外部メモリの統合がなさ れることが多い。すなわち、以前のように複数チップの LSIが用いられる場合であれ ば、メモリも複数設けられて、それぞれ各 LSIに占有されることが多力つた力 システ ム LSIでは、複数の機能ブロックが 1つのメモリを共用することが非常に多く行われる ようになる。そこで、複数の機能ブロックからの競合するアクセスを調停するために、 アクセス調停装置が用いられる。
[0003] アクセス調停装置の性能は、特に、デジタル AV (audio visual)家電における AV処 理ブロックのように、リアルタイム性の高い処理が要求される場合に重要となる。このよ うな高いリアルタイム性が要求される処理に対しては、例えばワーストアクセスタイム( アクセス要求があって力 アクセスがなされるまでの最長時間)を保証できるラウンド ロビン方式を用いるハードウェアメカニズムが知られている(例えば、特許文献 1参照 。)。
[0004] また、特にバス調停に関するものではな 、が、マルチタスキング処理にぉ 、て複数 のプログラムの実行をスケジューリングするために、 EDF (Earliest Deadline First)と 呼ばれる手法を用いたものなども知られている。具体的には、実行待ち行列を生成し 、新たなタスクの生成時などに、デッドラインまでの時間の長さによってソートする処 理が行われる (例えば、特許文献 2参照。 ) 0
[0005] 一方、例えば、近年のデジタル AV (audio visual)家電にお 、ては、システム LSIの 内部に、リアルタイム性の高い AV処理を行う AV処理ブロックと、 GUI (graphical user interface)などのコンピュータ並みの複雑な制御を行う汎用マイコン(マイクロコンピュ ータ)などが設けられ、それぞれの機能ブロックが同一のメモリを共有するような構成 が考えられる。このようにリアルタイム性を要求するシステムと、マイコンのようにリアル タイム性はそれほど要求しな 、が高 、パフォーマンス(平均した性能)を要求するよう なシステムでは、特にリアルタイム性とパフォーマンスを両立させ得るように統合化さ れたメモリアクセスの効率的な調停が必要になる。
特許文献 1 :特表 2001— 516100号公報
特許文献 2:特開平 5 - 274162号公報
発明の開示
発明が解決しょうとする課題
[0006] 上記のようなラウンドロビン方式は、リアルタイム性を保証することは可能ではあるが 、そのためには、調停の対象となる処理に過大な処理能力が必要とされる。すなわち 、アクセスを要求する処理の優先度に係わらず一定の順序でアクセスが許可される ので、優先度の低 、処理が行われた後に優先度の高!、処理が行われてもよ!/、ような 処理能力が必要となる。
[0007] 一方、 EDF手法は、最適なスケジューリングを行い得ることが知られている力 タス クの生成時や実行完了時ごとに頻繁に待ち行列の項目を並べ換える処理などをノ、 一ドウエアで行うことは困難である。それゆえ、バス調停などのような高速な応答が必 要とされる場合に適用することは困難である。
[0008] また、 EDF手法は、デッドラインが明確に決定されるリアルタイム系の処理には容易 に適用できる力 非リアルタイム系の処理は明確なデッドラインがない(平均的な処理 能力は必要とされる力 個々の処理がいつまでに完了しなければならないという制約 はない)ために、必ずしも適用が容易ではない。特に、リアルタイム系の処理と非リア ルタイム系の処理とが混在する場合に、リアルタイム性とパフォーマンスを両立させ得 るように統合ィ匕されたメモリアクセスの効率的な調停を行わせることは困難である。
[0009] 本発明は、上記の点に鑑み、簡潔なハードウェア構成で適切な調停を高速に行わ せることができ、しかも、リアルタイム系の処理と非リアルタイム系の処理とが混在する 場合でも、これらを共通に扱えるようにして、リアルタイム性とパフォーマンスを両立さ せ得る効率的な調停を行わせることも容易なアクセス調停装置を提供することを目的 としている。
課題を解決するための手段
[0010] 上記の課題を解決するため、本発明の実施形態の第 1のアクセス調停装置は、 複数のリクエスタ力 アクセス対象へのアクセス要求を調停するアクセス調停装置で あって、
各リクエスタに対するアクセス許可の優先度を保持する優先度保持手段と、 上記優先度保持手段に保持される優先度を制御する優先度制御手段と、 上記優先度保持手段に保持された優先度が最も低いリクエスタにアクセス許可を 与えるアクセス許可手段と、
を備え、
上記優先度制御手段は、
リクエスタ力 アクセス要求がある場合、およびアクセス要求がなくて優先度が所定 の基準優先度よりも低い場合に、時間経過に応じて、優先度を所定の上昇程度だけ 上昇させる一方、
アクセスが許可された場合に、優先度を所定の低下程度だけ低下させるように構成 されていることを特徴とする。
[0011] また、本発明の実施形態の第 2のアクセス調停装置は、
第 1のアクセス調停装置であって、
上記優先度の上昇程度、および低下程度が、リクエスタごとに設定されるように構 成されて!/ヽることを特徴とする。
[0012] また、本発明の実施形態の第 3のアクセス調停装置は、
第 1のアクセス調停装置であって、
上記優先度の低下が、リクエスタによるアクセスの完了時点で行われるように構成さ れていることを特徴とする。
[0013] これらにより、待ち行列のソート処理などを必要とすることなぐ加減算など程度の処 理によって、適切な応答時間でアクセスが行われるように調停することができる。また 、いわゆる非リアルタイム系の処理などに対しても、基準優先度などの値を設定する ことによって、リアルタイム系の処理などと併せて調停することも容易にできる。
[0014] また、本発明の実施形態の第 4のアクセス調停装置は、
第 1のアクセス調停装置であって、
上記アクセス許可手段は、上記優先度の低下によって優先度が所定の許可停止 優先度よりも低くなつたリクエスタへのアクセス許可を与えな 、ように構成されて 、るこ とを特徴とする。
[0015] これにより、連続してアクセス要求がなされたときに優先度に応じた値が過大になつ たり過小になったりするのが防止される。
[0016] また、本発明の実施形態の第 5のアクセス調停装置は、
第 1のアクセス調停装置であって、
上記優先度制御手段は、さらに、全てのリクエスタについての優先度が、上記基準 優先度よりも低い場合に、少なくとも一部の所定のリクエスタについての優先度を基 準優先度に設定するように構成されて 、ることを特徴とする。
[0017] また、本発明の実施形態の第 6のアクセス調停装置は、
第 1のアクセス調停装置であって、
上記優先度制御手段は、さらに、全てのリクエスタ力 のアクセス要求がない場合 に、少なくとも一部の所定のリクエスタについての優先度を上記基準優先度に設定 するように構成されて 、ることを特徴とする。
[0018] また、本発明の実施形態の第 7のアクセス調停装置は、
第 1のアクセス調停装置であって、
上記優先度制御手段は、さらに、 1つのリクエスタだけ力 アクセス要求がある場合 に、他のアクセス要求がないリクエスタのうち、少なくとも一部の所定のリクエスタにつ V、ての優先度を上記基準優先度に設定するように構成されて 、ることを特徴とする。
[0019] これらにより、連続したアクセス要求によって優先度が低くされた場合でも、他のァク セス要求がない場合などには、優先度が戻されてアクセス許可されやすくなるように される。
[0020] また、本発明の実施形態の第 8のアクセス調停装置は、
第 1のアクセス調停装置であって、 上記優先度制御手段は、さらに、何れかのリクエスタに対して、上記優先度が所定 の限界優先度に達するまでアクセス許可が与えられな力つた場合に、エラー信号を 出力するように構成されて 、ることを特徴とする。
[0021] これにより、適切に調停が行われるかどうかの確認などが容易に行われる。
発明の効果
[0022] 本発明によれば、単純な回路で、複数の処理や装置(リクエスタ)がメモリを共有す る場合のノ ス調停などに対して、例えばリアルタイム性とパフォーマンスを両立させ得 る効率よ 、調停を実現できる。
図面の簡単な説明
[0023] [図 1]図 1は、アクセス調停装置の構成を示すブロック図である。
[図 2]図 2は、調停動作と優先度制御値等の変化との関係の例を示す説明図である。
[図 3]図 3は、 1つの調停可能条件の導出過程を示す説明図である。
[図 4]図 4は、他の調停可能条件の導出過程を示す説明図である。
[図 5]図 5は、調停可能条件検証装置の動作を示すフローチャートである。
符号の説明
[0024] 100 アクセス調停装置
101 優先度制御値レジスタ
102 優先度制御値制御部
103 選択部
104 アクセス制御部
201 - 202 ジクエスタ
203 メモリ
発明を実施するための最良の形態
[0025] 本発明の実施形態として、図 1に示すように、 2つのリクエスタ 201 · 202によるメモリ
203へのアクセスを調停するアクセス調停装置 100の例を説明する。
[0026] このアクセス調停装置 100は、リクエスタ 201 · 202から与えられる基準優先値 (TM
IN)、優先度低下値 (PERIOD)、および許可停止優先値 (TMAX)に基づいて調 停を行うようになっている。(上記各値および後述する優先度制御値は、優先度に関 連する値である力 その単位は、説明の便宜上、クロックサイクル数またはこれに対 応した時間の次元として説明する。 )
上記基準優先値 (TMIN)は、リクエストが所定以上のリクエスト周期でなされる場合 には、リクエストがなされて力もその値の応答時間(クロックサイクル数)以内にァクセ スが完了すべきことを示すものである。上記所定以上のリクエスト周期は、(リクエスト 周期-優先度低下値 (PERIOD) )の累積値≥0となるような周期である (上記累積 値は、累積値〉 0になるごとに 0にリセットされるとした値である。 ) 0ここで、上記応答 時間は、上記基準優先値 (TMIN)および優先度低下値 (PERIOD)と、各リクエスタ 201 · 202のアクセスに要する時間 (Taccess)とが後に詳述するように所定の条件を 満たすことによって保証することができる。
[0027] また、許可停止優先値 (TMAX)は、優先度制御値力この値を越えて 、る間は、他 のリクエスタの優先度制御値との大小関係に係わらず、アクセスが許可されなくてもよ いことを示すものである。(なお、優先度制御値が増大して許可停止優先値 (TMAX )を越えたりするのは、例えば優先度低下値 (PERIOD)より短い周期でのリクエスト が連続した場合であり、優先度制御値が許可停止優先値 (TMAX)を越えて 、る間 にアクセスが許可されなくても、平均的な応答時間は守られる。 )
なお、通常、非リアルタイム系の処理や処理装置については、必ずしも絶対的な応 答性は要求されないが、リアルタイム系と同様に上記各パラメータを設定することによ り、調停動作自体は特に区別することなく行わせることができる。これによつて、例え ばリアルタイム系のアクセスの残りバンド幅を非リアルタイム系のアクセスについて最 低保証として与えることなどができる(この場合でも、後述するように、処理に余裕があ れば、それ以上の性能を実質的に発揮させることもできる。 ) o
[0028] (アクセス調停装置 100について)
アクセス調停装置 100は、具体的には、各リクエスタ 201 · 202に対する優先度制 御値を保持する優先度制御値レジスタ 101 · 101と、上記優先度制御値を制御する 優先度制御値制御部 102· 102と、優先度制御値レジスタ 101 · 101に保持された優 先度制御値に基づいてアクセスを許可するリクエスタ 201 · 202を選択する選択部 10 3と、選択結果に基づいてアクセス制御をするアクセス制御部 104とを備えて構成さ れている。
[0029] 上記優先度制御値レジスタ 101に保持される優先度制御値は、例えば各リクエスタ 201 · 202によるアクセスが完了すべき時刻までの時間(クロックサイクル数)を示すよ うになつている。したがって、この場合には値が小さいほど優先度が高いことになる。 上記優先度制御値レジスタ 101は、具体的には、例えばカウンタを用いて構成され ている。
[0030] 優先度制御値制御部 102は、リクエスタ 201 · 202から与えられる所定の基準優先 値 (TMIN)、および優先度低下値 (PERIOD)に基づいて、上記優先度制御値レジ スタ 101に保持される優先度制御値を図 2および以下に示すように制御するようにな つている。
[0031] (a) 1クロックサイクルごとに、優先度制御値を 1ずつ減少させる。
[0032] (b) ただし、リクエスタ 201 · 202からのリクエストがない場合(リクエスト信号がアサ ートされていない場合)には、基準優先値 (TMIN)よりも小さくはしない。
[0033] (c) リクエスタ 201 · 202によるメモリ 203へのアクセスが完了すると、優先度制御 値を優先度低下値 (PERIOD)だけ増加させる。上記アクセスの完了は、具体的には 、例えばアクセス完了時にリクエスト信号がネゲートされることによって検知される。
[0034] さらに、優先度制御値制御部 102は、優先度制御値が基準優先値 (TMIN)以上 の (優先度が低い)場合にネゲートされるビジー信号を出力するとともに、このビジー 信号が何れのリクエスタ 201 · 202についてもネゲートされた場合に、後述するように アクセス制御部 104からの初期化信号がアサートされるのに応じて、優先度制御値を 基準優先値 (TMIN)に設定するようになっている。
[0035] また、優先度制御値が負になった場合(1を減算する前に 0であった場合)にアサ一 トされるエラー信号を出力するようになっている。このエラー信号は、例えばアクセス 調停装置のデバッグの際に調停が破綻しな 、ことを確認するためなどに用いることが できる力 必ずしもこのようなエラー信号が出力されるようにしなくてもよい。
[0036] また、選択部 103は、リクエスト信号がアサートされているリクエスタ 201 · 202のうち 、優先度制御値レジスタ 101に保持されて 、る優先度制御値の小さ!/、方を選択して 、セレクト結果信号を出力するようになっている。ただし、優先度制御値がリクエスタ 2 01 · 202から出力される許可停止優先値 (TMAX)を越える場合には、選択がなされ ないようになっている。
[0037] アクセス制御部 104は、上記セレクト結果信号に応じて、リクエスタ 201 · 202にァク セス許可信号を出力するようになっている。また、前記のように全ての優先度制御値 制御部 102から出力されるビジー信号がネゲートされた場合 (何れのリクエスタ 201 · 202についても、優先度制御値が基準優先値 (TMIN)以上である場合)に、少なくと もリクエスタ 201 · 202の一方に対応した優先度制御値制御部 102に出力する初期 化信号をアサートし、優先度制御値を基準優先値 (TMIN)に設定させるようになつ ている。
[0038] なお、上記基準優先値 (TMIN)等の値は、リクエスタ 201 · 202から与えられるのに 限らず、他の管理装置など力 与えられるようにしたり、あら力じめアクセス調停装置 に設定されるようにしたりしてもよい。また、レジスタなどに保持されるようにして、回路 を変更することなくパラメータの変更ができるようにすれば、仕様変更に対する柔軟 性や汎用性などを高めることができる。
[0039] また、リクエスタの数は 2つに限るものではないが、特に、リクエスタの数が多い場合 でも、各リクエスタは同じように扱われ、回路規模や複雑さが大幅に増すことはないの で、多くのリクエスタを調停し得る装置を構成することも容易にできる。
[0040] また、優先度低下値 (PERIOD)の加算タイミングなどは、上記に限らず、実質的に 同じ動作が得られる種々の変形例を適用してもよい。具体的には例えば優先度低下 値 (PERIOD)が上記のようにアクセス完了時に加算される場合には、リクエスト周期 などとの関係で値の意味を把握しやすいが、アクセス許可がなされた時点で、ァクセ ス中の優先度制御値の減少を考慮した値が加算されるようにしたりしてもよい。
[0041] 上記のように構成されたアクセス調停装置 100では、後に詳述するように所定の条 件を満たしていれば、リクエスタ 201 · 202によるアクセスは、必ず、優先度制御値が 0 になるまでに完了する。すなわち、優先度制御値は、リクエストがなされた場合に、ァ クセスが完了すべき時刻(デッドライン)までの時間を示していることになる。また、上 記優先度制御値が最も小さ 、 (デッドラインが最も近 、)リクエスタ 201 · 202が選択さ れるので、このアクセス調停装置 100では EDF (Earliest Deadline First)アルゴリズム による調停が行われていることになる。
[0042] 以下、具体的な動作の例を図 2に基づいて説明する。
[0043] (A) 調停が開始される際など、優先度制御値が基準優先値 (TMIN)の状態でリ タエスト信号がアサートされたとすると、優先度制御値は時間の経過とともに減少する
(優先度が徐々に上昇する。)。
[0044] (B) やがて優先度制御値が他のリクエストがなされているリクエスタの優先度制御 値よりも小さくなると、アクセスが許可される。アクセス時間(Taccess)のアクセスが完 了してリクエスト信号がネゲートされると、優先度制御値は、優先度低下値 (PERIOD
)が加算された値に上昇する。
[0045] (C) 上昇した優先度制御値は、少なくとも基準優先値 (TMIN)に低下するまでは
、次のリクエストの有無に係わらず徐々に減少する。
[0046] (D) 次のリクエストがあった場合には、優先度制御値が基準優先値 (TMIN)に低 下した後も、さらに低下し続ける。やがて上記 (B)と同様にアクセスが許可され、優先 度制御値が 0になるまでにアクセスが完了する。そこで、優先度制御値は、さらに優 先度低下値 (PERIOD)が加算された値に上昇する。
[0047] (E) 優先度制御値は (C)と同様に徐々に減少するが、優先度制御値が基準優先 値 (TMIN)に低下した時点で次のリクエストがない場合には、次のリクエストがあるま で、基準優先値 (TMIN)に保たれる。
[0048] (F) 次のリクエストがあると、優先度制御値は低下し始める。そしてアクセスが許可 され、アクセスが完了すると、優先度低下値 (PERIOD)が加算された値に上昇する
[0049] (G) やはり、優先度制御値が徐々に減少する。ここで、優先度制御値が基準優先 値 (TMIN)よりも大きくても、他のリクエスタの優先度制御値よりも小さければ、ァクセ スは許可される。ただし、優先度制御値が許可停止優先値 (TMAX)よりも大きい場 合には、アクセス許可は抑制される。それゆえ、短期間にリクエストが繰り返されても、 優先度制御値が(許可停止優先値 (TMAX) +優先度低下値 (PERIOD) )よりも大 きくならないので、優先度制御値レジスタ 101のオーバーフローが回避される。そして 、上記のようにアクセス許可が抑制されても、前記のように平均的な応答時間は守ら れる。
[0050] また、上記許可停止優先値 (TMAX)が比較的小さ 、値に設定されると、リクエスト が頻繁になされたとしても一定周期以下のアクセスが禁止されて、アクセスの平均化 が図られることになるので、例えばメモリのリフレッシュ動作を適切に行わせることなど が容易にできる。一方、許可停止優先値 (TMAX)が大きい値に設定されると、連続 したアクセスが許可されるようにすることができる。それゆえ、例えば非リアルタイム系 のリクエスタなどに対しては、許可停止優先値 (TMAX)を大きく設定することによつ て、パフォーマンスを高く設定することができる。
[0051] なお、必ずしも上記のようなアクセス許可の抑制がなされるようにしなくても、優先度 制御値レジスタ 101のサイズが十分に大きければ、調停動作自体は適切に行わせる ことができる。
[0052] (H) 一方、優先度制御値が許可停止優先値 (TMAX)よりも大き 、場合でも、全 てのリクエスタ 201 · 202の優先度制御値がそれぞれ基準優先値 (TMIN)以上(ビジ 一信号がネゲート状態)であれば、全ての、または一部のリクエスタについての優先 度制御値が例えば基準優先値 (TMIN)に設定され、その後にリクエストがなされた 後、または既にリクエストされている場合には直ちに、上記基準優先値 (TMIN)から 低下し始める。
[0053] ここで、上記のように全てのリクエスタ 201 · 202の優先度制御値がそれぞれ基準優 先値 (TMIN)以上である場合に、各優先度制御値が基準優先値 (TMIN)に設定さ れても、適切なアクセスが損なわれることはない。このことは、以下の観点から明らか である。すなわち、所定の条件が満たされていれば、各リクエスタは、基準優先値 (T MIN)以内の期間にアクセスが完了することが保証される。したがって、何れのリクェ スタも、優先度制御値を基準優先値 (TMIN)より大き 、値から基準優先値 (TMIN) に引き下げても、当該リクエスタのアクセスは保証される。また、上記保証は、他のリク エスタの優先度制御値がどのように設定されいるかに係わらないので、上記他のリク エスタの優先度制御値をそれぞれ基準優先値 (TMIN)に引き下げても差し支えな い。それゆえ、全てのリクエスタの優先度制御値が基準優先値 (TMIN)より大きい場 合には、何れのリクエスタの優先度制御値も基準優先値 (TMIN)に変更することが でさること〖こなる。
[0054] そして、上記のように、調停が破綻しないと判断される場合に優先度制御値が変更 されること〖こより、許可停止優先値 (TMAX)を越えたリクエスタでも、可能な限りァク セスが許可されるようにすることができる。それゆえ、全てのリクエスタについて基準優 先値 (TMIN)に変更されるようにしてもよいが、例えば、非リアルタイム系のリクエスタ に対して上記のような変更がなされるようにすることにより、リアルタイム系のリクエスタ に必要なアクセスを確保しつつ(最長遅延時間を保証してリアルタイム性を保証しつ つ)、非リアルタイム系のリクエスタによる処理のパフォーマンスを高くすることなどが 容易にできる。
[0055] なお、上記のように全てのリクエスタ 201 · 202についてのビジー信号がネゲート状 態であるかどうかの判定に代えて、何れのリクエスタ 201 · 202からもリクエストがなさ れていないかどうかを判定するようにしてもよい。すなわち、リクエストがなされていな ければ優先度制御値が基準優先値 (TMIN)より小さくなることはな!/、ので、得られる 判定結果は同じである。さらに、リクエストのなされているリクエスタが 1つだけの場合 にも、そのリクエスタは直ちにアクセスが許可されているので、そのような場合に、他 の全て、または一部のリクエスタにっ 、て優先度制御値が変更されるようにしてもょ ヽ 。また、変更される値は基準優先値 (TMIN)に限らず、これを限度として優先度が高 くなる変更であればよい。
[0056] 上記のような調停が行われる場合のリクエストがなされて力 アクセスが完了するま での応答時間最大値は、 n番目のリクエスト時刻を T(n)とすると、
max{ (n- l) X PERIOD— T(n) , 0} +TMIN
(max{, }は {, }内の大きい方の値を意味する。)
となる。なぜならば、優先度制御値は、 n—l番目までの各リクエストに対するアクセス が完了するごとに優先度低下値 (PERIOD)ずつ増加し、時刻 T(n)までの経過時間 だけ減少し、ただし、リクエストがない状態で基準優先値 (TMIN)から減少することは ないからである。
[0057] (調停可能条件について) 次に、各リクエスタのリクエスト周期がそれぞれ所定以上でさえあれば、何れのリク ェストについても、リクエストがなされて力も所定の応答時間以内に、すなわち優先度 制御値が 0になるまでに必ずアクセスが行われる(完了する)ことを保証するための条 件 (調停可能条件)およびその検証にっ 、て説明する。
[0058] 上記調停可能条件につ!ヽては、まず、ある時刻 t=Terrorで調停が破綻する場合 、すなわち時刻 t=Terrorで、あるリクエスタの最後のアクセスが完了せずに優先度 制御値が 0になる場合を考え、それ以前のアクセスが全て許可され完了する条件を 求めて、さらに、その条件を任意の t=Terrorに対して満たす条件を求めればよい。
[0059] 調停が破綻する場合については、以下のような 2つの破綻パターンに分けることが できる。ここで、前記のように優先度低下値 (PERIOD)はアクセス完了時に加算され るとする。また以下では、各リクエスタ、および各リクエスタに関する値を一般ィ匕して添 え字 G)等を付けて表す。
[0060] (1) 第 1の破綻パターン
各リクエスタ (j)について、最後にアクセスが完了するまでの優先度制御値 P (j)力 Terror— t以下の場合
各リクエスタ (j)の時刻 tでの優先度制御値 P (j)は、図 3に示すように、基準優先値( TMIN (j) )を初期値として、アクセス完了ごとに優先度低下値 (PERIOD (j) )だけ増 加し、時間経過とともに tだけ減少する。そこで、時刻 t=Terrorまでにリクエスタごと のアクセスが完了した回数を nO (j)、優先度制御値 P (j)が TMIN (j)に保たれて 、る 時間の合計を Twait (j)とすると、 nO (j)回目のアクセスが完了するまでの P (j)は、( 最後のアクセス完了後に加算される PERIOD (j)は考慮しなくてよいから、 )
P (j)
=TMIN (j) + {nO (j) 1 } X PERIOD (j) t+Twait (j)
である。そして、第 1の破綻パターンの場合、全てのリクエスタ (j)について、常に P y) Terr or— t
であるから、
TMIN (j) + {nO (j)— 1 } X PERIOD (j) -t+Twait (j)
≥ ferror— t である。それゆえ、上記アクセス完了回数 nO (j)は、
nO (j)
≤ {Terror— TMIN (j) -Twait (j) } /PERIOD (j) + 1
≤ {Terror— TMIN (j) }/PERIOD (j) + 1
( VTwait (j)≥0)
となる。すなわち、各リクエスタ (j)について、 t=Terrorまでに完了するアクセス回 数は、 {Terror—TMIN (j) }/PERIOD (j) + 1以下となる。
[0061] 一方、各リクエスタ (j)のアクセスに要する時間を Taccess (j)とし、最初のリクエスタ のリクエストに対してアクセスが許可されアクセスが開始されるまでの時間を delayと すると、全リクエスタについてのアクセス時間の総合計 (Tall)は、
Tall
= delay +∑nO (j) X Taccess y)
≤ delay +∑ [ { Terror - TMIN (j) }/PERIOD (j) + 1] X Taccess (j)
である。これが Terror以下であれば、時刻 t=Terrorよりも前の全てのアクセスは 確実に完了して 、る (破綻して 、な 、)ことになるから、
delay +∑〔 {Terror— TMIN (j) } /PERIOD (j) + 1] X Taccess (j) ≤Terror (上記除算は切り捨て。) …(数 1)
したがって、任意の Terrorに対して上記 (数 1)が成り立てば、各リクエスタのリクェ スト周期がそれぞれ所定以上である場合には、何れのリクエストに対しても、優先度 制御値が 0になるまでに、すなわちリクエストがなされて力も所定の応答時間以内に、 アクセスが許可されて完了することが保証されることになる。
[0062] (2) 第 2の破綻パターン
時刻 t=Terrorよりも前にアクセスが完了するリクエスタ (j)で、優先度制御値 P (j) が Terror—はりも大きくなるものがある場合
この場合、優先度制御値 P (j)が Terror—はりも大きくなる最後のリクエストが許可 された後の動作だけを考えればよい。より詳しくは、例えば図 4に示すように、リクエス タ(k)のリクエストが許可されてアクセスが完了した後、 t=Terrorまでに、それぞれ 最後にアクセスが完了するまでの優先度制御値 P (j)が、 Terror— t以下である場合 を考慮すればよい。 (ここで、同図においては、便宜上、リクエスタ (k)にアクセス許可 がなされてから 1クロックサイクル後のタイミングを t = 0とし、その後(delay— 1)だけ 経過後から Taccess (k)の間アクセスが行われるとしている。 )
上記のような場合だけを考慮すればよいのは、次のような理由による。
[0063] t= 1より前にリクエストがなされる他のリクエスタ (j)については、その優先度制御 値 P (j)が優先度制御値 P (k)よりも小さければ、そのアクセスが完了してからリクエス タ (k)のアクセスが許可されることになる(図 4の状態になる)ので考慮する必要がな い。一方、優先度制御値 P (j)が優先度制御値 P (k)よりも大きければ、そのリクエスタ (j)がアクセス許可されるのは t=Terror以降のことなので、やはり考慮する必要がな い。リクエスタ (k)が同図のアクセス後に再度リクエストする場合も同様である。 (なお、 上記のことから、 t=0の時点では、リクエスタ (k)以外のリクエスタ (j)によるリクエスト がないと考えてよい。)
さらに、リクエスタ (k)のアクセス後に、優先度制御値 Pが Terror—はりも大きくなる 他のリクエスタにっ ヽても考慮する必要がな 、。そのようなリクエスタがある場合には、 そのリクエスタについて、図 4の状態となるので、結局、リクエスタ (k)について代表さ せて考えればよい。
[0064] 第 2の破綻パターンの場合、上記のように t=0の時点で、リクエスタ (k)以外のリク エスタ (j)によるリクエストがないと考えてよいので、それらの優先度制御値 P (j)は、そ れぞれ TMIN (j)以上になっている(TMIN (j) + αとする。;)。そこで、時刻 t = 0〜T errorまでにリクエスタごとのアクセスが完了した回数を nl (j)とすると、 t=0以降、 nl (j)回目のアクセスが完了するまでの P (j)は、(1)と同じように考えれば、
P (j)
= {TMIN (j) + α } + {nl (j)— 1 } X PERIOD (j)— t+Twait (j)
であり、第 2の破綻パターンの場合、全てのリクエスタ (j)について、常に P y) Terr or— t
であるから、
{TMIN (j) + α } + {nl (j) - 1 } X PERIOD (j) -t+Twait (j)
≥ ferror— t である。それゆえ、上記アクセス完了回数 nl (j)は、
nl (j)
≤ {Terror— TMIN (j) }/PERIOD (j) + 1
( ·.· a≥0、Twait (j)≥0)
となる。
[0065] 一方、やはり(1)と同様に、全リクエスタについてのアクセス時間の総合計 (Tall)は Tall
= {delay— 1 +Ί access (k) } + ηΐ (j; Χ Ί access y)
≤ {delay- 1 +Taccess (k) } +∑ [ {Terror-TMIN (j) }/PERIOD (j) + 1] X T access (j)
である。これが Terror以下であれば、時刻 t=Terrorよりも前の全てのアクセスは 確実に完了して 、る (破綻して 、な 、)ことになるから、
{delay- 1 +Taccess (k) } +∑ [ {Terror-TMIN (j) }/PERIOD (j) + 1] X Ta ccess (j)
≤Terror (上記除算は切り捨て。また∑内の jは j =kを除く。) …(数 2) したがって、任意の Terrorに対して上記 (数 2)が成り立てば、各リクエスタのリクェ スト周期がそれぞれ所定以上であれば、何れのリクエストに対しても、優先度制御値 力 SOになるまでに、すなわちリクエストがなされて力 所定の応答時間以内に、ァクセ スが行われることが保証されることになる。
[0066] したがって、上記 (数 1、 2)がともに満足されていれば、全ての場合について、優先 度制御値が 0になることなく調停が行われることを保証できることになる。
[0067] ここで、上記 (数 1、 2)は、以上のように本実施形態のアクセス調停装置 100の動作 を前提として導出されたものである力 これらによって調停可能なことが保証されれば 、 EDF手法を用いた他のアクセス調停装置を構成することも可能である。すなわち、 何らかの方法で調停可能なことが示されて!/、れば、 EDF手法のアクセス調停装置で も必ず調停可能なので、上記のような検証は、広く種々のアクセス調停装置における 調停可能性の検証に用いることができる。 [0068] なお、上記 (数 1、 2)においては≤が用いられて表されている例を示した力 実質 的には、クロックタイミングの考慮の仕方などに応じて、 <が用いられた式を条件とす るなどしてもよ!/、。
[0069] (調停可能条件検証装置につ!、て)
次に、上記 (数 1、 2)が利用される設計装置 (調停可能条件検証装置)について説 明する。この設計装置は、特に限定されないが、例えばコンピュータに、図 5に示すよ うな各機能を発揮するソフトウェアを組み込んで構成することができる。
[0070] (S101) まず、例えばアクセス対象となる共有メモリにアクセスする機能ブロックが 決定される。
[0071] (S102) 各機能ブロックのメモリアクセスに対する要求のパラメータである基準優 先値 (TMIN)と優先度低下値 (PERIOD)、および各機能ブロックのアクセスに要す る時間 (Taccess)が決定される。これらは、必要とされる応答時間(遅延時間)、リク ェスト周期(要求バンド幅)、データ転送能力や入出力速度などに対応するものであ る。
[0072] なお、上記(S101、 S102)の決定は外部で行われて、上記パラメータなどだけが 入力部から入力されるようにしてもょ 、。
[0073] (S103) 前記 (数 1、 2)を用いて、アクセス調停装置全体の成立性、すなわち、所 定数の種々の Terrorの値について、これらが成り立つかどうかがチェックされる。
[0074] (S104) 調停が破綻するかどうかが判定され、破綻するなら、(S101)に戻って、 共有メモリにアクセスする機能ブロックの取捨選択や、調停要求パラメータの変更が 行われ、評価が繰り返される。
[0075] (S105) 一方、上記(S 104)の判定で調停可能と判定されれば、上記パラメータ を満足するような各機能ブロックや共有メモリ、メモリバスなどの詳細な回路設計が行 われる。これによつて、オーバースペックになることもなく最適なシステムが容易に構 成できる。なお、設計製造の段階に応じて、シミュレーションや実機デバッグによって 、優先度制御値力^になって優先度制御値制御部 102からエラー信号が出力される カゝどうかを確認したりしてもよい。
産業上の利用可能性 本発明にかかるアクセス調停装置は、単純な回路で、複数の処理や装置(リクエス タ)力 Sメモリを共有する場合のバス調停などに対して、例えばリアルタイム性とパフォ 一マンスを両立させ得る効率よ ヽ調停を実現できると ヽぅ効果を有し、メモリインター フェースやタスクの制御などに用いられるアクセス調停装置 (アービタ一)等として有 用である。

Claims

請求の範囲
[1] 複数のリクエスタ力 アクセス対象へのアクセス要求を調停するアクセス調停装置で あって、
各リクエスタに対するアクセス許可の優先度を保持する優先度保持手段と、 上記優先度保持手段に保持される優先度を制御する優先度制御手段と、 上記優先度保持手段に保持された優先度が最も低いリクエスタにアクセス許可を 与えるアクセス許可手段と、
を備え、
上記優先度制御手段は、
リクエスタ力 アクセス要求がある場合、およびアクセス要求がなくて優先度が所定 の基準優先度よりも低い場合に、時間経過に応じて、優先度を所定の上昇程度だけ 上昇させる一方、
アクセスが許可された場合に、優先度を所定の低下程度だけ低下させるように構成 されて ヽることを特徴とするアクセス調停装置。
[2] 請求項 1のアクセス調停装置であって、
上記優先度の上昇程度、および低下程度が、リクエスタごとに設定されるように構 成されて!/ゝることを特徴とするアクセス調停装置。
[3] 請求項 1のアクセス調停装置であって、
上記優先度の低下が、リクエスタによるアクセスの完了時点で行われるように構成さ れて 、ることを特徴とするアクセス調停装置。
[4] 請求項 1のアクセス調停装置であって、
上記アクセス許可手段は、上記優先度の低下によって優先度が所定の許可停止 優先度よりも低くなつたリクエスタへのアクセス許可を与えな 、ように構成されて 、るこ とを特徴とするアクセス調停装置。
[5] 請求項 1のアクセス調停装置であって、
上記優先度制御手段は、さらに、全てのリクエスタについての優先度が、上記基準 優先度よりも低い場合に、少なくとも一部の所定のリクエスタについての優先度を基 準優先度に設定するように構成されていることを特徴とするアクセス調停装置。
[6] 請求項 1のアクセス調停装置であって、
上記優先度制御手段は、さらに、全てのリクエスタ力 のアクセス要求がない場合 に、少なくとも一部の所定のリクエスタについての優先度を上記基準優先度に設定 するように構成されて 、ることを特徴とするアクセス調停装置。
[7] 請求項 1のアクセス調停装置であって、
上記優先度制御手段は、さらに、 1つのリクエスタだけ力 アクセス要求がある場合 に、他のアクセス要求がないリクエスタのうち、少なくとも一部の所定のリクエスタにつ V、ての優先度を上記基準優先度に設定するように構成されて 、ることを特徴とするァ クセス調停装置。
[8] 請求項 1のアクセス調停装置であって、
上記優先度制御手段は、さらに、何れかのリクエスタに対して、上記優先度が所定 の限界優先度に達するまでアクセス許可が与えられな力つた場合に、エラー信号を 出力するように構成されて 、ることを特徴とするアクセス調停装置。
[9] 複数のリクエスタ力もアクセス対象へのアクセス要求の調停が可能力どうかを検証 する調停可能条件検証装置であって、
各リクエスタのリクエストが所定以上のリクエスト周期でなされる場合に、リクエストが なされて力もアクセスが完了する時点までの最長許容応答時間に応じた値を TMIN
(j)ゝ
各リクエスタアクセスに要する時間に応じた値を Taccess (j)、
リクエストが許可されて力 アクセスが開始されるまでの時間に応じた値を delay、 上記所定以上のリクエスト周期が、所定の基準周期を PERIODとしたときに、(リク ェスト周期— PERIOD)の累積値≥0となる周期(ただし、上記累積値は、累積値〉
0になるごとに 0にリセットされるとした値)である場合に、
所定の複数種類の時刻に応じた値 Tにつ 、て、
delay +∑〔{T— TMIN (j) } /PERIOD (j) + 1] X Taccess (j) <T (ただし、上 記除算は切り捨て。 )
かつ、
{delay- 1 +Taccess (k) } +∑ [ {T-TMIN (j) }/PERIOD (j) + 1] X Taccess (j) <T (ただし、上記除算は切り捨て。また、∑内の jは j = kを除く。 )
が成り立つかどうかを検査し、成り立つ場合に、調停が可能と判定する判定手段を 有することを特徴とする調停可能条件検証装置。
PCT/JP2006/301182 2005-01-31 2006-01-26 アクセス調停装置、および調停可能条件検証装置 WO2006080371A2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE602006008430T DE602006008430D1 (de) 2005-01-31 2006-01-26 Fikationseinrichtung
EP06712364A EP1852783B1 (en) 2005-01-31 2006-01-26 Access arbiter and arbiterable condition verification device
JP2007500555A JP4625836B2 (ja) 2005-01-31 2006-01-26 アクセス調停装置
US11/883,366 US7739437B2 (en) 2005-01-31 2006-01-26 Access arbiter and arbitrable condition verification device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005-024312 2005-01-31
JP2005024312 2005-01-31

Publications (2)

Publication Number Publication Date
WO2006080371A1 WO2006080371A1 (ja) 2006-08-03
WO2006080371A2 true WO2006080371A2 (ja) 2006-08-03

Family

ID=36740906

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2006/301182 WO2006080371A2 (ja) 2005-01-31 2006-01-26 アクセス調停装置、および調停可能条件検証装置

Country Status (6)

Country Link
US (1) US7739437B2 (ja)
EP (1) EP1852783B1 (ja)
JP (1) JP4625836B2 (ja)
CN (1) CN100593777C (ja)
DE (1) DE602006008430D1 (ja)
WO (1) WO2006080371A2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008059285A (ja) * 2006-08-31 2008-03-13 Fujitsu Ltd アクセス調停装置およびアクセス調停方法
JP2008097462A (ja) * 2006-10-13 2008-04-24 Canon Inc 情報処理装置及び情報処理方法
US7587422B2 (en) 2003-04-24 2009-09-08 Neopath Networks, Inc. Transparent file replication using namespace replication
US7831641B2 (en) 2003-04-24 2010-11-09 Neopath Networks, Inc. Large file support for a network file server
JP2011065649A (ja) * 2009-09-15 2011-03-31 Arm Ltd トランザクションの優先レベルを設定するデータ処理装置および方法
US8180843B2 (en) 2003-04-24 2012-05-15 Neopath Networks, Inc. Transparent file migration using namespace replication
JP2015511052A (ja) * 2013-01-17 2015-04-13 インテル コーポレイション 共有メモリ・ファブリックを介したメモリ・アクセスの調停

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8190741B2 (en) 2004-04-23 2012-05-29 Neopath Networks, Inc. Customizing a namespace in a decentralized storage environment
US9170844B2 (en) 2009-01-02 2015-10-27 International Business Machines Corporation Prioritization for conflict arbitration in transactional memory management
JP5713107B2 (ja) * 2011-07-27 2015-05-07 富士通株式会社 検証プログラム、情報処理装置および検証方法
US20160171167A9 (en) * 2012-07-02 2016-06-16 Physio-Control, Inc. Clinical dashboard for medical device
CN107329913B (zh) * 2016-04-28 2019-12-13 深圳市中兴微电子技术有限公司 一种访问控制的方法及装置
JP7114515B2 (ja) * 2019-03-14 2022-08-08 国立大学法人東海国立大学機構 通信装置、通信システム及びメッセージ調停方法
US11204770B2 (en) * 2020-04-01 2021-12-21 Andes Technology Corporation Microprocessor having self-resetting register scoreboard

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05274162A (ja) 1992-01-31 1993-10-22 Internatl Business Mach Corp <Ibm> マルチメディア・コンピュータ・オペレーティング・システム及び方法
US6092137A (en) 1997-11-26 2000-07-18 Industrial Technology Research Institute Fair data bus arbitration system which assigns adjustable priority values to competing sources
JP2001516100A (ja) 1997-09-05 2001-09-25 ソニックス・インコーポレーテッド リアルタイムで動的に帯域幅を割り当てる完全パイプライン式固定待ち時間通信システム

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4257095A (en) 1978-06-30 1981-03-17 Intel Corporation System bus arbitration, circuitry and methodology
EP0121030B1 (fr) * 1983-03-29 1987-11-11 International Business Machines Corporation Dispositif d'arbitrage pour l'attribution d'une ressource commune à une unité sélectionnée d'un système de traitement de données
JPH0227461A (ja) * 1988-07-15 1990-01-30 Nec Corp データ転送制御装置
US4953081A (en) * 1988-12-21 1990-08-28 International Business Machines Corporation Least recently used arbiter with programmable high priority mode and performance monitor
JPH03263158A (ja) * 1990-03-13 1991-11-22 Nec Corp 共通バス調停制御方式
US5241632A (en) * 1992-01-30 1993-08-31 Digital Equipment Corporation Programmable priority arbiter
JPH06309274A (ja) * 1993-04-20 1994-11-04 Oki Electric Ind Co Ltd プライオリティエンコーダ型優先順位決定回路
JPH08123753A (ja) * 1994-10-21 1996-05-17 Fuji Photo Film Co Ltd マルチプロセッサのバス調停システム
US5778200A (en) * 1995-11-21 1998-07-07 Advanced Micro Devices, Inc. Bus arbiter including aging factor counters to dynamically vary arbitration priority
US5956493A (en) * 1996-03-08 1999-09-21 Advanced Micro Devices, Inc. Bus arbiter including programmable request latency counters for varying arbitration priority
US6073132A (en) * 1998-03-27 2000-06-06 Lsi Logic Corporation Priority arbiter with shifting sequential priority scheme
US6295553B1 (en) * 1998-12-22 2001-09-25 Unisys Corporation Method and apparatus for prioritizing delivery of data transfer requests
GB9919208D0 (en) * 1999-08-13 1999-10-20 Sgs Thomson Microelectronics An arbiter and a method of arbitrating
US6330647B1 (en) * 1999-08-31 2001-12-11 Micron Technology, Inc. Memory bandwidth allocation based on access count priority scheme
JP2001167049A (ja) 1999-12-13 2001-06-22 Matsushita Electric Ind Co Ltd バス調停装置
US6732209B1 (en) * 2000-03-28 2004-05-04 Juniper Networks, Inc. Data rate division among a plurality of input queues
JP2003114870A (ja) * 2001-10-04 2003-04-18 Matsushita Electric Ind Co Ltd バス調停方法およびバス調停装置
JP2003256358A (ja) * 2002-02-28 2003-09-12 Sony Corp アービタ装置及び方法、並びに、リソース共有システム
JP2004078508A (ja) * 2002-08-16 2004-03-11 Nec Micro Systems Ltd バス調停回路、バス調停方法およびそのプログラム
JP4151362B2 (ja) * 2002-09-26 2008-09-17 日本電気株式会社 バス調停方式、データ転送装置、及びバス調停方法
US7062582B1 (en) * 2003-03-14 2006-06-13 Marvell International Ltd. Method and apparatus for bus arbitration dynamic priority based on waiting period
JP2004287576A (ja) * 2003-03-19 2004-10-14 Matsushita Electric Ind Co Ltd バスコントローラ
US7236499B2 (en) * 2003-06-23 2007-06-26 Intel Corporation Resource arbitration in accordance with a masked request vector
FR2860896A1 (fr) * 2003-10-14 2005-04-15 St Microelectronics Sa Procede d'arbitrage de l'acces a une ressource partagee
JP4480427B2 (ja) * 2004-03-12 2010-06-16 パナソニック株式会社 リソース管理装置
JP4907166B2 (ja) * 2005-01-12 2012-03-28 パナソニック株式会社 リソース管理装置
JP2006195714A (ja) * 2005-01-13 2006-07-27 Matsushita Electric Ind Co Ltd リソース管理装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05274162A (ja) 1992-01-31 1993-10-22 Internatl Business Mach Corp <Ibm> マルチメディア・コンピュータ・オペレーティング・システム及び方法
JP2001516100A (ja) 1997-09-05 2001-09-25 ソニックス・インコーポレーテッド リアルタイムで動的に帯域幅を割り当てる完全パイプライン式固定待ち時間通信システム
US6092137A (en) 1997-11-26 2000-07-18 Industrial Technology Research Institute Fair data bus arbitration system which assigns adjustable priority values to competing sources

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1852783A4

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7587422B2 (en) 2003-04-24 2009-09-08 Neopath Networks, Inc. Transparent file replication using namespace replication
US7831641B2 (en) 2003-04-24 2010-11-09 Neopath Networks, Inc. Large file support for a network file server
US8180843B2 (en) 2003-04-24 2012-05-15 Neopath Networks, Inc. Transparent file migration using namespace replication
JP2008059285A (ja) * 2006-08-31 2008-03-13 Fujitsu Ltd アクセス調停装置およびアクセス調停方法
JP2008097462A (ja) * 2006-10-13 2008-04-24 Canon Inc 情報処理装置及び情報処理方法
JP2011065649A (ja) * 2009-09-15 2011-03-31 Arm Ltd トランザクションの優先レベルを設定するデータ処理装置および方法
JP2015187874A (ja) * 2009-09-15 2015-10-29 アーム・リミテッド トランザクションの優先レベルを設定するデータ処理装置および方法
US9201816B2 (en) 2009-09-15 2015-12-01 Arm Limited Data processing apparatus and a method for setting priority levels for transactions
JP2015511052A (ja) * 2013-01-17 2015-04-13 インテル コーポレイション 共有メモリ・ファブリックを介したメモリ・アクセスの調停

Also Published As

Publication number Publication date
US7739437B2 (en) 2010-06-15
JP4625836B2 (ja) 2011-02-02
EP1852783A4 (en) 2008-10-29
JPWO2006080371A1 (ja) 2008-06-19
CN101111830A (zh) 2008-01-23
US20080263249A1 (en) 2008-10-23
EP1852783A1 (en) 2007-11-07
EP1852783B1 (en) 2009-08-12
DE602006008430D1 (de) 2009-09-24
CN100593777C (zh) 2010-03-10

Similar Documents

Publication Publication Date Title
WO2006080371A2 (ja) アクセス調停装置、および調停可能条件検証装置
US7533206B2 (en) Resource management device
KR100899951B1 (ko) 캐시 메모리 버스트 싸이클 동안 버스 중재를 제어하는시스템 및 방법
US7769936B2 (en) Data processing apparatus and method for arbitrating between messages routed over a communication channel
JP4373931B2 (ja) 帯域幅成形システム及び方法
JP4485599B2 (ja) アクセス制御装置、アクセス制御集積回路、及びアクセス制御方法
US7213084B2 (en) System and method for allocating memory allocation bandwidth by assigning fixed priority of access to DMA machines and programmable priority to processing unit
WO2012167526A1 (zh) 一种片上总线仲裁方法及装置
JP2010282405A (ja) データ処理システム
US20070239888A1 (en) Controlling transmission of data
JP2008515073A (ja) データ処理システム及びメモリアービトレーションのための方法
JP4308578B2 (ja) 集積回路装置のバスアービター
US7080174B1 (en) System and method for managing input/output requests using a fairness throttle
KR100455396B1 (ko) 마스터 블록들의 우선 순위를 결정하는 파라미터 발생회로 및 파라미터 발생 방법.
US20080034140A1 (en) Bus Arbitrating Device and Bus Arbitrating Method
JP2006215621A (ja) Dma制御装置
KR100973419B1 (ko) 버스 중재 방법 및 장치
US7130947B2 (en) Method of arbitration which allows requestors from multiple frequency domains
US20050066097A1 (en) Resource management apparatus
JP2011059915A (ja) 半導体装置
WO2020230413A1 (ja) 情報処理装置
JP2007164713A (ja) リソース管理装置及びリソース管理方法
JP5494925B2 (ja) 半導体集積回路、情報処理装置およびプロセッサ性能保証方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
DPE2 Request for preliminary examination filed before expiration of 19th month from priority date (pct application filed from 20040101)
WWE Wipo information: entry into national phase

Ref document number: 2007500555

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 11883366

Country of ref document: US

Ref document number: 200680003680.6

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 2006712364

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 2006712364

Country of ref document: EP