WO2006064124A1 - Modulateur a jonction capacitive, jonction capacitive et son procede de realisation - Google Patents

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WO2006064124A1
WO2006064124A1 PCT/FR2005/003128 FR2005003128W WO2006064124A1 WO 2006064124 A1 WO2006064124 A1 WO 2006064124A1 FR 2005003128 W FR2005003128 W FR 2005003128W WO 2006064124 A1 WO2006064124 A1 WO 2006064124A1
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thickness
layer
layers
semiconductor material
capacitive junction
Prior art date
Application number
PCT/FR2005/003128
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English (en)
Inventor
Sylvain David
Emmanuel Hadji
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Commissariat A L'energie Atomique
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    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/015—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on semiconductor elements having potential barriers, e.g. having a PN or PIN junction
    • G02F1/025—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on semiconductor elements having potential barriers, e.g. having a PN or PIN junction in an optical waveguide structure

Definitions

  • Capacitive junction modulator capacitive junction and method for producing same
  • the invention relates to a capacitive junction modulator, for example an optical modulator, a capacitive junction and its method of production.
  • Modulator means a device capable of varying the intensity of an electromagnetic wave (eg light) passing through it, possibly in a binary manner: it may therefore be a switch.
  • modulators including optical
  • microelectronic circuits that is to say obtained by means directly applicable to manufacturing processes used in the silicon industry.
  • This property is for example used in the capacitive pn type junctions constituted by an oxide barrier interposed between two p-doped silicon layers and n respectively.
  • a solution of this type is described, for example, in the article "A high-speed silicon optical modulator based on a metal oxide semiconductive capacitance", by A. Liu et al., In Nature, vol. 427, February 12, 2004.
  • the electrical contacts are made by materials or large dopings which cause high optical losses and it is therefore desirable to move these electrical contacts away from the region where the luminous flux passes through the capacitive junction in order to reduce optical losses of the component.
  • this distance For a given carrier density at the capacitive junction, this distance generates an increase in the power consumed, especially in the case where the capacitive junction extends from the region where it passes through the luminous flux to the electrical contacts. .
  • the silicon layer deposited on the silicon oxide barrier layer is polycrystalline; this property generates optical losses.
  • the invention therefore aims in particular at a capacitive junction modulator whose electrical contacts can be sufficiently far from the region of the capacitive junction traversed by the electromagnetic wave without this distance causing a problematic increase in the power consumed for a carrier density. given at the level of this same region.
  • the invention proposes a modulator comprising a capacitive junction crossed by an electromagnetic wave, the capacitive junction comprising a dielectric layer interposed between two layers of semiconductor material, characterized in that the dielectric layer has a thickness reduction at the level of electromagnetic wave, that is to say that the dielectric layer has a thickness (strictly) less than this level with respect to its thickness at a contact of the junction.
  • the reduction in thickness of the dielectric layer locally causes the formation of a more intense electric field, which allows a higher concentration of charge carriers in this region traversed by the electromagnetic wave.
  • At least one of said layers of semiconductor material is doped, at least one of said layers of semiconductor material is made of silicon and the dielectric layer is made of silicon oxide or insulating polymer.
  • the silicon layers are monocrystalline in order to limit the optical losses.
  • Each of said layers of semiconductor material may have a thickness of between 30 nm and 500 nm, while the dielectric layer may have a thickness of between 2 nm and 30 nm outside said reduction in thickness. Such dimensions further facilitate the integration of the modulator into a system made of thin layers.
  • the thickness reduction is greater than 20%, for example between 20% and 60%, in order to generate the effect described above optimally.
  • a thickness reduction of 60% leads to a reduced thickness of about 10 nm.
  • the modulator may comprise a plurality of dielectric layers separated by layers made of semiconductor material and each traversed over at least a portion by the electromagnetic wave. .
  • the invention also proposes as such a capacitive junction which comprises a region capable of being traversed by an electromagnetic wave, the capacitive junction comprising a dielectric layer interposed between two layers of semiconductor material, characterized in that the dielectric layer exhibits a thickness reduction at said region, i.e., its thickness at said region is (strictly) less than its thickness at a contact of the junction.
  • the capacitive junction thus proposed may also possess the optional characteristics already presented for the capacitive junction of the modulator and the advantages that result therefrom.
  • the invention finally proposes a method for producing a capacitive junction, characterized in that it comprises the following steps:
  • etching of a region of a layer in contact with a semiconductor material said etching being initiated in said layer outside said region, filling of the etched space with a dielectric material.
  • said layer is interposed between two layers of semiconductor material which then form with the dielectric material the capacitive junction.
  • Each of said layers of semiconductor material has for example a thickness of between 30 nm and 500 nm.
  • said layer has a thickness of between 1 nm and 15 nm, which makes it possible, after etching and filling, to obtain a dielectric layer with a thickness of between 2 nm and 30 nm, as already indicated.
  • it also comprises a step of forming access holes to said layer outside said region, the etching being initiated by these holes.
  • FIGS. 1 to 7 show a method for producing a capacitive junction for an optical modulator according to a first embodiment of the invention
  • FIG. 8 represents a stack of capacitive junctions according to a second embodiment of the invention. A first embodiment of the invention is now described with reference to FIGS. 1 to 7.
  • FIG. 1 represents a structure formed by a stack of layers which comprises:
  • Si-p layer p-doped silicon
  • a second layer 4 which covers the first layer 2 and is made of a material which is relatively close to that of the first layer (here for example silicon-germanium SiGe), but which is more easily removed as described below, with a thickness for example between 1 nm and 15 nm;
  • the layered structure is for example made by successive deposition of the second layer 4 and the third layer 6 on the first layer 2, or alternatively by epitaxy so as to obtain a second and a third monocrystalline layers 4, 6.
  • the layered structure is deposited on a substrate which gives it a mechanical strength, for example a SOI ("Silicon On Insulator”) substrate or a quartz substrate.
  • Two holes 8, for example cylindrical, with axes perpendicular to the free surface of the third layer 6 are produced in the structure which has just been described, and precisely in two regions thereof separated by a central region 7. that is to say also at the interface between each pair of layers), which extend vertically over the entire depth of the third layer 6, the second layer 4 and the first layer 2.
  • Each of the separate regions by the central region 7 has a plurality of holes (typically of the order of magnitude of ten or dozens of holes), which allows to give access from the outside (that is to say the face free of the third layer 6) to the second layer 4 over the entire aforementioned region, retaining the general mechanical structure of the third layer 6 in the same region.
  • This set of holes could also be provided by the presence of a photonic crystal where the holes may be of circular, square or other shape depending on the desired properties of the photonic crystal.
  • This set of holes can also be presented as the repetition of the same hole, a set of holes, or as a compact aperiodic structure (that is to say non-periodic).
  • each hole will advantageously submicrometer size.
  • a passage 12 is thus formed between the two cavities 9 via their respective extension 10.
  • the etching used primarily attacks the second layer 4 made of SiGe as has just been described, it also attacks, although more lightly, the layers in contact with the second layer 4, namely the first layer 2 and the third layer 6.
  • the thickness of etched material will strongly depend on the exposure time of the zone considered to the reactive product so that that the parts of these layers 2, 6 located in the vicinity of the cylindrical holes 8 (through which the reagents penetrate) will be etched noticeably (which leads to an enlargement of the cavities 9); for example, with dry etching based on CF 4 , the trimmed thickness is typically of the order of 10 to 50 nm for a lateral etching of 150 nm. On the contrary, the parts of these layers 2, 6 located at the central region 7 will be less etched as one moves away from the region of the cylindrical holes 8.
  • the lengths of the cavities 9 have a thickness which varies between the thickness of the cavity concerned 9 at the level of the latter at a thickness of the order of the initial thickness of the second layer 4 at the level of the passage 12 (where the etching of the silicon layers 2, 6 has hardly taken place).
  • a structure as shown in section is thus obtained in FIG. 4. It may be noted that the thickness reduction of the extensions 10 and of the passage 12 at the central region 7 and the shape of this reduction in thickness can be controlled. by playing on the concentration of germanium (Ge) of the second layer 4 made of SiGe. By varying the germanium concentration as a function of the depth in the layer, the rate of elimination of the second layer 4 is influenced as a function of the depth in question, which makes it possible to act on the profile of the extensions 10 in section. vertical.
  • germanium germanium
  • a uniform concentration of germanium in the second layer 4 will generate an abrupt profile between the portions of the extensions 10 generated by the only removal of the second layer 4 (parts near the passage 12) and the portions of the extensions 10 generated by the combination the removal of the second layer 4 and the attack of the layer 2,6 of Si-n or Si-p concerned.
  • This filling is for example carried out by infiltration of an insulator or by thermal oxidation of the structure (which causes the filling of the cavities with silicon dioxide), according to techniques used in other applications, as described for example in the application FR 2,800,913.
  • a capacitive junction has thus been formed which comprises the first layer 2 made of Si-p and the third layer 6 made of Si-n separated by an intermediate layer 14 made of insulating material which comprises a thickness reduction 16 at the level of the region. central 7, in particular with respect to the thickness of this same layer in the peripheral zone which carries the contacts.
  • the thickness reduction here is of the order of 20 to 60% because of the cavity forming process presented above.
  • This reduction in thickness 16, which causes a more intense electric field at the central region 7, allows a high concentration of charge carriers in the central region 7 and the capacitive junction thus produced is therefore particularly suitable for the production of a modulator, for example an optical modulator.
  • Such a modulator can easily be realized within an integrated optical structure, the waveguides of which are formed by photonic crystal microcavities.
  • the width of the zone of reduced thickness 16 within the dielectric layer 14 is of the order of the width of the waveguide microcavity.
  • FIG. 8 represents a second embodiment of the invention in which a stack of capacitive junctions is used as described below.
  • Such a multi-junction structure comprises alternating layers 22, 26 made of p-doped semiconductor material and layers 24, 28 of material n doped set-conductor, between each of which is interposed a dielectric layer 30.
  • the multi-junction structure comprises two p-doped silicon layers 22, 26 (hereinafter referred to as Si-p layers 22, 26) and two n-doped silicon layers 24, 28 (FIG. hereinafter called layers 24, 28 of Si-n.
  • the structure therefore has the following organization:
  • a dielectric layer 30 a dielectric layer 30; a layer of Si-n 24;
  • a layer of Si-n 28 is for example obtained by applying the technique described in connection with the first embodiment to the aforementioned layer stack, which does not imply any additional technological step. relative to the case where a single junction is made as described with reference to Figures 1 to 7. As a result, the doped silicon layers are traversed by holes
  • Each dielectric layer 30 comprises a reduction in thickness at the central portion 21, 25, 27, 29 of the layers 22, 24, 26, 28 which adjoin it. These reductions in thickness are for example obtained by using the technique described in connection with the first embodiment for producing each dielectric layer 30.
  • the whole of this junction is connected in parallel by linking the contacts 32, 36 associated with the Si-p layers 22, 26 to a same terminal. a voltage generator and the contacts 34, 38 associated with the Si-n layers 24, 28 at the opposite terminal of this generator.

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Abstract

Une jonction capacitive comprend une région (16) apte à être traversée par une onde électromagnétique, ainsi qu'une couche diélectrique (14) interposée entre deux couches en matériau semi-conducteur. La couche diélectrique (14) présente une réduction d'épaisseur au niveau de ladite région (16), c'est-à-dire une épaisseur au niveau de ladite région inférieure à son épaisseur au niveau d'un contact de la jonction. Une telle jonction est par exemple utilisée pour former un modulateur. Un procédé de réalisation d'une telle jonction est également proposé.

Description

Modulateur à jonction capacitive, jonction capacitive et son procédé de réalisation
L'invention concerne un modulateur à jonction capacitive, par exemple un modulateur optique, une jonction capacitive et son procédé de réalisation.
Par modulateur, on entend un dispositif apte à faire varier l'intensité d'une onde électromagnétique (par exemple la lumière) qui le traverse, éventuellement de manière binaire : il peut donc s'agir d'un commutateur. On cherche de nos jours à réaliser des modulateurs (notamment optiques) qui puissent être intégrés à des circuits microélectroniques, c'est-à-dire obtenus par des moyens directement applicables aux procédés de fabrication utilisés dans la filière silicium.
Dans ce cadre, il a été proposé d'utiliser la propriété physique selon laquelle l'indice de réfraction d'un matériau peut être modifié en faisant varier la densité des porteurs dans ce matériau.
Cette propriété est par exemple utilisée dans les jonctions de types pn capacitives constituées par une barrière d'oxyde interposée entre deux couches de silicium dopées p et n respectivement. Une solution de ce type est par exemple décrite dans l'article "A high-speed silicon optical modulator based on a metal- oxyde-semicondυctor capacitoi" , de A. Liu et ai, in Nature, vol. 427, February 12, 2004.
Dans ce type de solutions, les contacts électriques sont réalisés par des matériaux ou des dopages importants qui provoquent de fortes pertes optiques et il est donc souhaitable d'éloigner ces contacts électriques de la région où le flux lumineux traverse la jonction capacitive afin de réduire les pertes optiques du composant.
Pour une densité de porteur donnée au niveau de la jonction capacitive, cet éloignement génère une augmentation de la puissance consommée, notamment dans le cas où la jonction capacitive s'étend de la région où elle est traversée par le flux lumineux jusqu'aux contacts électriques.
Par ailleurs, la couche de silicium déposée sur la couche barrière d'oxyde de silicium est polycristalline ; cette propriété engendre des pertes optiques. L'invention vise donc notamment un modulateur à jonction capacitive dont les contacts électriques puissent être suffisamment éloignés de la région de la jonction capacitive traversée par l'onde électromagnétique sans que cette éloignement ne provoque une augmentation problématique de la puissance consommée pour une densité de porteur donnée au niveau de cette même région.
L'invention propose un modulateur comportant une jonction capacitive traversée par une onde électromagnétique, la jonction capacitive comprenant une couche diélectrique interposée entre deux couches en matériau semi-conducteur, caractérisé en ce que la couche diélectrique présente une réduction d'épaisseur au niveau de l'onde électromagnétique, c'est-à-dire que la couche diélectrique présente une épaisseur (strictement) inférieure à ce niveau par rapport à son épaisseur au niveau d'un contact de la jonction.
La réduction d'épaisseur de la couche diélectrique entraîne localement la formation d'un champ électrique plus intense, ce qui permet une plus forte concentration des porteurs de charge dans cette région traversée par l'onde électromagnétique.
Autrement dit, pour une concentration de porteurs donnée dans la région traversée par l'onde électromagnétique, on aura une concentration de porteurs moins importante en dehors de cette région et par conséquent une consommation électrique réduite de la jonction.
Selon des possibilités de mise en œuvre particulièrement pratiques et éventuellement combinées, au moins une desdites couches en matériau semiconducteur est dopée, au moins une desdites couches en matériau semiconducteur est réalisée en silicium et la couche diélectrique est réalisée en oxyde de silicium ou en polymère isolant. Avantageusement les couches de silicium sont monocristallines afin de limiter les pertes optiques.
Chacune desdites couches en matériau semi-conducteur peut avoir une épaisseur comprise entre 30 nm et 500 nm, tandis que la couche diélectrique peut avoir une épaisseur comprise entre 2 nm et 30 nm en dehors de ladite réduction d'épaisseur. De telles dimensions facilitent encore l'intégration du modulateur au sein d'un système réalisé en couches minces.
Selon une possibilité de mise en œuvre, la réduction d'épaisseur est supérieure à 20 %, par exemple comprise entre 20 % et 60 %, afin de générer l'effet décrit plus haut de manière optimale. Par exemple, pour une couche diélectrique d'épaisseur 30 nm en dehors de la réduction d'épaisseur, une réduction d'épaisseur de 60 % conduit à une épaisseur réduite d'environ 10 nm.
Afin d'améliorer encore l'efficacité du modulateur et selon un concept original en soi, le modulateur peut comprendre une pluralité de couches diélectriques séparées par des couches réalisées en matériau semi-conducteur et traversées chacune sur une partie au moins par l'onde électromagnétique.
On utilise ainsi en quelque sorte un empilement de jonctions capacitives qui permet de multiplier l'effet de modulation dans la direction de l'épaisseur des couches. L'invention propose également en tant que telle une jonction capacitive qui comprend une région apte à être traversée par une onde électromagnétique, la jonction capacitive comprenant une couche diélectrique interposée entre deux couches en matériau semi-conducteur, caractérisée en ce que la couche diélectrique présente une réduction d'épaisseur au niveau de ladite région, c'est-à- dire que son épaisseur au niveau de ladite région est (strictement) inférieure à son épaisseur au niveau d'un contact de la jonction.
La jonction capacitive ainsi proposée peut également posséder les caractéristiques optionnelles déjà présentées pour la jonction capacitive du modulateur et les avantages qui en découlent. L'invention propose enfin un procédé de réalisation d'une jonction capacitive, caractérisé en ce qu'il comprend les étapes suivantes :
- gravure d'une région d'une couche située au contact d'un matériau semi-conducteur, ladite gravure étant initiée dans ladite couche en dehors de la ladite région, - remplissage de l'espace gravé par un matériau diélectrique.
Selon une possibilité de réalisation, lequel ladite couche est interposée entre deux couches en matériau semi-conducteur qui forment alors avec le matériau diélectrique la jonction capacitive.
Chacune desdites couches en matériau semi-conducteur a par exemple une épaisseur comprise entre 30 nm et 500 nm.
Quant à elle, ladite couche a une épaisseur comprise entre 1 nm et 15 nm ce qui permet d'obtenir, après gravure et remplissage, une couche de diélectrique d'épaisseur comprise entre 2 nm et 30 nm comme déjà indiqué. Selon une possibilité de mise en œuvre du procédé, celui-ci comporte en outre une étape de formation de trous d'accès à ladite couche en dehors de ladite région, la gravure étant initiée par ces trous.
Cette solution est particulièrement pratique, notamment lorsque la jonction capacitive est utilisée comme modulateur au sein d'un cristal photonique dont les trous peuvent être réalisés au cours de ladite étape de formation de trous.
D'autres caractéristiques et avantages de l'invention apparaîtront mieux à la lumière de la description qui suit faite en référence aux dessins annexés, dans lesquels : - les figures 1 à 7 représentent un procédé de réalisation d'une jonction capacitive pour modulateur optique selon un premier mode de réalisation de l'invention ;
- la figure 8 représente un empilement de jonctions capacitives conforme à un second mode de réalisation de l'invention. Un premier mode de réalisation de l'invention est à présent décrit en référence aux figures 1 à 7.
La figure 1 représente une structure formée par un empilement de couches qui comprend :
- une première couche 2 de matériau semi-conducteur, par exemple de silicium dopé p (dénommé dans la suite "couche de Si-p") qui pourrait par exemple être un substrat, mais dont l'épaisseur est ici limitée, par exemple à 500 nm ;
- une seconde couche 4 qui recouvre la première couche 2 et est réalisée dans un matériau relativement proche de celui de la première couche (ici par exemple du silicium-germanium SiGe), mais qui s'élimine plus facilement comme décrit dans la suite, avec une épaisseur par exemple comprise entre 1 nm et 15 nm ;
- une troisième couche 6 réalisée en matériau semi-conducteur, ici en silicium dopé n (cette troisième couche 6 étant par conséquent dénommée dans suite "couche de Si-n"), d'épaisseur 50 nm par exemple. La structure en couches est par exemple réalisée par dépôt successif de la seconde couche 4 et de la troisième couche 6 sur la première couche 2, ou en variante par épitaxie de façon à obtenir une seconde et une troisième couches 4, 6 monocristallines. La structure en couches est déposée sur un substrat qui lui assure une tenue mécanique par exemple un substrat SOI ("Silicon On Insulator") ou un substrat en quartz.
On réalise dans la structure qui vient d'être décrite, et précisément dans deux régions de celle-ci séparées par une région centrale 7, des trous 8, par exemple cylindriques, d'axes perpendiculaires à la surface libre de la troisième couche 6 {c'est-à-dire également à l'interface entre chaque paire de couches), qui s'étendent verticalement sur toute la profondeur de la troisième couche 6, de la seconde couche 4 et de la première couche 2. Chacune des régions séparées par la région centrale 7 comporte une pluralité de trous (typiquement de l'ordre de grandeur d'une dizaine ou de quelques dizaines de trous), ce qui permet de donner accès depuis l'extérieur (c'est-à-dire la face libre de la troisième couche 6) à la seconde couche 4 sur toute la région précitée, en conservant la structure mécanique générale de la troisième couche 6 dans cette même région.
Cet ensemble de trous pourrait également être fourni par la présence d'un cristal photonique où les trous peuvent être de section circulaire, carrée ou d'une autre forme selon les propriétés recherchées du cristal photonique. Cet ensemble de trous peut également se présenter comme la répétition d'un même trou, d'un ensemble de trous, ou encore comme une structure compacte apériodique (c'est-à-dire non périodique).
Mais pour des raisons de commodité de réalisation, on pourra préférer réaliser les trous de section cylindrique ou carrée selon un simple réseau périodique triangulaire ou carré, où chaque trou sera avantageusement de taille submicrométrique.
On obtient ainsi la structure représentée en coupe par un plan vertical A-A à la figure 2 et en vue de dessus à la figure 3.
On procède alors à l'étape suivante qui consiste à attaquer la seconde couche 4 (réalisée en SiGe dans l'exemple décrit ici) par gravure, par exemple par voie humide au moyen d'un mélange d'acide fluorhydrique, d'acide acétique et de peroxyde d'hydrogène, comme expliqué par exemple dans ie document "Chemical etching of Si1^Gex in HF:H2O2:CH3COOH" de T.K. Carns et al. dans J. Electrochem. Soc, vol. 142, n° 4, Avril 1995. Un dopage de type n de la seconde couche 4 (réalisée en SiGe) peut être prévu lors de la formation de cette couche afin de favoriser une telle gravure.
En variante, on pourrait utiliser une gravure sèche du type gravure plasma isotrope à base CF4. On peut se référer à la demande de brevet FR 2 795 554 pour plus de détails sur ce type de procédés, utilisés dans ce document dans une application différente.
Quel que soit le procédé utilisé, celui-ci conduit en premier lieu à l'élimination de la seconde couche 4 dans chacune des régions pourvues des trous cylindriques 8, ce qui débute la formation de cavités 9 en remplacement de la seconde couche 4 dans ces régions, et en second lieu à l'attaque des parties résiduelles de la seconde couche 4 par action de la gravure à partir des cavités 9, de telle sorte que les parties de la seconde couche 4 situées au niveau de la région centrale 7 sont éliminées pour former un prolongement 10 de chaque cavité 9. Un passage 12 est ainsi ménagé entre les deux cavités 9 via leur prolongement respectif 10.
Si la gravure utilisée attaque de manière prioritaire la seconde couche 4 réalisée en SiGe comme on vient de le décrire, elle attaque également, bien que plus légèrement, les couches situées au contact de la seconde couche 4, à savoir la première couche 2 et la troisième couche 6.
Toutefois, du fait du plus lent métabolisme de la réaction de gravure avec la première couche 2 et la troisième couche 6 formées en silicium, l'épaisseur de matière gravée dépendra fortement du temps d'exposition de la zone considérée au produit réactif de telle sorte que les parties de ces couches 2, 6 situées au voisinage des trous cylindriques 8 (par lesquels pénètrent les réactifs) seront gravées de manière notable (ce qui conduit à un agrandissement des cavités 9) ; par exemple, avec une gravure sèche à base de CF4, l'épaisseur rognée est typiquement de l'ordre de 10 à 50 nm pour une gravure latérale de 150 nm. Au contraire, les parties de ces couches 2, 6 situées au niveau de la région centrale 7 seront moins gravées à mesure que l'on s'éloigne de la région des trous cylindriques 8.
De ce fait, les prolongements 10 des cavités 9 ont une épaisseur qui varie entre l'épaisseur de la cavité concernée 9 au niveau de celle-ci à une épaisseur de l'ordre de l'épaisseur initiale de la seconde couche 4 au niveau du passage 12 (où la gravure des couches en silicium 2, 6 n'a pratiquement pas eu lieu).
On obtient ainsi une structure telle que représentée en coupe à la figure 4. On peut remarquer que la réduction d'épaisseur des prolongements 10 et du passage 12 au niveau de la région centrale 7 et la forme de cette réduction d'épaisseur peuvent être contrôlées en jouant sur la concentration en germanium (Ge) de la seconde couche 4 réalisée en SiGe. En faisant varier la concentration de germanium en fonction de la profondeur dans la couche, on influe sur la vitesse d'élimination de la seconde couche 4 en fonction de la profondeur considérée, ce qui permet d'agir sur le profil des prolongements 10 en coupe verticale.
Par exemple, une concentration uniforme de germanium dans la seconde couche 4 générera un profil abrupt entre les parties des prolongements 10 générées par la seule élimination de la seconde couche 4 (parties proches du passage 12) et les parties des prolongements 10 générées par la combinaison de l'élimination de la seconde couche 4 et l'attaque de la couche 2,6 de Si-n ou de Si-p concernée.
Au contraire, une variation continue de la concentration en germanium au passage de la couche de silicium dopée 2,6 concernée à la seconde couche 4 permettra une transition plus régulière entre la partie du passage 12 formé par l'élimination de la seconde couche 4 et les prolongements 10 formés par la combinaison de l'élimination de cette même couche 4 et de l'attaque des couches voisines 2,6.
Une fois les cavités 9, les prolongements 10 et le passage 12 formés comme décrit précédemment, on procède au remplissage des cavités précédemment formées (cavités 9 et leurs prolongements 10) et des parties résiduelles des trous cylindriques 8 par un matériau diélectrique 14.
Ce remplissage est par exemple réalisé par infiltration d'un isolant ou par oxydation thermique de la structure (qui provoque le remplissage des cavités par du dioxyde de silicium), selon des techniques utilisées dans d'autres applications, comme décrit par exemple dans la demande de brevet FR 2 800 913.
On obtient ainsi la structure représentée en coupe à la figure 5 et qui comprend ainsi les éléments de base d'une jonction capacitive (couches de silicium dopé séparées par un matériau diélectrique 14). On procède ensuite à la gravure des parties externes des régions pourvues de trous (par rapport à la région centrale 7) de manière à éliminer des résidus éventuels de la seconde couche 4 en SiGe et d'obtenir un profil d'isolant 14 d'épaisseur constante sauf au niveau de la région centrale 7 où l'épaisseur d'isolant 16 est réduite en conséquence de la forme des prolongements 10 précédemment exposée.
La structure alors obtenue est représentée à la figure 6. On peut alors procéder au dépôt de contacts d'une part au niveau de la troisième couche 6 (qui garde une structure globale de couche malgré la présence d'isolant aux endroits où ont été gravés les trous cylindriques 8), et d'autre part sur la face supérieure de la première couche 2 mise à nu lors de l'étape précédente de gravure.
On a ainsi formé une jonction capacitive qui comprend la première couche 2 réalisée en Si-p et la troisième couche 6 réalisée en Si-n séparées par une couche intermédiaire 14 en matériau isolant qui comporte une réduction d'épaisseur 16 au niveau de la région centrale 7, par rapport notamment à l'épaisseur de cette même couche dans la zone périphérique qui porte les contacts.
La réduction d'épaisseur est ici de l'ordre de 20 à 60 % du fait du procédé de formation des cavités présenté plus haut.
Cette réduction d'épaisseur 16, qui entraîne un champ électrique plus intense au niveau de la région centrale 7, permet une forte concentration de porteurs de charge dans la région centrale 7 et la jonction capacitive ainsi réalisée est donc particulièrement appropriée à la réalisation d'un modulateur, par exemple un modulateur optique.
Un tel modulateur peut facilement être réalisé au sein d'une structure d'optique intégrée, dont les guides d'ondes sont formés par des microcavités à cristaux photoniques. Dans ce cas, la largeur de la zone d'épaisseur réduite 16 au sein de la couche diélectrique 14 est de l'ordre de la largeur de la microcavité formant guide d'onde. Cette solution permet en outre de graver les trous 8 utilisés dans le procédé décrit ci-dessus dans la même étape technologique que les trous qui forment le cristal photonique dans le silicium.
La figure 8 représente un second mode de réalisation de l'invention dans lequel on utilise un empilement de jonctions capacitives comme décrit ci-après.
Une telle structure multi-jonction comprend une alternance de couches 22, 26 en matériau semi-conducteur dopé p et de couches 24, 28 en matériau setni-conductueur dopé n, entre chacune desquelles est interposée une couche diélectrique 30.
Dans l'exemple représenté à la figure 8, la structure multi-jonction comporte deux couches 22, 26 en silicium dopées p (dénommées ci-après couches 22, 26 de Si-p) et deux couches 24, 28 en silicium dopées n (dénommées ci-après couches 24, 28 de Si-n.
La structure a donc l'organisation suivante :
- une couche de Si-p 22 ;
- une couche diélectrique 30 ; - une couche de Si-n 24 ;
- une couche diélectrique 30 ;
- une couche de Si-p 26 ;
- une couche diélectrique 30 ; et
- une couche de Si-n 28. Une telle structure est par exemple obtenue en appliquant la technique exposée à propos du premier mode de réalisation à l'empilement de couches précité, ce qui n'implique d'ailleurs pas d'étape technologique supplémentaire par rapport au cas où une seule jonction est réalisée comme décrit en référence aux figures 1 à 7. De ce fait, les couches de silicium dopées sont traversées par des trous
23 remplis de matériau diélectrique dans deux régions séparant une région centrale
21 , 25, 27, 29 de chaque couche 22, 24, 26, 28.
Chaque couche diélectrique 30 comprend une réduction d'épaisseur au niveau de la partie centrale 21, 25, 27, 29 des couches 22, 24, 26, 28 qui la jouxtent. Ces réductions d'épaisseur sont par exemple obtenues par l'utilisation de la technique exposée à propos du premier mode de réalisation pour la réalisation de chaque couche diélectrique 30.
Des gravures latérales du même type que celles proposées dans le premier mode de réalisation permettent de mettre à nu la face supérieure de chacune des couches de silicium dopées 22, 24, 26, 28 et de former ainsi des contacts électriques 32, 34, 36, 38 avec chacune de ces faces supérieures.
En alimentant la structure multi-jonction qui vient d'être décrite au moyen des contacts électriques 32, 34, 36, 38, on peut contrôler l'accumulation des porteurs de charges présents dans les couches de silicium dopées 22, 24, 26, 28, qui seront concentrées en particulier au niveau de la région centrale 21 , 25, 27, 29 de chaque couche grâce à la réduction d'épaisseur de la couche diélectrique 30 concernée : on obtient ainsi un modulateur optique particulièrement efficace grâce à cette concentration des porteurs de charges dans les régions centrales 21 , 25, 27, 29 et à la superposition des jonctions capacitives qui permet d'obtenir l'effet de modulation sur une épaisseur relativement importante.
Afin d'obtenir une accumulation encore meilleure des porteurs de charges dans chacune des jonctions, on connecte l'ensemble de celle-ci en parallèle en liant les contacts 32, 36 associés aux couches de Si-p 22, 26 à une même borne d'un générateur de tension et les contacts 34, 38 associés aux couches de Si-n 24, 28 à la borne opposée de ce générateur.
Les produits et procédés présentés ci-dessus ne représentent que des exemples non limitatifs de mis en œuvre de l'invention.

Claims

REVENDICATIONS
1. Modulateur comportant une jonction capacitive traversée par une onde électromagnétique, la jonction capacitive comprenant au moins un contact et une couche diélectrique (14 ; 30) interposée entre deux couches en matériau semiconducteur (2,6 ; 22, 24, 26, 28), caractérisé en ce que la couche diélectrique (14 ; 30) présente une épaisseur inférieure (16 ; 21, 25, 27, 29) au niveau de l'onde électromagnétique à son épaisseur au niveau du contact.
2. Modulateur selon la revendication 1, dans lequel au moins une desdites couches en matériau semi-conducteur (2,6 ; 22, 24, 26, 28) est dopée.
3. Modulateur selon la revendication 1 ou 2, dans lequel au moins une desdites couches en matériau semi-conducteur (2,6 ; 22, 24, 26, 28) est réalisée en silicium.
4. Modulateur selon l'une des revendications 1 à 3, dans lequel la couche diélectrique (14 ; 30) est réalisée en oxyde de silicium ou en polymère isolant.
5. Modulateur selon l'une des revendications 1 à 4, dans lequel chacune desdites couches en matériau semi-conducteur (2,6 ; 22, 24, 26, 28) a une épaisseur comprise entre 30 nm et 500 nm.
6. Modulateur selon l'une des revendications 1 à 5, dans lequel la couche diélectrique (14 ; 30) a une épaisseur comprise entre 2 nm et 30 nm en dehors de ladite réduction d'épaisseur (16 ; 21 , 25, 27, 29).
7. Modulateur selon l'une des revendications 1 à 6, dans lequel ladite réduction d'épaisseur (16 ; 21 , 25, 27, 29) est comprise entre 20 % et 60 %.
8. Modulateur selon l'une des revendications 1 à 7, comprenant une pluralité de couches diélectriques (30) séparées par des couches réalisées en matériau semi-conducteur (22, 24, 26, 28) et traversées chacune sur une partie au moins par l'onde électromagnétique.
9. Jonction capacitive comprenant une région apte à être traversée par une onde électromagnétique, la jonction capacitive comprenant un contact et une couche diélectrique (14 ; 30) interposée entre deux couches en matériau semiconducteur (2,6 ; 22, 24, 26, 28), caractérisée en ce que la couche diélectrique (14 ; 30) présente une épaisseur (16 ; 21 , 25, 27, 29) au niveau de ladite région inférieure à son épaisseur au niveau du contact.
10. Jonction capacitive selon la revendication 9, dans laquelle au moins une desdites couches en matériau semi-conducteur (2,6 ; 22, 24, 26, 28) est dopée.
11. Jonction capacitive selon la revendication 9 ou 10, dans laquelle au moins une desdites couches en matériau semi-conducteur (2,6 ; 22, 24, 26, 28) est réalisée en silicium.
12. Jonction capacitive selon l'une des revendications 9 à 11, dans laquelle la couche diélectrique (14 ; 30) est réalisée en oxyde de silicium ou en polymère isolant.
13. Jonction capacitive selon l'une des revendications 9 à 12, dans laquelle chacune desdites couches en matériau semi-conducteur (2,6 ; 22, 24, 26, 28) a une épaisseur comprise entre 30 nm et 500 nm.
14. Jonction capacitive selon l'une des revendications 9 à 13, dans laquelle la couche diélectrique (14 ; 30) a une épaisseur comprise entre 2 nm et 30 nm en dehors de ladite réduction d'épaisseur (16 ; 21 , 25, 27, 29).
15. Jonction capacitive selon l'une des revendications 9 à 14, dans laquelle ladite réduction d'épaisseur (16 ; 25, 27, 29) est comprise entre 20 % et 60 %.
16. Procédé de réalisation d'une jonction capacitive, caractérisé en ce qu'il comprend les étapes suivantes :
- gravure d'une région d'une couche (4) située au contact d'un matériau semi-conducteur (2,6), ladite gravure étant initiée dans ladite couche en dehors de la ladite région,
- remplissage de l'espace gravé par un matériau diélectrique (14).
17. Procédé selon la revendication 16, dans lequel ladite couche (4) est interposée entre deux couches en matériau semi-conducteur (2,6).
18. Procédé selon la revendication 17, dans lequel chacune desdites couches en matériau semi-conducteur (2,6) a une épaisseur comprise entre 30 nm et 500 nm.
19. Procédé selon l'une des revendications 16 à 18, dans lequel ladite couche (4) a une épaisseur comprise entre 1 nm et 15 nm.
20. Procédé selon l'une des revendications 16 à 19, comportant en outre une étape de formation de trous (8) d'accès à ladite couche (4) en dehors de ladite région, la gravure étant initiée par ces trous (8).
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