WO2006058510A1 - Halbleiterbauteil mit einem eine passivierungsschicht aufweisenden halbleiterchip sowie verfahren zur herstellung desselben - Google Patents

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Khalil Hosseini
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Ralf Otremba
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Definitions

  • the invention relates to a semiconductor device having a passivation layer having a semiconductor chip and to a method for producing the same.
  • Such passivation layers comprise a silicon nitride layer, which covers the uppermost conductor track structure of the semiconductor chip, and a polyimide layer arranged on the silicon nitride layer. While the silicon nitride layer causes no metallic ions to diffuse into the insulating layers of silicon dioxide on the top of a semiconductor chip to the sensitive PN junction regions, the polyimide layer ensures that the transition from the ceramic silicon nitride layer to a plastic housing composition is improved to delarations between the top of the semiconductor chip and the plastic package.
  • the passivation layer of silicon nitride frontend finger is applied to the aluminum metallization layer of the wiring pattern with the disadvantage of a relatively high hardness and brittleness of the silicon nitride layer, which can lead to fractures in this passivation of silicon nitride under increased mechanical stress and thus corrosion of the underlying aluminum metallization caused.
  • a polyimide layer is applied to the chip surface applied to improve the adhesion of a plastic package with the chip top.
  • this passivation layer has the disadvantage that thermal insulation of the semiconductor chip surface is also associated therewith, especially since the thermal conductivity of the polyimide is about 100 times worse than the thermal conductivity of the silicon nitride.
  • the application of a ceramic layer of silicon nitride and the subsequent application of a polyimide layer is not without problems.
  • the methods used for this purpose are cost-intensive, especially since the polyimide layer and the silicon nitride layer are applied in two different processes in the front end, which does not reduce manufacturing costs.
  • the object of the invention is to specify a semiconductor component with a semiconductor chip having a passivation layer and a method for producing the same, in which a better heat transfer from the semiconductor chip surface to the plastic housing composition is achieved compared to the heat transfer in the known polyimide layer. Moreover, it is an object of the invention to simplify the production and to provide a method which prevents both a diffusion of metal ions into the insulating layers of a semiconductor chip and also improves the coupling of the plastic housing composition to the semiconductor chip.
  • a semiconductor component is provided with a semiconductor chip having a passivation layer, in which the passivation layer forms the top conductor track structure. covering the transistor of the semiconductor chip, leaving free contact surfaces.
  • This passivation layer is in direct adhesive contact both with the uppermost interconnect structure and with a plastic housing composition of the semiconductor component and has a polymer with embedded mineral ceramic nanoparticles.
  • This passivation layer has the advantage that it provides sufficient electrical insulation strength and mechanical protection of the metallization against scratching and breaking loads.
  • this polymer layer with mineral-ceramic nanoparticles it is achieved that the interface between passivation layer and metallization prevents irreversible damage of the chip top during operation of the semiconductor device.
  • Such irreversible damage can be caused by ceramic particles, which are present as fillers in the plastic housing composition, as known from DE 101 62 676, in particular because the thermal expansion coefficient of the plastic housing composition with filler particles is different from the expansion coefficient of the semiconductor material of the semiconductor chip ,
  • the polymer in the semiconductor device according to the invention is not filled with coarse mineral-ceramic particles such as the plastic mass, but instead has embedded mineral ceramic nanoparticles
  • the passivation layer of the semiconductor device according to the invention provides a mechanical buffer between the sensitive topmost metallization with a conductor track structure and the Kunststoffgeophu- semasse with coarse ceramic filler particles. Furthermore, the passivation layer provides a good connection of the Plastic housing composition to the top of the semiconductor chip or to the surface of the passivation layer.
  • the nanoparticles have a mean grain size k in the range of
  • the mineral-ceramic nanoparticles reach a size suitable for application to an uppermost metal layer or an uppermost printed conductor structure, which prevents deep scratches and interruptions as well as breaks in the uppermost printed conductor structure from occurring.
  • the compliant polymeric component ensures that the brittle, fracture-prone closed silicon nitride layer is no longer required as a passivation layer.
  • the nanoparticles preferably have a mean grain size k in the range of
  • the nanoparticles are of almost spherical shape, as is known for the fullerenes. These are carbon-based nanoparticles, but do not form a diamond lattice but a surface of hexagonal carbon rings. As long as such fullerenes are distributed uniformly in the polymer, no electrical short circuits occur despite the electrical conductivity of these carbon nanoparticles.
  • the passivation layer has nanoparticles of the group Si 3 No SiC, SiO 2 , ZrO 2 , TiO 2 , AlN, Al 2 O 3 and / or synthetic nanodiamond particles.
  • These ceramic nanoparticles have the advantage that they are mechanically and chemically stable and remain stable as inclusions or filler in the polymer. Due to its very large surface in relation to In volume, these ceramic particles have an extremely high scratch resistance, which reduces the above-mentioned risk of cratering or breaking the trace structure of conventional micron fillers. Crack formation in this passivation layer and damage to the uppermost interconnect structure or aluminum metallization is thus extremely unlikely.
  • the nanoparticles of this group contribute to the fact that the insulation resistance of the passivation layer is improved by the combination of polymer / ceramic nanoparticles.
  • Nanoparticle layer improved tenfold.
  • the silicon nitride layer has an increased thermal conductivity
  • the known structure of passivation layers is loaded with a silicon nitride layer and with a polyimide layer with a "heat barrier", especially since the polyimide layer is thicker by a multiple between 1 ⁇ m and 30 ⁇ m is as the silicon nitride layer with its thickness between 100 nm and 300 nm.
  • the passivation layer has a proportion of nanoparticles of 20% by volume to 90% by volume.
  • the higher value of 90% by volume is more interesting, because it also improves the Thermal conductivity brings.
  • an area for the proportion of nanoparticles in the passivation layer of 50% by volume to 80% by volume is provided. With this high proportion of ceramic nanoparticles in the polymer is achieved that an intensive heat dissipation of the heat loss of the semiconductor chip can be ensured.
  • the passivation layer comprises at least one polymer from the group of high-temperature thermoplastics, polyimide precursors, polyamide-imides, polybenzoxazoles, polyimidazoles, polycyclooctenes, polyaryletherkethones, polyethersulfones, siloxanes and / or liquid-crystalline polymers.
  • polymers have in common that they form compliant layers and enter into a stable mechanical interlocking with the plastic housing composition, so that delamination between the semiconductor chip surface with passivation layer and plastic housing composition is prevented.
  • the passivation layer has a layer thickness d of 1 ⁇ m ⁇ d ⁇ 50 ⁇ m.
  • the nanoparticles make it possible to design such thin passivation layers, which are only 1 ⁇ m thick and still offer all the advantages of a conventional multilayer passivation layer.
  • the passivation layer has a thickness between 3 .mu.m.ltoreq.d.ltoreq.20 .mu.m, whereby a compromise between minimum space requirement and sufficient compliance of the layer is achieved in an advantageous manner.
  • the breakdown field strength F D for a passivation layer with nanoparticles is preferably at F D ⁇ 40 KV / mm.
  • the passivation layer of the semiconductor component according to the invention achieves an almost twice as high breakdown field strength value compared to the pure ceramic silicon nitride layer as a passivation layer fabricated in the front end region.
  • front end area is here to understand a manufacturing area, with which the production of a semiconductor wafer is completed.
  • the danger of delamination of the semiconductor chip relative to the plastic housing composition is too great, unless a second polymeric passivation layer is additionally applied to the first ceramic passivation layer.
  • the passivation layer of the semiconductor device according to the invention with 80% by volume of Si 3 N 4 nanoparticles has a thermal conductivity ⁇ of ⁇ ⁇ 5 W / mK.
  • this value is more than a factor 10 higher than the thermal conductivity ⁇ , which can be achieved with a passivation layer of pure polymer, such as a polyimide.
  • a method for producing semiconductor chips with a passivation layer has the following method steps. First, a semiconductor wafer having semiconductor chip positions including an uppermost printed wiring pattern with contact surfaces is fabricated. Thereafter, a protective layer is selectively applied to the contact surfaces, while the remaining top surface of the semiconductor wafer is free of the Protective layer remains. In parallel or before, a polymer is mixed with mineral-ceramic nanoparticles and this mixture is then applied to the uppermost conductor track structure of the semiconductor wafer. After the application of this layer to the semiconductor wafer, the contact surfaces are freed from the protective layer. This can be prepared by swelling the protective layer and then the protective layer can be rinsed off with the overlying material of the passivation layer. Finally, the semiconductor wafer is split into semiconductor chips with a passivation layer.
  • the advantage of this method is that with a single process step, an elastic, thermally highly conductive and also mechanically very stable insulation and protection layer in the form of a passivation layer is applied to the top conductor layer of a semiconductor wafer and thus of a semiconductor chip. At the same time an optimal connection of the plastic molding compound for the construction of a semiconductor device is ensured.
  • This method is based on a separate application of a silicon nitride
  • Passivation layer omitted.
  • the two separate processes namely the application of a silicon nitride layer in the front end region and the subsequent application of a polymer layer to the silicon nitride layer in the backend region, are replaced by a single process step.
  • the selective application of the protective layer to the contact surfaces takes place by means of photolithography.
  • a photosensitive resist layer is applied to the semiconductor wafer, which is subsequently exposed via a mask at the locations of the contact surfaces, so that the photoresist there is exposed. remains on the contact surfaces as a protective layer during a subsequent development and fixation process.
  • This method requires a special mask to shield the unprotected surface areas from exposure.
  • the protective layer is applied to the contact surfaces by means of jet printing technology.
  • jet printing technique similar to an ink jet printer, the polymer is diluted with the nanoparticles so that it can be precisely applied to the contact surfaces with an ink jet printer head.
  • this technique it is also possible to apply a mixture of polymer solvent and nanoparticles to the top side of the semiconductor wafer while leaving the contact surfaces free, in order to produce a passivation layer on the topmost conductor layer.
  • the mixing of a polymer with mineral-ceramic nanoparticles takes place by means of melting of a polymeric thermoplastic material with introduction of 10% by volume to 80% by volume of nanoparticles into the melt.
  • the property of a thermoplastic material is advantageously used to melt at high temperatures to form a liquid into which the intended proportion of nanoparticles can then be mixed.
  • mixing of a polymer with mineral-ceramic nanoparticles is accomplished by preparing a low-viscosity, low-viscous solution of solvent and polymeric material Incorporation of 10% by volume to 80% by volume of nanoparticles into the solution.
  • a solvent By introducing a solvent, the viscosity of the mixture can be adjusted as desired, so that the properties of the mixture can be adapted to the different application methods and coating techniques in an advantageous manner.
  • the composite mixture is adjusted with a suitable solvent to a low viscosity which can be processed by an ink-jet coater.
  • the use of uncoated nanoparticles in the mixture of polymer nanoparticles and a solvent can lead to a homogeneous ceramic layer directly at the chip surface at high solvent content.
  • the lower the viscosity of the mixture the higher the probability that such a homogeneous ceramic layer can form directly over the topmost conductor track structure.
  • the high surface energy of the nanoparticles supports their agglomeration into nanoparticle agglomerates.
  • the sedimentation of the particles on the top track structure is aided by the higher density of nanoparticle agglomerates compared to the density of the polymer. By appropriate measures, this sedimentation and also the tendency to agglomeration of the nanoparticles can be prevented.
  • a semiconductor wafer having semiconductor chip positions including an uppermost printed wiring pattern having contact surfaces is also performed. Thereafter, as in the first case, a protective layer is selectively applied to the contact surfaces. But then instead of simply mixing nanoparticles with a polymer a method step is used in which initially the mineral-ceramic nanoparticles are individually wrapped with a polymer layer.
  • These nanoparticles with a polymeric cladding are then applied as a passivation layer to the top conductor track structure of the semiconductor device. After forming this layer, the protective layer is removed from the contact areas and the semiconductor wafer is split into semiconductor chips with a passivation layer.
  • This alternative method has the advantage that an agglomeration of nanoparticles is largely prevented and also the sedimentation is prevented to a closed ceramic layer on the top conductor track structure.
  • the polymer coating has a layer thickness of substantially less than 100 nm. Such a coating of the individual nanoparticles also serves to covalently bond the particles to the polymer.
  • Another possibility for providing the mineral-ceramic nanoparticles with a coating of polymers is to introduce the nanoparticles into a spray tower, preferably in countercurrent, in which a spray of polymers coats the particles. After applying such a layer of coated nanoparticles or from a solution of nanoparticles and polymer in a solvent, the solvent is evaporated by a temperature step, wherein typically the temperature is> 200 0 C, and possibly the polymer stage thermally cured, or at least the Coatings of the nanoparticles sintered together. In the jet printing method or the ink jet coating method, a highly selective and material-saving layer application to the chip surface or the semiconductor wafer surface is possible.
  • the bonding wire connection regions in the form of contact surfaces can advantageously be cut out of the coating or kept free in this process variant.
  • the layer application can thus be applied both over the entire area to a wafer in the so-called front-end process or even later onto already separated semiconductor chip surfaces, whereby these semiconductor chips can already be provided with corresponding connection elements such as bonding wires.
  • the aluminum wire connection areas or contact areas of the semiconductor wafer can either be masked beforehand or else be masked with this method. If they have been co-coated, they must subsequently be freed from the passivation layer in order to allow an electrical connection in the form of a bond connection.
  • a semiconductor component reference is made to the previously described method steps with which semiconductor chips were first produced. These semiconductor chips are then applied to a system carrier for the production of a semiconductor device. Such a system carrier may be a leadframe or a wiring substrate, as used for ball grid array (BGA) packages. Subsequently, the contact surfaces of the semiconductor chip are connected via electrical connection elements with external connections of the system carrier.
  • BGA ball grid array
  • the connecting elements may be flip-chip contacts of a semiconductor chip or bonding wires. Thereafter, the connecting elements, the semiconductor chip and the system carrier in a plastic housing composition under direct mechanical contact between see the passivation layer on the semiconductor chip and the plastic housing material embedded in this. With these additional method steps semiconductor components are produced from the semiconductor chips, in which the risk of delamination between the plastic housing composition and the top of the semiconductor chip is reduced.
  • the passivation layer is achieved from a high-performance polymer with nanoparticles by dissolving a polymer in a solvent or by introducing nanoparticles into a melt of a high-performance thermoplastic.
  • the mineral-ceramic nanoparticles with a diameter of ⁇ 1 ⁇ m ensure that a higher thermal conductivity is achieved for the passivation layer and nevertheless a good coupling to the plastic housing composition is possible.
  • This mixture or this composite material can then be applied to the chip surface in such an amount that, depending on the application after the thermal curing of the polymer or the solidification the polymer melt of a thermoplastic or, after evaporation of the solvent, a layer on the semiconductor chip of 1 to 50 microns, preferably 3 to 20 microns thickness is realized.
  • the high-performance polymer preference is given to polymers from the group of high-temperature thermoplastics, polyimide precursors, polyamideimides, polybenzoxazoles, polyimidazoles, polycycloctenes, polyaryletherkethones, polyethersulphones, siloxanes and / or liquid-crystalline polymers (LCP), and nanoparticle materials from the group of silicon nitride, silicon carbide, Silicon dioxide, zirconium dioxide, titanium dioxide, aluminum nitride, aluminum dioxide and / or synthetic nanodiamond particles used.
  • the preferred volume fraction of the ceramic filler particles based on the mixture of polymer / nanoparticles is preferably between 20% by volume and 90% by volume.
  • Figure 1 shows a schematic cross section through a semiconductor device of an embodiment of the invention
  • FIG. 2 shows a container for producing a mixture of polymer, solvent and nanoparticles into a composite solution for a passivation layer
  • FIG. 3 shows a schematic diagram of a spin-spraying technique for applying a passivation layer to a semiconductor wafer
  • FIG. 4 shows a schematic diagram of a jet printing technique for applying a passivation layer to a semiconductor chip mounted on a system carrier
  • FIG. 5 shows a schematic cross section of a semiconductor chip on a system carrier with a passivation layer applied
  • FIG. 6 shows a schematic cross section of a semiconductor chip on a system carrier with sedimented
  • FIG. 1 shows a schematic cross section through a semiconductor component 1 of an embodiment of the invention.
  • the semiconductor device 1 is constructed on a system carrier 14, which carries a semiconductor chip 3 on an inner flat conductor island 20.
  • the flat conductor island 20 is surrounded by inner flat conductors 21, of which an inner flat conductor 21 is shown in this cross section.
  • the inner flat conductors 21 extend into outer terminals 16 in the form of outer flat conductors.
  • contact pads 22 are arranged, on which electrical connecting elements 15 in the form of bonding wires terminate, which connect the inner flat conductor 21 and thus the outer terminals 16 with contact surfaces 5 on the active upper side 19 of the semiconductor chip 3.
  • the active upper side 19 of the semiconductor chip 3 has an upper conductor track structure 4, which is covered by a passivation layer 2.
  • the passivation layer 2 has a polymer 7 as the host material, and embedded in the polymer 7 are mineral-ceramic nanoparticles 8.
  • the ceramic nanoparticles 8 provide for improved heat conductivity. tion of the heat loss generating active upper side 19 to the semiconductor die 3 surrounding plastic housing composition. 6
  • the plastic package molding compound 6, in which both the semiconductor • chip 3 with its passivation layer 2 and the connecting members 15 and the inner flat conductor 21 and the inner flat conductor island 20 are embedded, for adaptation is its thermal expansion coefficient ceramic to the semiconductor chip 3 with a filler comprising
  • these ceramic particles are not nanoparticles, but rather have a mean grain diameter in the range of some 10 microns.
  • these filler particles damage the top conductor track structure 4 of the semiconductor chip 3 by scratching and / or interrupting the conductor track structure 4, the passivation layer 2 has nanoparticles 8, which preferably have a rounded contour and a mean grain size from 10 nm to 100 nm.
  • the thickness d of the passivation layer 2 is between 1 .mu.m and 50 .mu.m.
  • the polymer has proven to be the host material for the nanoparticles 8 as coupling material for the plastic housing composition 6.
  • the surface of the passivation layer 2 is uneven due to the nanoparticles 8, so that a more intensive toothing with the
  • Plastic housing composition 6 results and thus the risk of delamination between plastic housing composition 6 and passivation layer 2 is reduced.
  • FIG. 2 shows a container 17 for producing a mixture of polymers 7, solvents 23 and nanoparticles 8 into a composite solution 13 for a passivation layer.
  • the polymer 7 in the Lö- the polymer 7 in the Lö-
  • the nanoparticles 8 are introduced into this solution 13 without any cladding.
  • the composite solution 13 of polymer 7, nanoparticles 8 and solvent 23 must be kept in motion in order to avoid agglomeration due to the high surface tension of the nanoparticles 8 and furthermore to prevent sedimentation of the nanoparticles 8 at the bottom of the container 17.
  • nanoparticles 8 Another possibility for combining nanoparticles 8 with a polymer 7 is to surround the nanoparticles 8 with a shell of a polymer 7.
  • a cladding of nanoparticles 8 can be carried out in a spray container or in an eddy current furnace by moving the nanoparticles 8 countercurrently into a spray of polymer 7 and thereby surrounding them with a cladding of a polymer 7.
  • Such coated nanoparticles 8 and their processing are shown in the following Figures 3 and 4.
  • FIG. 3 shows a schematic diagram of a spin-spraying technique or a "spin-coating technique".
  • this spin-spraying technique nanoparticles 12 enveloped by a spray nozzle or jet nozzle 28 are sprayed onto the top side 19 of a semiconductor wafer 9, wherein the semiconductor wafer 9 is simultaneously rotated about an axis 24 in the direction of rotation A and thus uniformly sprayed the sprayed material on top side 19 of the semiconductor wafer
  • Semiconductor wafer 9 is distributed.
  • the semiconductor wafer 9 itself has semiconductor chip positions 10 arranged in rows 25 and columns 26. After application and curing of the polymer with nanoparticles 8 on the upper side 19 of the semiconductor wafer 9, the semiconductor wafer 9 along
  • Separation traces 27 are separated into semiconductor chips 3. Before, however, in the semiconductor chip positions, 10 contact areas are exposed for attachment of connecting elements in each of the semiconductor chip positions 10.
  • FIG. 4 shows a schematic diagram of a jet printing technique for applying a passivation layer to a semiconductor chip 3 mounted on a leadframe 14.
  • the semiconductor wafer 9 shown in FIG. 3 is separated into individual semiconductor chips 3 before the application of a passivation layer and these are applied to the one shown in FIG System carrier applied.
  • the system carrier 14 has an inner flat conductor island 20 for receiving the semiconductor chip 3, to which the semiconductor chip 3 can be glued or soldered. Furthermore, the system carrier 14 has inner flat conductors 21, which are provided with a contact pad 22 and surround the inner flat conductor island 20.
  • nanoparticles 12 enveloped by a jet nozzle 28 are applied with their enveloping polymer layer 11 to the surface 19 of the semiconductor chip 3, as in the case of an ink jet nozzle or an "ink jet", with the coated nanoparticles 12 directly on the uppermost one Conductor 4 can be applied with the recess of the contact surfaces 5 of the semiconductor chip 3.
  • This omission or release of the contact surfaces 5 is not shown in this example of Figure 4, here, rather, the coated nanoparticles 12 are evenly applied to the top 19 of the semiconductor chip 3 with the jet nozzle 28 and then the contact surface 5 is exposed.
  • the semiconductor chip 3 is brought to a temperature in the range of 200 ° C. in an annealing step so that the cladding of polymer can form a compact layer with embedded nanoparticles 8.
  • FIG. 5 shows a schematic cross section of a semiconductor chip 3 on a system carrier 14 with a passivation layer 2 applied.
  • FIG. 5 shows the result of the tempering step after the application of the coated nanoparticles and the exposure of the contact surface 5 of the semiconductor chip 3.
  • Components having the same functions as in the preceding figures are identified by the same reference symbols and are not discussed separately.
  • FIG. 6 shows a schematic cross section of a semiconductor chip 3 on a system carrier 14 with a sedimented ceramic layer 18 on the upper side 19 of the semiconductor chip 3.
  • This sedimented ceramic layer 18 consists of agglomerates of nanoparticles which form in a composite solution with low viscosity and, due to their higher density, sediment on the uppermost conductor track structure 4 as compared to the surrounding polymer 7 of the composite solution.
  • an almost particle-free polymer layer 29 forms on the upper side of the sedimented ceramic layer 18.
  • the evaporation or evaporation of the solvent from the composite solution must be hindered until the sedimentation is complete.

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

Die Erfindung betrifft ein Halbleiterbauteil (1) mit einem eine Passivierungsschicht (2) aufweisenden Halbleiterchip (3) sowie Verfahren zur Herstellung desselben. Dabei bedeckt die Passivierungsschicht (2) die oberste Leiterbahnstruktur (4) des Halbleiterchips (1) unter Freilassen von Kontaktflächen (5). Die Passivierungsschicht (2) steht in unmittelbarem adhäsiven Kontakt mit der Kunststoffgehäusemasse (6) des Halbleiterbauteils (1), wobei die Passivierungsschicht (2) ein Polymer (7) mit eingebetteten mineralisch-keramischen Nanopartikeln (8) aufweist.

Description

Beschreibung
Halbleiterbauteil mit einem eine Passivierungsschicht aufweisenden Halbleiterchip sowie Verfahren zur Herstellung dessel- ben
Die Erfindung betrifft ein Halbleiterbauteil mit einem eine Passivierungsschicht aufweisenden Halbleiterchip sowie Verfahren zur Herstellung desselben.
Der Aufbau derartiger Passivierungsschichten ist aus der Druckschrift DE 102 34 648 bekannt. Derartige Passivierungsschichten weisen eine Siliziumnitridschicht, welche die o- berste Leiterbahnstruktur des Halbleiterchips bedeckt, und eine auf der Siliziumnitridschicht angeordnete Polyimid- schicht auf. Während die Siliziumnitridschicht dafür sorgt, dass keine metallischen Ionen in die Isolationsschichten aus Siliziumdioxid auf der Oberseite eines Halbleiterchips zu den empfindlichen PN-Übergangszonen diffundieren, sorgt die PoIy- imidschicht dafür, dass der Übergang von der keramischen Siliziumnitridschicht zu einer Kunststoffgehäusemasse verbessert wird, um Delarαinationen zwischen der Oberseite des Halbleiterchips und der Kunststoffgehäusemasse zu minimieren.
Bisher wird die Passivierungsschicht aus Siliziumnitrid frontendseitig auf die Aluminium-Metallisierungsschicht der Leiterbahnstruktur aufgebracht mit dem Nachteil einer relativ hohen Härte und Sprödigkeit der Siliziumnitridschicht, was bei erhöhter mechanischer Beanspruchung zu Brüchen in dieser Passivierungsschicht aus Siliziumnitrid führen kann und damit eine Korrosion der tieferliegenden Aluminium-Metallisierung verursacht. Auf diese keramische Isolationsschicht wird, wie oben beschrieben, eine Polyimidschicht auf die Chipoberfläche aufgetragen, um die Haftfähigkeit einer Kunststoffgehäusemasse mit der Chipoberseite zu verbessern. Jedoch hat diese Pas- sivierungsschicht den Nachteil, dass damit auch eine thermische Isolation der Halbleiterchipoberfläche verbunden ist, zumal die Wärmeleitfähigkeit des Polyimids gegenüber der Wärmeleitfähigkeit des Siliziumnitrids etwa um den Faktor 100 schlechter ist. Außerdem ist das Aufbringen einer Keramikschicht aus Siliziumnitrid und das anschließende Aufbringen einer Polyimidschicht nicht unproblematisch. Die dazu einge- setzten Verfahren sind kostenintensiv zumal die Polyimi- schicht und die Siliziumnitridschicht in zwei unterschiedlichen Prozessen im Frontend aufgebracht werden, was fertigungstechnisch die Kosten nicht vermindert.
Aufgabe der Erfindung ist es, ein Halbleiterbauteil mit einem eine Passivierungsschicht aufweisenden Halbleiterchip sowie ein Verfahren zur Herstellung desselben anzugeben, bei dem ein besserer Wärmeübergang von der Halbleiterchipoberfläche zu der Kunststoffgehäusemasse gegenüber dem Wärmeübergang in der bekannten Polyimidschicht erreicht wird. Darüber hinaus ist es Aufgabe der Erfindung, die Fertigung zu vereinfachen und ein Verfahren anzugeben, das sowohl eine Diffusion von Metallionen in die Isolationsschichten eines Halbleiterchips verhindert als auch die Ankopplung der Kunststoffgehäusemasse an den Halbleiterchip verbessert.
Diese Aufgabe wird mit dem Gegenstand der unabhängigen Ansprüche gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
Erfindungsgemäß wird ein Halbleiterbauteil mit einem eine Passivierungsschicht aufweisenden Halbleiterchip geschaffen, bei dem die Passivierungsschicht die oberste Leiterbahnstruk- tur des Halbleiterchips unter Freilassung von Kontaktflächen abdeckt. Diese Passivierungsschicht steht in unmittelbarem adhäsivem Kontakt sowohl mit der obersten Leiterbahnstruktur als auch mit einer Kunststoffgehäusemasse des Halbleiterbau- teils und weist ein Polymer mit eingelagerten mineralischkeramischen Nanopartikeln auf.
Diese Passivierungsschicht hat den Vorteil, dass sie eine ausreichende elektrische Isolationsfestigkeit und einen me- chanischen Schutz der Metallisierung gegen Kratz- und Bruchbelastungen bereitstellt. Somit wird mit dieser Polymerschicht mit mineralisch-keramischen Nanopartikeln erreicht, dass die Grenzfläche zwischen Passivierungsschicht und Metallisierung irreversible Schäden der Chipoberseite beim Betrieb des Halbleiterbauteils verhindert.
Derartige irreversible Schäden können durch keramische Partikel, die als Füllstoffe in der Kunststoffgehäusemasse vorhanden sind, wie es aus der Druckschrift DE 101 62 676 bekannt ist, verursacht werden, insbesondere da der thermische Ausdehnungskoeffizient der Kunststoffgehäusemasse mit Füllpartikeln sich von dem Ausdehnungskoeffizienten des Halbleitermaterials des Halbleiterchips unterscheidet. Da das Polymer bei dem erfindungsgemäßen Halbleiterbauteil nicht mit groben mi- neralisch-keramischen Partikeln wie die Kunststoffmasse gefüllt ist, sondern vielmehr eingebettete mineralischkeramische Nanopartikel aufweist, stellt die Passivierungsschicht des erfindungsgemäßen Halbleiterbauteils einen mechanischen Puffer zwischen der empfindlichen obersten Metalli- sierung mit einer Leiterbahnstruktur und der Kunststoffgehäu- semasse mit groben keramischen Füllstoffpartikeln dar. Ferner liefert die Passivierungsschicht eine gute Anbindung der Kunststoffgehäusemasse an die Oberseite des Halbleiterchips bzw. an die Oberfläche der Passivierungsschicht.
Die Materialkombination aus Polymer mit eingebetteten minera- lisch-keramischen Nanopartikeln gewährleistet somit die nachfolgenden vorteilhaften Eigenschaften:
1. eine ausreichende elektrische Isolationsfestigkeit;
2. einen Schutz der Halbleiterchipoberseite vor Brüchen aufgrund von hohem mechanischem Stress;
3. einen Schutz der obersten Leiterbahnstruktur vor Deformation durch Kratzer, verursacht beispielsweise von den groben Füllstoffpartikeln der Kunststoffgehäusemasse;
4. eine ausreichende Anbindung der Kunststoffgehäusemasse an die Halbleiterchipoberseite, was eine Delamination im
Betrieb bzw. während der durchzuführenden Zuverlässigkeitstest verhindert; und
5. eine verbesserte Wärmeabfuhr der Verlustleistung des Halbleiterchips im Betrieb von der aktiven Oberseite des Halbleiterchips durch die Passivierungsschicht aus Polymer mit eingebetteten mineralisch-keramischen Nanopartikeln.
In einer bevorzugten Ausführungsform der Erfindung weisen die Nanopartikel eine mittlere Korngröße k im Bereich von
10 nm < k < lOOOnm auf. Mit dieser mittleren Korngröße erreichen die mineralisch-keramischen Nanopartikel eine für das Aufbringen auf eine oberste Metallschicht bzw. eine oberste Leiterbahnstruktur geeignete Größe, die es verhindert, dass tiefe Kratzer und Unterbrechungen sowie Brüche in der obersten Leiterbahnstruktur auftreten können. Zusätzlich wird durch die nachgiebige polymere Komponente dafür gesorgt, dass die spröde, bruchgefährdete geschlossene Siliziumnitridschicht als Passivierungsschicht nicht mehr erforderlich ist.
Es ist nun möglich, mit Hilfe der Mischung aus Polymer und Nanopartikeln eine die Oberfläche des Halbleiterchips nicht schädigende Beschichtung zu erreichen und andererseits eine ausreichend nachgiebige Schicht zu bilden, welche die unterschiedlichen Ausdehnungskoeffizienten von Gehäusemasse und Halbleiterchipmaterial überbrückt. Vorzugsweise weisen die Nanopartikel eine mittlere Korngröße k im Bereich von
10 nm ≤ k ≤ 100 nm auf. Durch die Einschränkung des Bereichs auf diese mittlere Korngröße wird erreicht, dass die Gefahr eines Verkratzens durch Unterbrechen der obersten Leiterbahnstruktur des Halbleiterchips durch die Passivierungsschicht praktisch nicht auftreten kann.
In einer weiteren bevorzugten Ausführungsform der Erfindung sind die Nanopartikel von nahezu kugelförmiger Form, wie es für die Fullerene bekannt ist. Dieses sind Nanopartikel auf der Basis von Kohlenstoff, bilden jedoch kein Diamantgitter, sondern eine Oberfläche von hexagonal angeordneten Kohlenstoffringen. Solange derartige Fullerene gleichmäßig im Polymer verteilt sind, treten auch keine elektrischen Kurzschlüsse auf trotz der elektrischen Leitfähigkeit dieser Kohlen- stoff-Nanopartikel auf.
In einer weiteren bevorzugten Ausführungsform der Erfindung weist die Passivierungsschicht Nanopartikel der Gruppe Si3No SiC, SiO2, ZrO2, TiO2, AlN, Al2O3 und/oder synthetische Nano- diamantpartikel auf. Diese keramischen Nanopartikel haben den Vorteil, dass sie mechanisch und chemisch stabil sind und als Einlagerungen oder Füllstoff in dem Polymer beständig bleiben. Aufgrund ihrer sehr großen Oberfläche im Verhältnis zum Volumen weisen diese Keramikpartikel eine extrem hohe Kratzfestigkeit auf, was das oben erwähnte Risiko eines Zerkrat- zens oder Zerbrechens der Leiterbahnstruktur herkömmlicher Füllmaterialien im Mikrometerbereich vermindert. Eine Riss- bildung in dieser Passivierungsschicht und eine Beschädigung der obersten Leiterbahnstruktur bzw. der Aluminium-Metallisierung ist somit äußerst unwahrscheinlich. Gleichzeitig tragen die Nanopartikel dieser Gruppe dazu bei, dass die Isolationsfestigkeit der Passivierungsschicht durch die Kombina- tion Polymer/keramische Nanopartikel verbessert wird.
Während die Durchbruchsfeldstärke von Si3N4 > 20 KV/mm ist, werden mit der erfindungsgemäßen Passivierungsschicht aus der Kombination Polymer/Nanopartikel Hochleistungspolymere gebil- det, die eine Durchbruchsfeldstärke von > 60 KV/mm erreichen. Auch die Wärmeleitfähigkeit der Passivierungsschicht wird verbessert, da herkömmlich eine gut wärmeleitende Siliziumnitridschicht mit einer schwach bis schlecht wärmeleitenden Polyimidschicht kombiniert wird. Gegenüber einer derartigen Polyimidschicht ist die Wärmeleitfähigkeit der Polymer-
/Nanpartikelschicht um das zehnfache verbessert. Wenn auch die Siliziumnitridschicht eine erhöhte Wärmeleitfähigkeit aufweist, so ist die bekannte Struktur aus Passivierungs- schichten mit einer Siliziumnitridschicht und mit einer PoIy- imidschicht mit einer "Hitzesperre" belastet, zumal die Polyimidschicht mit einer Dicke zwischen 1 μm und 30 μm um ein Mehrfaches dicker ist als die Siliziumnitridschicht mit ihrer Dicke zwischen 100 nm und 300 nm.
In einer weiteren Ausführungsform der Erfindung weist die Passivierungsschicht einen Anteil an Nanopartikeln von 20 VoI % bis 90 VoI % auf. Dabei ist der höhere Wert von 90 VoI % interessanter, weil er auch eine Verbesserung der Wärmeleitfähigkeit bringt. Vorzugsweise ist ein Bereich für den Anteil der Nanopartikel in der Passivierungsschicht von 50 VoI % bis 80 VoI % vorgesehen. Bei diesem hohen Anteil an keramischen Nanopartikeln in dem Polymer wird erreicht, dass eine intensive Wärmeableitung der Verlustwärme des Halbleiterchip gewährleistet werden kann.
Weiterhin ist es vorgesehen, dass die Passivierungsschicht mindestens ein Polymer der Gruppe Hochtemperatur-Thermo- plaste, Polyimidvorstufen, Polyamidimide, Polybenzoxazole, Polyimidazole, Polycycloocten, Polyaryletherkethone, Polye- thersulfone, Siloxane und/oder flüssigkristalline Polymere aufweist. Diesen Polymeren ist gemeinsam, dass sie nachgiebige Schichten bilden und mit der Kunststoffgehäusemasse eine stabile mechanische Verzahnung eingehen, so dass eine Delami- nation zwischen Halbleiterchipoberfläche mit Passivierungsschicht und Kunststoffgehäusemasse verhindert wird.
Weiterhin ist es vorgesehen, dass die Passivierungsschicht eine Schichtdicke d von 1 μm ≤ d ≤ 50 μm aufweist. Durch die Nanopartikel ist es einerseits möglich, derart dünne Passi- vierungsschichten zu gestalten, die nur 1 μm Dicke aufweisen und dennoch alle Vorteile einer herkömmlichen mehrlagigen Passivierungsschicht bieten. Andererseits ist es möglich, durch den Polymer eine beliebig dicke Schicht bis zu 50 μm zu verwirklichen, die ein hohes Maß an Nachgiebigkeit und damit an Ausgleich der thermischen Spannungen zwischen der Kunst- stoffgehäusemasse und dem Halbleiterchipmaterial gewährleistet.
Vorzugsweise weist die Passivierungsschicht eine Dicke zwischen 3 μm ≤ d ≤ 20 μm auf, womit ein fertigungstechnisch vorteilhafter Kompromiss zwischen minimalem Raumbedarf und ausreichender Nachgiebigkeit der Schicht in vorteilhafter Weise erreicht wird.
Die Durchbruchsfeldstärke FD für eine Passivierungsschicht mit Nanopartikeln liegt vorzugsweise bei FD ≥ 40 KV/mm. Mit dieser Durchbruchsfeldstärke erreicht die Passivierungsschicht des erfindungsgemäßen Halbleiterbauteils einen nahezu doppelt so hohen Durchbruchsfeldstärkewert gegenüber der reinen keramischen Siliziumnitridschicht als eine im Frontendbe- reich gefertigte Passivierungsschicht. Unter Frontendbereich ist hier ein Fertigungsbereich zu verstehen, mit dem die Fertigung eines Halbleiterwafers abgeschlossen wird. Im Backendbereich, der sich fertigungstechnisch an den Frontendbereich anschließt, die Delaminationsgefahr des Halbleiterchips zur Kunststoffgehäusemasse zu groß, wenn nicht zusätzlich eine zweite polymere Passivierungsschicht auf die erste keramische Passivierungsschicht aufgebracht wird.
Vorzugsweise weist die Passivierungsschicht des erfindungsge- mäßen Halbleiterbauteils mit 80 VoI % Si3N4 Nanopartikeln eine Wärmeleitfähigkeit λ von λ ≥ 5 W/mK auf. Dieser Wert liegt wie oben bereits erwähnt um mehr als einen Faktor 10 höher als die Wärmeleitfähigkeit λ, die mit einer Passivierungsschicht aus reinem Polymer, wie einem Polyimid, erreicht wer- den kann.
Ein Verfahren zur Herstellung von Halbleiterchips mit einer Passivierungsschicht weist die nachfolgenden Verfahrensschritte auf. Zunächst wird ein Halbleiterwafer mit Halblei- terchippositionen einschließlich einer obersten Leiterbahnstruktur mit Kontaktflächen hergestellt. Danach wird selektiv eine Schutzschicht auf die Kontaktflächen aufgebracht, während die übrige Oberseite des Halbleiterwafers frei von der Schutzschicht bleibt. Parallel oder vorher wird ein Polymer mit mineralisch-keramischen Nanopartikeln gemischt und diese Mischung dann auf die oberste Leiterbahnstruktur des Halblei- terwafers aufgebracht. Nach dem Aufbringen dieser Schicht auf den Halbleiterwafer werden die Kontaktflächen von der Schutzschicht befreit. Dieses kann durch Aufquellen der Schutzschicht vorbereitet werden und anschließend kann die Schutzschicht mit dem darüber liegenden Material der Passivierungs- schicht abgespült werden. Abschließend wird der Halbleiterwa- fer in Halbleiterchips mit Passivierungsschicht aufgetrennt.
Der Vorteil dieses Verfahrens liegt darin, dass mit einem einzigen Prozessschritt eine elastische, thermisch gut leitfähige und zudem mechanisch sehr stabile Isolations- und Schutzschicht in Form einer Passivierungsschicht auf die o- berste Leiterbahnschicht eines Halbleiterwafers und damit eines Halbleiterchips aufgebracht wird. Dabei wird gleichzeitig eine optimale Anbindung der Kunststoffpressmasse zum Bau eines Halbleiterbauteils gewährleistet. Mit diesem Verfahren wird auf eine separate Aufbringung einer Siliziumnitrid-
Passivierungsschicht verzichtet. Somit werden durch das erfindungsgemäße Verfahren die beiden getrennten Prozesse, nämlich das Aufbringen einer Siliziumnitridschicht im Frontendbereich und das anschließenden Aufbringen einer Polymer- schicht auf die Siliziumnitridschicht im Backendbereich, durch einen einzelnen Prozessschritt ersetzt.
Bei einem bevorzugten Durchführungsbeispiel des Verfahrens erfolgt das selektive Aufbringen der Schutzschicht auf die Kontaktflächen mittels Photolithographie. Dazu wird auf den Halbleiterwafer eine photoempfindliche Lackschicht aufgetragen, die anschließend über eine Maske an den Stellen der Kontaktflächen belichtet wird, so dass dort der Photolack ver- netzt und bei einem anschließenden Entwicklungs- und Fixier- prozess auf den Kontaktflächen als Schutzschicht verbleibt. Dieses Verfahren erfordert eine spezielle Maske zur Abschirmung der nicht zu schützenden Oberflächenbereiche vor einer Belichtung.
Eine alternative maskenfreie Möglichkeit besteht darin, dass die Schutzschicht auf die Kontaktflächen mittels Strahldruck- Schreibtechnik aufgebracht wird. Bei der Strahldruck- Schreibtechnik wird ähnlich wie in einem Tintenstrahldrucker das Polymer mit den Nanopartikeln derart verdünnt, dass sie mit einem Tintenstrahldruckerkopf präzise auf den Kontaktflächen aufgebracht werden kann. Andererseits ist es mit dieser Technik auch möglich, unter Freilassen der Kontaktflächen ei- ne Mischung aus Polymer-Lösungsmittel und Nanopartikeln auf die Oberseite des Halbleiterwafers aufzubringen, um eine Pas- sivierungsschicht auf der obersten Leiterbahnlage zu erzeugen.
In einem weiteren Durchführungsbeispiel des Verfahrens erfolgt das Mischen eines Polymers mit mineralisch-keramischen Nanopartikeln mittels Erschmelzen eines polymeren Thermoplastmaterials unter Einbringung von 10 VoI % bis 80 VoI % Nanopartikel in die Schmelze. Bei dieser Verfahrensvariante wird in vorteilhafter Weise die Eigenschaft eines Thermoplastmaterials genutzt, bei hohen Temperaturen zu einer Flüssigkeit zu erschmelzen, in die dann der vorgesehene Anteil an Nanopartikeln eingemischt werden kann.
In einem weiteren Durchführungsbeispiel des Verfahrens wird das Mischen eines Polymers mit mineralisch-keramischen Nanopartikeln mittels Herstellen einer dünnflüssigen niedrig viskosen Lösung aus Lösungsmittel und polymerem Material unter Einbringen von 10 VoI % bis 80 VoI % Nanopartikeln in die Lösung erfolgen. Durch das Einbringen von einem Lösungsmittel kann die Viskosität der Mischung beliebig eingestellt werden, so dass die Eigenschaften der Mischung an die unterschiedli- chen Aufbringungsverfahren und Beschichtungstechniken in vorteilhafter Weise angepasst werden können. Beispielsweise wird die Kompositmischung mit einem geeigneten Lösungsmittel auf eine niedrige, von einem Ink-Jet-Coater verarbeitbare Viskosität eingestellt.
Die Verwendung von unbeschichteten Nanopartikeln in der Mischung aus Polymer-Nanopartikeln und einem Lösungsmittel kann bei hohem Lösungsmittelgehalt zu einer homogenen Keramikschicht direkt an der Chipoberfläche führen. Je geringer die Viskosität der Mischung ist, desto höher ist die Wahrscheinlichkeit, dass sich eine derartige homogene Keramikschicht direkt über der obersten Leiterbahnstruktur ausbilden kann. Dabei unterstützt die hohe Oberflächenenergie der Nanoparti- kel ihre Agglomeration zu Nanopartikelagglomerate. Die Sedi- mentation der Partikel auf der obersten Leiterbahnstruktur wird durch die höhere Dichte der Nanopartikelagglomerate im Vergleich zur Dichte des Polymers unterstützt. Durch geeignete Maßnahmen kann diese Sedimentation und auch die Neigung zur Agglomeration der Nanopartikel unterbunden werden.
Bei einem alternativen Verfahren zur Herstellung von Halbleiterchips mit Passivierungsschicht werden die nachfolgenden Verfahrensschritte durchgeführt. Zunächst wird auch ein HaIb- leiterwafer mit Halbleiterchippositionen einschließlich einer obersten Leiterbahnstruktur mit Kontaktflächen durchgeführt. Danach wird wie im ersten Fall eine Schutzschicht auf die Kontaktflächen selektiv aufgebracht. Doch dann wird anstelle eines einfachen Mischens von Nanopartikeln mit einem Polymer ein Verfahrensschritt eingesetzt, bei dem zunächst die mineralisch-keramischen Nanopartikel einzeln mit einer Polymerschicht umhüllt werden.
Dieses hat den Vorteil, dass eine gleichmäßigere Verteilung der Nanopartikel in der zu bildenden Passivierungsschicht auftritt. Zudem wird verhindert, dass sich die Nanopartikel zu großvolumigen, d. h. im Bereich von μm, auftretenden Ag- glomeraten aus Nanopartikeln zusammenlegen. Diese Nanoparti- kel mit einer polymeren Umhüllung werden dann als Passivierungsschicht auf die oberste Leiterbahnstruktur des Halbleiterbauteils aufgebracht. Nach dem Bilden dieser Schicht wird die Schutzschicht von den Kontaktflächen entfernt und der Halbleiterwafer in Halbleiterchips mit Passivierungsschicht aufgetrennt. Dieses alternative Verfahren hat den Vorteil, dass eine Agglomeration von Nanopartikeln weitestgehend unterbunden wird und ebenso die Sedimentation zu einer geschlossenen Keramikschicht auf der obersten Leiterbahnstruktur verhindert wird. Das Polymer-Coating weist dabei eine Schichtdicke von wesentlich weniger als 100 nm auf. Eine derartige Beschichtung der einzelnen Nanopartikel dient darüber hinaus der kovalenten Anbindung der Partikel an das Polymer.
Vorzugsweise erfolgt das Umhüllen der mineralisch-keramischen Nanopartikel mit einer Polymerschicht in einem Wirbelschichtofen, wobei in einem Sprühnebel aus Polymermaterial die Nanopartikel verwirbelt werden. Eine weitere Möglichkeit die mineralisch-keramischen Nanopartikel mit einer Umhüllung aus Polymeren zu versehen besteht darin, die Nanopartikel in ei- nein Sprühturm vorzugsweise im Gegenstrom einzuleiten, in dem ein Sprühnebel aus Polymeren die Partikel beschichtet. Nach dem Aufbringen einer derartigen Schicht aus beschichteten Nanopartikeln oder aus einer Lösung von Nanopartikeln und Polymer in einem Lösungsmittel wird durch einen Temperaturschritt, bei dem typischerweise die Temperatur > 2000C ist, das Lösungsmittel verdampft und eventuell die Polymerstufe thermisch ausgehärtet, zumindest aber werden die Beschichtun- gen der Nanopartikel miteinander zusammengesintert. Bei dem Strahldruckverfahren bzw. dem Ink-Jet-Coating-Verfahren ist ein hoch selektiver und materialsparender Schichtauftrag auf die Chipoberfläche bzw. die Halbleiterwaferoberfläche möglich.
Die Bonddraht-Anschlussbereiche in Form von Kontaktflächen können bei dieser Verfahrensvariante in vorteilhafter Weise von der Beschichtung ausgespart oder freigehalten werden. Der Schichtauftrag kann somit sowohl ganzflächig auf einen Wafer im sog. Frontendprozess oder auch später auf bereits aufgetrennte Halbleiterchipoberflächen aufgebracht werden, wobei diese Halbleiterchips bereits mit entsprechenden Verbindungs- elementen, wie Bonddrähten, versehen sein können.
Eine weitere Möglichkeit, die Passivierungsschicht aufzubringen, liefert das sog. "spin-coating"-Verfahren. Die Kompositmischung aus einem Polymer, den Nanopartikeln und einem ge- eigneten Lösungsmittel wird auf den Halbleiterwafer bei dem
"spin-coating"-Verfahren aufgeschleudert. Die Aluminiumdraht- Anschlussbereiche bzw. Kontaktflächen des Halbleiterwafers können bei diesem Verfahren entweder vorher maskiert oder un- maskiert mitbeschichtet werden. Sind sie mitbeschichtet wor- den, so müssen sie anschließend von der Passivierungsschicht befreit werden, um eine elektrische Verbindung in Form einer Bondverbindung zu ermöglichen. Zur Herstellung eines Halbleiterbauteils wird auf die bisher geschilderten Verfahrensschritte zurückgegriffen, mit denen Halbleiterchips zunächst hergestellt wurden. Diese Halbleiterchips werden dann zur Herstellung eines Halbleiterbauteils auf einen Systemträger aufgebracht. Ein derartiger Systemträ- ger kann ein Flachleiterrahmen oder ein Verdrahtungssubstrat sein, wie es für BGA-Gehäuse (ball grid array-Gehäuse) eingesetzt wird. Anschließend werden die Kontaktflächen des Halbleiterchips über elektrische Verbindungselemente mit Außenan- Schlüssen des Ξystemträgers verbunden. Dabei können die Verbindungselemente Flip-Chip-Kontakte eines Halbleiterchips o- der Bonddrähte sein. Danach werden die Verbindungselemente, der Halbleiterchip sowie der Systemträger in eine Kunststoffgehäusemasse unter unmittelbarem mechanischem Kontakt zwi- sehen der Passivierungsschicht auf dem Halbleiterchip und der Kunststoffgehäusemasse in diese eingebettet. Mit diesen zusätzlichen Verfahrensschritten werden aus den Halbleiterchips Halbleiterbauteile hergestellt, bei denen die Gefahr einer Delamination zwischen Kunststoffgehäusemasse und Oberseite des Halbleiterchips vermindert ist.
Zusammenfassend ist festzustellen, dass die Passivierungsschicht aus einem Hochleistungspolymer mit Nanopartikeln durch Lösung eines Polymers in einem Lösungsmittel bzw. durch Einbringen von Nanopartikeln in eine Schmelze eines Hochleis- tungsthermoplasts erreicht wird. Die mineralisch-keramischen Nanopartikel mit einem Durchmesser < 1 μm bewirken, dass eine höhere thermische Leitfähigkeit für die Passivierungsschicht erreicht wird und dennoch eine gute Ankopplung an die Kunst- stoffgehäusemasse möglich ist. Diese Mischung bzw. dieses Kompositmaterial kann dann auf die Chipoberfläche in einer solchen Menge aufgebracht werden, dass je nach Anwendung nach dem thermischen Aushärten des Polymers bzw. der Erstarrung der Polymerschmelze eines Thermoplasten bzw. nach Verdampfen des Lösungsmittels eine Schicht auf dem Halbleiterchip von 1 bis 50 μm, vorzugsweise 3 bis 20 μm Dicke realisiert ist.
Für das Hochleistungspolymer werden vorzugsweise Polymere aus der Gruppe Hochtemperatur-Thermoplaste, Polyimidvorstufen, Polyamidimide, Polybenzoxazole, Polyimidazole, Polycyclooc- ten, Polyaryletherkethone, Polyethersulfone, Siloxane und/oder flüssigkristalline Polymere (LCP) , und Nanopartikel- materialien aus der Gruppe Siliziumnitrid, Siliziumcarbid, Siliziumdioxid, Zirkondioxid, Titandioxid, Aluminiumnitrid, Aluminiumdioxid und/oder synthetische Nanodiamantpartikel eingesetzt. Der bevorzugte Volumenanteil der keramischen Füllstoffpartikel bezogen auf die Mischung PoIy- mer/Nanopartikel beträgt vorzugsweise zwischen 20 VoI % und 90 VoI %.
Die Erfindung wird nun anhand der beigefügten Figuren näher erläutert.
Figur 1 zeigt einen schematischen Querschnitt durch ein Halbleiterbauteil einer Ausführungsform der Erfindung;
Figur 2 zeigt einen Behälter zur Herstellung einer Mischung aus Polymer, Lösungsmittel und Nanopartikeln zu einer Kompositlösung für eine Passivierungsschicht;
Figur 3 zeigt eine Prinzipskizze einer Schleudersprühtechnik zum Aufbringen einer Passivierungsschicht auf einen Halbleiterwafer; Figur 4 zeigt eine Prinzipskizze einer Strahldrucktechnik zum Aufbringen einer Passivierungsschicht auf einen auf einem Systemträger montierten Halbleiterchip;
Figur 5 zeigt einen schematischen Querschnitt eines Halbleiterchips auf einem Systemträger mit aufgebrachter Passivierungsschicht;
Figur 6 zeigt einen schematischen Querschnitt eines Halblei- terchips auf einem Systemträger mit sedimentierter
Keramikschicht auf der Oberseite des Halbleiterchips.
Figur 1 zeigt einen schematischen Querschnitt durch ein Halbleiterbauteil 1 einer Ausführungsform der Erfindung. Das Halbleiterbauteil 1 ist auf einem Systemträger 14 aufgebaut, der auf einer inneren Flachleiterinsel 20 einen Halbleiterchip 3 trägt. Die Flachleiterinsel 20 ist umgeben von inneren Flachleitern 21, von denen ein innerer Flachleiter 21 in diesem Querschnitt gezeigt wird. Die inneren Flachleiter 21 ge- hen in Außenanschlüsse 16 in Form von äußeren Flachleitern über. Auf den inneren Flachleitern 21 sind Kontaktanschlussflächen 22 angeordnet, auf denen elektrische Verbindungselemente 15 in Form von Bonddrähten enden, die den inneren Flachleiter 21 und damit die Außenanschlüsse 16 mit Kontakt- flächen 5 auf der aktiven Oberseite 19 des Halbleiterchips 3 verbinden.
Die aktive Oberseite 19 des Halbleiterchips 3 weist eine o- berste Leiterbahnstruktur 4 auf, die von einer Passivierungs- schicht 2 bedeckt ist. Die Passivierungsschicht 2 weist ein Polymer 7 als Wirtsmaterial auf, und in das Polymer 7 sind mineralisch-keramische Nanopartikel 8 eingelagert. Die keramischen Nanopartikel 8 sorgen für eine verbesserte Wärmelei- tung von der Verlustwärme erzeugenden aktiven Oberseite 19 zu der den Halbleiterchip 3 umgebenden Kunststoffgehäusemasse 6.
Die Kunststoffgehäusemasse 6, in die sowohl der Halbleiter- • chip 3 mit seiner Passivierungsschicht 2 als auch die Verbindungselemente 15 und die inneren Flachleiter 21 sowie die innere Flachleiterinsel 20 eingebettet sind, ist zur Anpassung ihres thermischen Ausdehnungskoeffizienten an den Halbleiterchip 3 mit einem Füllstoff aus keramischen Partikeln beladen, wobei diese keramischen Partikel jedoch keine Nanopartikel sind, sondern vielmehr einen mittleren Korndurchmesser im Bereich einiger 10 μm aufweisen. Um beim Einbetten des Halbleiterchips 3 zu verhindern, dass diese Füllstoffpartikel die oberste Leiterbahnstruktur 4 des Halbleiterchips 3 durch Kratzen und/oder durch Unterbrechen der Leiterbahnstruktur 4 beschädigen, weist die Passivierungsschicht 2 Nanopartikel 8 auf, die vorzugsweise eine abgerundete Kontur aufweisen und in einer mittleren Korngröße von 10 nm bis 100 nm vorliegen.
Die Dicke d der Passivierungsschicht 2 liegt dabei zwischen 1 μm und 50 μm. Gleichzeitig hat sich das Polymer als Wirtsmaterial für die Nanopartikel 8 als Ankopplungsmaterial für die Kunststoffgehäusemasse 6 bewährt. Durch die Nanopartikel 8 wird gleichzeitig die Oberfläche der Passivierungsschicht 2 uneben, so dass sich eine intensivere Verzahnung mit der
Kunststoffgehäusemasse 6 ergibt und damit die Delaminations- gefahr zwischen Kunststoffgehäusemasse 6 und Passivierungsschicht 2 vermindert ist.
Figur 2 zeigt einen Behälter 17 zur Herstellung einer Mischung aus Polymeren 7, Lösungsmittel 23 und Nanopartikeln 8 zu einer Kompositlösung 13 für eine Passivierungsschicht. Dazu wird zunächst in dem Behälter 17 das Polymer 7 in dem Lö- sungsmittel 23 gelöst und anschließend werden die Nanoparti- kel 8 ohne jede Umhüllung in diese Lösung 13 eingegeben. Die Kompositlösung 13 aus Polymer 7, Nanopartikeln 8 und Lösungsmittel 23 muss in Bewegung gehalten werden, um ein Agglome- rieren aufgrund der hohen Oberflächenspannung der Nanoparti- kel 8 zu vermeiden und darüber hinaus eine Sedimentation der Nanopartikel 8 am Boden des Behälters 17 zu verhindern.
Eine andere Möglichkeit, Nanopartikel 8 mit einem Polymer 7 zu verbinden, besteht darin, die Nanopartikel 8 mit einer Hülle eines Polymers 7 zu umgeben. Eine derartige Umhüllung von Nanopartikeln 8 kann in einem Sprühbehälter oder in einem Wirbelstromofen vorgenommen werden, indem im Gegenstrom die Nanopartikel 8 in einen Sprühnebel aus Polymer 7 bewegt wer- den und dabei mit einer Umhüllung aus einem Polymer 7 umgeben werden. Derartig umhüllte Nanopartikel 8 und ihre Verarbeitung werden in den nachfolgenden Figuren 3 und 4 gezeigt.
Figur 3 zeigt eine Prinzipskizze einer Schleudersprühtechnik bzw. einer "Spin-Coating-Technik" . Bei dieser Schleudersprühtechnik werden aus einer Sprühdüse oder Strahldüse 28 umhüllte Nanopartikel 12 auf die Oberseite 19 eines Halbleiterwa- fers 9 gesprüht, wobei gleichzeitig der Halbleiterwafer 9 um eine Achse 24 in Drehrichtung A gedreht und damit das aufge- sprühte Material gleichmäßig auf der Oberseite 19 des
Halbleiterwafers 9 verteilt wird. Der Halbleiterwafer 9 selbst weist in Zeilen 25 und Spalten 26 angeordnete Halbleiterchippositionen 10 auf. Nach dem Aufbringen und Aushärten des Polymers mit Nanopartikeln 8 auf der Oberseite 19 des Halbleiterwafer 9 kann der Halbleiterwafer 9 entlang von
Trennspuren 27 in Halbleiterchips 3 getrennt werden. Vorher werden jedoch in den Halbleiterchippositionen 10 Kontaktflä- chen für ein Anbringen von Verbindungselementen in jeder der Halbleiterchippositionen 10 freigelegt.
Figur 4 zeigt eine Prinzipskizze einer Strahldrucktechnik zum Anbringen einer Passivierungsschicht auf einen auf einem Systemträger 14 montierten Halbleiterchip 3. In diesem Fall wird der in Figur 3 gezeigte Halbleiterwafer 9 vor dem Aufbringen einer Passivierungsschicht in einzelne Halbleiterchips 3 getrennt und diese auf den in Figur 4 gezeigten Systemträger aufgebracht. Der Systemträger 14 weist für die Aufnahme des Halbleiterchips 3 eine innere Flachleiterinsel 20 auf, auf die der Halbleiterchip 3 geklebt oder gelötet werden kann. Ferner weist der Systemträger 14 innere Flachleiter 21 auf, welche mit einer Kontaktanschlussfläche 22 versehen sind und die innere Flachleiterinsel 20 umgeben.
In diesem Fall werden über eine Strahldüse 28 umhüllte Nano- partikel 12 mit ihrer umhüllenden Polymerschicht 11 wie bei einer Tintenstrahldüse bzw. einem "Ink-Jet" auf die Oberflä- che 19 des Halbleiterchips 3 aufgebracht, wobei die umhüllten Nanopartikel 12 unmittelbar auf die oberste Leiterbahnstruktur 4 unter Aussparung der Kontaktflächen 5 des Halbleiterchips 3 aufgebracht werden können. Dieses Aussparen oder Freilassen der Kontaktflächen 5 ist in diesem Beispiel der Figur 4 nicht gezeigt, hier werden vielmehr mit der Strahldüse 28 die umhüllten Nanopartikel 12 gleichmäßig auf die Oberseite 19 des Halbleiterchips 3 aufgebracht und anschließend wird die Kontaktfläche 5 freigelegt. Um eine geschlossene Schicht aus umhüllten Nanopartikeln 12 zu bilden, wird der Halbleiterchip 3 in einem Temperschritt auf eine Temperatur im Bereich von 200 °C gebracht, damit die Umhüllung aus Polymer eine kompakte Schicht mit eingelagerten Nanopartikeln 8 bilden kann. Figur 5 zeigt einen schematischen Querschnitt eines Halbleiterchips 3 auf einem Systemträger 14 mit aufgebrachter Passi- vierungsschicht 2.
Somit zeigt Figur 5 das Ergebnis des Temperschritts nach dem Aufbringen der umhüllten Nanopartikel und dem Freilegen der Kontaktfläche 5 des Halbleiterchips 3. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert.
Figur 6 zeigt einen schematischen Querschnitt eines Halbleiterchips 3 auf einem Systemträger 14 mit sedimentierter Kera- mikschicht 18 auf der Oberseite 19 des Halbleiterchips 3.
Diese sedimentierte Keramikschicht 18 besteht aus Agglomera- ten von Nanopartikeln, die sich in einer Kompositlösung mit niedriger Viskosität bilden und aufgrund ihrer höheren Dichte verglichen mit dem umgebenen Polymer 7 der Kompositlösung auf der obersten Leiterbahnstruktur 4 sedimentieren. Somit bildet sich eine nahezu partikelfreie Polymerschicht 29 auf der O- berseite der sedimentierten Keramikschicht 18 aus. Dazu muss das Abdampfen oder Ausdampfen des Lösungsmittels aus der Kompositlösung so lange behindert werden, bis die Sedimentierung abgeschlossen ist.

Claims

Patentansprüche
1. Halbleiterbauteil mit einem eine Passivierungsschicht (2) aufweisenden Halbleiterchip (3) , wobei die Passivie- rungsschicht (2) die oberste Leiterbahnstruktur (4) des Halbleiterchips (3) unter Freilassung von Kontaktflächen (5) abdeckt und in unmittelbarem adhäsivem Kontakt mit einer Kunststoffgehäusemasse (6) des Halbleiterbauteils (1) steht und wobei die Passivierungsschicht (2) ein Po- lymer (7) mit eingebetteten mineralisch-keramischen Na- nopartikeln (8) aufweist.
2. Halbleiterbauteil nach Anspruch 1, dadurch gekennzeichnet , dass die Nanopartikel (8) eine mittlere Korngröße k im Bereich von 10 nm ≤ k < 1000 nm vorzugsweise 10 nm < k ≤ 100 nm aufweisen.
3. Halbleiterbauteil nach Anspruch 1 Anspruch 2, dadurch gekennzeichnet, dass die Passivierungsschicht (2) Nanopartikel (8) der Gruppe Si3N4, SiC, SiO2, ZrO2, TiO2, AlN, Al2O3 und/oder synthetische Nanodiaitiantpartikel aufweist.
4. Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , dass die Nanopartikel (8) einen Anteil in der Passivierungsschicht (2) von 20 VoI % bis 90 VoI %, vorzugsweise von 50 VoI % bis 80 VoI % aufweisen.
5. Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , dass die Passivierungsschicht (2) mindestens ein Polymer (7) der Gruppe Hochtemperatur-Thermoplaste, Polyimidvorstu- fen, Polyamidimide, Polybenzoxazole, Polyimidazole, Po- lycyclooctene, Polyaryletherkethone, Polyethersulfone,
Siloxane und/oder flüssigkristalline Polymere, aufweist.
6. Halbleiterbauteil nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet , dass die Passivierungsschicht (2) eine Schichtdicke (d) von 1 μm ≤ d ≤ 50 μm, vorzugsweise 3 μm ≤ d ≤ 20 μm aufweist.
7. Halbleiterbauteil nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet , dass die Passivierungsschicht (2) mit Nanopartikeln (8) eine Durchbruchsfeldstärke FD ≥ 40 KV/mm aufweist.
8. Halbleiterbauteil nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet , dass die Passivierungsschicht (2) mit 80 VoI % Si3N4_ Nanopartikeln (8) eine Wärmeleitfähigkeit λ von λ ≥ 5 W/mK aufweist.
9. Verfahren zur Herstellung von Halbleiterchips (3) mit einer Passivierungsschicht (2), das folgende Verfahrensschritte aufweist:
Herstellen eines Halbleiterwafers (9) mit Halbleiterchippositionen (10) einschließlich einer obers- ten Leiterbahnstruktur (4) mit Kontaktflächen (5) ; selektives Aufbringen einer Schutzschicht auf die Kontaktflächen (5) ; Mischen eines Polymers (7) mit mineralischkeramischen Nanopartikeln (8);
Aufbringen der Mischung des Polymers (7) mit Nanopartikeln (8) als Passivierungsschicht (2) auf die oberste Leiterbahnstruktur (4) des Halbleiterwafers
(9); Entfernen der Schutzschicht von den Kontaktflächen
(5);
Auftrennen des Halbleiterwafers (9) in Halbleiter- chips (3) mit Passivierungsschicht (2) .
10. Verfahren zur Herstellung von Halbleiterchips (3) mit einer Passivierungsschicht (2), das folgende Verfahrensschritte aufweist: - Herstellen eines Halbleiterwafers (9) mit Halbleiterchippositionen (10) einschließlich einer obersten Leiterbahnstruktur (4) mit Kontaktflächen (5) ; selektives Aufbringen einer Schutzschicht auf die Kontaktflächen (5) ; - Umhüllen mineralisch-keramischer Nanopartikel (8) mit einer Polymerschicht (11);
Aufbringen einer Schicht aus umhüllten Nanopartikeln (12) als Passivierungsschicht (2) auf die o- berste Leiterbahnstruktur (4) des Halbleiterwafers (9);
Entfernen der Schutzschicht von den Kontaktflächen (5);
Auftrennen des Halbleiterwafers (9) in Halbleiterchips (3) mit Passivierungsschicht (2) .
11. Verfahren nach Anspruch 9 oder Anspruch 10 , d a d u r c h g e k e n n z e i c h n e t , d a s s das selektive Aufbringen einer Schutzschicht auf die Kontaktflächen (5) mittels Photolithographie erfolgt.
12. Verfahren nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass das selektive Aufbringen einer Schutzschicht auf die Kontaktflächen (5) mittels Strahldrucktechnik erfolgt.
13. Verfahren nach Anspruch 9, dadurch gekennzeichnet , dass das Mischen eines Polymers (7) mit mineralischkeramischen Nanopartikeln (8) mittels Erschmelzen eines polymeren Thermoplastmaterials unter Einbringen von 10 VoI % bis 80 VoI % Nanopartikel (8) in die Schmelze erfolgt.
14. Verfahren nach Anspruch 9, dadurch gekennzeichnet , dass das Mischen eines Polymers (7) mit mineralisch- keramischen Nanopartikeln (8) mittels Herstellen einer dünnflüssigen niedrig viskosen Lösung (13) aus Lösungsmittel (23) und polymerem Material unter Einbringen von 10 VoI % bis 80 VoI % Nanopartikel (8) in die Lösung (13) erfolgt.
15. Verfahren nach Anspruch 9, dadurch gekennzeichnet , dass das Aufbringen der Mischung des Polymers (7) mit mineralisch-keramischen Nanopartikeln (8) als Passivierungs- schicht (2) auf die oberste Leiterbahnstruktur (4) des Halbleiterwafers (9) mittels Schleudersprühtechnik erfolgt.
16. Verfahren nach Anspruch 10, dadurch gekennzeichnet , dass das Umhüllen der mineralisch-keramischen Nanopartikel (8) mit einer Polymerschicht (11) in einem Wirbel- schichtofen erfolgt.
17. Verfahren nach Anspruch 10, dadurch gekennzeichnet , dass das Umhüllen der mineralisch-keramischen Nanopartikel (8) mit einer Polymerschicht (11) in einem Sprühturm im Gegenstrom eines Nanopartikelstroms mit einem polymerem Sprühnebel erfolgt.
18. Verfahren nach Anspruch 10, dadurch gekennzeichnet , dass das Aufbringen einer Schicht aus umhüllten Nanopartikeln (8) als Passivierungsschicht (2) auf die oberste Leiterbahnstruktur (4) des Halbleiterwafers (9) mittels Druck- strahlsprühtechnik erfolgt.
19. Verfahren nach Anspruch 10, dadurch gekennzeichnet , dass das Aufbringen einer Schicht aus umhüllten Nanopartikeln (8) als Passivierungsschicht (2) auf die oberste Leiter- bahnstruktur (4) eines einzelnen Halbleiterchips (3) mittels Druckstrahlschreibtechnik erfolgt.
20. Verfahren zur Herstellung eines Halbleiterbauteils (1), das folgende Verfahrensschritte aufweist: - Herstellen eines Halbleiterchips (3) nach einem der Ansprüche 9 bis 19;
Aufbringen des Halbleiterchips (3) auf einen Systemträger (14); Verbinden von Kontaktflächen (5) des Halbleiterchips (3) über elektrische Verbindungselemente (15) mit Außenanschlüssen (16) des Systemträgers (14); Einbetten der Verbindungselemente (15) und des Halbleiterchips (3) auf dem Systemträger (15) in eine Kunststoffgehäusemasse (6) unter unmittelbarem mechanischem Kontakt zwischen der Passivierungs- schicht (2) auf dem Halbleiterchip (3) und der Kunststoffgehäusemasse (6) .
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