WO2006056153A1 - Halbleiterbauteil mit einem halbleiterchip und mit aussenkontakten sowie verfahren zur herstellung desselben - Google Patents

Halbleiterbauteil mit einem halbleiterchip und mit aussenkontakten sowie verfahren zur herstellung desselben Download PDF

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Definitions

  • the invention relates to a semiconductor device with a semiconductor chip on a wiring substrate and with external contacts. These external contacts are arranged on an underside of the semiconductor component and allow the semiconductor component to be applied by surface mounting to a higher-level circuit carrier. For this purpose, the external contacts are arranged on the underside of the semiconductor components, as is the case with flip-chip contacts and / or with BGA packages.
  • the gap between the semiconductor device with BGA package or with flip chip structure and the übergeord ⁇ Neten circuit substrate is filled by an underfill material after Ober ⁇ surface mounting.
  • a slow dispensing process is used.
  • a correspondingly large area is to be reserved on the higher-order circuit carrier so that corresponding tools can introduce the underfill material into the intermediate space between the semiconductor component and the higher-level circuit carrier.
  • This space requirement as well as the slow dispensing process adversely affect the production throughput.
  • this filling is limited to underfilling materials which are able, with the aid of the capillary action, to fill the gap between the underside of the body Fill semiconductor device and the parent circuit carrier.
  • the object of the invention is to specify a semiconductor component, with which it is possible to perform a surface mounting, without the intermediate spaces zwi ⁇ tween the external contacts of the parent circuit board are then filled.
  • a semiconductor device is provided with a semiconductor chip on a wiring substrate, wherein the wiring substrate has a wiring structure on its top side and / or on its bottom side. At least one semiconductor chip is arranged on the upper side of the wiring substrate and is electrically connected to the wiring structure via connecting elements.
  • the wiring substrate has an underside, on which outer contact surfaces are arranged, which are electrically connected to the wiring structure and / or the connecting elements via through-contacts through the wiring substrate.
  • the outer contact surfaces have external contacts which are surrounded by an insulating thermal compensation layer which has an underfill material, external contact peaks protruding out of the compensation layer.
  • Another aspect of the invention provides a semiconductor component with a semiconductor chip, the semiconductor chip having flip-chip contacts as external contacts of the semiconductor component.
  • the semiconductor device can be mounted on a higher-level circuit board.
  • the flip-chip contacts are surrounded by an insulating thermal compensation layer on the active upper side of the semiconductor chip, wherein the compensation layer has an underfill material.
  • flip-chip contact tips protrude from the compensating layer as external contact tips from the compensating layer.
  • Such an inventive component has the advantage that a surface mounting is cheaper and faster Kunststoff ⁇ feasible.
  • the application of the compensation layer to the underside of the wiring substrate or to the upper side of the semiconductor chip with flip chip contacts between the external contacts or the flip chip contacts arranged there also enables a fast process flow, especially since these surfaces are fully coated for surface coating prior to surface mounting Compensation mass are available.
  • another advantage is decisive that the application height can be adapted to the outer contact heights or to the heights of the flip-chip contacts in an arbitrary manner, so that an individual application height is required without changing the corresponding technology. Rather, only appropriate process parameters for the application of the compensation layer are adapted to the outer contact heights.
  • the outer contact tips or the flip-chip contact tips are distributed uniformly on the lower side of the semiconductor component.
  • this uniform arrangement corresponds to the BGA package technology or flip-chip technology
  • the external contacts for the surface mounting of the semiconductor component according to the invention are not completely available, but merely a spherical segment which protrudes from the compensation layer. Nevertheless, this ball section of an external contact or a flip-chip contact is completely sufficient to achieve a reliable surface mounting on the higher-level circuit carrier.
  • the outer contact tips or the flip-chip contact tips can preferably have a surface grid that can be surface-mounted. This external grid is matched in its arrangement ent ⁇ speaking contact pads on the parent circuit carrier.
  • the semiconductor device according to the invention can be brought without difficulty to the parent circuit board.
  • the outer contact tips have a height h at which they come out of the compensating layer. protrude. This height h is less than or equal to the thickness d of the compensation layer. If the thickness of the compensation layer is equal to the height h of the outer contact tips, the outer contacts of the semiconductor component are surrounded by the compensation layer only up to half their total height H.
  • the outer contact tips or the flip-chip contact tips form a spherical segment shape with a spherical segment height h k of only a few. This slight elevation relative to the cover layer is sufficient to ensure reliable surface mounting on a higher-level circuit carrier and at the same time to fill up the intermediate spaces between circuit carrier and semiconductor component with the aid of the compensating layer.
  • the thickness d of the compensation layer is preferably between 35 ⁇ m ⁇ d ⁇ 500 ⁇ m. This order of magnitude of the layer thickness of the compensation layer thus extends from flip-chip technology to external contacts in BGA technology.
  • the connecting elements arranged between the semiconductor chip and the wiring substrate can in turn also have flip-chip contacts.
  • the active upper side of the semiconductor chip is arranged opposite the upper side of the wiring substrate, wherein the wiring substrate has a corresponding arrangement of contact connection surfaces which corresponds to the arrangement of the flip-chip contacts of the semiconductor chip.
  • through contacts through the wiring substrate can be arranged such that they also correspond to the arrangement of the flip-chip contacts of the semiconductor chip, in which case the wiring structure of the wiring substrate is arranged on the underside.
  • the connecting elements may also have bonding wires.
  • the active upper side of the semiconductor chip is remote from the upper side of the wiring substrate and has on its upper side contact surfaces, which are electrically connected via bonding wires to contact connection surfaces of the wiring substrate.
  • the wiring structure is arranged on the upper side of the wiring substrate and is connected to corresponding through-contacts which, in turn, are electrically connected to external contact surfaces.
  • a solder-stop resist layer is arranged between the underside of the wiring substrate and the compensation layer.
  • a solder resist coating layer is used in cases where the wiring structure of the wiring substrate is disposed on the lower side or on the same side as the outer contact surfaces.
  • the solder resist lacquer layer ensures that the material of the external contacts only wets the external contact surfaces and the wiring structure remains protected from the external contact material.
  • Such a solder resist coating layer may also improve the adhesion between the leveling layer and the wiring substrate.
  • the underfill material of the compensating layer may have a filler content of 30% by volume to 95% by volume, preferably of 70% by volume to 85% by weight of the remainder of the plastic.
  • Filler content can thus be arbitrarily increased, especially since a low viscosity of the molten underfill material, as occurs at low filler content, is not required for this Aus ⁇ same layer.
  • the underfill material has ceramic particles as filler in order to ensure thermal equilibration.
  • a method for producing a semiconductor device at a plurality of semiconductor device positions has the following procedural steps. First, a benefit is produced with the following process steps. First, a wiring substrate having a plurality of semiconductor device positions, which have wiring substrates with wiring patterns, through-contacts and external contact areas on the underside of the wiring substrate, is manufactured. Subsequently, the wiring carrier with semiconductor chips is produced in the semiconductor component positions by connecting connecting elements to contact pads of the wiring substrate. Finally, the semiconductor chips and the connecting elements are embedded in a plastic housing composition while forming a coplanar upper side on the wiring carrier.
  • This method has the advantage that a cheap and fast process flow is possible. Furthermore, this method is inline-capable. Furthermore, the method has the advantage that a surface mount customizable application level of the leveling layer is possible without changing the devices for application. Only corresponding process parameters have to be adapted in order to realize individual application heights for individual compensation layer thicknesses. Fer ⁇ ner is when using suitable self-curing or curable by UV radiation curing materials as Unter Reichllmaterial a leveling layer possible, which can renounce further thermally stressing process steps, such as curing and Trock ⁇ NEN on a parent circuit board.
  • the compensation layer for a plurality of semiconductor components can be applied in flip-chip technology. Only the separating tools when separating the semiconductor wafer and when separating a benefit into individual Halbleiterbau ⁇ parts differ.
  • the individual semiconductor components in their semiconductor component positions on the use or on the semiconductor wafer are tested for their functionality via the external contact tips even before the semiconductor wafer is terminated with flip-chip contacts or the external contacts. Only after marking the semiconductor component positions which did not pass the functional test, the wafer or the groove is then separated, and only the semiconductor components which are functional are processed further.
  • the compensation layer is applied by means of dispensing, with the outer contact tips or the flip-chip contact tips being omitted. This has the advantage that a Nach ⁇ treatment is not required.
  • the application of the compensating layer takes place by means of spraying through a protective mask. In this case, the regions are protected by the protective mask from applying the compensating layer, which have external contacts or flip-chip contacts. All other areas are covered with a leveling layer.
  • the compensating layer can be effected by means of a jet printing method with the exception of the outer contact tips or flip-chip contact tips.
  • the jet printing method corresponds to the ink jet printing method and can be applied to the underside of a wiring substrate or to the active upper side by similar jet print heads as in inkjet printing between the external contacts or the flip chip contacts. side of a semiconductor chip, which is already covered with flip-chip contacts are applied. Since the outer contact tips are left completely free in this method, the semiconductor device can be used directly after the jet printing process with a separation of the benefit or the semiconductor wafer for surface mounting.
  • a further preferred possibility of applying the Aus ⁇ gleichs Mrs is to perform a stencil printing process while protecting the outer contact tips.
  • the stencil printing method differs from the above-mentioned spraying method by a protective mask in that the stencil printing method distributes a mass of underfilling material in the molten state with the aid of a doctor blade on the upper side of a stencil, wherein the surfaces which do not have any external contacts or Wear flipchip contacts, covered with the leveling layer.
  • a dipping method Another way to apply the leveling layer is to use a dipping method.
  • the outer contact tips or flip-chip contact tips are also covered by the underfill material and are freed from the underfill material in a subsequent process step.
  • This process step can be carried out with a laser ablation technique, with a friction or grinding technique or with sputtering or etching techniques.
  • Figure 1 shows a schematic cross section through a
  • FIG. 2 shows a schematic diagram of a jet printing method for applying an insulating thermal compensating layer to an underside of a wiring substrate
  • FIG. 3 shows a schematic diagram of a spray method for applying an insulating thermal compensation layer to an underside of a wiring substrate.
  • FIG. 1 shows a schematic cross section through a semiconductor component 1 of an embodiment of the invention.
  • This semiconductor device 1 is constructed using BGA technology (ball grid array).
  • BGA technology ball grid array
  • the compensation layer 11 of underfill material 12 according to the invention can also be applied to the undersides of semiconductor components by flip-chip technology.
  • Such semiconductor components 1 have external contacts 10 on their underside 14, the arrangement of the external contacts 10 corresponding to the arrangements of connection surfaces on the superordinated circuit carrier.
  • the compensating layer 11 according to the invention between the external contacts 10 of the surface-mountable semiconductor components 1 it is possible to provide underfilling of the gap between a surface-mountable semiconductor component 1 and a superimposed semiconductor device 1. ordered circuit carrier completely dispense.
  • the exemplary semiconductor component 1 shown in FIG. 1 has a semiconductor chip 2 on a wiring substrate 3. On its underside 7, the wiring substrate 3 has a wiring structure 5, via which through contacts 9 are connected to external contact surfaces 8 on the underside 7 of the wiring substrate 3.
  • the semiconductor chip 2 in turn has contact surfaces 21, which are connected via connecting elements 6, which are formed in this embodiment of the invention as flip-chip contacts 16, with the through-contacts 9 via corresponding pads 17 on the upper side 4 of the wiring substrate 3.
  • the semiconductor chip 2 and the connecting elements 6 to the wiring substrate 3 are embedded in a common Kunststoffgeffeu ⁇ semasse 18 having a planar or planar upper side 19 of the semiconductor device 1.
  • this upper side 19 can also be formed directly from the rear side 22 of the semiconductor chip 2.
  • the wiring structure 5 forms outer contact surfaces 8, on which outer contacts 10 are arranged. These external contacts 10 protrude with external contact tips 13 from the compensating layer 11, which forms the underside 14 of the semiconductor component 1.
  • the balancing tips 13 have a spherical segment shape 15 with a spherical segment height h k of a few micrometers. However, this spherical segment height h k may be greater than or equal to the thickness d of the compensating layer 11.
  • the thickness d of the compensation layer 11 is between 35 and 500 microns.
  • the compensation layer 11 surrounds the external contacts 10, which have a height H, so that the external contacts 10 are supported so far be that breaks between the external contacts 10 and basedWalletflachen 8 are avoided.
  • the leveling layer 11 may comprise an underfill material 12 of a UV-curable plastic.
  • the compensating layer 11 can be cured after its application to the underside 7 of the wiring substrate 3, which is not possible with conventional underfilling techniques, especially since these Underfill materials are applied only after Oberflä ⁇ chenmontage the semiconductor devices and thus represent the semiconductor devices themselves a mask against a curing exposure or irradiation.
  • FIG. 2 shows a schematic diagram of a jet printing method for applying an insulating thermal compensation layer 11 to a lower side 7 of a wiring substrate 3.
  • Components having the same functions as in FIG. 1 are identified by the same reference symbols and are not discussed separately.
  • a jet pressure nozzle 23 which operates like an inkjet printer, is directed onto the underside 7 of the wiring substrate with the jet pressure nozzle 23, thereby filling the intermediate spaces 24 between the external contacts 10 with the underfill material 12 and leaves the tips of the outer contacts 10 free of Unter Schollmaterial 12th
  • FIG. 3 shows a schematic diagram of an alternative process in the form of a spraying process for applying an insulating thermal compensating layer 11 to a substrate.
  • a spray nozzle 25 is directed to the bottom 7 of the wiring substrate 3, wherein the wiring substrate 3 has the external contacts 8 on its bottom side 7.
  • This spray nozzle 25 applies the underfill material 12 in a planar manner and a protective mask 20 protects the positions of the outer contacts 10 from coating their outer contact tips 13 through the spray nozzle 25.

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Abstract

Die Erfindung betrifft ein Halbleiterbauteil (1) mit einem Halbleiterchip (2) und mit Außenkontakten (10) sowie ein Verfahren zur Herstellung desselben. Zwischen den Außenkontakten (10) ist auf der Unterseite (7) des Halbleiterbauteils (1) eine Ausgleichsschicht (11) angeordnet, welche die Außenkontakte (10) stützt und bei einer Oberflächenmontage das Einbringen eines Unterfüllmaterials ersetzt.

Description

Beschreibung
Halbleiterbauteil mit einem Halbleiterchip und mit Außenkon¬ takten sowie Verfahren zur Herstellung desselben
Die Erfindung betrifft ein Halbleiterbauteil mit einem Halb¬ leiterchip auf einem Verdrahtungssubstrat und mit Außenkon¬ takten. Diese Außenkontakte sind auf einer Unterseite des Halbleiterbauteils angeordnet und ermöglichen, das Halblei- terbauteil durch Oberflächenmontage auf einem übergeordneten Schaltungsträger aufzubringen. Dazu sind die Außenkontakte auf der Unterseite der Halbleiterbauteile angeordnet, wie es bei Flipchip-Kontakten und/oder bei BGA-Gehäusen der Fall ist.
Um die Zuverlässigkeit zwischen dem oberflächenmontierten Halbleiterbauteil und der übergeordneten Schaltungsplatine insbesondere bei Zyklentests zu erhöhen, wird nach der Ober¬ flächenmontage der Zwischenraum zwischen Halbleiterbauteil mit BGA-Gehäuse oder mit Flipchip-Struktur und dem übergeord¬ neten Schaltungsträger durch ein Unterfüllmaterial gefüllt. Dafür wird ein langsamer Dispensprozess eingesetzt. Für die¬ sen Dispensprozess ist neben dem oberflächenmontierten Halb¬ leiterbauteil eine entsprechend große Fläche auf dem überge- ordneten Schaltungsträger zu reservieren, damit entsprechende Werkzeuge das Unterfüllmaterial in den Zwischenraum zwischen Halbleiterbauteil und dem übergeordneten Schaltungsträger einbringen können. Dieser Flächenbedarf sowie der langsame Dispensprozess wirken sich nachteilig auf den Fertigungs- durchsatz aus. Ferner ist dieses Auffüllen auf Unterfüllmate¬ rialien beschränkt, die in der Lage sind, mit Hilfe der Ka¬ pillarwirkung den Zwischenraum zwischen der Unterseite des Halbleiterbauteils und dem übergeordneten Schaltungsträger aufzufüllen.
Es besteht somit der Bedarf, dieses mit hohen Risiken und großem Platzbedarf verbundene Verfahren des Unterfüllens von Halbleiterbauteilen in Halbleiter-BGA-Technik oder Flipchip- Technik zu vermeiden.
Aufgabe der Erfindung ist es, ein Halbleiterbauteil an- zugeben, mit dem es möglich ist, eine Oberflächenmontage durchzuführen, ohne dass anschließend die Zwischenräume zwi¬ schen den Außenkontakten der übergeordneten Schaltungsplatine aufzufüllen sind.
Gelöst wird diese Aufgabe mit dem Gegenstand der unabhängigen Ansprüche. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
Erfindungsgemäß wird ein Halbleiterbauteil mit einem Halblei- terchip auf einem Verdrahtungssubstrat geschaffen, wobei das Verdrahtungssubstrat auf seiner Oberseite und/oder auf seiner Unterseite eine Verdrahtungsstruktur aufweist. Auf der Ober¬ seite des Verdrahtungssubstrats ist mindestens ein Halblei¬ terchip angeordnet und über Verbindungselemente mit der Ver- drahtungsstruktur elektrisch verbunden. Dazu weist das Ver¬ drahtungssubstrat eine Unterseite auf, auf der Außenkontakt- flächen angeordnet sind, die über Durchkontakte durch das Verdrahtungssubstrat mit der Verdrahtungsstruktur und/oder den Verbindungselementen elektrisch in Verbindung stehen. Die Außenkontaktflächen weisen Außenkontakte auf, die von einer isolierenden thermischen Ausgleichsschicht, welche ein Unter¬ füllmaterial aufweist, umgeben sind, wobei Außenkontaktspit¬ zen aus der Ausgleichsschicht herausragen. Mit einem weiteren Aspekt der Erfindung wird ein Halbleiter¬ bauteil mit einem Halbleiterchip geschaffen, wobei der Halb¬ leiterchip Flipchip-Kontakte als Außenkontakte des Halblei- terbauteils aufweist. Mit diesen Flipchip-Kontakten ist das Halbleiterbauteil auf einer übergeordneten Schaltungsplatine montierbar. Die Flipchip-Kontakte sind dafür von einer iso¬ lierenden thermischen Ausgleichsschicht auf der aktiven Ober¬ seite des Halbleiterchips umgeben, wobei die Ausgleichs- Schicht ein Unterfüllmaterial aufweist. Aus der Ausgleichs¬ schicht ragen bei diesem Aspekt der Erfindung Flipchip- Kontaktspitzen als Außenkontaktspitzen aus der Ausgleichs¬ schicht heraus.
Ein derartiges erfindungsgemäßes Bauteil hat den Vorteil, dass eine Oberflächenmontage billiger und schneller durch¬ führbar ist. Auch das Aufbringen der Ausgleichsschicht auf die Unterseite des Verdrahtungssubstrats bzw. auf die Ober¬ seite des Halbleiterchips mit Flipchip-Kontakten zwischen den dort angeordneten Außenkontakten bzw. den Flipchip-Kontakten ermöglicht einen schnellen Prozessablauf, zumal diese Flächen vor einer Oberflächenmontage voll zum Beschichten mit einer Ausgleichsmasse zur Verfügung stehen. Dabei ist ein weiterer Vorteil entscheidend, dass die Auftragshöhe beliebig an die Außenkontakthöhen bzw. an die Höhen der Flipchip-Kontakte an¬ passbar ist, so dass eine individuelle Auftragshöhe ohne Ver¬ änderung der entsprechenden Technikanlagen erforderlich wird. Vielmehr werden lediglich entsprechende Prozessparameter für das Aufbringen der Ausgleichsschicht an die Außenkontakthöhen angepasst.
Im Gegensatz zu dem Unterfüllmaterial, das durch Kapillarwir¬ kung eingebracht wird, sind hier keine weiteren Prozess- schritte notwendig und es können selbsthärtende Kunststoffe oder unter UV-Bestrahlung härtende Materialien eingesetzt werden, zumal die mit einer Unterfüllschicht zu versehenden Flächen voll von einem UV-Strahler erfasst werden können, was bei bereits oberflächenmontierten Halbleiterbauteilen, in die nachträglich ein Kapillarunterfüllmaterial eingebracht wird, nicht möglich ist. Eine UV-Bestrahlung wird nämlich durch das Halbleiterbauteil abgeschirmt und kann bei herkömmlicher Technik die unter Kapillarwirkung eingebrachten Materialien in den Zwischenräumen zwischen Halbleiterbauteil und überge¬ ordnetem Schaltungssubstrat nicht erreichen.
In einer Ausführungsform der Erfindung sind die Außenkontakt- spitzen bzw. die Flipchip-Kontaktspitzen gleichmäßig auf der Unterseite des Halbleiterbauteils verteilt angeordnet. Diese gleichmäßige Anordnung entspricht zwar der BGA-Gehäusetechnik bzw. der Flipchip-Technik, jedoch stehen die Außenkontakte für die Oberflächenmontage des erfindungsgemäßen Halbleiter¬ bauteils nicht vollständig zur Verfügung, sondern lediglich ein Kugelabschnitt, der aus der Ausgleichsschicht herausragt. Dennoch reicht dieser Kugelabschnitt eines Außenkontaktes bzw. eines Flipchip-Kontaktes vollständig aus, um eine zuver¬ lässige Oberflächenmontage auf dem übergeordneten Schaltungs¬ träger zu erreichen. Dazu können die Außenkontaktspitzen bzw. die Flipchip-Kontaktspitzen vorzugsweise ein oberflächenmon- tierbares Außenraster aufweisen. Dieses Außenraster ist ent¬ sprechenden Kontaktanschlussflächen auf dem übergeordneten Schaltungsträger in seiner Anordnung angepasst. Somit kann das erfindungsgemäße Halbleiterbauteil ohne Schwierigkeiten an die übergeordnete Schaltungsplatine herangeführt werden.
Für eine Oberflächenmontage weisen die Außenkontaktspitzen eine Höhe h auf, mit der sie aus der Ausgleichsschicht her- ausragen. Diese Höhe h ist kleiner oder gleich der Dicke d der Ausgleichsschicht. Bei Gleichheit der Dicke der Aus¬ gleichsschicht mit der Höhe h der Außenkontaktspitzen sind die Außenkontakte des Halbleiterbauteils nur bis zur Hälfte ihrer Gesamthöhe H von der Ausgleichsschicht umgeben.
In einer bevorzugten Ausführungsform der Erfindung bilden die Außenkontaktspitzen bzw. die Flipchip-Kontaktspitzen eine Ku¬ gelabschnittsform mit einer Kugelabschnittshöhe hk von weni- gen um. Diese geringfügige Überhöhung gegenüber der Abdeck¬ schicht reicht aus, um eine sichere Oberflächenmontage auf einem übergeordneten Schaltungsträger zu gewährleisten und gleichzeitig die Zwischenräume zwischen Schaltungsträger und Halbleiterbauteil mit Hilfe der Ausgleichsschicht aufzufül- len.
Die Dicke d der Ausgleichsschicht liegt vorzugsweise zwischen 35 μm ≤ d ≤ 500 μm. Diese Größenordnung der Schichtdicke der Ausgleichsschicht reicht somit von der Flipchip-Technik bis hin zu Außenkontakten in BGA-Technik. Die zwischen dem Halb¬ leiterchip und dem Verdrahtungssubstrat angeordneten Verbin¬ dungselemente können ihrerseits auch Flipchip-Kontakte auf¬ weisen. In dem Fall ist die aktive Oberseite des Halbleiter¬ chips gegenüberliegend zur Oberseite des Verdrahtungssub- strats angeordnet, wobei das Verdrahtungssubstrat eine ent¬ sprechende Anordnung von Kontaktanschlussflächen aufweist, welche der Anordnung der Flipchip-Kontakte des Halbleiter¬ chips entspricht. Dazu können Durchkontakte durch das Ver¬ drahtungssubstrat so angeordnet werden, dass sie ebenfalls der Anordnung der Flipchip-Kontakte des Halbleiterchips ent¬ sprechen, wobei in diesem Fall die Verdrahtungsstruktur des Verdrahtungssubstrats auf der Unterseite angeordnet ist. Alternativ dazu können die Verbindungselemente auch Bonddräh¬ te aufweisen. In diesem Fall ist die aktive Oberseite des Halbleiterchips von der Oberseite des Verdrahtungssubstrats abgewandt und weist auf seiner Oberseite Kontaktflächen auf, die über Bonddrähte mit Kontaktanschlussflächen des Verdrah¬ tungssubstrats elektrisch verbunden sind. In diesem Fall ist die Verdrahtungsstruktur auf der Oberseite des Verdrahtungs¬ substrats angeordnet und steht mit entsprechenden Durchkon¬ takten in Verbindung, die ihrerseits mit Außenkontaktflachen elektrisch verbunden sind.
In einer weiteren bevorzugten Ausführungsform der Erfindung ist zwischen der Unterseite des Verdrahtungssubstrats und der Ausgleichsschicht eine Lötstop-Lackschicht angeordnet. Eine derartige Lötstop-Lackschicht wird in den Fällen eingesetzt, in denen die Verdrahtungsstruktur des Verdrahtungssubstrats auf der Unterseite bzw. auf der gleichen Seite wie die Außen¬ kontaktflachen angeordnet ist. Bei einer derartigen Ausfüh- rungsform sorgt die Lötstop-Lackschicht dafür, dass das Mate- rial der Außenkontakte nur die Außenkontaktflachen benetzt und die Verdrahtungsstruktur vor dem Außenkontaktmaterial ge¬ schützt bleibt. Eine derartige Lötstop-Lackschicht kann au¬ ßerdem die Haftung zwischen Ausgleichsschicht und Verdrah¬ tungssubstrat verbessern.
Das Unterfüllmaterial der Ausgleichsschicht kann einen Füll¬ stoffanteil von 30 VoI % bis 95 VoI % vorzugsweise von 70 VoI % bis 85 VoI % Rest Kunststoff aufweisen. Ein derart hoher Füllstoffanteil zum besseren thermischen Anpassen der Ausgleichsschicht an die Ausdehnungskoeffizienten des Ver¬ drahtungssubstrats kann mit den erfindungsgemäßen Halbleiter¬ bauteilen deshalb realisiert werden, weil das Auffüllen der Zwischenräume zwischen den Außenkontakten nicht im bereits oberflächenmontierten Zustand erfolgen muss, sondern weil diese Ausgleichsschicht direkt auf die Unterseite des Halb¬ leiterbauteils zwischen den Außenkontakten bzw. zwischen den Flipchip-Kontakten angebracht werden kann. Somit muss auf ei- ne Kapillarwirkung keine Rücksicht genommen werden und der
Füllstoffanteil kann somit beliebig erhöht werden, zumal eine niedrige Viskosität des geschmolzenen Unterfüllmaterials, wie sie bei geringem Füllstoffanteil auftritt, für diese Aus¬ gleichsschicht nicht erforderlich ist.
Weiterhin ist es vorgesehen, dass das Unterfüllmaterial Kera¬ mikpartikel als Füllstoff aufweist, um den thermischen Aus¬ gleich zu gewährleisten.
Ein Verfahren zur Herstellung eines Halbleiterbauteils an mehreren Halbleiterbauteilpositionen weist folgende Verfah¬ rensschritte auf. Zunächst wird ein Nutzen mit den nachfol¬ genden Verfahrensschritten hergestellt. Als erstes wird ein Verdrahtungsträger mit mehreren Halbleiterbauteilpositionen, die Verdrahtungssubstrate mit Verdrahtungsstrukturen, Durch¬ kontakten und Außenkontaktflächen auf der Unterseite des Ver¬ drahtungssubstrats aufweisen, hergestellt. Anschließend wird der Verdrahtungsträger mit Halbleiterchips in den Halbleiter¬ bauteilpositionen unter Verbinden von Verbindungselementen mit Kontaktanschlussflächen des Verdrahtungssubstrats herge¬ stellt. Schließlich werden die Halbleiterchips und die Ver¬ bindungselemente in eine Kunststoffgehäusemasse unter Bilden einer koplanaren Oberseite auf dem Verdrahtungsträger einge¬ bettet.
Nun werden auf der Unterseite des Verdrahtungsträgers, der in den Halbleiterbauteilpositionen Außenkontaktflächen aufweist, Außenkontakte aufgebracht. Nachdem die Außenkontakte auf der Unterseite des Verdrahtungsträgers für eine Mehrzahl von Halbleiterbauteilpositionen fixiert sind, wird eine isolie¬ rende thermische Ausgleichsschicht auf die Unterseite des Verdrahtungsträger unter Herausragen von Außenkontaktspitzen durchgeführt. Damit sind die Verfahrensschritte für die Her¬ stellung eines Nutzens mit mehreren Halbleiterbauteilpositio¬ nen abgeschlossen und zum Herstellen von einzelnen Halblei¬ terbauteilen wird dann dieser Nutzen aufgetrennt.
Dieses Verfahren hat den Vorteil, dass ein preiswerter und schneller Prozessablauf möglich wird. Ferner ist dieses Ver¬ fahren inlinefähig. Ferner hat das Verfahren den Vorteil, dass eine der Oberflächenmontage anpassbare Auftragshöhe der Ausgleichsschicht möglich ist, ohne die Vorrichtungen zum Auftragen zu ändern. Es müssen lediglich entsprechende Pro¬ zessparameter angepasst werden, um individuelle Auftragshöhen für individuelle Ausgleichsschichtdicken zu realisieren. Fer¬ ner ist bei Verwendung von geeigneten selbsthärtenden oder mittels UV-Bestrahlung aushärtenden Materialien als Unter- füllmaterial eine Ausgleichsschicht möglich, die auf weitere thermisch belastende Prozesschritte, wie Aushärten und Trock¬ nen auf einer übergeordneten Schaltungsplatine, verzichten kann.
In einem alternativen Verfahren ist es darüber hinaus mög¬ lich, die oben beschriebenen Verfahrensschritte für die Her¬ stellung eines Nutzens auf einen Wafer mit Flipchip-Kontakten anzuwenden, wobei auf die Oberfläche des Wafers nach Anbrin¬ gen von Flipchip-Kontakten auf den entsprechenden Kontaktflä- chen in jeder der Halbleiterbauteilpositionen des Halbleiter- wafers die Ausgleichsschicht für eine Vielzahl von Halblei¬ terbauteilen in Flipchip-Technik aufgebracht werden kann. Le¬ diglich die Trennwerkzeuge beim Trennen des Halbleiterwafers und beim Auftrennen eines Nutzens in einzelne Halbleiterbau¬ teile unterscheiden sich.
In einer bevorzugten Durchführungsform des Verfahrens werden noch vor dem Auftrennen des Halbleiterwafers mit Flipchip- Kontakten bzw. des Nutzens mit Außenkontakten die einzelnen Halbleiterbauteile in ihren Halbleiterbauteilpositionen auf dem Nutzen bzw. auf dem Halbleiterwafer über die Außenkon- taktspitzen auf ihre Funktionsfähigkeit getestet. Erst nach Markieren der Halbleiterbauteilpositionen, die den Funktions¬ test nicht bestanden haben, wird dann der Wafer bzw. der Nut¬ zen aufgetrennt und nur die Halbleiterbauteile, die funkti¬ onstüchtig sind, werden weiter verarbeitet.
In einem weiteren bevorzugten Durchführungsbeispiel des Ver¬ fahrens erfolgt das Aufbringen der Ausgleichsschicht mittels Dispensens unter Aussparen der Außenkontaktspitzen bzw. der Flipchip-Kontaktspitzen. Das hat den Vorteil, dass eine Nach¬ behandlung nicht erforderlich ist. Bei einer weiteren Durch- führungsmöglichkeit des Verfahrens erfolgt das Aufbringen der Ausgleichsschicht mittels Aufsprühen durch eine Schutzmaske hindurch. Dabei werden durch die Schutzmaske die Bereiche vor einem Aufbringen der Ausgleichsschicht geschützt, die Außen¬ kontakte bzw. Flipchip-Kontakte aufweisen. Alle übrigen Be- reiche werden mit einer Ausgleichsschicht bedeckt.
Schließlich kann die Ausgleichsschicht mittels Strahldruck¬ verfahren unter Aussparung der Außenkontaktspitzen bzw. Flip¬ chip-Kontaktspitzen erfolgen. Das Strahldruckverfahren ent- spricht dem Tintenstrahl-Druckverfahren und kann durch ähnli¬ che Strahldruckköpfe wie beim Tintenstrahldrucken zwischen den Außenkontakten bzw. den Flipchip-Kontakten auf die Unter¬ seite eines Verdrahtungssubstrats bzw. auf die aktive Ober- seite eines Halbleiterchips, der bereits mit Flipchip- Kontakten bedeckt ist, aufgebracht werden. Da die Außenkon- taktspitzen bei diesem Verfahren vollständig frei gelassen werden, ist das Halbleiterbauteil direkt nach dem Strahl- druckverfahren mit einem Auftrennen des Nutzens bzw. des Halbleiterwafers für eine Oberflächenmontage einsetzbar.
Eine weitere bevorzugte Möglichkeit des Aufbringens der Aus¬ gleichsschicht besteht darin, ein Schablonendruckverfahren unter Schutz der Außenkontaktspitzen durchzuführen. Das Scha¬ blonendruckverfahren unterscheidet sich von dem oben erwähn¬ ten Aufsprühverfahren durch eine Schutzmaske dadurch, dass beim Schablonendruckverfahren eine Masse aus Unterfüllmateri¬ al im schmelzflüssigen Zustand mit Hilfe eines Rakels auf der Oberseite einer Schablone verteilt wird, wobei die Flächen, die keine Außenkontakte bzw. Flipchip-Kontakte tragen, mit der Ausgleichsschicht bedeckt werden.
Eine weitere Möglichkeit, die Ausgleichsschicht aufzubringen, besteht darin, ein Tauchverfahren anzuwenden. Bei einem der¬ artigen Tauchverfahren werden auch die Außenkontaktspitzen bzw. Flipchip-Kontaktspitzen von dem Unterfüllmaterial be¬ deckt und werden in einem anschließenden Prozessschritt von dem Unterfüllmaterial befreit. Dieser Prozessschritt kann mit einer Laserabtragstechnik, mit einer Reib- oder Schleiftech¬ nik oder mit Zerstäubungs- oder Ätztechniken durchgeführt werden.
Die Erfindung wird nun anhand der beigefügten Figuren näher erläutert. Figur 1 zeigt einen schematischen Querschnitt durch ein
Halbleiterbauteil einer Ausführungsform der Erfin¬ dung;
Figur 2 zeigt eine Prinzipskizze eines Strahldruckverfah¬ rens zum Aufbringen einer isolierenden thermischen Ausgleichsschicht auf eine Unterseite eines Ver¬ drahtungssubstrats;
Figur 3 zeigt eine Prinzipskizze eines Sprühverfahrens zum Aufbringen einer isolierenden thermischen Aus¬ gleichsschicht auf eine Unterseite eines Verdrah¬ tungssubstrats.
Figur 1 zeigt einen schematischen Querschnitt durch ein Halb¬ leiterbauteil 1 einer Ausführungsform der Erfindung. Dieses Halbleiterbauteil 1 ist in BGA-Technik (ball grid array) auf¬ gebaut. Jedoch kann die erfindungsgemäße Ausgleichsschicht 11 aus Unterfüllmaterial 12 auch auf die Unterseiten von HaIb- leiterbauteilen in Flipchip-Technik aufgebracht werden.
Schließlich ist es möglich, die erfindungsgemäße Ausgleichs¬ schicht 11 bei allen Halbleiterbauteilen anzuwenden, die für eine Oberflächenmontage auf einem übergeordneten Schaltungs¬ träger vorgesehen sind.
Dazu weisen derartige Halbleiterbauteile 1 Außenkontakte 10 auf ihrer Unterseite 14 auf, wobei die Anordnung der Außen¬ kontakte 10 den Anordnungen von Anschlussflächen auf dem ü- bergeordneten Schaltungsträger entspricht. Mit der erfin- dungsgemäßen Ausgleichsschicht 11 zwischen den Außenkontakten 10 der oberflächenmontierbaren Halbleiterbauteile 1 ist es möglich, auf ein Unterfüllen des Zwischenraums zwischen einem oberflächenmontierbarem Halbleiterbauteil 1 und einem überge- ordnetem Schaltungsträger vollständig zu verzichten. Das in Figur 1 gezeigte beispielhafte Halbleiterbauteil 1 weist ei¬ nen Halbleiterchip 2 auf einem Verdrahtungssubstrat 3 auf. Das Verdrahtungssubstrat 3 weist auf seiner Unterseite 7 eine Verdrahtungsstruktur 5 auf, über die Durchkontakte 9 mit Au- ßenkontaktflachen 8 auf der Unterseite 7 des Verdrahtungssub¬ strats 3 verbunden sind. Der Halbleiterchip 2 weist seiner¬ seits Kontaktflächen 21 auf, die über Verbindungselemente 6, welche in dieser Ausführungsform der Erfindung als Flipchip- Kontakte 16 ausgebildet sind, mit den Durchkontakten 9 über entsprechende Anschlussflächen 17 auf der Oberseite 4 des Verdrahtungssubstrats 3 verbunden sind.
Der Halbleiterchip 2 und die Verbindungselemente 6 zum Ver- drahtungssubstrat 3 sind in eine gemeinsame Kunststoffgehäu¬ semasse 18 eingebettet, die eine ebene bzw. planare Oberseite 19 des Halbleiterbauteils 1 aufweist. In anderen Ausführungs¬ formen der Erfindung kann diese Oberseite 19 auch direkt von der Rückseite 22 des Halbleiterchips 2 gebildet sein. Auf der Unterseite 7 des Verdrahtungssubstrats 3 bildet die Verdrah¬ tungsstruktur 5 Außenkontaktflachen 8 aus, auf denen Außen¬ kontakte 10 angeordnet sind. Diese Außenkontakte 10 ragen mit Außenkontaktspitzen 13 aus der Ausgleichsschicht 11, welche die Unterseite 14 des Halbleiterbauteils 1 bildet, heraus.
Die Ausgleichsspitzen 13 weisen eine Kugelabschnittsform 15 mit einer Kugelabschnittshöhe hk von wenigen Mikrometern auf. Diese Kugelabschnittshöhe hk kann jedoch größer oder gleich der Dicke d der Ausgleichsschicht 11 sein. Die Dicke d der Ausgleichsschicht 11 liegt zwischen 35 und 500 μm. Die Aus¬ gleichsschicht 11 umgibt die Außenkontakte 10, die eine Höhe H aufweisen, so dass die Außenkontakte 10 so weit gestützt werden, dass Abrisse zwischen den Außenkontakten 10 und Au- ßenkontaktflachen 8 vermieden werden.
Die Ausgleichsschicht 11 kann ein Unterfüllmaterial 12 aus einem UV-aushärtbaren Kunststoff aufweisen. Somit kann nach dem Auftragen der Ausgleichsschicht 11 auf die Unterseite 7 des Verdrahtungssubstrats 3 mit Hilfe einer flächigen UV- Bestrahlung die Ausgleichsschicht 11 nach ihrem Auftragen auf die Unterseite 7 des Verdrahtungssubstrats 3 ausgehärtet wer- den, was bei herkömmlichen Unterfülltechniken nicht möglich ist, zumal diese Unterfüllmaterialien erst nach der Oberflä¬ chenmontage der Halbleiterbauteile aufgebracht werden und so¬ mit die Halbleiterbauteile selbst eine Maskierung gegen eine aushärtende Belichtung oder Bestrahlung darstellen.
Figur 2 zeigt eine Prinzipskizze eines Strahldruckverfahrens zum Aufbringen einer isolierenden thermischen Ausgleichs¬ schicht 11 auf eine Unterseite 7 eines Verdrahtungssubstrats 3. Komponenten mit gleichen Funktionen wie in Figur 1 werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra er¬ örtert.
Zum Aufbringen des Unterfüllmaterials 12 der Ausgleichs¬ schicht 11 wird eine Strahldruckdüse 23, die wie ein Tinten- strahldrucker arbeitet, auf die Unterseite 7 des Verdrah¬ tungssubstrats mit der Strahldruckdüse 23 gerichtet und füllt dabei die Zwischenräume 24 zwischen den Außenkontakten 10 mit dem Unterfüllmaterial 12 auf und lässt die Spitzen der Außen¬ kontakte 10 frei von Unterfüllmaterial 12.
Figur 3 zeigt eine Prinzipskizze eines alternativen Verfah¬ rens in Form eines Sprühverfahrens zum Aufbringen einer iso¬ lierenden thermischen Ausgleichsschicht 11 auf eine Untersei- te 7 des Verdrahtungssubstrats 3. Bei diesem alternativen Verfahren wird eine Sprühdüse 25 auf die Unterseite 7 des Verdrahtungssubstrats 3 gerichtet, wobei das Verdrahtungssub¬ strat 3 die Außenkontakte 8 auf seiner Unterseite 7 aufweist. Diese Sprühhdüse 25 trägt das Unterfüllmaterial 12 flächig auf und eine Schutzmaske 20 schützt die Positionen der Außen¬ kontakte 10 vor einem Beschichten ihrer Außenkontaktspitzen 13 durch die Sprühdüse 25.

Claims

Patentansprüche
1. Halbleiterbauteil mit einem Halbleiterchip (2) auf einem Verdrahtungssubstrat (3) , wobei das Verdrahtungssubstrat (3) auf seiner Oberseite (4) und/oder auf seiner Unter¬ seite (7) eine Verdrahtungsstruktur (5) aufweist, auf welcher der Halbleiterchip (2) angeordnet ist und über Verbindungselemente (6) mit der Verdrahtungsstruktur (5) elektrisch in Verbindung steht und wobei das Verdrah- tungssubstrat (3) eine Unterseite (7) aufweist, auf der Außenkontaktflachen (8) angeordnet sind, die über Durch¬ kontakte (9) durch das Verdrahtungssubstrat (3) mit der Verdrahtungsstruktur (5) und/oder den Verbindungselemen¬ ten (6) elektrisch in Verbindung stehen, wobei die Au- ßenkontaktflachen (8) Außenkontakte (10) aufweisen, die von einer isolierenden thermischen Ausgleichsschicht (11), die ein Unterfüllmaterial (12) aufweist, umgeben sind, wobei Außenkontaktspitzen (13) aus der Ausgleich¬ schicht (11) herausragen.
2. Halbleiterbauteil mit einem Halbleiterchip, der Flip¬ chip-Kontakte als Außenkontakte (10) des Halbleiterbau¬ teils aufweist und mit diesen Flipchip-Kontakten auf ei¬ ner übergeordneten Schaltungsplatine oberflächenmontier- bar ist, wobei die Flipchip-Kontakte als Außenkontakte
(10) des Halbleiterbauteils von einer isolierenden ther¬ mischen Ausgleichsschicht (11), die ein Unterfüllmateri¬ al aufweist, umgeben sind, und wobei Flipchip-Kontakt¬ spitzen als Außenkontaktspitzen (13) aus der Ausgleichs- schicht (11) herausragen.
3. Halbleiterbauteil nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet , dass die Ausgleichsschicht (11) die Unterseite (14) eines Halbleiterbauteils (1) in BGA-Technik oder in Flipchip- Technik bildet und die Außenkontaktspitzen (13) bzw. die Flipchip-Kontaktspitzen ein oberflächenmontierbares An- schlussraster aufweisen.
4. Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , dass die Außenkontaktspitzen (13) bzw. die Flipchip-Kontakt¬ spitzen mit einer Höhe h aus der Ausgleichsschicht (11) herausragen, wobei h ≤ d mit d als Dicke .der Ausgleichs¬ schicht (11) ist.
5. Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , dass die Außenkontaktspitzen (13) bzw. die Flipchip-Kontakt¬ spitzen eine Kugelabschnittsform (15) mit einer Kugelab- schnittshöhe hk von wenigen Mikrometern aufweisen.
6. Halbleiterbauteil nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet , dass die Schichtdicke d der Ausgleichsschicht (11) zwischen 35 μm < d < 500 μm beträgt.
7. Halbleiterbauteil nach einem der Ansprüche 1 oder 3 bis 6, dadurch gekennzeichnet , dass die Verbindungselemente (6) Flipchip-Kontakte (16) sind.
8. Halbleiterbauteil nach einem der Ansprüche 1 oder 3 bis 6, dadurch gekennzeichnet , dass die Verbindungselemente (6) Bonddrähte sind.
9. Halbleiterbauteil nach einem der vorhergehenden Ansprü- che, dadurch gekennzeichnet , dass die Verdrahtungsstruktur (5) auf der Unterseite (7) des Verdrahtungssubstrats (3) bzw. der Oberseite des Halb¬ leiterchips mit Flipchip-Kontakten angeordnet ist.
10. Halbleiterbauteil nach einem der vorhergehenden Ansprü¬ che,. dadurch gekennzeichnet , dass zwischen der Unterseite (7) des Verdrahtungssubstrats (3) bzw. der Oberseite eines Halbleiterchips mit Flip¬ chip-Kontakten und der Ausgleichsschicht (11) eine Löt- stoplackschicht und/oder eine Haftschicht angeordnet ist.
11. Halbleiterbauteil nach einem der vorhergehenden Ansprü¬ che, dadurch gekennzeichnet , dass das Unterfüllmaterial (12) einen Füllstoffanteil von 30 Vol% bis 95 Vol% vorzugsweise 70 Vol% bis 85 Vol% Rest Kunststoff des Unterfüllmaterials (12) aufweist.
12. Halbleiterbauteil nach einem der vorhergehenden Ansprü¬ che, dadurch gekennzeichnet , dass das Unterfüllmaterial (12) Keramikpartikel aufweist.
13. Verfahren zur Herstellung eines Halbleiterbauteils in mehreren Halbleiterbauteilpositionen, das nachfolgende Verfahrensschritte aufweist: zunächst wird ein Halbleiterwafer in nachfolgenden Ver- fahrensschritten hergestellt:
- Herstellen des Halbleiterwafers mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen für Halbleiterbauteile in Flipchip-Technik mit Kon¬ taktflächen auf der aktiven Oberseite, die Flip- chip-Kontakte als Außenkontakte aufweisen;
- Aufbringen einer isolierenden thermischen Aus¬ gleichsschicht auf den Halbleiterwafer unter Frei¬ lassen oder Freilegen von Flipchip-Kontaktspitzen als Außenkontaktspitzen; anschließend wird der Halbleiterwafer in einzelne Halb¬ leiterbauteile von annähernd Halbleiterchipgröße aufge¬ trennt, deren Flipchip-Kontakte mit ihren Flipchip-Kon¬ taktspitzen aus der Ausgleichsschicht herausragen.
14. Verfahren zur Herstellung eines Halbleiterbauteils (1) in mehreren Halbleiterbauteilpositionen, das nachfolgen¬ de Verfahrensschritte aufweist: zunächst wird ein Nutzen in nachfolgenden Verfahren¬ schritten hergestellt: - Herstellen eines Verdrahtungsträgers mit mehreren Halbleiterbauteilpositionen, die Verdrahtungssub¬ strate (3) mit Verdrahtungsstrukturen (5), Durch¬ kontakten (9) und Außenkontaktflachen (8) auf der Unterseite (7) des Verdrahtungssubstrats (3) auf- weisen;
Bestücken des Verdrahtungsträgers mit Halbleiter¬ chips (2) in den Halbleiterbauteilpositionen unter Verbinden von Verbindungselementen (β) mit Kontakt- anschlussflachen (17) des Verdrahtungssubstrats (3);
Einbetten der Halbleiterchips (2) und der Verbin¬ dungselemente (6) in eine Kunststoffgehäusemasse (18) unter Bilden einer koplanaren Oberseite (19) auf dem Verdrahtungsträger;
Aufbringen von Außenkontakten (10) auf die Außen- kontaktflachen (8) in den Halbleiterbauteilpositio¬ nen des Verdrahtungsträgers; - Aufbringen einer isolierenden thermischen Aus¬ gleichsschicht (11) auf die Unterseite (7) der Ver¬ drahtungsträgers unter Herausragen von Außenkon- taktspitzen (13) ; und abschließend wird der Verfahrensschritt: - Trennen des Nutzens in einzelne Halbleiterbauteile (1) durchgeführt.
15. Verfahren nach Anspruch 13 oder Anspruch 14 dadurch gekennzeichnet , dass vor dem Auftrennen des Wafers bzw. des Nutzens in ein¬ zelne Halbleiterbauteile (1) über die Außenkontaktspit- zen (13) die Funktionsfähigkeit der Halbleiterbauteile (1) in den Halbleiterbauteilpositionen geprüft wird.
16. Verfahren nach Anspruch 14 oder Anspruch 15 dadurch gekennzeichnet , dass das Aufbringen der Ausgleichsschicht (11) mittels Dis¬ pensen unter Aussparen der Außenkontaktspitzen (13) bzw. der Flipchip-Kontaktspitzen erfolgt.
17. Verfahren nach Anspruch 14 oder Anspruch 15 dadurch gekennzeichnet , dass das Aufbringen der Ausgleichsschicht (11) mittels Auf¬ sprühen durch eine Schutzmaske (20) erfolgt.
18. Verfahren nach Anspruch 14 oder Anspruch 15 dadurch gekennzeichnet , dass das Aufbringen der Ausgleichsschicht (11) mittels Strahldruckverfahren unter Aussparen der Außenkontakt- spitzen (13) bzw. der Flipchip-Kontaktspitzen erfolgt.
19. Verfahren nach Anspruch 14 oder Anspruch 15 dadurch gekennzeichnet , dass das Aufbringen der Ausgleichsschicht (11) mittels Schab¬ lonendruckverfahren unter Schutz der Außenkontaktspitzen (13) bzw. der Flipchip-Kontaktspitzen erfolgt.
20. Verfahren nach Anspruch 14 oder Anspruch 15 dadurch gekennzeichnet , dass das Aufbringen der Ausgleichsschicht (11) mittels Tauch¬ verfahren und anschließendem Freilegen der Außenkontakt- spitzen (13) bzw. der Flipchip-Kontaktspitzen erfolgt.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8035220B2 (en) 2007-10-22 2011-10-11 Qimonda Ag Semiconductor packaging device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130256884A1 (en) 2012-03-27 2013-10-03 Intel Mobile Communications GmbH Grid fan-out wafer level package and methods of manufacturing a grid fan-out wafer level package

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6121689A (en) * 1997-07-21 2000-09-19 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
US6194788B1 (en) * 1999-03-10 2001-02-27 Alpha Metals, Inc. Flip chip with integrated flux and underfill
US20020003293A1 (en) * 2000-07-04 2002-01-10 Yutaka Kobayashi Semiconductor device and method for fabricating same
US20020105094A1 (en) * 2001-02-07 2002-08-08 Matsuhita Electric Industrial Co., Ltd. Semiconductor device and method for producing the same, and method for mounting semiconductor device
WO2003060985A1 (en) * 2002-01-11 2003-07-24 Motorola, Inc., A Corporation Of The State Of Delaware Semiconductor package device and method

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6072236A (en) * 1996-03-07 2000-06-06 Micron Technology, Inc. Micromachined chip scale package
DE19702014A1 (de) * 1996-10-14 1998-04-16 Fraunhofer Ges Forschung Chipmodul sowie Verfahren zur Herstellung eines Chipmoduls
US6048755A (en) * 1998-11-12 2000-04-11 Micron Technology, Inc. Method for fabricating BGA package using substrate with patterned solder mask open in die attach area
US6291899B1 (en) * 1999-02-16 2001-09-18 Micron Technology, Inc. Method and apparatus for reducing BGA warpage caused by encapsulation
US6696748B1 (en) * 2002-08-23 2004-02-24 Micron Technology, Inc. Stress balanced semiconductor packages, method of fabrication and modified mold segment

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6121689A (en) * 1997-07-21 2000-09-19 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
US6194788B1 (en) * 1999-03-10 2001-02-27 Alpha Metals, Inc. Flip chip with integrated flux and underfill
US20020003293A1 (en) * 2000-07-04 2002-01-10 Yutaka Kobayashi Semiconductor device and method for fabricating same
US20020105094A1 (en) * 2001-02-07 2002-08-08 Matsuhita Electric Industrial Co., Ltd. Semiconductor device and method for producing the same, and method for mounting semiconductor device
WO2003060985A1 (en) * 2002-01-11 2003-07-24 Motorola, Inc., A Corporation Of The State Of Delaware Semiconductor package device and method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8035220B2 (en) 2007-10-22 2011-10-11 Qimonda Ag Semiconductor packaging device

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