WO2006045722A1 - Halbleiterbauelement sowie zugehöriges herstellungsverfahren - Google Patents

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WO2006045722A1
WO2006045722A1 PCT/EP2005/055353 EP2005055353W WO2006045722A1 WO 2006045722 A1 WO2006045722 A1 WO 2006045722A1 EP 2005055353 W EP2005055353 W EP 2005055353W WO 2006045722 A1 WO2006045722 A1 WO 2006045722A1
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WO
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spacer
dielectric
gate stack
layer
control layer
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Hans-Joachim Barth
Klaus SCHRÜFER
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Infineon Technologies AG
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    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers

Definitions

  • the present invention relates to a Halbleiterbau ⁇ element and an associated manufacturing method and in particular to a field effect transistor with a so-called high-k gate dielectric with reduced stray fields (fringing fields).
  • parasitic capacitances such as such "pinpoint" capacitances between a transistor gate and the source / drain regions or between a gate and the source / drain contacts, but also between adjacent gates Control layers or a negative influence, in particular on the AC characteristics and the power consumption of the semiconductor devices.
  • parasitic capacitances between a high-k gate dielectric and the source / drain regions as well as the source / drain contacts can also have a strong negative influence on the performance or performance of the semiconductor components.
  • Spacer made of silicon oxide or silicon nitride.
  • a thin nitride film is usually deposited via the transistor, which serves as a diffusion barrier for protecting the semiconductor components against metal contamina- tion or other environmental influences.
  • This nitride layer can also be used specifically for setting a specific mechanical stress or a mechanical stress on the semiconductor component, as a result of which a mobility of charge carriers and, in turn, the electrical properties of the semiconductor component can be selectively influenced.
  • BPSG borophosphosilicate glass
  • PSG phosphorylate glass
  • US Pat. No. 6,093,612 discloses, for example, a MOSFET and an associated manufacturing method in which so-called air gap spacers are formed on the side walls of a gate stack.
  • FIG. 1 shows a simplified sectional view of a conventional MOSFET of this type, with source / drain regions S, D spaced apart from each other being formed in a semiconductor substrate 100 for defining a channel region.
  • a gate dielectric 103a is formed on the surface of the channel region, on the surface of which a gate stack having at least one control layer 105a is formed.
  • a spacer structure is further formed, each having an air gap spacer 104a, whereby the stray fields described above and the parasitic capacitances associated therewith can be substantially reduced.
  • contact spacers 109a and 109b are suitable for Close the source / drain regions S and D and associated contact vias 113 to a metallization 114 vorhan ⁇ , which is formed on the surface of an intermediate dielectric 112.
  • the invention is therefore based on the object of providing a semiconductor component and an associated production method with which the electrical properties can be improved in a cost-effective manner and, furthermore, stray fields and parasitic capacitances can be prevented.
  • the electrical properties can be further improved and the parasitic capacitances and the associated stray fields can be further reduced at reduced costs.
  • the shading spacer extends arc-shaped from an upper region of the control layer to the surface of the carrier substrate.
  • the shading spacer and / or the air gap spacer protrude beyond the control layer with respect to the surface of the carrier substrate. This results in an optimum reduction of the stray fields or "fringing fields" emanating from the control layer.
  • the spacer structure may further include a protective spacer directly on the sidewalls of the gate dielectric and the control layer is formed, whereby a connection doping is made possible.
  • the gate dielectric preferably consists of a high-k dielectric such as HfO 2 , ZrO 2 or Al 2 O 3.
  • a high-k dielectric such as HfO 2 , ZrO 2 or Al 2 O 3.
  • silicates and nitrates, as well as ternary or quaternary compounds of Hf, Zr, Al, Si, N and O can be used, which in particular for sub-100 nanometer semiconductor devices sufficient capacitive coupling can be realized with minimal leakage currents.
  • a silicon semiconductor material is used for the carrier substrate and the control layer, and a self-aligned semiconductor metal compound, in particular a silicide, is formed on the surface of the source / drain regions and the control layer, thereby further improving the electrical properties of the semiconductor component and in addition a contact is simplified.
  • a self-aligned semiconductor metal compound in particular a silicide
  • a dielectric diffusion barrier layer which consists of the same material as the shading spacer and preferably has SiC or SiCN, can be formed on the surface of the gate stack and of the spacer structure and of the carrier substrate.
  • a low-k material and in particular SiCOH is used for the intermediate dielectric.
  • the stray fields and the associated parasitic capacitances can be further reduced, as a result of which the electrical properties, in particular for semiconductor components having a channel length of less than 100 nm, can be substantially improved.
  • a gate dielectric, a control layer and a mask layer are formed on the surface of the carrier substrate and closing a gate stack formed using the patterned mask layer. Then sacrificial spacers are formed on the side walls of the gate stack and formed back to a height below the height of the gate stack and further formed a shading spacer on the side walls of the gate stack and on the surface of the reduced sacrificial spacer. After performing a source / drain doping and at least partially removing the mask layer to at least partially expose the sacrificial spacer, the sacrificial spacer is removed to form an air gap spacer, resulting in the improved electrical properties of the semiconductor device.
  • a sacrificial spacer is a decomposable material, in particular polyester, polyethers such as polyethylene glycol,
  • Polypropylene glycol polyethylene oxide or polypropylene oxide, polyacrylates, polymethacrylates, polyacetals, polyketals, polycarbonates, polyurethanes, polyether ketones, cycloaliphatic polymers such as polynorbornene, aliphatic polyamides, novolacs, polyvinylphenols and epoxy compounds and co- or ter-polymers over the entire surface and deposited by means of aniso ⁇ troper etching formed as a sacrificial spacer.
  • the sacrificial spacer may decompose and the decomposition products are carried out through the exposed opening outgassing, while at the same er ⁇ follows an activation of the source / drain regions.
  • Such a method is therefore very effective and particularly inexpensive.
  • FIG. 1 shows a simplified sectional view of a conventional semiconductor component
  • FIGS. 2A to 2G simplified sectional views for illustrating essential method steps in the production of a semiconductor component according to the invention.
  • FIGS. 2A to 2G show simplified sectional views for illustrating essential method steps in the production of a semiconductor component according to the invention.
  • gate dielectrics In order to realize, in particular, sub-IQO nanometer semiconductor devices in which a channel length is far below 100 nm, so-called high-k dielectrics or dielectric materials with a high k value or high dielectric constant are preferably used as gate dielectrics used.
  • a physical thickness of this gate dielectric results from the so-called “equivalent oxide thickness” EOT (Equivalent Oxide Thickness), which refers to SiO 2 as the reference material.
  • EOT Equivalent Oxide Thickness
  • the equivalent oxide thickness is determined by the relationship
  • ko is the dielectric constant of silicon dioxide and is about 3.9
  • k denotes the dielectric constant of the particular high-k material used
  • T phys represents an actual physical layer thickness of the gate dielectric
  • an actual layer thickness of the gate dielectric can be substantially increased, which in particular results in a tunnel leakage current from the gate into the substrate or channel region is substantially verrin ⁇ siege.
  • the high-k materials shown in Table 1 are preferably used to realize the gate dielectric and deposited with a corresponding layer thickness.
  • HfO 2 , ZrO 2 and / or Al 2 O 3 and their silicates and nitrates or ternary and quaternary compounds of Hf, Zr, Al, Si, N and O are preferred candidates for the gate dielectric.
  • the exact chemical composition depends on the ratios of the deposited amounts of the individual components. The stated k values therefore depend on the source materials used and the deposition processes and in some cases vary considerably.
  • high-k materials are conceivable, as are combinations of different high-k layers with one another or layer sequences consisting of silicon dioxide or silicon nitride and one or more high-k layers.
  • low-k materials hereinafter refer to materials whose dielectric constant k is less than 3.
  • Another low-k material known for example by means of a chemical deposition process is SiCOH, as is the case with the manufacturers sold as "Black Diamond TM", “Coral TM”, “Aurora TM”, etc.
  • a carrier substrate 1 which, for example, is a semiconductor material and preferably a single crystal silicon semiconductor material, prayer ⁇ riding.
  • the definition of doping wells and the definition of active areas mit ⁇ means, for example, shallow trench isolation (STI, shallow trench isolation).
  • a gate dielectric 2 is formed on the surface of the carrier substrate 1, wherein preferably one of the high-k materials described above is deposited over the entire area.
  • the gate dielectric 2 is deposited by means of a chemical vapor deposition (CVD) process, atomic layer deposition (ALD), atomic layer deposition (ALD), physical vapor deposition (PVD) or similar processes the surface of the carrier substrate 1 preferably compliant To deposited, wherein optionally a chemical cleaning can be carried out beforehand.
  • CVD chemical vapor deposition
  • ALD atomic layer deposition
  • ALD atomic layer deposition
  • PVD physical vapor deposition
  • control layer 3 is formed on the surface of the gate dielectric 2, wherein, for example, a semiconductor material and in particular polycrystalline silicon is in turn formed over the whole area by means of a deposition process.
  • the control layer 3 can be formed as an electrically conductive layer, for example by an in-situ doping method, even at this early point in time, but in the present preferred embodiment it is converted into an electrically conductive layer only at a later time.
  • a mask layer 4 is formed and patterned on the surface of the control layer 3, wherein preferably silicon dioxide is deposited as a hard mask layer by means of a CVD method and then patterned by means of a photolithographic method.
  • a gate stack consisting of the gate dielectric 2, the control layer 3 and the hard mask layer 4 is now formed using, for example, standard etching methods and in particular anisotropic etching methods.
  • a protective spacer 5 may preferably be formed of silicon dioxide directly on the sidewalls of the gate stack, and a connection doping for generating connection doping regions LDD (Lightly Doped Drain) using the gate stack and the protective spacers 5 are performed as a mask.
  • LDD Lightly Doped Drain
  • a silicon dioxide layer is conformally deposited over the entire surface by means of a CVD method and subsequently etched back by means of an anisotropic, ie directed, etching process until only the usual spacer forms are formed on the side walls of the gate stack.
  • this protective spacer 5 can also be formed selectively by means of a thermal process, for example thermal oxidation, on the side walls of the gate stack or control layer 3.
  • the terminal doping regions LDD Lightly Doped
  • Drain are in this case preferably formed by ion implantation.
  • a sacrificial spacer 6 is now formed on the side walls of the gate stack, wherein in the preferred exemplary embodiment it is formed directly on the surface of the protective spacer 5. More precisely, in this case a preferably thermally decomposable material, as is customary in the case of a spacer method, is first deposited conformally and then anisotropically etched back until the typically spacer-like layers are formed on the side walls of the gate stack or protective spacer 5.
  • Suitable materials or classes of materials for such a decomposable material or the decomposable sacrificial spacer 6 are, for example, polyesters, polyethers such as polyethylene glycol, polypropylene glycol, polyethylene oxide or polypropylene oxide. xid, polyacrylates, polymethacrylates, polyacetals, polyketals, polycarbonates, polyurethanes, polyether ketones, cycloaliphatic polymers such as polynorbornene, aliphatic polyamides, novolacs, polyvinylphenols and epoxy compounds, and copolymers or terpolymers.
  • it should be a low-k polymer, which is decomposable, for example, at about 350 to 45O 0 C, which simultaneously in a later step, both the decomposition of the sacrificial spacer and a Temperaturbehand ⁇ treatment or a partial Activation of source / drain areas can be done.
  • anisotropic spacer etching for example, an O 2 , H 2 / He, or an H 2 / N 2 plasma etching is carried out.
  • this spacer etching is also used even if a level or a height of the sacrificial spacer 6 has already reached a level or height of the hard mask layer 4, as a result of which the sacrificial spacer 6 is further reduced.
  • this reshaping of the sacrificial spacer 6 takes place up to a height Hl which lies between the height H2 of the gate stack with the hard mask layer 4 and a height H3 of the gate stack without hard mask layer 4.
  • this reformation ensures that a subsequently formed shading spacer 7 extends in an arcuate manner from an upper region of the control layer to the surface of the carrier substrate 1 and reliably shades off at least the bottom region of the sacrificial spacer 6, in particular with regard to a sputtering process.
  • the shading spacer 7 is now formed on the side walls of the gate stack or on the surface of the reconstructed sacrificial spacer 6 and in the upper part on the surface of the protective spacer 5, with SiC or SiCN preferably being deposited over the whole area and is regressed by means of anisotropic spacer etching.
  • a source / drain doping for forming source / drain regions S, D is carried out using the gate stack and the spacers 5, 6 and 7 as a mask.
  • an ion implantation I ⁇ / D Maschinenge leads wherein the control layer 3, if it consists of Halb ⁇ conductor material, and the hard mask layer 4 has already been removed at this early date, simultaneously doped and thus be converted into electrically conductive material can.
  • the hard mask layer 4 can also be at least partially removed at a later point in time, as a result of which the sacrificial spacer 6 is at least partially exposed in its upper region.
  • this at least partial removal can be carried out by a conventional wet or dry etching method in one step.
  • the partial or complete etching back of the mask layer 4, however, must take place until at least one gap to the Victim Spacer 6 is opened.
  • part of the mask layer 4a can remain on the surface of the control layer 3.
  • any hard mask oxide 4a which may still be present can be completely removed.
  • a metal layer 8 can be deposited over the entire surface and thermally converted at the exposed semiconductor regions into a metal-semiconductor compound 3a and 8a, the unconverted metal layer subsequently being removed.
  • Ti Ni or Co is deposited by means of a PVD process (Physical Vapor Deposition) as the metal layer 8, with TiSi x , NiSi or CoSi x being formed as self-aligned highly conductive suicides during the thermal conversion onto silicon.
  • control layer 3 consisting of a semiconductor material can be completely, ie in its entire thickness, converted into a metal-semiconductor compound.
  • control layer 3 could also be a so-called metal gate, ie completely made of metallic material (eg for n-FET Ti, Ta, Zr, TaN, W or for p-type FET Ir, Pt, Rh, Re, W).
  • the shading spacer 7 extends over the air gap spacer 6a or covers it in such a way that at least the bottom region BB of the air gap spacer 6a is completely shaded, undesired deposition of metallic material at the bottom region BB of the air gap can occur -Spacers 6a are reliably prevented, whereby the functionality is further ensured in particular when Ver ⁇ use of the self-adjusting silicidation method described.
  • the shading spacer 7 extends arcuately from an upper region of the control layer 3 as far as the surface of the carrier substrate 1 and, with respect to the surface of the carrier substrate 1, also protrudes beyond the control layer 3, a particularly effective reduction in the size of the Control layer 3 outgoing stray fields or "fringing fields", which can significantly improve the electrical properties of the semiconductor device.
  • a selectively deposited Si-Epi layer (epitaxially formed layer) can also be grown prior to Ni or Co sputtering.
  • This epi layer (not shown) grows only on the exposed poly-Si control layer 3 and on the exposed source / drain regions S and D.
  • this epi-Si layer can close the air gap between the control layer 3 and the shading spacer 7 in order to completely prevent unwanted deposition of metallic material in the area of the air gap spacer ⁇ a.
  • an intermediate dielectric 10 is now formed on the gate stack and on the carrier substrate 1 or on the surface of the dielectric diffusion barrier layer 9.
  • a low-k material is deposited by means of a CVD method.
  • SiCOH is preferably used as the material for this intermediate dielectric 10, which is marketed under the brand names "Black Diamond TM", “Coral TM”, “Aurora TM”, etc.
  • a planarization of the intermediate dielectric 10 and the formation of the contacts or vias 11, which represent, for example, tungsten vias, take place.
  • a structurable electrically conductive layer 12 which, for example, contacts the source / drain, and in a region not shown, also the control layer 3 via the vias 11 as the first metallization plane.
  • the layer thicknesses are essentially dependent on the materials used, they are suitable for the described sub-
  • the high-k gate dielectric 2 has a
  • Layer thickness of 2 to 10 nm and typically of about 5 nm.
  • the layer thickness of the protective spacer 5 is about 2 to 10 nm.
  • the layer thickness of the shading spacer 7 is between 20 to 50 nm and the layer thickness of the air gap.
  • Spacer 6a in a range of 10 to 50 nm.
  • the invention has been described above with reference to a field effect transistor on a silicon semiconductor material. However, it is not limited to this and equally includes alternative semiconductor components such as non-volatile memory elements with alternative semiconductor materials.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

Die vorliegende Erfindung betrifft ein Halbleiterbauelement sowie ein zugehöriges Herstellungsverfahren, wobei in einem Trägersubstrat (1) voneinander beabstandete Source-/Draingebiete (S, D) zum Festlegen eines Kanalgebiets ausgebildet sind und an der Oberfläche des Kanalgebiets ein Gate-Dielektrikum (2) ausgebildet ist. Ein Gatestapel mit zumindest einer Steuerschicht (3, 3a) befindet sich an der Oberfläche des Gate-Dielektrikums, wobei eine an den Seitenwänden des Gatestapels ausgebildete Spacerstruktur jeweils einen Luftspalt-Spacer (6a) aufweist. Durch einen Abschattungs-Spacer (7), der zumindest den Bodenbereich (BB) des Luft-spalt-Spacers abschattet, können die elektrischen Eigenschaften des Halbleiterbauelements bei verringerten Kosten verbessert werden.

Description

Beschreibung
Halbleiterbauelement sowie zugehöriges Herstellungsverfahren
Die vorliegende Erfindung bezieht sich auf ein Halbleiterbau¬ element sowie ein zugehöriges Herstellungsverfahren und ins¬ besondere auf einen Feldeffekttransistor mit einem sogenann¬ ten High-k-Gate-Dielektrikum mit verringerten Streufeldern (fringing fields) .
In der Halbleitertechnik besteht grundsätzlich das Bedürfnis, eine steigende Anzahl von Bauelementen in einer integrierten Schaltung bei verringerter Fläche zu realisieren, um bei¬ spielsweise die Kosten zu senken und andererseits die elek- trischen Eigenschaften zu verbessern. Insbesondere bei in integrierten Schaltungen (Integrated Circuits, IC) verwende¬ ten Halbleiterbauelementen, wie beispielsweise Feldeffekt¬ transistorstrukturen, werden daher jeweilige Kanallängen zunehmend verringert, wobei mittlerweile Kanallängen weit unterhalb von 100 nm erreicht werden.
In heutigen und zukünftigen CMOS-Technologien haben daher parasitäre Kapazitäten, wie beispielsweise derartige „Frin- ge„-Kapazitäten zwischen einem Transistor-Gate und den Sour- ce-/Draingebieten oder zwischen einem Gate und den Source- /Drainkontakten aber auch zwischen benachbarten Gates bzw. Steuerschichten einen negativen Einfluss, insbesondere auf die Wechselstromeigenschaften und den Leistungsverbrauch der Halbleiterbauelemente. Insbesondere können auch die parasitä- ren Kapazitäten zwischen einem High-k-Gate-Dielektrikum und den Source-/Draingebieten sowie den Source-/Drainkontakten einen starken negativen Einfluss auf die Leistungsfähigkeit bzw. Performance der Halbleiterbauelemente haben.
Herkömmliche Halbleiterbauelemente verwenden üblicherweise
Spacer aus Siliziumoxid oder Siliziumnitrid. Ein wesentlicher Nachteil dieser Materialien sind jedoch die hohen Dielektri- zitätskonstanten von ca. k = 4 für Oxid und k = 7 bis 8 für Nitrid, was sich negativ in den parasitären Kapazitäten be¬ merkbar macht. Über den Transistor wird üblicherweise ein dünner Nitridfilm abgeschieden, der als Diffusionsbarriere zum Schutz der Halbleiterbauelemente gegen Metall-Kontamina¬ tionen oder andere Umwelteinflüsse dient. Diese Nitridschicht kann auch gezielt zur Einstellung eines bestimmten mechani¬ schen Stresses bzw. einer mechanischen Beanspruchung auf das Halbleiterbauelement genutzt werden, wodurch sich eine Mobi- lität von Ladungsträgern und somit wiederum die elektrischen Eigenschaften des Halbleiterbauelements gezielt beeinflussen lassen.
Für das darüberliegende Zwischendielektrikum wird üblicher- weise BPSG (Bor-Phosphorsilikatglas) oder PSG (Phosphorsili¬ katglas) mit einer Dielektrizitätskonstante von ca. k = 4 verwendet. Alle diese Materialien tragen jedoch stark zu den parasitären Kapazitäten bei.
Zur Vermeidung derartiger parasitärer Kapazitäten ist bei¬ spielsweise aus der Druckschrift US 6 093 612 ein MOSFET sowie ein zugehöriges Herstellungsverfahren bekannt, bei dem sogenannte Luftspalt-Spacer an den Seitenwänden eines Gate¬ stapels ausgebildet sind.
Figur 1 zeigt eine vereinfachte Schnittansicht eines derarti¬ gen herkömmlichen MOSFETs, wobei in einem Halbleitersubstrat 100 voneinander beabstandete Source-/Draingebiete S, D zum Festlegen eines Kanalgebiets ausgebildet sind. An der Ober- fläche des Kanalgebiets ist ein Gate-Dielektrikum 103a ausge¬ bildet, an dessen Oberfläche ein Gatestapel mit zumindest einer Steuerschicht 105a ausgebildet ist. An den Seitenwänden des Gatestapels ist ferner eine Spacerstruktur ausgebildet, die jeweils einen Luftspalt-Spacer 104a aufweist, wodurch die vorstehend beschriebenen Streufelder und die damit einherge¬ henden parasitären Kapazitäten wesentlich verringert werden können. Ferner sind Kontakt-Spacer 109a und 109b zum An- schließen der Source-/Draingebiete S und D sowie zugehörige Kontaktvias 113 zu einer Metallisierungsschicht 114 vorhan¬ den, die an der Oberfläche eines Zwischendielektrikums 112 ausgebildet ist. Obwohl auf diese Weise die Streufelder sowie die zugehörigen parasitären Kapazitäten wesentlich verringert werden können, ist eine derartiges Halbleiterbauelement, insbesondere aufgrund seiner schwierigen Kontaktierung und der komplexen Ätzvorgänge sehr teuer in der Herstellung.
Der Erfindung liegt daher die Aufgabe zugrunde, ein Halblei¬ terbauelement sowie ein zugehöriges Herstellungsverfahren zu schaffen, mit dem auf kostengünstige Art und Weise die elek¬ trischen Eigenschaften verbessert und weiterhin Streufelder und parasitäre Kapazitäten verhindert werden können.
Erfindungsgemäß wird diese Aufgabe hinsichtlich des Halblei¬ terbauelements durch die Merkmale des Patentanspruchs 1 und hinsichtlich des Herstellungsverfahrens durch die Maßnahmen des Patentanspruchs 11 gelöst.
Insbesondere durch die Verwendung von jeweils einem Abschat- tungs-Spacer innerhalb der Spacerstruktur, der zumindest einen Bodenbereich des Luftspalt-Spacers abschattet, können bei verringerten Kosten die elektrischen Eigenschaften weiter verbessert und insbesondere die parasitären Kapazitäten sowie die zugehörigen Streufelder weiter verringert werden.
Vorzugsweise erstreckt sich der Abschattungs-Spacer bogenför¬ mig von einem oberen Bereich der Steuerschicht bis zur Ober- fläche des Trägersubstrats. Der Abschattungs-Spacer und/oder der Luftspalt-Spacer ragen hierbei bezogen auf die Oberfläche des Trägersubstrats über die Steuerschicht hinaus. Dadurch ergibt sich eine optimale Verringerung der von der Steuer¬ schicht ausgehenden Streufelder bzw. "fringing fields".
Die Spacerstruktur kann ferner einen Schutz-Spacer aufweisen, der unmittelbar an den Seitenwänden des Gate-Dielektrikums und der Steuerschicht ausgebildet ist, wodurch eine An- schluss-Dotierung ermöglicht ist.
Vorzugsweise besteht das Gate-Dielektrikum aus einem High-k- Dielektrikum, wie z.B. HfO2, ZrÜ2 oder AI2O3. In gleicher Weise können auch deren Silikate und Nitrate sowie ternäre oder quarternäre Verbindungen aus Hf, Zr, Al, Si, N und O verwendet werden, wodurch insbesondere für Sub-100-Nanometer- Halbleiterbauelemente eine ausreichende kapazitive Kopplung bei minimalen Leckströmen realisiert werden kann.
Vorzugsweise wird für das Trägersubstrat und die Steuer¬ schicht ein Ξilizium-Halbleitermaterial verwendet und an der Oberfläche der Source-/Draingebiete sowie der Steuerschicht eine selbstjustierende Halbleiter-Metallverbindung, insbeson¬ dere ein Silizid, ausgebildet, wodurch sich die elektrischen Eigenschaften des Halbleiterbauelements weiter verbessern lassen und darüber hinaus eine Kontaktierung vereinfacht wird.
Ferner kann an der Oberfläche des Gatestapels und der Spacer- struktur sowie des Trägersubstrats eine dielektrische Diffu¬ sionsbarrierenschicht ausgebildet werden, die aus dem glei¬ chen Material wie der Abschattungs-Spacer besteht und vor- zugsweise SiC oder SiCN aufweist.
Vorzugsweise wird für das Zwischendielektrikum ein Low-k- Material und insbesondere SiCOH verwendet. Dadurch können die Streufelder sowie die zugehörigen parasitären Kapazitäten weiter verringert werden, wodurch sich die elektrischen Ei¬ genschaften insbesondere für Halbleiterbauelemente mit einer Kanallänge unterhalb von 100 nin wesentlich verbessern lassen.
Hinsichtlich des Verfahrens zur Herstellung eines Halbleiter- bauelements wird nach dem Vorbereiten des Trägersubstrats ein Gate-Dielektrikum, eine Steuerschicht und eine Maskenschicht an der Oberfläche des Trägersubstrats ausgebildet und an- schließend unter Verwendung der strukturierten Maskenschicht ein Gatestapel ausgebildet. An den Seitenwänden des Gatesta¬ pels werden daraufhin Opfer-Spacer ausgebildet und auf eine Höhe unterhalb der Höhe des Gatestapels zurückgebildet und ferner ein Abschattungs-Spacer an den Seitenwänden des Gate¬ stapels und an der Oberfläche des rückgebildeten Opfer- Spacers ausgebildet. Nach dem Durchführen einer Source- /Drain-Dotierung und dem zumindest teilweisen Entfernen der Maskenschicht zum zumindest teilweisen Freilegen des Opfer- Spacers wird zum Ausbilden eines Luftspalt-Spacers der Opfer- Spacer entfernt, wodurch sich die verbesserten elektrischen Eigenschaften des Halbleiterbauelements ergeben.
Vorzugsweise wird als Opfer-Spacer ein zersetzbares Material, insbesondere Polyester, Polyether wie Polyethylenglykol,
Polypropylenglykol, Polyethylenoxid oder Polypropylenoxid, Polyacrylate, Polymethacrylate, Polyacetale, Polyketale, Polycarbonate, Polyurethane, Polyetherketone, cycloaliphati- sche Polymere wie Polynorbornen, aliphatische Polyamide, Novolake, Polyvinylphenole und Epoxy-Verbindungen sowie Co- oder Ter-Polymere ganzflächig abgeschieden und mittels aniso¬ troper Ätzung als Opfer-Spacer ausgebildet. Durch eine ther¬ mische Behandlung bei 35O0C bis 45O0C kann demzufolge der Opfer-Spacer zersetzt und über die freigelegte Öffnung ein Ausgasen der Zersetzungsprodukte durchgeführt werden, wobei gleichzeitig eine Aktivierung der Source-/Draingebiete er¬ folgt. Ein derartiges Verfahren ist daher sehr effektiv und besonders kostengünstig.
In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
Die Erfindung wird nachstehend an Hand eines Ausführungsbei¬ spiels unter Bezugnahme auf die Zeichnung näher beschrieben.
Es zeigen: Figur 1 eine vereinfachte Schnittansicht eines herkömmli¬ chen Halbleiterbauelements; und
Figuren 2A bis 2G vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung eines erfindungsgemäßen Halbleiterbauelements.
Figuren 2A bis 2G zeigen vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung eines erfindungsgemäßen Halbleiterbauelements.
Zur Realisierung insbesondere von Sub-IQO-Nanometer- Halbleiterbauelementen, bei denen eine Kanallänge weit unter- halb von 100 nm liegt, werden vorzugsweise sogenannte High-k- Dielektrika bzw. dielektrische Materialien mit hohem k-Wert bzw. hoher Dielektrizitätskonstante als Gate-Dielektrikum verwendet. Eine physikalische Dicke dieses Gate-Dielektrikums ergibt sich hierbei aus der sogenannten "Äquivalenz-Oxid- dicke" EOT (Equivalent Oxid Thickness) , welche sich auf SiO2 als Referenzmaterial bezieht. Halbleiterbauelemente mit glei¬ cher äquivalenter Oxiddicke haben die gleiche Koppelkapazität zum Kanalgebiet und verhalten sich damit weitgehend gleich.
Die äquivalente Oxiddicke wird hierbei durch die Beziehung festgelegt
EOT = (ko/k) x TphyS,
wobei ko die Dielektrizitätskonstante von Siliziumdioxid ist und ca. 3,9 beträgt, während k die Dielektrizitätskonstante des jeweils verwendeten High-k-Materials bezeichnet und Tphys eine tatsächliche physikalische Schichtdicke des Gate- Dielektrikums darstellt.
Mit zunehmender Dielektrizitätskonstante kann demzufolge eine tatsächliche Schichtdicke des Gate-Dielektrikums wesentlich vergrößert werden, wodurch insbesondere ein Tunnel-Leckstrom vom Gate in das Substrat bzw. Kanalgebiet wesentlich verrin¬ gert wird.
Basierend auf dieser Erkenntnis werden vorzugsweise die in Tabelle 1 dargestellten High-k-Materialien zur Realisierung des Gate-Dielektrikums verwendet und mit einer entsprechenden Schichtdicke abgeschieden.
Tabelle 1
High-k-Material k-Wert ( ca . )
HfO2 20-30
HfSiO4 10 - 14 HfSiN
HfON
HfSiON
HfAlO 10 - 25
ZrO2 22 - 28 ZrAlO
ZrSiO4 10 - 15
ZrSiON
La2O3 20
LaAlO3 20 - 30 LaSiO
CeO2 15 - 25
CeHfO4 10 - 20
Pr2O3 30
PrAlO 9 - 15 Y2O3 8 - 12
Gd2O3 11 - 14
Yb2O3 12 - 132
Al2O3 8 - 12
Ta2O5 25 - 45 TiO2 80 -100 In Tabelle 1 stellen insbesondere HfO2, ZrO2 und/oder Al2O3 sowie deren Silikate und Nitrate oder ternäre und quarternäre Verbindungen aus Hf, Zr, Al, Si, N und 0 bevorzugte Kandida¬ ten für das Gate-Dielektrikum dar. In allen in Tabelle 1 genannten Materialien ist die genaue chemische Zusammenset¬ zung abhängig von den Verhältnissen der abgeschiedenen Mengen der einzelnen Komponenten. Die angegebenen k-Werte hängen daher von den verwendeten Quellenmaterialien und den Abschei¬ deprozessen ab und variieren zum Teil erheblich.
Grundsätzlich sind jedoch eine Vielzahl von weiteren soge¬ nannten High-k-Materialien denkbar, wie auch Kombinationen verschiedener High-k-Schichten miteinander oder Schichtfolgen bestehend aus Siliziumdioxid oder Siliziumnitrid und einer oder mehrerer High-k-Schichten.
Zur Vergleichbarkeit sei darauf hingewiesen, dass das übli¬ cherweise als Referenzmaterial verwendete SiO2 eine Dielek¬ trizitätskonstante von k = 3,9 aufweist. Unter High-k- Materialien werden daher Materialien verwendet, deren Dielek¬ trizitätskonstante k größer 8 ist und insbesondere in einem Bereich von k = 10 bis 30 liegt.
Andererseits werden unter sogenannten Low-k-Materialien nach- folgend Materialien bezeichnet, deren Dielektrizitätskonstan¬ te k kleiner 3 ist.
Die Dielektrizitätskonstante von Luft stellt hierbei den in der Praxis realisierbaren kleinsten Wert dar und beträgt etwa k = 1. Als weiteres Low-k-Material ist beispielsweise mittels eines chemischen Abscheideverfahrens (CVD, Chemical Vapor Deposition) abgeschiedenes SiCOH bekannt, wie es bei den Herstellern als "Black Diamond™", „Coral™", „Aurora™" usw. vertrieben wird.
Gemäß Figur 2A wird zunächst ein Trägersubstrat 1, welches beispielsweise ein Halbleitermaterial und vorzugsweise ein einkristallines Silizium-Halbleitermaterial aufweist, vorbe¬ reitet. Hierbei erfolgen beispielsweise die Definition von Dotier-Wannen sowie das Festlegen von aktiven Bereichen mit¬ tels beispielsweise flacher Grabenisolation (STI, Shallow Trench Isolation) .
Nach einem derartigen Vorbereiten des Trägersubstrats 1 er¬ folgt zunächst ein Ausbilden eines Gate-Dielektrikums 2 an der Oberfläche des Trägersubstrats 1, wobei vorzugsweise eines der vorstehend beschriebenen High-k-Materialien ganz¬ flächig abgeschieden wird. Beispielsweise wird mittels eines chemischen Dampfabscheideverfahrens (CVD, Chemical Vapor Deposition oder MOCVD, Metal Organic Vaporphase Deposition) , einer Atomlagenabscheidung (ALD, Atomic Layer Deposition) , eines Sputterverfahrens (PVD, Physical Vapor Deposition) oder mittels ähnlicher Verfahren das Gate-Dielektrikum 2 an der Oberfläche des Trägersubstrats 1 vorzugsweise konform abge¬ schieden, wobei optional ein chemisches Reinigen vorab durch¬ geführt werden kann.
Anschließend wird eine Steuerschicht 3 an der Oberfläche des Gate-Dielektrikums 2 ausgebildet, wobei beispielsweise ein Halbleitermaterial und insbesondere polykristallines Silizium wiederum mittels eines Abscheideverfahrens ganzflächig ausge- bildet wird. Hierbei kann bereits zu diesem frühen Zeitpunkt die Steuerschicht 3 beispielsweise durch ein in-situ- Dotierverfahren als elektrisch leitende Schicht ausgebildet werden, wobei sie jedoch im vorliegenden bevorzugten Ausfüh¬ rungsbeispiel erst zu einem späteren Zeitpunkt in eine elek- trisch leitende Schicht umgewandelt wird.
Abschließend wird eine Maskenschicht 4 an der Oberfläche der Steuerschicht 3 ausgebildet und strukturiert, wobei vorzugs¬ weise Siliziumdioxid als Hartmaskenschicht mittels eines CVD- Verfahrens abgeschieden und anschließend mittels eines foto- lithografischen Verfahrens strukturiert wird. Unter Verwendung der strukturierten Maskenschicht 4 wird nunmehr ein Gatestapel bestehend aus dem Gate-Dielektrikum 2, der Steuerschicht 3 und der Hartmaskenschicht 4 ausgebildet, wobei beispielsweise Standardätzverfahren und insbesondere anisotrope Ätzverfahren verwendet werden. Nach dem Ausbilden des Gatestapels kann optional ein Schutz-Spacer 5 vorzugswei¬ se aus Siliziumdioxid unmittelbar an den Seitenwänden des Gatestapels ausgebildet und eine Anschluss-Dotierung zum Erzeugen von Anschluss-Dotiergebieten LDD (Lightly Doped Drain) unter Verwendung des Gatestapels und der Schutz-Spacer 5 als Maske durchgeführt werden. Beispielsweise wird hierbei eine Siliziumdioxidschicht konform mittels eines CVD- Verfahrens ganzflächig abgeschieden und anschließend mittels eines anisotropen, d.h. gerichteten Ätzverfahrens, so lange zurückgeätzt, bis lediglich an den Seitenwänden des Gatesta¬ pels die üblichen Spacerformen entstehen. Alternative kann dieser Schutz-Spacer 5 auch mittels eines thermischen Verfah¬ rens, z.B. einer thermischen Oxidation, selektiv an den Sei¬ tenwänden des Gatestapels bzw. der Steuerschicht 3 ausgebil- det werden. Die Anschluss-Dotiergebiete LDD (Lightly Doped
Drain) werden hierbei vorzugsweise mittels Ionenimplantation ausgebildet.
Gemäß Figur 2B erfolgt nunmehr das Ausbilden eines Opfer- Spacers 6 an den Seitenwänden des Gatestapels, wobei er im bevorzugten Ausführungsbeispiel unmittelbar an der Oberfläche des Schutz-Spacers 5 ausgebildet wird. Genauer gesagt, wird hierbei ein vorzugsweise thermisch zersetzbares Material, wie bei einem Spacer-Verfahren üblich, zunächst konform abge- schieden und anschließend anisotrop zurückgeätzt, bis die typisch spacerförmigen Schichten an den Seitenwänden des Gatestapels bzw. des Schutz-Spacers 5 ausgebildet sind.
Geeignete Materialien bzw. Materialklassen für ein derartiges zersetzbares Material bzw. den zersetzbaren Opfer-Spacer 6 sind beispielsweise Polyester, Polyether wie Polyethylengly- kol, Polypropylenglykol, Polyethylenoxid oder Polypropyleno- xid, Polyacrylate, Polymethacrylate, Polyacetale, Polyketale, Polycarbonate, Polyurethane, Polyetherketone, cycloaliphati- sche Polymere wie Polynorbornen, aliphatische Polyamide, Novolake, Polyvinylphenole und Epoxy-Verbindungen sowie Co- oder Ter-Polymere.
Vorzugsweise sollte es sich um ein Low-k-Polymer handeln, welches beispielsweise bei ca. 350 bis 45O0C zersetzbar ist, wodurch in einem späteren Schritt gleichzeitig sowohl die Zersetzung des Opfer-Spacers als auch eine Temperaturbehand¬ lung bzw. eine Teil-Aktivierung von Source-/Draingebieten erfolgen kann.
Bei der anisotropen Spacerätzung wird beispielsweise ein O2-, H2/He-, oder ein H2/N2-Plasmaätzen durchgeführt.
Gemäß Figur 2B wird dieses Spacerätzen auch dann noch ange¬ wendet, wenn bereits ein Niveau bzw. eine Höhe des Opfer- Spacers 6 ein Niveau bzw. Höhe der Hartmaskenschicht 4 er- reicht hat, wodurch der Opfer-Spacer 6 weiter zurückgebildet wird. Vorzugsweise erfolgt dieses Rückbilden des Opfer- Spacers 6 bis auf eine Höhe Hl, die zwischen der Höhe H2 des Gatestapels mit der Hartmaskenschicht 4 und einer Höhe H3 des Gatestapels ohne Hartmaskenschicht 4 liegt. Vorzugsweise wird der Opfer-Spacer 6 bis etwa auf die halbe Höhe der Masken¬ schicht 4 zurückgebildet, d.h. Hl = H3 + (H2-H3)/2, wodurch in einem nachfolgenden Spacerschritt der Opfer-Spacer 6 auch in seinem oberen Bereich vollständig abgedeckt werden kann.
Genauer gesagt stellt dieses Rückbilden sicher, dass ein nachfolgend ausgebildeter Abschattungs-Spacer 7 sich bogen¬ förmig von einem oberen Bereich der Steuerschicht bis zur Oberfläche des Trägersubstrats 1 erstreckt und zumindest den Bodenbereich des Opfer-Spacers 6 zuverlässig insbesondere hinsichtlich eines Sputter-Verfahrens abschattet. Gemäß Figur 2B erfolgt nunmehr ein Ausbilden des Abschat- tungs-Spacers 7 an den Seitenwänden des Gatestapels bzw. an der Oberfläche des zurückgebildeten Opfer-Spacers 6 sowie im oberen Teil an der Oberfläche des Schutz-Spacers 5, wobei vorzugsweise SiC oder SiCN ganzflächig abgeschieden und mit¬ tels anisotroper Spacerätzung zurückgebildet wird. Im Gegen¬ satz zum üblicherweise verwendeten Siliziumnitrid mit seiner Dielektrizitätskonstante von k = 7 bis 8, weisen derartige Materialien eine wesentlich geringere Dielektrizitätskonstan- te von k = 4 bis 5 auf, weshalb sie besonders geeignet sind, um die störenden Streufelder und die dadurch resultierenden parasitären Kapazitäten zu verringern. Darüber hinaus sind derartige Materialien besonders als Diffusionsbarriereschich¬ ten geeignet, um ein Ausdiffundieren insbesondere von metal- lischem Material in das Halbleitersubstrat 1 oder in andere Schichtebenen zu verhindern.
Abschließend wird gemäß Figur 2B eine Source-/Drain-Dotierung zum Ausbilden von Source-/Draingebieten S, D unter Verwendung des Gatestapels und der Spacer 5, 6 und 7 als Maske durchge¬ führt. Vorzugsweise wird eine Ionenimplantation IΞ/D durchge¬ führt, wobei auch die Steuerschicht 3, sofern sie aus Halb¬ leitermaterial besteht, und die Hartmaskenschicht 4 bereits zu diesem frühen Zeitpunkt entfernt wurde, gleichzeitig do- tiert und somit in elektrisch leitendes Material umgewandelt werden kann.
Gemäß Figur 2C kann jedoch auch zu einem späteren Zeitpunkt die Hartmaskenschicht 4 zumindest teilweise entfernt werden, wodurch der Opfer-Spacer 6 in seinem oberen Bereich zumindest teilweise freigelegt wird. Insbesondere bei Verwendung eines gleichen Materials wie beispielsweise Siliziumdioxid für die Maskenschicht 4 und den Schutz-Spacer 5 kann dieses zumindest teilweise Entfernen mit einem herkömmlichen Nass- oder Trok- kenätzverfahren in einem Schritt durchgeführt werden. Das teilweise oder vollständige Rückätzen der Maskenschicht 4 muss jedoch so lange erfolgen, bis zumindest ein Spalt zum Opfer-Spacer 6 geöffnet wird. Gemäß Figur 2C kann beispiels¬ weise ein Teil der Maskenschicht 4a an der Oberfläche der Steuerschicht 3 bestehen bleiben.
Gemäß Figur 2D erfolgt nunmehr das Entfernen des Opfer- Spacers 6 zum Ausbilden eines Luftspalt-Spacers βa, wobei vorzugsweise eine Temperaturbehandlung in einem Bereich von 3500C bis 4500C zur thermischen Zersetzung des Opfer-Spacers 6 durchgeführt wird, der über den im oberen Bereich des Gate- stapeis ausgebildeten Spalt ausgasen kann. Gleichzeitig wird bei dieser thermischen Behandlung auch ein Ausheilen der Source-/Draingebiete S, D durchgeführt, und die S/D-Implan- tationen aktiviert. Somit werden mittels eines Temperatur¬ schritts sowohl der Luftspalt-Spacer 6a als auch die Teil- Aktivierung bzw. das Ausheilen der Source-/Draingebiete S und D durchgeführt. Zur vollständigen Aktivierung kann nach der Zersetzung des Opfer-Spacers 6 eine weitere thermische Be¬ handlung bei ca. BOO0C bis 12000C z.B. durch RTP (Rapid Ther¬ mal Processing) oder im Ofen durchgeführt werden.
Gemäß Figur 2E kann nach der Temperaturbehandlung ein eventu¬ ell noch vorhandenes Hartmaskenoxid 4a vollständig entfernt werden. Anschließend kann nach der thermischen Behandlung ferner eine Metallschicht 8 ganzflächig abgeschieden und an den freiliegenden Halbleiterbereichen in eine Metall- Halbleiterverbindung 3a und 8a thermisch umgewandelt werden, wobei die nicht umgewandelte Metallschicht anschließend ent¬ fernt wird. Als Metallschicht 8 wird insbesondere Ti, Ni oder Co mittels eines PVD-Verfahrens (Physical Vapor Deposition) abgeschieden, wobei bei der thermischen Umwandlung auf Sili¬ zium insbesondere TiSix, NiSi oder CoSix als selbstjustierte hochleitende Suizide ausgebildet werden. Alternativ kann hierbei die aus einem Halbleitermaterial bestehende Steuer¬ schicht 3 vollständing, d.h. in ihrer gesamten Dicke, in eine Metall-Halbleiterverbindung umgewandelt werden. Als weitere Alternative könnte die Steuerschicht 3 auch als sogenanntes Metall-Gate, d.h. vollständig aus metallischem Material (z.B. für n-FET Ti, Ta, Zr, TaN, W oder für p-FET Ir, Pt, Rh, Re, W) , ausgebildet werden. Da sich der Abschattungs-Spacer 7 derart über den Luftspalt-Spacer 6a erstreckt bzw. diesen abdeckt, dass zumindest der Bodenbereich BB des Luftspalt- Spacers 6a vollständig abgeschattet ist, kann eine uner¬ wünschte Abscheidung von metallischem Material am Bodenbe¬ reich BB des Luftspalt-Spacers 6a zuverlässig verhindert werden, wodurch die Funktionsfähigkeit insbesondere bei Ver¬ wendung des beschriebenen selbstjustierenden Silizidierungs- Verfahrens weiterhin gewährleistet ist.
Da sich der Abschattungs-Spacer 7 bogenförmig von einem obe¬ ren Bereich der Steuerschicht 3 bis zur Oberfläche des Trä¬ gersubstrats 1 erstreckt und bezogen auf die Oberfläche des Trägersubstrats 1 ferner über die Steuerschicht 3 hinausragt, ergibt sich eine besonders effektive Verringerung der von der Steuerschicht 3 ausgehenden Streufelder bzw. "fringing fields", wodurch sich die elektrischen Eigenschaften des Halbleiterbauelements wesentlich verbessern lassen.
Optional kann vor dem Ni- oder Co-Sputtern auch eine selektiv abgeschiedene Si-Epi-Schicht (epitaktisch ausgebildete Schicht) aufgewachsen werden. Diese (nicht dargestellte) Epi¬ Schicht wächst nur auf der freiliegenden Poly-Si-Steuer- schicht 3 und auf den freiliegenden Source-/Draingebieten S und D auf. Insbesondere kann diese Epi-Si-Schicht den Luft¬ spalt zwischen der Steuerschicht 3 und dem Abschattungs- Spacer 7 schließen, um ein unerwünschtes Abscheiden von me¬ tallischem Material in den Bereich des Luftspalt-Spacers βa vollständig zu verhindern.
Gemäß Figur 2F kann anschließend eine dielektrische Diffusi¬ onsbarrierenschicht 9 ganzflächig ausgebildet werden, wobei an Stelle des üblicherweise verwendeten Si3N4 insbesondere SiC oder SiCN mit kleinerem k = 4 bis 5 mittels z.B. mittels eines CVD-Verfahrens abgeschieden wird. Auf diese Weise kann ein Ausdiffundieren insbesondere von metallischem Material aus der Leitbahnebene z.B. einer Cu-Metallisierung in angren¬ zende Schichten und insbesondere in das Halbleitersubstrat 1 zuverlässig verhindert werden, wodurch sich die elektrischen Eigenschaften des Halbleiterbauelements weiter verbessern. Da die Dielektrizitätskonstante insbesondere von SiC oder SiCN wesentlich unterhalb der von Siliziumnitrid liegt, welches einen Wert von k = 7 bis 8 aufweist, werden wiederum die Streufelder wesentlich verringert.
Gemäß Figur 2G werden nunmehr ein Zwischendielektrikum 10 auf dem Gatestapel sowie dem Trägersubstrat 1 bzw. an der Ober¬ fläche der dielektrischen Diffusionsbarrierenschicht 9 ausge¬ bildet. Vorzugsweise wird hierbei ein Low-k-Material mittels eines CVD-Verfahrens abgeschieden. Obwohl grundsätzlich BPSG oder PSG verwendet werden kann, wird vorzugsweise als Materi¬ al für dieses Zwischendielektrikum 10 SiCOH verwendet, wel¬ ches unter den Markennamen "Black Diamond™", „Coral™", „Auro¬ ra™" usw. vertrieben wird.
Abschließend erfolgt eine Planarisierung des Zwischendielek¬ trikums 10 sowie das Ausbilden der Kontakte bzw. Vias 11, welche beispielsweise Wolfram-Vias darstellen. An der Ober¬ fläche des Zwischendielektrikums 10 befindet sich eine struk¬ turierbare elektrisch leitende Schicht 12, welche beispiels- weise als erste Metallisierungsebene die Source-/Drain-, und in einem nicht dargestellten Bereich auch die Steuerschicht 3 über die Vias 11 kontaktiert.
Obwohl die Schichtdicken wesentlich von den verwendeten Mate- rialien abhängig sind, seien sie für die beschriebenen Sub-
100-Nanometer-Halbleiterbauelemente beispielhaft angegeben.
Demzufolge besitzt das high-k-Gate-Dielektrikum 2 eine
Schichtdicke von 2 bis 10 nm und typischerweise von ca. 5 nm.
Die Schichtdicke des Schutz-Spacers 5 beträgt ca. 2 bis 10 nm. Die Schichtdicke des Abschattungs-Spacers 7 liegt zwischen 20 bis 50 nm und die Schichtdicke des Luftspalt-
Spacers 6a in einem Bereich von 10 bis 50 nm. Die Erfindung wurde vorstehend an Hand eines Feldeffekttran¬ sistors auf einem Silizium-Halbleitermaterial beschrieben. Sie ist jedoch nicht darauf beschränkt und umfasst in glei¬ cher Weise alternative Halbleiterbauelemente wie z.B. nicht- flüchtige Speicherelemente mit alternativen Halbleitermate¬ rialien.

Claims

Patentansprüche
1. Halbleiterbauelement mit einem Trägersubstrat (1) , in dem voneinander beabstandete Source-/Draingebiete (S, D) zum Festlegen eines Kanalgebietes ausgebildet sind; einem Gate-Dielektrikum (2) , das an der Oberfläche des Trä¬ gersubstrats (1) im Bereich des Kanalgebietes ausgebildet ist; einem Gatestapel mit zumindest einer Steuerschicht (3, 3a), der an der Oberfläche des Gate-Dielektrikums (2) ausgebildet ist; und einer Spacerstruktur (5, βa, 7), die an den Seitenwänden des Gatestapels ausgebildet ist und jeweils einen Luftspalt- Spacer (6a) aufweist, dadurch gekennzeichnet, dass die Spacerstruktur ferner jeweils einen Abschattungs-Spacer (7) aufweist, der zumindest einen Bodenbereich (BB) des Luft- spalt-Spacers (6a) abschattet.
2. Halbleiterbauelement nach Patentanspruch 1, dadurch ge¬ kennzeichnet, dass der Abschattungs-Spacer (7) sich bogenför¬ mig von einem oberen Bereich der Steuerschicht (3, 3a) bis zur Oberfläche des Trägersubstrats (1) erstreckt.
3. Halbleiterbauelement nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, dass der Abschattungs-Spacer (7) und/oder der Luftspalt-Spacer (6a) bezogen auf die Oberfläche des Träger¬ substrats (1) über die Steuerschicht (3, 3a) hinausragt.
4. Halbleiterbauelement nach einem der Patentansprüche 1 bis
3, dadurch gekennzeichnet, dass die Spacerstruktur jeweils einen Schutz-Spacer (5) aufweist, der unmittelbar an den Seitenwänden des Gate-Dielektrikums (2) und der Steuerschicht (3, 3a) ausgebildet ist.
5. Halbleiterbauelement nach einem der Patentansprüche 1 bis
4, dadurch gekennzeichnet, dass das Gate-Dielektrikum (2) ein High-k-Dielektrikum, insbesondere HfO2, ZrO2 oder Al2O3 oder deren Silikate und Nitrate oder ternäre oder quaternäre Ver¬ bindungen aus Hf, Zr, Al, Si, N und 0, aufweist.
6. Halbleiterbauelement nach einem der Patentansprüche 1 bis
5, dadurch gekennzeichnet, dass das Trägersubstrat (1) und die Steuerschicht (3) ein Halbleitermaterial aufweisen und an der Oberfläche der Source-/Draingebiete (S/D) sowie der Steu¬ erschicht (3) eine Halbleiter-Metallverbindung (3a, 8a) aus- gebildet ist.
7. Halbleiterbauelement nach einem der Patentansprüche 1 bis
6, dadurch gekennzeichnet, dass an der Oberfläche des Gate¬ stapels und der Spacerstruktur eine dielektrische Diffusions- barrierenschicht (9) ausgebildet ist.
8. Halbleiterbauelement nach einem der Patentansprüche 1 bis
7, dadurch gekennzeichnet, dass der Abschattungs-Spacer (7) und/oder die dielektrische Diffusionsbarrierenschicht (9) SiC oder SiCN aufweist.
9. Halbleiterbauelement nach einem der Patentansprüche 1 bis
8, dadurch gekennzeichnet, dass an der Oberfläche der dielek¬ trischen Diffusionsbarrierenschicht (9) ein Low-k-Zwischen- dielektrikum (10), insbesondere SiCOH, ausgebildet ist.
10. Halbleiterbauelement nach einem der Patentansprüche 1 bis
9, dadurch gekennzeichnet, dass das Kanalgebiet eine Kanal¬ länge kleiner 100 nm aufweist.
11. Verfahren zur Herstellung eines Halbleiterbauelements mit den Schritten: a) Vorbereiten eines Trägersubstrats (1) ; b) Ausbilden eines Gatestapels mit einem Gate-Dielektrikum (2), einer Steuerschicht (3) und einer Maskenschicht (4) an der Oberfläche des Trägersubstrats (1); c) Ausbilden eines Opfer-Spacers (6) an den Seitenwänden des Gatestapels; d) Rückbilden des Opfer-Spacers (6) auf eine Höhe (Hl) zwi¬ schen einer Höhe (H2) des Gatestapels mit Maskenschicht und einer Höhe (H3) des Gatestapels ohne Maskenschicht; e) Ausbilden eines Abschattungs-Spacers (7) an den Seitenwän¬ den des Gatestapels (2, 3, 4) und an der Oberfläche des rück¬ gebildeten Opfer-Spacers (6); f) Durchführen einer Source-/Drain-Dotierung (IS/D) zum Äus- bilden von Source-/Draingebieten (S/D) unter Verwendung des
Gatestapels und der Spacer als Maske; g) zumindest teilweises Entfernen der Maskenschicht (4) zum zumindest teilweisen Freilegen des Opfer-Spacers (6); und h) Entfernen des Opfer-Spacers (6) zum Ausbilden eines Luft- spalt-Spacers (βa) .
12. Verfahren nach Patentanspruch 11, gekennzeichnet durch den weiteren Schritt i) Ausbilden eines Zwischendielektrikums (10) auf dem Gate- Stapel und dem Trägersubstrat (1) .
13. Verfahren nach Patentanspruch 11 oder 12, gekennzeichnet durch den weiteren Schritt j) Ausbilden eines Source-/Drain- und Gate-Kontakts im Zwi- schendielektrikum (10) zum Anschließen der Source- /Draingebiete (S, D) und der Steuerschicht (3) .
14. Verfahren nach einem der Patentansprüche 11 bis 13, da¬ durch gekennzeichnet, dass in Schritt b) als High-k- Dielektrikum (2) insbesondere HfO2, ZrÜ2 oder AI2O3 oder deren Silikate und Nitrate oder ternäre und quarternäre Verbindun¬ gen aus Hf, Zr, Al, Si, N und O abgeschieden werden.
15. Verfahren nach einem der Patentansprüche 11 bis 14, da- durch gekennzeichnet, dass in Schritt a) ein einkristallines
Halbleitermaterial als Trägersubstrat (1) und in Schritt b) ein polykristallines Halbleitermaterial als Steuerschicht (3) verwendet wird.
16. Verfahren nach einem der Patentansprüche 11 bis 15, da- durch gekennzeichnet, dass in Schritt b) als Maskenschicht
(4) eine Hartmaskenschicht, insbesondere Siθ2, abgeschieden und fotolithografisch strukturiert wird.
17. Verfahren nach einem der Patentansprüche 11 bis 16, da- durch gekennzeichnet, dass nach dem Ausbilden des Gatestapels in Schritt b) ein Schutz-Spacer (5) , vorzugsweise aus SiÜ2, unmittelbar an den Seitenwänden des Gatestapels (2, 3, 4) ausgebildet und eine Anschlussdotierung zum Erzeugen von Anschlussdotiergebieten (LDD) unter Verwendung des Gatesta- pels und des Schutz-Spacers (5) als Maske durchgeführt wird.
18. Verfahren nach einem der Patentansprüche 11 bis 17, da¬ durch gekennzeichnet, dass in Schritt c) ein zersetzbares Material, insbesondere Polyester, Polyether wie Polyethylen- glykol, Polypropylenglykol, Polyethylenoxid oder Polypropyle¬ noxid, Polyacrylate, Polymethacrylate, Polyacetale, Polyketa- Ie, Polycarbonate, Polyurethane, Polyetherketone, cycloa- liphatische Polymere wie Polynorbornen, aliphatische Polyami¬ de, Novolake, Polyvinylphenole und Epoxy-Verbindungen sowie Co- oder Ter-Polymere ganzflächig abgeschieden und mittels anisotroper Ätzung als Opfer-Spacer (6) ausgebildet wird.
19. Verfahren nach einem der Patentansprüche 11 bis 18, da¬ durch gekennzeichnet, dass in Schritt d) der Opfer-Spacer (6) bis etwa auf die halbe Höhe der Maskenschicht (4) zurückge¬ bildet wird.
20. Verfahren nach einem der Patentansprüche 11 bis 19, da¬ durch gekennzeichnet, dass in Schritt e) Si3N4, SiC oder SiCN ganzflächig abgeschieden und mittels anisotroper Ätzung als Abschattungs-Spacer (7) ausgebildet wird.
21. Verfahren nach einem der Patentansprüche 11 bis 20, da¬ durch gekennzeichnet, dass in Schritt f) eine Ionenimplanta¬ tion (IS/D) durchgeführt wird.
22. Verfahren nach einem der Patentansprüche 15 bis 20, da¬ durch gekennzeichnet, dass ein vollständiges Entfernen der Maskenschicht (4) vor Schritt f) durchgeführt wird und in Schritt f) gleichzeitig die Steuerschicht (3) dotiert wird.
23. Verfahren nach einem der Patentansprüche 11 bis 22, da¬ durch gekennzeichnet, dass in Schritt h) eine thermische Behandlung bei 350 bis 4500C zum Zersetzen und Ausgasen des Opfer-Spacers (6) durchgeführt wird.
24. Verfahren nach einem der Patentansprüche 11 bis 23, da¬ durch gekennzeichnet, dass nach Schritt h) eine Metallschicht (8) ganzflächig abgeschieden und auf freiliegenden Halblei¬ terbereichen in eine Metall-Halbleiterverbindung (3a, 8a) thermisch umgewandelt wird, wobei die nicht umgewandelte Metallschicht anschließend entfernt wird.
25. Verfahren nach Patentanspruch 24, dadurch gekennzeichnet, dass die Metallschicht (8), insbesondere Ti, Ni oder Co, mittels eines PVD-Verfahrens abgeschieden und bei der thermi- sehen Umwandlung insbesondere TiSix, NiSi oder CoSix ausge¬ bildet wird.
26. Verfahren nach einem der Patentansprüche 12 bis 25, da¬ durch gekennzeichnet, dass vor dem Ausbilden des Zwischendie- lektrikums (10) eine dielektrische Diffusionsbarrierenschicht (9), insbesondere SiC oder SiCN, abgeschieden wird.
27. Verfahren nach einem der Patentansprüche 12 bis 26, da¬ durch gekennzeichnet, dass in Schritt i) als Zwischendielek- trikum (10) ein Low-k-Material, insbesondere SiCOH, abge¬ schieden wird.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425230A (zh) * 2013-09-09 2015-03-18 中芯国际集成电路制造(上海)有限公司 侧墙结构及其形成方法
US10079293B2 (en) 2014-03-10 2018-09-18 Qualcomm Incorporated Semiconductor device having a gap defined therein
CN108735751A (zh) * 2018-04-26 2018-11-02 上海华力集成电路制造有限公司 一种浮栅存储单元及其制备方法
CN109390402A (zh) * 2017-08-10 2019-02-26 长鑫存储技术有限公司 一种半导体晶体管结构及其制备方法
JP2024526392A (ja) * 2022-06-07 2024-07-18 チャンシン メモリー テクノロジーズ インコーポレイテッド 半導体構造及びその製造方法
CN120264831A (zh) * 2025-02-28 2025-07-04 北京集成电路装备创新中心有限公司 一种半导体器件的形成方法及半导体器件

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3696862A1 (de) * 2015-07-17 2020-08-19 INTEL Corporation Transistor mit luftspalt-spacer
US11450600B2 (en) 2020-05-12 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices including decoupling capacitors
DE102020122823B4 (de) 2020-05-12 2022-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungen mit entkopplungskondensatoren

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5736446A (en) * 1997-05-21 1998-04-07 Powerchip Semiconductor Corp. Method of fabricating a MOS device having a gate-side air-gap structure
US5914519A (en) * 1997-07-26 1999-06-22 United Microelectronics Corp. Air-gap spacer of a metal-oxide-semiconductor device
US5989965A (en) * 1998-02-13 1999-11-23 Sharp Laboratories Of America, Inc. Nitride overhang structures for the silicidation of transistor electrodes with shallow junction
US6093612A (en) * 1997-05-24 2000-07-25 Lg Semicon Co., Ltd. Metal oxide silicon field effect transistor (MOSFET) and fabrication method of same
US6417056B1 (en) * 2001-10-18 2002-07-09 Chartered Semiconductor Manufacturing Ltd. Method to form low-overlap-capacitance transistors by forming microtrench at the gate edge
US6468877B1 (en) * 2001-07-19 2002-10-22 Chartered Semiconductor Manufacturing Ltd. Method to form an air-gap under the edges of a gate electrode by using disposable spacer/liner
US20030211684A1 (en) * 2001-07-16 2003-11-13 Taiwan Semiconductor Manufacturing Company Gate stack for high performance sub-micron CMOS devices
US20040038489A1 (en) * 2002-08-21 2004-02-26 Clevenger Lawrence A. Method to improve performance of microelectronic circuits
JP2004119549A (ja) * 2002-09-25 2004-04-15 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004273508A (ja) * 2003-03-05 2004-09-30 Sharp Corp 半導体装置及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW346652B (en) * 1996-11-09 1998-12-01 Winbond Electronics Corp Semiconductor production process
US6576976B2 (en) * 1997-01-03 2003-06-10 Integrated Device Technology, Inc. Semiconductor integrated circuit with an insulation structure having reduced permittivity
US5915182A (en) * 1997-10-17 1999-06-22 Texas Instruments - Acer Incorporated MOSFET with self-aligned silicidation and gate-side air-gap structure
US6495900B1 (en) * 1997-11-12 2002-12-17 Micron Technology, Inc. Insulator for electrical structure
TW392357B (en) * 1998-02-10 2000-06-01 United Microelectronics Corp Manufacturing method for semiconductor device and structure manufactured by the same
DE10054109C2 (de) * 2000-10-31 2003-07-10 Advanced Micro Devices Inc Verfahren zum Bilden eines Substratkontakts in einem Feldeffekttransistor, der über einer vergrabenen Isolierschicht gebildet ist
US6613637B1 (en) * 2002-05-31 2003-09-02 Lsi Logic Corporation Composite spacer scheme with low overlapped parasitic capacitance

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5736446A (en) * 1997-05-21 1998-04-07 Powerchip Semiconductor Corp. Method of fabricating a MOS device having a gate-side air-gap structure
US6093612A (en) * 1997-05-24 2000-07-25 Lg Semicon Co., Ltd. Metal oxide silicon field effect transistor (MOSFET) and fabrication method of same
US5914519A (en) * 1997-07-26 1999-06-22 United Microelectronics Corp. Air-gap spacer of a metal-oxide-semiconductor device
US5989965A (en) * 1998-02-13 1999-11-23 Sharp Laboratories Of America, Inc. Nitride overhang structures for the silicidation of transistor electrodes with shallow junction
US20030211684A1 (en) * 2001-07-16 2003-11-13 Taiwan Semiconductor Manufacturing Company Gate stack for high performance sub-micron CMOS devices
US6468877B1 (en) * 2001-07-19 2002-10-22 Chartered Semiconductor Manufacturing Ltd. Method to form an air-gap under the edges of a gate electrode by using disposable spacer/liner
US6417056B1 (en) * 2001-10-18 2002-07-09 Chartered Semiconductor Manufacturing Ltd. Method to form low-overlap-capacitance transistors by forming microtrench at the gate edge
US20040038489A1 (en) * 2002-08-21 2004-02-26 Clevenger Lawrence A. Method to improve performance of microelectronic circuits
JP2004119549A (ja) * 2002-09-25 2004-04-15 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004273508A (ja) * 2003-03-05 2004-09-30 Sharp Corp 半導体装置及びその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 2003, no. 12 5 December 2003 (2003-12-05) *

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425230A (zh) * 2013-09-09 2015-03-18 中芯国际集成电路制造(上海)有限公司 侧墙结构及其形成方法
US10079293B2 (en) 2014-03-10 2018-09-18 Qualcomm Incorporated Semiconductor device having a gap defined therein
CN109390402A (zh) * 2017-08-10 2019-02-26 长鑫存储技术有限公司 一种半导体晶体管结构及其制备方法
CN108735751A (zh) * 2018-04-26 2018-11-02 上海华力集成电路制造有限公司 一种浮栅存储单元及其制备方法
CN108735751B (zh) * 2018-04-26 2020-11-03 上海华力集成电路制造有限公司 一种浮栅存储单元及其制备方法
JP2024526392A (ja) * 2022-06-07 2024-07-18 チャンシン メモリー テクノロジーズ インコーポレイテッド 半導体構造及びその製造方法
JP7629028B2 (ja) 2022-06-07 2025-02-12 チャンシン メモリー テクノロジーズ インコーポレイテッド 半導体構造及びその製造方法
US12396243B2 (en) 2022-06-07 2025-08-19 Changxin Memory Technologies, Inc. Semiconductor structure and method for preparing semiconductor structure
CN120264831A (zh) * 2025-02-28 2025-07-04 北京集成电路装备创新中心有限公司 一种半导体器件的形成方法及半导体器件

Also Published As

Publication number Publication date
DE102004052388B4 (de) 2016-05-25
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