Elektronikmodulanordnung und entsprechendes Herstellungsverfahren
STAND DER TECHNIK
Die vorliegende Erfindimg betrifft eine Elektronikmodulanordnung und ein entsprechendes Herstel¬ lungsverfahren.
Obwohl auf beliebige Kraftfahrzeuge anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in bezug auf eine an Bord eines Automobils befindliche Elektronikmo¬ dulanordnung erläutert.
Die heutige Automobilelektronikentwicklung wird von drei wesentlichen Zielen vorangetrieben, nämlich stetige Miniaturisierung der Einzelkomponenten wie auch des Gesamtsystems, steigende Anforderungen an die Funktionalität und Erhöhung der Robustheit bzw. Zuverlässigkeit. Dies wird besonders bei neuen Applikationen im Kraftfahrzeugbereich, wie z.B. elektrischer Servolenkung, integriertem Starter- Generator oder elektronischem Zusatzverdichter deutlich.
Die Elektronik ist üblicherweise in Standard-Leiterplattentechnologie oder auf Keramikhybriden aufge¬ baut und zumeist in einem separaten Steuergerät montiert. Erwartungsweise wird sie mehr und mehr in die Mechanik integriert bzw. zusammen mit der Mechanik in mechatronischen Systemen kombiniert werden.
Die Anzahl der Elektronikkomponenten im Kraftfahrzeug nimmt stetig zu, und somit steigt auch die Anzahl der elektronischen Steuergeräte. Parallel dazu nimmt der zur Verfügung stehende Bauraum ab. Hinzu kommt ein stetig wachsender Bedarf an elektrischer Leistung. Die Umgebungsbedingungen, wie z.B. Temperatur bzw. Schüttelbelastung, werden härter und erfordern eine höhere mechanische und thermische Belastbarkeit. Beispielhafte Anwendungen sind die Integration der Getriebesteuereinheit in das Getriebegehäuse oder allgemein die Integration der Ansteuerelektronik in die Motoreinheit zu den besagten mechatronischen Systemen.
In heutigen Steuergeräten sind Logikteil und Leistungsteil üblicherweise baulich voneinander getrennt. Der Logikteil wird üblicherweise entweder auf Leiterplatten oder Keramiksubstraten, wie z.B. LTCC
(low temperature cofired ceramic) realisiert. Der Leistungsteil kann bei Anwendungen mit niedriger Leistungsaufnahme in Form genauster Bauteile, wie z.B. TO220-PowerMOS-Transistoren, auf einer Leiterplatte eingesetzt werden, welche allerdings zusätzliche Kühlkörper benötigen.
Bei Hochstromanwendungen, wie z.B. der elektrischen Servolenkung, werden die Leistungstransistoren auf DBC-Substrate gelötet. Üblich ist die Kontaktierung der Chip-Oberseite mit Dickdraht-Bonds. Der hohe Flächenbedarf der Bond-Füße und die begrenzte Stromtragfähigkeit limitieren zusammen mit Zu¬ verlässigkeitsproblemen diese Technik insbesondere für Hochstromapplikationen. Weitere Nachteile der Bond-Technik sind ein schlechtes Schaltverhalten durch Streuinduktivitäten und fehlende Prüfkonzepte paralleler Bondloops. Das Leistungssubstrat und das Logiksubstrat werden in Steuergeräten über zu¬ sätzliche Stanzgitter und Bond-Technologie verdrahtet. Diese Konzepte sind sehr platzintensiv. Die Montage der Elektronik, insbesondere des Leistungsteils auf Kühlkörpern, üblicherweise im Gehäuse des Steuergerätes bzw. Lagerschild des Motors mittels Wärmeleitkleber oder Wärmeleitfolie, ist für das thermische Management nicht optimal.
Die Forderung nach höherer Integrationsdichte und Zuverlässigkeit sowie verbessertem thermischen Management führt zu neuen Konzepten in der Aufbau- und Verbindungstechnologie. Ziel ist es einer¬ seits, Logikteil und Leistungsteil miteinander zu kombinieren, und gleichzeitig, die Systeme im Hinblick auf Zuverlässigkeit zu optimieren. Daher gewinnen Aufbau- und Verbindungstechniken (AVT) zuneh¬ mend an Bedeutung, welche beispielsweise durch beidseitige Lötung der Leistungsbauelemente zwischen geeignete Verdrahtungsträger und direkte großflächige Kontaktierung an Wärmesenken sowohl die e- lektrische wie auch die thermische und thermomechamsche Funktionstüchtigkeit verbessern.
Zweckmäßig ist es, Halbleiterchips auf Leadframes (Stanzgitter), z.B. aus Kupfer, zu löten. Ferner sind Materialien, wie z.B. DBC-Keramiken (direct bonded copper), bekannt, die von der Wärmeausdehnung her besser als Kupfer geeignet sind, stressarme Verbindungen mit Siliziumchips herzustellen. Dies ist insbesondere für beidseitig gelötete Halbleiterchips von Vorteil, die neben der lötbaren Chip-Rückseite auch eine lötbare Chip-Vorderseite besitzen. Mittels sogenannter Lotbumps (Lotkügelchen, die auf der Chip-Oberfläche aufgetragen werden) können Halbleiterchips auf geeignete Substrate, z.B. DBC- Substrate, gelötet werden (z.B. durch Flip-Chip-Löten), wobei die Substrate zugleich die entsprechen¬ den Leiterbahnen für die zu realisierende Schaltung aufweisen (analog zu diskreten Bauelementen auf einer Leiterplatte).
Jüngst ist vorgeschlagen worden, mehrere beidseitig lötbare Leistungstransistoren zwischen zwei DBC- Substrate als Verdrahtungsträger zu löten, welche eine der Applikation entsprechende elektrische Ver¬ schattung realisieren. Beide Substrate übernehmen dabei die Funktion der mechanischen Stabilisierung, Wärmeableitung und der elektrischen Verdrahtung sowie elektrischen Isolierung gegenüber Kühlflächen. Ferner wurden Aufbauten entwickelt, bei denen das obere Substrat auf seiner Unterseite das Leistungs¬ bauteil kontaktiert, auf der Oberseite aber die Logikbauteile zur Ansteuerung der Leistungsstufe geklebt oder gelötet sind. Neben dem reinen DBC-Saπdwich sind Kombinationen unterschiedlicher Substratty¬ pen, wie z.B. Stanzgitter, Leiterplatte bzw. Keramiksubstrat denkbar.
Fig. 6 ist eine schematische Darstellung einer Elektronikmodulanordnung zur Illustration der der vorlie¬ genden Erfindung zugrundeliegenden Problematik.
In FIG. 6 bezeichnet Bezugszeichen CT einen Halbleiterchip in Form eines MOSFET-Transistors, der über einen rückseitigen Lotbereich LR auf einen Leadframe LF gebondet ist. Vorderseitige Lotbereiche LVl, LV2, LV3 verbinden den Halbleiterchip CT mit einer vorderseitigen Leiterbahnseite LBEO eines Keramiksubstrats SC. Das Keramiksubstrat SC weist Durchkontaktierungen KVl, KV2 auf, die die Leiterbahnseile LBEO mit der rückseitigen Leiterbahnseite LBEl verbinden. Zusätzlich vorgesehen sind noch Lotbereiche LVO, LV4 auf dem Leadframe LF, welche ebenfalls eine Verbindung zur vorderseiti¬ gen Leiterbahnebene LBEO des Keramiksubstrats SC umfassen.
Ein Problem bei der Montage und dem Verlöten von Bauelementen, wie z.B. Leistungstransistoren, Widerständen oder Kondensatoren, in einem Stapel zwischen zwei Verdrahtungsträgern (Boden- und Deckelsubstrat), beispielsweise DBC-Substraten oder Stanzgittern, sind Toleranzen in lateraler und vertikaler Richtung. Diese werden hervorgerufen durch die verschiedenen Beiträge zur Toleranzkette, wie z.B. geometrische Toleranzen der Bauteile (Fertigungstoleranzen, Dickenschwankungen, Verbie¬ gungen oder Unebenheiten) oder Prozesstoleranzen, beispielsweise Positioniergenauigkeit bei der Mon¬ tage, keilige Lötungen oder Verschwimmen der Bauteile beim Löten, usw.
Insbesondere in vertikaler Richtung können diese Abstände zwischen dem Boden- und Deckelsubstrat lokal stark streuen. Diese Schwankungen müssen durch die Lötstellen, insbesondere unter- und oberhalb der Transistoren, ausgeglichen werden. Aus diesem Grund muss ein ausreichendes Lotdepot zur Verfü¬ gung gestellt werden. Dieses Lotdepot kann bei ungünstiger Addition der Toleranzen zu einem starken Lotüberschuss fuhren, wodurch sich ohne weitere Maßnahmen Lotnasen bilden können, die an den of¬ fenliegenden Metallstrukturen der Chipkante elektrische Kurzschlüsse erzeugen können. Hohe Ausbeu-
teverluste aufgrund unzureichender Fertigungssicherheiten sind die Folge. Das Problem verstärkt sich mit zunehmender Substratfläche aufgrund immer schwerer kontrollierbarer Ebenheiten bzw. Toleran¬ zen.
VORTEILE DER ERFINDUNG
Die erfindungsgemäße Elektronikmodulanordnung mit den Merkmalen des Anspruchs 1 und das ent¬ sprechende Herstellungsverfehren gemäss Anspruch 8 weisen gegenüber den bekannten Lösungsansät¬ zen den Vorteil auf, dass ein vertikaler Toleranzausgleich einfach möglich ist.
Die Abstandshalterelemente bestehen vorzugsweise aus nichtleitenden Materialien, wie z.B. Kunststof¬ fen. Epoxid-Lacke, wie sie als Lötstopp eingesetzt werden, können beispielsweise mittels eines kosten¬ günstigen Sieb- oder Schäblonendruckverfahrens aufgebracht werden. Scbichtdicke und Layout lassen sich dabei über die Schablone definieren. Der Prozess kann bei keramischen Substraten (LTCC, DBC, usw.) auf der Großkarte durchgeführt werden. Eine weitere Möglichkeit, sehr präzise konturierte Struk¬ turen zu erzeugen, bietet die Photostrukturierung geeigneter Lacksysteme, die mittels Sprüh-, Druck-, oder Schleuderverfahren aufgebracht werden. Alternativ sind auch Beschichtungsverfahren, wie Sput- tern, Bedampfen oder Laminieren denkbar. Auch physikalisch-chemische Ätzverfähren sind als Herstel¬ lungsverfahren einsetzbar. Eine weitere Alternative sind Einlegeteile, die durch formgebundene Ferti¬ gungsverfahren, wie z.B. Fräsen, Stanzen, o.a. hergestellt werden.
Ein weiterer Vorteil liegt in der Kostenreduktion. Typische Verdrahtungsträger, wie z.B. Keramiksub¬ strate, werden als Großkarten hergestellt, mit Bauteilen bestückt sowie geprüft und erst anschließend vereinzelt. Vorzugsweise werden die Prozessschritte zur Herstellung der Abstandshalterelemente ebenfalls auf der Großkarte durchgeführt. Hierdurch werden viele Einzelsύbstrate kostengünstig parallel prozessiert. Vor dem Hintergrund der Kostenreduktion werden vorzugsweise Sieb- oder Schab¬ lonendruckverfahren eingesetzt, wodurch abgesehen vom Aushärten der Schicht keine weiteren Prozess¬ schritte durchgeführt werden müssen.
Weiterhin führt die Erfindung zu erhöhter Fertigungssicherheit. Bei entsprechender Formgebung und Positionierung der Abstandshalter wird ein Zerquetschen von Lotschichten verhindert. Ein Auslaufen von überschüssigem Lot wird minimiert, und Lotnasen, die potentielle Kurzschlüsse erzeugen, lassen sich definitiv vermeiden. Die Schrägstellung von Bauteilen, wie Transistoren, im Sandwich wird redu¬ ziert. Die Lotschichten, insbesondere die Gate- und Source-Kontakte, auf der Chip-Oberseite werden
präzise eingestellt, indem der Chip sich an definierten Positionen auf den Abstandshaltern abstützt. Gleichzeitig steigt die Kontaktierungssicherheit. Die Fertigungssicherheit wird erhöht, wodurch die Ausbeute steigt. Während der Montage und dem Löt- oder Klebeprozess können die Module bzw. ein¬ zelne Verbindungsstellen in den Modulen gegebenenfalls definiert mit Gewicht belastet, d.h. fixiert bzw. geklemmt werden, um Toleranzen auszugleichen. Die zulässigen Toleranzen bei den Bauteilen können gleichzeitig erhöht werden. Dies führt letztendlich zu einer weiteren Kostenreduktion.
Die Erfindung bringt ebenfalls eine vereinfachte Justage und ein verbessertes Handling. Bei geeigneter Auslegung des Layouts entlang der Outline der jeweiligen Lötstelle wird ein Auslaufen des Lotes auf dem Schaltungsträger, z.B. dem Substrat, verhindert. Neben der Funktion der Abstandshaltung über¬ nehmen die Elemente zusätzlich die Funktion eines Lötstopps bzw. Klebestopps, dessen Herstellung üblicherweise zusätzliche Prozesse erfordert und damit weitere Kosten erzeugt. Die Funktion als Löt¬ stopp verhindert einerseits ein Verschwimmen der Bauelemente während des Fügeprozesses und unter¬ stützt gleichzeitig die Justage.
Es sind durch die Abstandshalterelemente keine signifikanten Einschränkungen in der Funktionalitäi, d.h. in den mechanischen, elektrischen oder thermischen Eigenschaften der Module zu erwarten. Im Gegenteil, die Funktionalität und Flexibilität des Modulbaukastens wird erheblich erweitert, wodurch weitere Vorteile gegenüber Konkurrenzprodukten erzielt werden.
Die Einstellung gleichmäßiger Verbindungsschichten mit einer genau definierten Minimaldicke lässt die thermomechanische Zuverlässigkeit gegenüber Systemen mit unkontrollierten Schichtdicken deutlich verbessern.
Die der vorliegenden Erfindung zugrunde liegende Idee besteht darin, eine integrierte Abstandshalterein- richtung mit Abstandshalterelementen vorzusehen, die verhindern, dass Verbindungsstellen, wie z.B. Lötverbindungen oder Klebeverbindungen, unter ein definiertes Maß hinaus zusammengequetscht wer¬ den können. Insbesondere ein unkontrolliertes Zusammendrücken der empfindlichen Source- und Gate- Kontakte von Leistungstransistoren im Sandwich kann vermieden werden und dadurch die Lotschichtdi¬ cke auf ein minimales Maß begrenzt werden. Des weiteren kann durch die Begrenzung der Lotschichten auf ein minimales Maß die thermomechanische Zuverlässigkeit verbessert werden, da zu dünne Verbin¬ dungsschichten die Lebensdauer der Bauelemente reduzieren. Gleichzeitig kann bei günstiger Auslegung der Abstandshaltergeometrie das Auslaufen von Lot auf den Substraten definiert gesteuert bzw. verhin¬ dert und ein Verschwimmen der Bauteile vermieden werden. Dies ermöglicht eine hohe Kontaktierungs-
Sicherheit. Sogenannte Lotnasen durch herausgedrücktes überschüssiges Lot werden verhindert. Die Fertigungssicherheit und damit die Ausbeute werden stark verbessert, was letztendlich zu einer deutli¬ chen Kostenreduktion beiträgt.
Der Kern der vorliegenden Erfindung besteht darin, dass auf den als Verdrahtungsträgern rungierenden Substraten, beispielsweise Keramiken, wie Dichtschichtsübstrate, LTCC-Substrate oder DBC- Substrate, aber auch Stanzgitter oder Leiterplatten, eine strukturierte Schicht definierter Dicke als An¬ schlag- bzw. Abstandshaltereinrichtung, über den sich im vertikalen Aufbau Minimalabstände lokal justieren lassen aufgebracht wird. Bauteile können gezielt auf den Abstandshalterelementen abgestützt werden. Vorzugsweise Lotschichten, aber auch andersartige Verbindungsstellen, wie z.B. Klebeverbin¬ dungsstellen, können kontrolliert eingestellt werden, wodurch die Gefahr von Defekten, wie beispiels¬ weise Lotbrücken und Lotnasen, stark reduziert wird. Ein Auslaufen von Lot auf dem Verdrahtungsträ¬ ger wird gestoppt, da diese Schicht zusätzlich die Funktion von Lötstopplack übernehmen kann. Ent¬ scheidend hierbei sind die Geometrie und das Layout der aufgebrachten strukturierten Schicht, d.h. die Geometrie der Abstandshaltereinrichtung.
Die erforderliche Schichtdicke orientiert sich an der gewünschten Dicke der Verbindungsslelle. Eine scharfe Kontur sowie ein hoher Freiheitsgrad beim Layout, beispielsweise geringe Strukturbreiten, sind sehr vorteilhaft. Die Abstandshalterelemente können z.B. punktuell in Form kleiner Säulen oder als Stege oder in jedem komplexeren Layout als U-Profile oder geschlossene Rahmen, als Einhüllende einer Lötstelle realisiert werden.
Die bevorzugte Geometrie der Einzelelemente besteht aus rechteckigen Querschnitten mit einer scharfen Kontur und kontrolliert eingestellter Höhe. Die Höhe orientiert sich an der gewünschten Dicke der Ver¬ bindungsstelle, beispielsweise der Lötverbindung, zwischen zwei Substraten oder zwischen einem Sub¬ strat und einem Transistor. Typische Schichtdicken liegen zwischen 30 μm und 100 μm und sind sehr einfach mit Druckverfahren und entsprechenden Lacksystemen im Standard-Herstellungsprozess des Schaltungsträgers zu erzeugen bzw. zu integrieren.
Vorzugsweise sind die Abstandshalter entlang der Peripherie der Verbindungsstellen platziert. Dadurch kann gleichzeitig die Funktion eines Lötstopps zur Vermeidung von Kurzschlüssen sowie der Selbstjus- tage des Bauelements realisiert werden. Die laterale Auflösung dieser Strukturen ist dabei abhängig vom verwendeten Verfahren. Besonders kostengünstige Verfahren, wie das Siebdruckverfahren, erlauben
beispielsweise Strukturbreiten von minimal 200 μm. Die minimal erreichbaren Strukturbreiten sind stark abhängig von der gewünschten Zielschichtdicke und vom jeweiligen Fertigungsverfahren.
Vertikale Leistungstransistoren haben auf der Chip-Oberseite neben dem großflächigen Source-Kontakt einen Gate-Anschluss. Für den Einsatz derartiger Transistoren im erfindungsgemäßen Sandwich- Aufbau (Stapel) wird die Oberseite der Transistoren, welche beispielsweise eine Aluminium- Metallisierung trägt, mit einer lötbaren Metallisierung der sogenannten UBM (Underbump-MetaUi- sierung) und anschließend mit Lotdepots versehen.
Typischerweise ergeben sich dabei sogenannte Multibump-Arrays. Durch zu hohe Gewichtsbelastung durch das obere Substrat können einzelne Verbindungsstellen überlastet und zerquetscht werden und elektrische Kurzschlüsse verursachen. Elektrische Fehhxinktionen wären die Folge. Der Einsatz einer Gitterstruktur der Abstandshalterelemente ist vorteilhaft bei solchen Multibump-Arrays, wie sie bei¬ spielsweise bei BGAs (Ball Grid Arrays) oder gebumpten MOSFETs eingesetzt werden. Einzelne grö¬ ßere Verbindungsstellen werden bevorzugt durch den Abstandshalter eingefasst.
Weitere bevorzugte Ausfuhrungsformen sind ein halboffener Rahmen um die Verbindungsslelle, der gleichzeitig die Funktion eines Lötstopps übernehmen kann, oder Anordnungen in Form zweier Stege. Weitere Ausfuhrungsformen sindpunktuelle säulenartige Geometrien, die wiederum um die Verbin¬ dungsstelle angeordnet sind. Beliebige Kombinationen und komplexere Formen sind ebenfalls realisier¬ bar und werden prinzipiell nur durch das Fertigungsverfahren eingeschränkt.
Die erfindungsgemäße Vorgehensweise ist nicht nur im Bereich der Verbindungsstellen von Bauelemen¬ ten zum jeweiligen Substrat geeignet, sondern auch in allen anderen Bereichen, in denen Lot- bzw. Kle¬ beschichten definiert eingestellt werden sollen und die Geometrie insbesondere die Oberfläche der Füge¬ partner das Aufbringen von Abstandshalterstrukturen erlaubt.
In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der Erfindung.
ZEICHNUNGEN
Ausführungsbeispiele der Erfindung ist in den Zeichnungen dargestellt und in der nachfolgenden Be¬ schreibung näher erläutert.
Es zeigen:
Fig. 1 a,b eine jeweilige schematische Darstellung einer Elektronikmodulanordnung als erstes
Ausfuhrungsbeispiel der vorliegenden Erfindung, und zwar Fig. Ia vor dem Zusammen¬ fügen und Fig. Ib nach dem Zusammenfügen;
Fig. 2a,b eine jeweilige schematische Darstellung einer Elektronikmodulanordnung als zweites
Ausführungsbeispiel der vorliegenden Erfindung, und zwar Fig. 2a vor dem Zusammen¬ fügen und Fig. 2b nach dem Zusammenfügen; und
Fig. 3a,b eine jeweilige schematische Darstellung einer Elektronikmodulanordnung als erstes
Ausführungsbeispiel der vorliegenden Erfindung, und zwar Fig. 3a vor dem Zusammen¬ fügen und Fig. 3b nach dem Zusammenfügen;
Fig. 4a,b eine jeweilige schematische Darstellung einer Elektronikmodulanordnung als erstes
Ausführungsbeispiel der vorliegenden Erfindung, und zwar Fig. 4a vor dem Zusammen¬ fügen und Fig. 4b nach dem Zusammenfügen;
Fig. 5 eine schematische Darstellung möglicher Abstandselementkonfigurationen für Ausfüh¬ rungsbeispiele der Elektronikmodulanordnung gemäss der vorliegenden Erfindung; und
Fig. 6 eine schematische Darstellung einer Elektronikmodulanordnung zur Illustration der der vorliegenden Erfindung zugrundeliegenden Problematik.
BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten.
Fig. la,b sind eine jeweilige schematische Darstellung einer Elektronikmodulanordnung als erstes Aus¬ führungsbeispiel der vorliegenden Erfindung, und zwar Fig. Ia vor dem Zusammenfügen und Fig. Ib nach dem Zusammenfügen.
In FIG. 1 bezeichnet Bezugszeichen Sl ein erstes Substrat, welches eine erste Vorderseite Ol 1 und eine erste Rückseite 021 aufweist. Bezugszeichen S2 bezeichnet ein zweites Substrat, welches eine zweite Vorderseite 012 und eine zweite Rückseite 022 aufweist Beim vorliegenden Beispiel sind die Substrate Sl, S2 DBC-Keramiken.
Auf der ersten Vorderseite Oll des ersten Substrats Sl vorgesehen ist eine integrierte Abstandshal- tereinrichtung, welche streifenförmige Abstandshalterelemente Al bis A4 aufweist. Zwischen den Ab- standshalterelementen A2, A3 eingebettet ist ein Lotbereich LK. Alternativ ist der Lotbereich LK auf der Chip-Oberseite aufgebracht. Gegenüberliegend auf der zweiten Vorderseite 012 des zweiten Sub¬ strats S2 vorgesehen ist ein Halbleiterchip C, der mittels eines Lotbereichs LS direkt auf die Vorderseite 012 montiert ist.
Die integrierte Abstandshaltereinrichtung A1-A4 ist aus einer auf der ersten Vorderseite Ol 1 aufge¬ brachten Photolackschicht strukturiert worden.
Fügt man die beiden Substrate Sl, S2 zusammen, so verbinden sich bei entsprechender Temperatur die Anschlussbereiche des Chips C mit der gegenüberliegendem Anschlussbereichen auf dem Substrat Sl über den Lotbereich LK. Weiterhin stützen sich die Abstandshalterelemente Al, A4 auf der zweiten Vorderseite 012 des zweiten Substrats S2 ab, und die Abstandshalterelemente A2, A3 stützen sich auf der freiliegenden Vorderseite des Chips C ab. Der Lotbereich LK erstarrt in einen Lotbereich LK', wo¬ bei die Abstandshalterelemente A2, A3 ein mögliches Zerfließen des Lotbereichs LK' im Sinne von Lotstopps verhindern.
Durch die Abstandshalterelemente Al bis A4 lassen sich vertikale Toleranzen ausgleichen, insbesondere dann, wenn beim Zusammenfügen der beiden Substrate Sl, S2 ein gewisser Druck angewendet wird.
Fig. 2a,b sind jeweilige eine schematische Darstellung einer Elektronikmodulanordnung als zweites Ausführungsbeispiel der vorliegenden Erfindung, und zwar Fig.2a vor dem Zusammenfügen und Fig. 2b nach dem Zusammenfügen.
Bei der zweiten Ausführungsform gemäß FIG. 2 sind auf dem ersten Substrat Sl streifenförmige Ab¬ standshalterelemente AIa, Alb, AIc5 A2a, A2b vorgesehen sowie Lotbereiche LKIa, LKIb und LK auf dem Substrat oder Chip.
Auf dem zweiten Substrat S2 sind zwei verschiedene Halbleiterchips Cl, C2 vorgesehen, welche sich durch verschiedene Anschlussbereiche unterscheiden, welche beim Zusammenfügen mit den Lotberei¬ chen LKIa, LKIb bzw. LK2 in Verbindung gebracht werden.
Den montierten Zustand zeigt FIG.2b, aus dem wiederum erkennbar ist, dass die erstarrten Lotbereiche LKIa', LKIb' bzw. LK2' von den Abstandshalterelementen AIa, Alb, AIc bzw. A2a, A2b peripher umrandet sind.
Fig. 3a,b sind eine jeweilige schematische Darstellung einer Elektronikmodulanordnung als drittes Aus¬ fuhrungsbeispiel der vorliegenden Erfindung, und zwar Fig. 3a vor dem Zusammenfügen und Fig.3b nach dem Zusammenfügen.
Im Unterschied zur obigen ersten und zweiten Ausführungsform sind bei der dritten Ausführungsform Abstandshaltereinrichtungen sowohl auf der ersten Vorderseite Ol 1 des ersten Substrats Sl als auch auf der zweiten Vorderseite 012 des zweiten Substrats S2 vorgesehen. Dabei umfasst die Abstandshal- tereinrichtung auf der ersten Vorderseite Oll Abstandshalterelemente A05, A06, A07, A08, wohinge¬ gen die Abstandshaltereinrichtung auf der zweiten Vorderseite 012 die Abstandshalterelemente AOl, A02, A03, A04 umfasst.
Weiterhin sind Lotbereiche LKl 1 , LK12, LK13, LK03 auf der ersten Vorderseite Ol 1 in der Nähe der Abstandshalterelemente bzw. zwischen den Abstandshalterelementen vorgesehen, und Lotbereiche LKOl, LK02 auf der zweiten Vorderseite O12. Bei diesem Ausführungsbeispiel tragen die Halbleiter¬ chips die Bezeichnung Cl ', C2' und werden bei der Montage beidseitig von den darauf abgestützten Abstandshalterelementen gelagert.
Fig. 4a,b sind eine jeweilige schematische Darstellung einer Elektronikmodulanordnung als viertes Aus¬ führungsbeispiel der vorliegenden Erfindung, und zwar Fig.4a vor dem Zusammenfügen und Fig.4b nach dem Zusammenfügen.
Die vierte Ausführungsform unterscheidet sich von der obigen ersten bis dritten Ausführungsform inso¬ fern, als dass die integrierte Abstandshaltereinrichtung nicht eine strukturierte Schicht, z.B. eine Photo¬ lacksicht, ist, sondern in die erste Vorderseite Oll strukturiert ist, beispielsweise durch einen Stanz¬ oder Fräsprozess. Auch werden bei diesem Beispiel keine Lotbereiche verwendet, um den Halbleiterchip C zu montieren, sondern Klebebereiche KLS auf der zweiten Vorderseite 012 bzw. KLK zwischen den
Abstandshalterelementen A2', A3' auf der ersten Vorderseite Oll. Ansonsten ist diese vierte Ausfüh- rungsform identisch zur obigen ersten Ausfuhrungsform.
Fig. 5 ist eine schematische Darstellung möglicher Abstandselementkonfigurationen für Ausfuhrungs¬ beispiele der Elektronikmodulanordnung gemäss der vorliegenden Erfindung.
In FIG. 5 bezeichnet im linken oberen Bereich Bezugszeichen AG eine integrierte Abstandshaltereinrich- tung in Form eines Gitters. Bezugszeichen Kl 1, K12, K13, K14, K15, Kl 6, K17, Kl 8, K19 sind Kon¬ taktbereiche auf der ersten Vorderseite Oll des ersten Substrats Sl, auf die entsprechende Lotbereiche später aufgebracht werden oder diese Lotbereiche vom Chip in Form eines Multibump-Arrays mitge¬ bracht werden.
Im rechten oberen Bereich bezeichnet Bezugszeichen AO eine integrierte Abstandshaltereinrichtung in Form eines halboffenen Rahmens, der einen Kontaktbereich K20 auf der ersten Vorderseite Oll U-fδrmig einschließt.
Im linken unteren Bereich weist die integrierte Abstandshaltereinrichtung zwei streifenartige Stege ALI, AL2 als Abstandshalterelemente auf, zwischen denen ein Kontaktbereich K30 liegt.
Im rechten unteren Bereich umfasst die integrierte Abstandshaltereinrichtung vier Abstandshalterele¬ mente AQl, AQ2, AQ3, AQ4 in Form von Säulen, die einen Kontaktbereich K40 umgeben.
Behebige Kombinationen derartiger Abstandshalterelemente und komplexere Formen sind selbstver¬ ständlich realisierbar und werden nur durch das betreffende Fertigungsverfahren limitiert.
ROBERT BOSCH GMBH, 70442 STUTTGART
Elektronikmodulanordnun^ und entsprechendes Herstellungsverfahren
BEZUGSZEICHENLISTE:
S1.S2 erstes, zweites Substrat
Oll,O12 erste, zweite Vorderseite
021,022 erste, zweite Rückseite
A1-A4; A1'-A4'; Abstandshalterelemente
Ala-Alc, A2a, A2b;
A01-A08; AG; AU;
AL1, AL2;AQ1-AQ4
C; C1, C2; C1', C2' Chip
LK'; LKIa', LKIb'; Lotbereich
LKIl', LK12', LK13', LK03'
LK; LKIa, LKIb;
LKl 1, LK12, LK13, LK03
KLK',KLK Klebebereich
Kll-K19;K20,K30,K40 Kontaktbereiche
LF Leadframe
SC Keramiksubstrat
KV1JK.V2 Durchkontaktierung
LBEl3LBEO Leiterbahnebene
CT MOSFET-Chip
LV0-LV4 Lotbereiche