WO2005036750A1 - Konfigurierbare logikschaltungsanordnung - Google Patents

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WO2005036750A1
WO2005036750A1 PCT/EP2004/011220 EP2004011220W WO2005036750A1 WO 2005036750 A1 WO2005036750 A1 WO 2005036750A1 EP 2004011220 W EP2004011220 W EP 2004011220W WO 2005036750 A1 WO2005036750 A1 WO 2005036750A1
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WO
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circuit arrangement
logic circuit
multiplexer
configurable logic
arrangement according
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PCT/EP2004/011220
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English (en)
French (fr)
Inventor
Joachim Bangert
Christian Siemers
Original Assignee
Siemens Aktiengesellschaft
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1737—Controllable logic circuits using multiplexers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/04—Distributors combined with modulators or demodulators

Definitions

  • the invention relates to a configurable logic circuit arrangement with at least one multiplexer for switching logic signals, which comprises one or more data inputs and one or more control signal inputs.
  • a multiplexer enables the selection of one of n data lines using log dualis (n) + 1 control lines. This is connected to the output of the MUX and it forwards the logic signals.
  • Programmable logic devices get their flexibility from the configurability of the data processing (logic block) and the wiring (paths). In a typical PLD, the area share of the paths is approximately 75% and that of the logic elements is approximately 25%.
  • Ultiplexer or router mux path, that is to say multiplexers, in which active signal paths with runtime variants signal values are switched.
  • Multiplexers which are also referred to as data selectors, are used to switch from one of your inputs to an output.
  • Such multiplexer structures are used in programmable logic modules for routing the signals. Before the circuit is operated, a data input is selected here that carries changing signal values during operation, while the selection of the data input, ie the signal value source, remains constant.
  • Multiplexers are the key components in configurable wiring.
  • a binary-value input of a multiplexer controls the assignment of at least two data inputs to one output. It is known to configure paths that have multiplexers in a configuration or programming process using configuration signals. This process must take place before the circuit is operated.
  • the control inputs are configured in a non-volatile manner, for example via a mask, a fuse, a flash cell or a non-volatile transistor, so that during normal operation, i.e. during the runtime of the Data signals, a change of the multiplexer is not possible.
  • There are also modules whose configuration is based on the storage of the information in volatile SRAM cells.
  • the invention is therefore based on the problem of creating a configurable logic circuit arrangement which eliminates the disadvantages mentioned and can be used more flexibly.
  • the at least one multiplexer can be configured by means of one or more external control signal generator elements of the circuit arrangement with variable runtime during operation of the circuit by means of configuration signals which can be applied to the control inputs and to the data inputs - Passable logic signals with variable runtime during the operation of the circuit, with a runtime variant configuration of at least one memory cell being able to be undertaken.
  • External control signal elements are understood to mean that a signal from the respective element / component or by feeding into the respective element takes over control, that is to say that this signal or its generation lies outside the circuit arrangement.
  • the invention is based on the finding that the infrastructure required for the configuration is used not only initially during the configuration process, but also during the runtime of the signals in normal operation. Accordingly, the logic circuit arrangement according to the invention must be configured very often and very quickly. The infrastructure required for the configuration is not idle, but will continue to be used for the configuration if required.
  • a particularly important advantage of the invention can be seen in the fact that, in particular in the case of path multiplexers, the effort involved in selecting a data line during operation is greatly reduced. It is possible to select a data line during normal operation without logic blocks, the effort for this n: 1 selection is minimal.
  • LUT-Mux is made more flexible by configuring logic blocks as registers, the contents of which can be changed in various ways.
  • the register outputs are given to a logic block connected as a MUX (possibly several).
  • the gain here is given by savings in the network that configures the LUT mux memory cells and the savings in logic blocks.
  • Switchmux does not allow the inputs to be made more flexible because they are already maximally flexible. However, there is no need to buffer the output and / or the inputs.
  • the advantage is achieved in particular that existing multiplexers cannot be enlarged and a runtime-variant configuration can thereby be achieved, but rather that the multiplexer function is made more flexible by reconfiguration at runtime.
  • the result of this is that either the same task can be solved by fewer components / transistors or, with the same number of elements / transistors, more tasks, ie a higher degree of flexibility. It is essential that this can be achieved by a runtime variant (re) configuration of the at least one memory cell (for the required configuration).
  • the or each input of the multiplexer is connected to a non-volatile memory cell which can be changed in nanoseconds during operation. It is not necessary that all control inputs are connected to a non-volatile memory cell, since configurations are also possible in which the configuration is only partially saved. In general, however, it will be expedient that a memory cell is assigned to each input.
  • the memory cell assigned to an input can be configured via dynamic, ie runtime-variable signals that emanate from the module.
  • the space requirement of the entire logic circuit arrangement can thereby be reduced considerably, and moreover each memory cell can be dynamically reconfigured, that is to say it can be reprogrammed during operation.
  • the data and the saved configurations are retained in the memory cell.
  • a reconfiguration is possible in every cycle, the configurability remains variable. This has the advantage that the number of logic circuit arrangements on a chip can decrease.
  • Memory cells in magnetoresistive technology which is also referred to as XMR technology, are particularly suitable for the configurable logic circuit arrangement according to the invention.
  • memory cells in OUM technology Ovonic Unified Memory
  • FRAM Feroelectric Random Access Memory
  • the external control signaling element is a different multiplexer.
  • Various multiplexers can be connected in series in this way. With such a structure, logic links can already be implemented in the routing area.
  • the configurable logic circuit arrangement according to the invention can be connected in a cascade fashion to further logic circuit arrangements. In this way, all data and control inputs can be selected by upstream multiplexers from available signals on the data bus or configuration bus, so that cascades of multiplexers with a known runtime exist.
  • the configuration bus is used as a configuration option for the routing and the logic blocks. The signals are routed through a cascade of multiplexers to the corresponding pins on the chips.
  • the configuration bus including the cascade is idle during operation.
  • the configuration bus of the subject matter of the invention partially consists of the architecture as in the prior art, in particular if the alternative according to the invention is not technically expedient.
  • the configuration bus is flexible and connected to the data bus, so that the controlled changeover is made possible.
  • the configurable logic circuit device according to the invention is part of a field programable gate array (FPGA) or a complex programmable logic device (CPLD). Further advantages and details of the invention are explained using an exemplary embodiment with reference to the figures.
  • the figures are schematic representations and show:
  • Figure 1 shows a conventional 2: 1 Mul tiplexer without configuration options.
  • FIG. 2 shows a conventional field programmable gate array with a plurality of logic blocks connected as multiplexers as a selection area
  • FIG. 4 shows a further configurable logic circuit arrangement according to the invention.
  • Fig. 1 shows a conventional 2: 1 multiplexer with a binary control input SO and two data inputs E0 and El (circuit symbol).
  • One of the data inputs E0 or E1 is connected to the output A, the assignment of the data inputs E0 and E1 to the output A being controlled via the control input SO. If the signal ⁇ 0 "is present at the control input SO, E0 is connected to A. If the signal" 1 "is present at the control input SO, El is connected to A.
  • the multiplexer 1 is generally used to switch from one of several inputs to one Output Multiplexers of this type are known and therefore do not require any further explanation.
  • the selection range of the circuit shown in FIG. 2 comprises four logic blocks connected as multiplexers 3, which are connected in parallel and whose outputs are connected to the inputs of logic blocks 4 connected as multiplexers.
  • the logic blocks connected as multiplexers 3 are each connected to selection lines 5.
  • the selection lines 5 determine whether a multiplexer 3 forwards the signal of the input EO or of the input El. Just because the selection lines 5 can be influenced dynamically can it be decided during the runtime which data is processed.
  • the logic blocks connected as multiplexers 4 have selection lines 6, which are connected to the control inputs.
  • the two selected signals reach the execution block 7 from the multiplexers 4.
  • selection can only take place during the runtime by means of appropriately switched logic blocks.
  • execution block 7 After processing in execution block 7, the result is put back on the data bus and can be processed further.
  • the structure shown in Fig. 2 is favorable for small logic blocks and a complex, i.e. processing consisting of many logic blocks.
  • the logic blocks used for selection serve as multiplexers, since they each select an input signal from the data bus from two possible input signals with the aid of a control line.
  • the use of multiplexers in routing is excluded here, since there are a large number of these multiplexers, but they only work statically in terms of runtime. Dynamic switching of the source is not possible.
  • the large number of required logic blocks 3, 4, which are connected as multiplexers, can therefore be regarded as disadvantageous.
  • FIG. 3 shows a configurable logic circuit arrangement according to the invention in the form of a multiplexer 8.
  • the basic structure of the multiplexer 8 corresponds to the multiplexer shown in FIG. 1, apart from the fact that the multiplexer 8 has four inputs (EO, E1, E2, E3) has, which are each connected to a non-volatile memory cell 9.
  • the control inputs SO and S1 of the multiplexer 8 are each connected to memory cells 10.
  • the memory cells 9, 10 are designed as XMR cells, that is to say magnetoresistive memories.
  • OUM logic OFvonic Unified Memory, FRAM
  • the memory cells 9, 10 are each connected to external control signal generator elements via selection lines 11, 17 of the configuration bus, so that they can be configured in a time-variant manner.
  • the external control signaling element is another multiplexer.
  • some or all of the memory cells 9 can additionally be connected to selection lines, so that in addition to the memory cells 10 connected to the control inputs SO and S1, the memory cells 9 connected to the data inputs E0 to E3 are also reprogrammed during the runtime can.
  • This circuit comprises two multiplexers 12, 13 which, in analogy to the circuit shown in FIG. 2, receive intermediate results which are available on the data bus 14.
  • the multiplexers 12, 13 are connected to the configuration bus via lines 15.
  • the selection of the required intermediate results is carried out in the routing area, that is to say this function is performed directly by the existing multiplexers 12, 13, which are part of the data bus system, so that the circuitry for selecting the data lines is eliminated ,
  • this function is taken over by additional logic blocks (multiplexers 3, 4) in the selection area. From the multiplexers 12, 13, the results arrive at an execution block 16, which outputs the result of the logic operation back to the data bus.

Abstract

Konfigurierbare Logikschaltungsanordnung mit wenigstens einem Multiplexer zum Schalten von logischen Signalen, der einen oder mehrere Dateneingänge und einen oder mehrere Steuersignaleingänge umfasst, wobei der wenigstens eine Multiplexer (8, 12, 13) mittels eines oder mehrerer externer Steuersignalgeberelemente der Schaltungsanordnung laufzeitvariant während des Betriebs der Schaltung mittels an die Steuereingänge anlegbarer Konfiguriersignale konfigurierbar ist und an die Dateneingänge anlegbare logische Signale laufzeitvariant während des Betriebs der Schaltung weiterleitet.

Description

Beschreibung
Konfigurierbare Logikschaltungsanordnung
Die Erfindung betrifft eine konfigurierbare Logikschaltungsanordnung mit wenigstens einem Multiplexer zum Schalten von logischen Signalen, der einen oder mehrere Dateneingänge und einen oder mehrere Steuersignaleingänge umfasst.
Ein Multiplexer ermöglicht die Auswahl einer von n Datenleitungen mittels log dualis (n)+l Steuerleitungen. Diese wird mit dem Ausgang des MUX verbunden und er leitet so die logischen Signale weiter. Programmierbare Logikbausteine (Pro- grammable Logic Devices, PLD) erhalten ihre Flexibilität durch die Konfigurierbarkeit der Datenverarbeitung (Logikblock) und der Verdrahtung (Pfade) . Bei einem typischen PLD beträgt der Flächenanteil der Pfade ca. 75 % und der der Logikelemente etwa 25 % .
Weit verbreitet in programmierbaren Logikbausteinen sind
Pfad ultiplexer (oder Routermux) , das heißt Multiplexer, in denen aktive Signalpfade mit Laufzeitvarianten Signalwerten geschaltet sind. Multiplexer, die auch als Datenselektoren bezeichnet werden, dienen zur Umschaltung von einem aus eh- reren Eingängen auf einen Ausgang. Derartige Multiplexer- strukturen werden in programmierbaren Logikbausteinen zum Routing der Signale eingesetzt. Hier wird vor dem Betrieb der Schaltung ein Dateneingang ausgewählt, der im Betrieb wechselnde Signalwerte führt, während die Auswahl des Datenein- gangs, also der Signalwertquelle, konstant bleibt.
Multiplexer sind also die entscheidenden Bauteile bei der konfigurierbaren Verdrahtung. Im einfachsten Fall steuert ein binärwertiger Eingang eines Multiplexers die Zuordnung von wenigstens zwei Dateneingängen zu einem Ausgang. Es ist bekannt, Pfade, die Multiplexer aufweisen, in einem Konfigurations- oder Programmiervorgang durch Konfiguriersignale zu konfigurieren. Dieser Vorgang uss vor dem Betrieb der Schaltung stattfinden. Bei diesem Multiplexertyp, der auch als Routermux bezeichnet wird, wird eine nicht-flüchtige Konfiguration der Steuereingänge vorgenommen, zum Beispiel über eine Maske, eine Fuse, eine Flashzelle oder einen nichtflüchtig konfigurierten Transistor, so dass während des Normalbetriebs, das heißt während der Laufzeit der Datensig- nale, eine Änderung des Multiplexers nicht möglich ist. Es existieren auch Bausteine, deren Konfiguration auf der Speicherung der Informationen in flüchtigen SRAM-Zellen basieren. Betriebsmittel zur Laufzeit-Konfiguration sind jedoch nicht vorgesehen. Obwohl sich derartige Strukturen insgesamt be- währt haben, wird es als Nachteil angesehen, dass sehr viele Leitungen zur Konfigurierung der Steuereingänge gebraucht werden und ein konfigurierbarer Multiplexer dementsprechend eine erhebliche periphere Fläche benötigt. Es kann sogar der Fall eintreten, dass der Schaltungsaufwand für die Konfigura- tion höher als der Aufwand für die Logikverarbeitung in dem Logikblock ist. Ein weiterer Nachteil ist darin zu sehen, dass die für die Konfiguration erforderlichen Leitungen und deren Logikbausteine anschließend, das heißt nach der Konfiguration, nicht mehr im laufenden Betrieb (Normalbetrieb) für eine andere Nutzung verfügbar sind.
Eventuell bleibt bei herkömmlichen Logikschaltungsanordnungen ein sehr großer Teil der Konfigurierleitungen und der zugehörigen Logikelemente ungenutzt.
In Logikblöcken kommen folgende Multiplexerstrukturen vor: Logikmux, Switchmux, LUT-Mux. Parameter, die diese MUX unterscheiden, sind: Konfiguriervorgang/ Anzahl der Speicherzellen; was bleibt konfigurierbar. Daraus folgt, dass entweder die Speicherung der Daten und Konfigurationen fehlt oder im laufenden Betrieb ist eine Umkonfigurierung beziehungsweise Änderung der Signale nicht möglich und die zugeordnete Peripherie ist nicht weiter nutzbar.
Der Erfindung liegt daher das Problem zugrunde, eine konfigu- rierbare Logikschaltungsanordnung zu schaffen, die die genannten Nachteile beseitigt und flexibler einsetzbar ist.
Zur Lösung dieses Problems ist bei einer konfigurierbaren Logikschaltungsanordnung der eingangs genannten Art erfindungs- gemäß vorgesehen, dass der wenigstens eine Multiplexer mittels eines oder mehrerer externer Steuersignalgeberelemente der Schaltungsanordnung laufzeitvariant während des Betriebs der Schaltung mittels an die Steuereingänge anlegbarer Konfiguriersignale konfigurierbar ist und an die Dateneingänge an- legbare logische Signale laufzeitvariant während des Betriebs der Schaltung weiterleitet, wobei eine laufZeitvariante Konfiguration wenigstens einer Speicherzelle vornehmbar ist.
Die Möglichkeit zur Speicherung der Konfiguriersignale bleibt dabei erhalten.
Unter externen Steuersignalelementen sei dabei verstanden, dass ein Signal aus dem jeweiligen Element/Baustein oder durch Zuführung in das jeweilige Element die Steuerung über- nimmt, also dass dieses Signal bzw. dessen Generierung außerhalb der Schaltungsanordnung liegt.
Der Erfindung liegt die Erkenntnis zugrunde, die für die Konfigurierung erforderliche Infrastruktur nicht nur anfänglich während des Konfigurationsvorgangs, sondern auch während der Laufzeit der Signale im Normalbetrieb zu nutzen. Dementsprechend muss die erfindungsgemäße Logikschaltungsanordnung sehr oft und sehr schnell konfiguriert werden. Die für die Konfiguration erforderliche Infrastruktur liegt nicht brach, son- dern wird im Betrieb bei Bedarf weiterhin für die Konfiguration genutzt. Ein besonders wichtiger Vorteil der Erfindung ist darin zu sehen, dass insbesondere bei Pfadmultiplexern der Aufwand, zur Auswahl einer Datenleitung im laufenden Betrieb stark gemindert wird. Es ist möglich, eine Datenleitung während des Normalbetriebs ohne Logikblöcke auszuwählen, der Aufwand für diese n:l-Auswahl ist minimal. Unter Aufwand ist in diesem Fall das Produkt aus Siliziumfläche (einschließlich der ungenutzt bleibenden Ressourcen z.B. im Routing), Verzögerungszeit und Verlustleistung bzw. eine Größe proportional zu die- sen drei Parametern zu verstehen. Während die Verzögerungszeit etwa konstant bleibt, werden die Parameter Silizium.: lache und Verlustleistung bei erfindungsgemäßer Ausführung deutlich gemindert, da die Auswahl der Datenleitung von dem bzw. den Multiplexern im Datenbus dynamisch übernommen wird. Demgegenüber muss diese Auswahl bei bekannten Logikschaltungsanordnungen durch zusätzliche Logikblöcke übernommen werden.
Für Logikmux gilt im Wesentlichen das gleiche wie für die Pfadmultiplexer. Der Gewinn ist hier durch Einsparungen im
Netzwerk, das die Logikmux-Speicherzellen konfiguriert, gegeben.
Für LUT-Mux wird eine Flexibilisierung erreicht, indem Logik- blocke als Register konfiguriert werden, deren Inhalte vari- ant geändert werden kann. Die Registerausgänge werden auf einen als MUX geschalteten Logikblock (evtl. mehrere) gegebenen. Der Gewinn ist hier durch Einsparungen im Netzwerk, das die LUT-Mux-Speicherzellen konfiguriert, und die Einsparung an Logikblöcken gegeben.
Für Switchmux wird keine Flexibilisierung der Eingänge ermöglicht, da diese bereits maximal flexibilisiert sind. Es entfällt allerdings der Aufwand, den Ausgang und/oder die Ein- gänge zu puffern. Mit der erfindungsgemäßen Ausgestaltung der Logikschaltungsanordnung wird somit insbesondere der Vorteil erreicht, dass vorhandene Multiplexer nicht zu vergrößern und hiermit eine laufzeitvariante Konfiguration zu erreichen ist, sondern dass vielmehr eine Flexibilisierung der Multiplexerfunktion durch eine Umkonfiguration zur Laufzeit erreicht wird. Dies hat zur Folge, dass entweder die gleiche Aufgabe durch weniger Bauelemente/Transistoren oder bei gleicher Element- /Transistorenanzahl mehr Aufgaben, d.h. eine höhere Flexibi- lität, gelöst werden können. Wesentlich ist dabei, dass dies durch eine Laufzeitvariante (Um-) Konfiguration der wenigstens einen Speicherzelle (für die geforderte Konfiguration) zu erreichen ist.
Es ist besonders vorteilhaft, wenn bei der erfindungsgemäßen Logikschaltungsanordnung der oder jeder Eingang des Multiple- xers mit einer nicht-flüchtigen Speicherzelle verbunden ist, die sich im laufenden Betrieb in Nanosekunden ändern lässt. Es ist nicht nötig, dass alle Steuereingänge mit einer nicht- flüchtigen Speicherzelle verbunden sind, da auch Konfigurationen möglich sind, bei denen die Konfiguration nur teilweise gespeichert wird. Im Allgemeinen wird es jedoch, zweckmäßig sein, dass jedem Eingang eine Speicherzelle zugeordnet ist.
Es ist besonders zweckmäßig, dass die einem Eingang zugeordnete Speicherzelle über dynamische, d.h. Laufzeitveränderliche Signale, die aus dem Baustein stair-men, konfigurierbar ist. Der Platzbedarf der gesamten Logikschaltungsanordnung kann dadurch beträchtlich verringert werden, zudem kann jede Speicherzelle dynamisch rekonfiguriert werden, das heißt, sie kann während des Betriebs umprogrammiert werden. In der Speicherzelle bleiben die Daten sowie die gespeicherten Konfigurationen erhalten. Eine Neukonfiguration ist jedoch in jedem Takt möglich, die Konfigurierbarkeit bleibt va- riant. Dadurch ergibt sich der Vorteil, dass die Anzahl der Logikschaltungsanordnungen auf einem Chip sinken kann. Für die erfindungsgemäße konfigurierbare Logikschaltungsanordnung eignen sich besonders Speicherzellen in magnetore- sistiver Technik, die auch als XMR-Technologie bezeichnet wird. Alternativ kommen auch Speicherzellen in OUM- Technologie (Ovonic Unified Memory) oder FRAM (Ferroelectric Random Access Memory) in Frage.
Eine noch höhere Flexibilität kann erzielt werden, wenn das externe Steuersignalgeberelement ein anderer Multiplexer ist. Verschi.edene Multiplexer können auf diese Weise hintereinander geschaltet werden. Mit einem derartigen Aufbau können Lo- gikverknüpfungen bereits im Routingbereich realisiert werden.
Die erfindungsgemäße konfigurierbare Logikschaltungsanordnung kann kaskadenartig mit weiteren Logikschaltungsanordnungen verbunden sein. Auf diese Weise können sämtliche Daten- und Steuereingänge durch vorgeschaltete Multiplexer aus verfügbaren Signalen auf dem Datenbus oder Konfigurierbus ausgewählt werden, so dass Kaskaden von Multiplexern mit bekannter Lauf- zeit existieren. Im Stand der Technik wird der Konfigurierbus als Konfiguriermöglichkeit für das Routing und die Logikblöcke eingesetzt. Die Signale werden durch eine Kaskade von Multiplexern an die entsprechenden Pins der Chips geroutet. Im laufenden Betrieb liegt der Konfigurierbus samt der Kaska- de brach. Der Konfigurierbus des Erfindungsgegenstands besteht teilweise aus der Architektur wie im Stand der Technik, insbesondere wenn die erfindungsgemäße Alternative technisch nicht sinnvoll ist. Im Übrigen ist der Konfigurierbus flexi- bilisiert und an den Datenbus angeschlossen, so dass die ge- steuerte Umschaltung ermöglicht wird.
Es wird besonders bevorzugt, dass die erfindungsgemäße konfigurierbare Logikschaltungseinrichtung Teil eines Field Pro- gram able Gate Arrays (FPGA) oder eines Complex Programmable Logic Device (CPLD) ist. Weitere Vorteile und Einzelheiten der Erfindung werden anhand eines Ausführungsbeispiels unter Bezugnahme auf die Figuren erläutert. Die Figuren sind schematische Darstellungen und zeigen:
Fig. 1 einen herkömmlichen 2 : 1-Mul tiplexer ohne Konfiguriermöglichkeit;
Fig. 2 ein herkömmliches Field Programmable Gate Array mit mehreren als Multiplexer geschalteten Logikblöcken als Auswahlbereich;
Fig. 3 eine erfindungsgemäße konfigurierbare Logikschaltungsanordnung; und
Fig. 4 eine weitere erfindungsgemä-ße konfigurierbare Logikschaltungsanordnung.
Fig. 1 zeigt einen herkömmlichen 2 : 1-Multiplexer mit einem binärwertigen Steuereingang SO und zwei Dateneingängen E0 und El (Schaltsymbol) . Jeweils einer der Dateneingänge E0 oder El ist mit dem Ausgang A verbunden, wobei die Zuordnung der Dateneingänge E0 und El zum Ausgang A über den Steuereingang SO gesteuert wird. Wenn an dem Steuereingang SO das Signal ΛΛ0" anliegt, ist E0 mit A verbunden. Wenn an dem Steuereingang SO das Signal "1" anliegt, ist El mit A verbunden. Der Multiplexer 1 dient generell zur Umschaltung von einem aus mehreren Eingängen auf einen Ausgang. Derartige Multiplexer sind bekannt und bedürfen daher keiner weitergehenden Erläuterung.
Fig. 2 zeigt ein Ausführungsbeispiel eines herkömmlichen Field Programmable Gate Arrays (FPGA) mit mehreren als Multiplexern geschalteten Logikblöcken als Auswahlbereich. In dieser Schaltung entstehen Zwischenergebnisse, die auf dem Da- tenbus 2 bereitstehen. Von diesen Zwischenergebnissen sollen zwei ausgewählt und verarbeitet werden. Welche Zwischenergebnisse ausgewählt werden, wird während der Laufzeit entschie- den. Der Auswahlbereich der in Fig. 2 gezeigten Schaltung umfasst vier als Multiplexer 3 geschaltete Logikblöcke, die parallel geschaltet sind und deren Ausgänge an die Eingänge von als Multiplexer geschalteten Logikblöcken 4 angeschlossen sind. Die als Multiplexer 3 geschalteten Logikblöcke sind jeweils mit Auswahlleitungen 5 verbunden. Durch die Auswahlleitungen 5 wird festgelegt, ob ein Multiplexer 3 das Signal des Eingangs EO oder des Eingangs El weiterleitet. Nur weil die Auswahlleitungen 5 dynamisch beeinflussbar sind, kann während der Laufzeit entschieden werden, welche Daten verarbeitet werden.
Analog besitzen die als Multiplexer 4 geschalteten Logikblöcke Auswahlleitungen 6, die mit den Steuereingängen verbunden sind. Von den Multiplexern 4 gelangen die beiden ausgewählten Signale an einen Ausführungsblock 7. Auch hier kann eine Auswahl während der Laufzeit nur durch entsprechend geschaltete Logikblöcke stattfinden. Nach der Verarbeitung im Ausführungsblock 7 wird das Ergebnis wieder auf den Datenbus gelegt und kann weiterverarbeitet werden.
Der in Fig. 2 gezeigte Aufbau ist günstig für kleine Logikblöcke und eine aufwendige, d.h. aus vielen Logikblöcken bestehende Verarbeitung. Die zur Auswahl eingesetzten Logikblö- cke dienen als Multiplexer, da sie aus dem Datenbus jeweils ein Eingangssignal aus zwei möglichen Eingangssignalen mit Hilfe einer Steuerleitung auswählen. Die Verwendung von Multiplexern im Routing schließt sich hier aus, da diese Multiplexer zwar sehr zahlreich vorhanden sind, jedoch nur Lauf- zeit-statisch arbeiten. Eine dynamische Umschaltung der Quelle ist nicht möglich. Die große Anzahl der erforderlichen Logikblöcke 3, 4, die als Multiplexer geschaltet sind, ist daher als nachteilig anzusehen.
Für große, leistungsfähige Logikblöcke kann es günstiger sein, möglichst wenig Logikblöcke für einen Routerbereich aufzuwenden und stattdessen mehrere Verarbeitungsblöcke zu definieren, deren Ausgänge dann mittels der Steuerleitungen ausgewählt werden können.
Fig. 3 zeigt eine erfindungsgemäße konfigurierbare Logik- Schaltungsanordnung in Form eines Multiplexers 8. Der Multiplexer 8 entspricht in seinem grundsätzlichen Aufbau dem in Fig. 1 dargestellten Multiplexer, abgesehen davon, dass der Multiplexer 8 vier Eingänge (EO, El, E2, E3) aufweist, die jeweils mit einer nicht-flüchtigen Speicherzelle 9 verbunden sind. Die Steuereingänge SO und Sl des Multiplexers 8 sind jeweils mit Speicherzellen 10 verbunden. Die Speicherzellen 9, 10 sind als XMR-Zellen ausgebildet, das heißt es handelt sich um magnetoresistive Speicher. Es sind jedoch auch alternative Ausführungen denkbar, bei denen Speicherzellen in OUM- Logik (Ovonic Unified Memory, FRAM) oder in GMR- oder TMR-
Technologie zum Einsatz kommen. Die Speicherzellen 9, 10 sind über Auswahlleitungen 11, 17 des Konfigurationsbus jeweils mit externen Steuersignalgeberelementen verbunden, so dass sie laufzeitvariant konfigurierbar sind. Das externe Steuer- signalgeberelement ist ein anderer Multiplexer. Abweichend von dem dargestellten -Αusführungsbeispiel können zusätzlich einige oder alle der Speicherzellen 9 an Auswahlleitungen angeschlossen sein, so dass neben den an die Steuereingänge SO und Sl angeschlossenen Speicherzellen 10 auch die an die Da- teneingänge E0 bis E3 angeschlossenen Speicherzellen 9 während der Laufzeit umprogrammiert werden können.
Die in Fig. 3 dargestellte Logikschaltungsanordnung mit nicht-flüchtigen Speichern 9, 10 zeichnet sich besonders durch ihre hohe Integrationsdichte aus, da kein zusätzlicher Schaltungsaufwand erforderlich ist, um eine bestimmte Datenleitung vom Datenbus auszuwählen. Dementsprechend ist der Platzbedarf und die Anzahl der benötigten Logikelemente vergleichsweise gering. Es ist davon auszugehen, dass Einsparun- gen von bis zu 1/3 der Logikelemente im Vergleich zu herkömmlichen Schaltungen zu erzielen sind. , „n=Λ O 2005/036750 10
Fig. 4 zeigt ein Ausführungsbeispiel der erfindungsgemäßen Logikschaltungsanordnung. Diese Schaltung umfasst zwei Multiplexer 12, 13, die analog zu der in Fig. 2 gezeigten Schaltung Zwischenergebnisse erhalten, die auf dem Datenbus 14 be- reitstehen. Die Multiplexer 12, 13 sind über Leitungen 15 an den Konfigurierbus angeschlossen. Anders als bei der in Fig. 2 gezeigten Schaltung wird die Auswahl der benötigten Zwischenergebnisse im Routingbereich vorgenommen, das heißt diese Funktion wird direkt von den vorhandenen Multiplexern 12, 13 übernommen, die Teile des Datenbussystems sind, so dass der Schaltungsaufwand zur Auswahl der Datenleitungen entfällt. Diese Funktion wird bei der bekannten Lösung gemäß der in Fig. 2 dargestellten Schaltung durch zusätzliche Logikblöcke (Multiplexer 3, 4) im Auswahlbereich übernommen. Von den Multiplexern 12, 13 gelangen die Ergebnisse zu einem Ausführungsblock 16, der das Ergebnis der logischen Verknüpfung wieder an den Datenbus ausgibt.
Die Nutzung der erfindungsgemäß ausgebildeten Multiplexer im Routing macht die Nutzung der Logikblöcke als dynamische
Pfadmultiplexer damit unnötig. Da die Multiplexer im Routing bereits vorhanden sind und nur in ihrer Nutzbarkeit bzw. Flexibilität erweitert werden, ergibt sich somit der angesprochene Flächengewinn und damit gekoppelt die Minderung der Verlustleistung.

Claims

Patentansprüche
1. Konfigurierbare Logikschaltungsanordnung mit wenigstens einem Multiplexer zum Schalten von logischen Signalen, der einen oder mehrere Dateneingänge und einen oder mehrere Steuersignaleingänge umfasst, dadurch gekennzeichnet, dass der wenigstens eine Multiplexer (8, 12, 13) mittels eines oder mehrerer externer Steuersignalgeberelemente der Schaltungsanordnung laufzeitvariant während des Betriebs der Schaltung mittels an die Steuereingänge anlegbarer Konfiguriersignale konfigurierbar ist und an die Dateneingänge anlegbare logische Signale laufzeitvariant während des Betriebs der Schaltung weiterleitet, wobei eine laufzeitvariante Konfiguration wenigstens einer Speicherzelle (9, 10) vornehmbar ist.
2. Konfigurierbare Logikschaltungsanordnung nach Anspruch
1, dadurch gekennzeichnet, dass wenigstens ein Eingang des Multiplexers (8) mit einer nichtflüchtigen Speicherzelle (10) verbunden ist.
3. Konfigurierbare Logikschaltungsanordnung nach Anspruch
2, dadurch gekennzeichnet, dass wenigstens ein Dateneingang des Multiplexers (8) mit einer nichtflüchtigen Speicherzelle (9) verbunden ist.
4. Konfigurierbare Logikschaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die wenigstens eine Speicherzelle (9, 10) über dynamische, Laufzeitveränderliche, aus der Schaltungsanordnung stammende Signale veränderbar ist.
5. Konfigurierbare Logikschaltungsanordnung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, dass die wenigstens eine Speicherzelle (9, 10) ein magnetoresistiver Spei- eher in XMR-Technologie oder in FRAM-Technologie (Ferroelectric RAM) ist.
6. Konfigurierbare Logikschaltungsanordnung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, dass die Speicherzelle (9, 10) ein Speicher in OUM-Technologie (Ovonic Unified Memory) oder in FRAM-Technologie (Ferroelectric RAM) ist.
7. Konfigurierbare Logikschaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das externe Steuersignalgeberelement ein Ausgang eines anderen Multiplexers ist.
8. Konfigurierbare Logikschaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass sie kaskadenartig mit weiteren Logikschaltungsanordnungen verbindbar oder verbunden ist.
9. Konfigurierbare Logikschaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass sie Teil eines Field Programmable Gate Arrays (FPGA) oder eines Complex Programmable Logic Devices (CPLD) ist.
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