CN1864332A - 可配置的逻辑电路装置 - Google Patents

Abstract

本发明涉及可配置的逻辑电路装置，它具有至少一个用于转换逻辑信号的多路器，该多路器包括一个或多个数据输入端及一个或多个控制信号输入端，其特征在于：至少一个多路器(8，12，13)可借助电路装置的一个或多个外部的控制信号传送器单元通过可施加在控制输入端上的配置信号在电路工作期间在运行时间上变化地被配置及使在数据输入端上施加的逻辑信号在该电路工作期间在运行时间上变化地继续传送。

Description

可配置的逻辑电路装置

技术领域

本发明涉及可配置的逻辑电路装置，它具有至少一个用于转换逻辑信号的多路器，该多路器包括一个或多个数据输入端及一个或多个控制信号输入端。

背景技术

多路器允许借助以2为底(n)+1的对数(log dualis)控制导线从n个数据导线中选择一个数据导线。该数据导线将与多路器(MUX)的输出端相连接及这样地继续传送逻辑信号。可编程的逻辑器件(Programmable LogicDevices，PLD)通过数据处理(逻辑块)及接线(路由)的可配置性达到它的灵活性。在一个典型的PLD上路由器的面积约为75％及逻辑元件的面积约为25％。

在可编程的逻辑器件中路由多路器(或Routermux)-即其中有效信号路径与在运行时间上变化的信号值相连接的多路器-进一步扩展。多路器-也称为数据选择器-用于将多个输入端中的一个转接到一个输出端上。这种多路器结构在可编程的逻辑器件中用于信号的路由。这里在电路工作前选择一个数据输入端，该数据输入端在工作中传送交变的信号值，而数据输入端的选择、即信号值源保持不变。

因此多路器是在可配置的接线方面起决定作用的器件。在最简单的情况下，一个多路器的一个二进制数值的输入端控制至少两个数据输入端对一个输出端的配置。

已经公知了，具有多路器的路径在一个配置过程或编程操作中通过配置信号来配置。必须在电路运行前进行如上配置操作。在该多路器类型-它也被称为路由多路器(Routermux)-中，进行控制输入端的非易失性配置，例如通过掩模、熔断丝、快闪单元或一个非易失地配置的晶体管来配置，以致在常规工作期间、即在数据信号运行时间期间多路器将不可能改变。还存在这样的器件，它们的配置基于在易失性SRAM单元中的信息存储。但未设置用于工作时间配置的工作装置。虽然这种结构总地被证明是有效的，但被视为不利的是，需要很多的导线用于控制输入端的配置及与此相应地可配置的多路器需要大量的外围面积。甚至可出现这样的情况，即用于配置的电路成本高于逻辑块中逻辑处理的成本。另一缺点看来在于，用于配置所需的导线及其逻辑器件接着-即在配置后-在运行时间(常规工作)中不再可提供给另外的用途。

在传统的逻辑电路装置中可能有很大一部分的配置导线及所属的逻辑元件未被使用。

在逻辑块中出现了以下的多路器结构：逻辑多路器，开关多路器，LUT多路器。与这些多路器不同的参数为：配置过程；保持可配置的存储器单元的数目。由此得到，或是缺少数据存储及配置或是在运行中不可能重新配置或改变信号及所属的外围设备不能被继续利用。

发明内容

因此本发明的问题在于，给出一种可配置的逻辑电路装置，它可排除所述的缺点并可被灵活地使用。

为了解决该问题，在开始部分所述类型的可配置的逻辑电路装置上，根据本发明提出：至少一个多路器可借助电路装置的一个或多个外部的控制信号传送器单元通过可施加在控制输入端上的配置信号在电路工作期间在运行时间上变化地被配置，及使在数据输入端上施加的逻辑信号在该电路工作期间在运行时间上变化地继续传送，其中可进行至少一个存储器单元的在运行时间上变化的配置。

在此情况下得到了配置信号存储的可能性。

在此情况下对于外部控制信号单元可理解为，来自相应的单元/器件的信号或输送到承担控制的相应单元中的信号，即该信号或它的发生是在该电路装置的外部。

本发明乃基于这样的认识：不仅在配置过程期间的起始，而且在常规工作中的信号运行期间，对于配置来说需要利用如下结构。与此相应地，根据本发明的逻辑电路装置必需很频繁及很快地被配置。用于配置所需的基础结构不会被闲置，而是在工作中需要时继续地用于配置。

本发明的一个特别重要的优点看来在于，尤其对于路由多路器用于在运行工作中选择一个数据导线的成本有显著的下降。也可以是，在常规工作期间无需逻辑块来选择数据导线，用于n∶1的选择成本被降至最小。在此情况下成本可被理解为，硅面积(包括未被利用的资源，例如在路由部分中)，延迟时间及损耗功率或一个正比于这三个参数的量。当延迟时间保持不变时，在根据本发明的实施例中参数硅面积及损耗功率明显地减小，因为在数据总线中一个或多个多路器的数据导线的选择动态地进行。与此相反地，在公知逻辑电路装置中该选择通过附加的逻辑块来进行。

这对于逻辑多路器基本上如对于路由多路器那样同样地适用。这里通过配置逻辑多路器的存储器单元，而在网络方面得到节省来得到收益。

对于LUT多路器可达到灵活的运用，其方式是作为寄存器来配置逻辑块，它的内容可以通过不同的方法而被改变。这些寄存器的输出端连接到一个作为多路器连接的逻辑块(可能为多个)上。这里通过配置LUT多路器的存储器单元，可以在网络方面得到节省及节省逻辑块来得到收益。

对于开关多路器不需要本发明的灵活运用，但可降低用于输入和/或输出端缓冲的成本。

因此借助根据本发明的逻辑电路装置的构型尤其得到一个优点，即不是增大现有的多路器及由此达到在运行时间上变化的配置，而是通过相对运行时间的重新配置来达到多路器功能的灵活运用。这将导致，或通过更少的元件/晶体管来解决相同的任务或在相同的元件/晶体管数目的情况下解决更多的任务，即具有更大的灵活性。在此情况下重要的是，这通过至少一个(用于所需配置的)存储器单元的在运行时间上变化的(重新)配置来实现。

特别有利的是，在根据本发明的逻辑电路装置中多路器的一个或每个输入端与一个非易失性存储器单元相连接，该存储器单元在运行工作中可在纳秒中被改变。而不必要所有的控制输入端与一个非易失性存储器单元连接，因为配置也可为在仅被部分地存储的配置中的配置。但通常合乎要求的是，对每个输入端配置一个存储器单元。

特别合适的是，配置给一个输入端的存储器单元可通过动态的、即在运行时间上变化的、来自电路器件的信号来配置。整个逻辑电路装置的空间需要量可由此显著地减小，此外每个存储器单元可动态地再被配置，这就是说，在工作期间可重新编程。在存储器单元中保持数据及被存储的配置。但在每个时钟上可以进行新的配置，可配置性保持变化。由此得到一个优点，即一个芯片上的逻辑电路装置的数目可减少。

适于根据本发明的可配置逻辑电路装置的特别是用磁阻技术的存储器单元，该磁阻技术也被称为XMR技术。变换地也可考虑用OUM技术(双向开关半导体统一存储器：Ovonic Unified Memory)或用FRAM(铁电体随机存取存储器)技术的存储器单元。

当外部控制信号传送器单元是另一多路器时还可得到更高的灵活性。各种多路器可用此方式彼此串联地连接。借助这种结构可在路由区域中实现逻辑连接。

根据本发明的可配置的逻辑电路装置可级联地与其它逻辑电路装置相连接。以此方式所有的数据输入端及控制输入端可通过上游连接的多路器由数据总线或配置总线上提供的信号来选择，由此存在具有公知的运行时间的多路器的级联。在现有技术中配置总线被用于路由及逻辑块配置的可能性。信号通过在芯片的相应引脚上级联的多路器被给定路由路线。在运行工作中配置总线及级联部分被闲置。本发明主题的配置总线部分地由象现有技术中那样的结构组成，尤其当根据本发明的替换在技术上无意义时。此外配置总线可灵活运用并连接到数据总线上，由此可实现可控制的转换。

特别可取的是，根据本发明的可配置的逻辑电路装置是一个现场可编程的门阵列(FPGA)或一个复合可编程逻辑器件(CPLD)的一部分。

附图说明

以下将借助实施例并参照附图来详细说明本发明的其它优点及细节。附图为概要的表达及表示：

图1：一个无配置可能性的传统的2∶1多路器；

图2：具有多个连接成多路器的、作为选择区域的逻辑块的传统的现场可编程的门阵列；

图3：根据本发明的一个可配置的逻辑电路装置；及

图4：根据本发明的另一可配置的逻辑电路装置。

具体实施方式

图1表示具有一个二进制数值控制输入端S0及两个数据输入端E0及E1(转换符号)的一个传统的2∶1多路器。每次总是一个数据输入端E0或E1与输出端A相连接，其中数据输入端E0及E1对输入端A的配置通过控制输入端S0来控制。当控制输入端S0出现信号“0”时，E0与A连接。当控制输入端S0出现信号“1”时，E1与A连接。多路器1一般用于将多个输入端中的一个转接到一个输出端。这种多路器是公知的及由此不再需要赘述。

图2表示具有多个连接成多路器的、作为选择区域的逻辑块的传统的现场可编程的门阵列(FPGA)。在该电路中出现中间结果，这些中间结果提供到数据总线2上。从这些中间结果需选择出两个来并处理它们。哪些中间结果被选择，将在运行时间期间决定。图2中所示电路的选择区域包括四个连接成多路器3的逻辑块，它们并列地连接并且它们的输出端连接到作为多路器连接的逻辑块4的输入端上。连接成多路器3的逻辑块各与选择导线5相连接。通过选择导线5将确定：一个多路器3继续传送输入端E0的信号还是输入端E1的信号。仅因为选择导线5可动态地被影响，因此可在运行时间期间决定，哪些数据将被处理。

类似地，连接成多路器4的逻辑块具有选择导线6，这些选择导线与控制输入端相连接。两个被选择出的信号由多路器4到达一个执行块7。并且这里也可在运行时间期间仅通过相应连接的逻辑块发生选择。在执行块7中处理后将其结果也置于数据总线上及可被继续处理。

图2中所示的结构适合于小的逻辑块及适合于复杂的、即由许多逻辑块组成的处理电路。用于选择的逻辑块用作多路器，因为它们各借助一个控制导线由数据总线选择两个可能输入信号中的一个输入信号。在这里排除了路由中的多路器的使用，因为这种多路器虽然大量地存在，但仅是在运行时间中静态地工作；而不可能进行源的动态转换。因此所需的连接成多路器的逻辑块3，4的大数目被视为是不利的。

对于大的、高效率的逻辑块有利的是，对于一个路由器区域使用尽可能少的逻辑块及取而代之地确定多个处理块，可借助控制导线来选择它们的输出端。

图3表示根据本发明的一个多路器8形式的，可配置的逻辑电路装置。多路器8在其原理结构上相应于图1中所示的多路器，所不同的是，多路器8具有4个输入端(E0，E1，E2，E3)，各个输入端与一个非易失性存储器单元9相连接。多路器8的控制输入端S0及S1各与一个存储器单元10相连接。存储器单元9，10被构成XMR单元，即涉及磁阻存储器。但也可考虑变型的实施形式，其中使用以OUM逻辑(双向开关半导体统一存储器：OvonicUnified Memory，FRAM)的或以GMR技术或以TMR技术的存储器单元。存储器单元9，10通过配置总线的选择导线11，17各与外部信号传送器单元相连接，由此它们可在运行时间中变化地被配置。外部信号传送器单元是另一多路器。可与所示的实施例不同地，一些或所有的存储器单元附加地连接到选择导线上，以致除连接在控制输入端S0及S1上的存储器单元10外，连接在数据输入端E0至E3上的存储器单元9在运行时间期间可重新编程。

在图3中所示的具有非易失性存储器9，10的逻辑电路装置尤其以它的高集成密度而显得突出，因为，为了由数据总线选择一定的数据导线不需要附加的电路成本。与此相应地，空间需要量及所需的逻辑元件的数目相对地小。它的出发点是，与传统的电路相比将会节省达到多至1/3的逻辑元件。

图4表示根据本发明的逻辑电路装置的一个实施例。该电路包括两个多路器12，13，该电路类似于图2所示的电路收到中间结果，将这些中间结果提供到数据总线14上。多路器12，13通过导线15连接到配置器总线。与图2中所示的电路不同的是，所需中间结果的选择在路由区域中进行，这就是说，该功能直接地由现有的多路器12，13承担，这些多路器是数据总线系统的一部分，由此可取消用于选择数据导线的电路成本。该功能在根据图2所示的电路的公知方案中是由选择区域中附加的逻辑块(多路器3，4)来承担的。其结果由多路器12，13到达一个执行块16，后者将逻辑连接的结果再输出到数据总线。

因此根据本发明构成的多路器在路由中的使用使得作为动态路由多路器的逻辑块的使用成为不必要。因为路由中的多路器已存在及在其可利用性或灵活性上加以扩展，因此得到了相应的(硅)面积增益及与此相联系的损耗功率的下降。

Claims (9)

1.可配置的逻辑电路装置，具有至少一个用于转换逻辑信号的多路器，该多路器包括一个或多个数据输入端及一个或多个控制信号输入端，其特征在于：至少一个多路器(8，12，13)可借助电路装置的一个或多个外部的控制信号传送器单元通过可施加在控制输入端上的配置信号在电路工作期间在运行时间上变化地被配置，并使在数据输入端上施加的逻辑信号在该电路工作期间在运行时间上变化地继续传送，其中可进行至少一个存储器单元(9，10)的在运行时间上变化的配置。

2.根据权利要求1的可配置的逻辑电路装置，其特征在于：多路器(8)的至少一个输入端与一个非易失性存储器单元(10)相连接。

3.根据权利要求2的可配置的逻辑电路装置，其特征在于：多路器(8)的至少一个数据输入端与一个非易失性存储器单元(9)相连接。

4.根据权利要求2或3的可配置的逻辑电路装置，其特征在于：至少一个存储器单元(9，10)可通过动态的、在运行时间上变化的、来自电路装置的信号来改变。

5.根据权利要求2至4中一项的可配置的逻辑电路装置，其特征在于：至少一个存储器单元(9，10)是一个以XMR技术或以FRAM(铁电体RAM)技术的磁阻存储器。

6.根据权利要求2至4中一项的可配置的逻辑电路装置，其特征在于：存储器单元(9，10)是一个以OUM技术(双向开关半导体统一存储器：OvonicUnified Memory)或以FRAM(铁电体RAM)技术的存储器单元。

7.根据以上权利要求中任一项的可配置的逻辑电路装置，其特征在于：外部控制信号传送器单元是另一多路器的一个输出端。

8.根据以上权利要求中任一项的可配置的逻辑电路装置，其特征在于：该可配置的逻辑电路装置级联地与其它逻辑电路装置相连接或可以相连接。

9.根据以上权利要求中一项的可配置的逻辑电路装置，其特征在于：该可配置的逻辑电路装置是一个现场可编程的门阵列(FPGA)或一个复合可编程逻辑器件(CPLD)的一部分。

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