WO2005008774A2 - Halbleiterchip mit in einem begrenzten bereich gruppierten anschlusskontaktflächen - Google Patents

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connection contact
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Definitions

  • connection contact surfaces are arranged on the same top side. If the semiconductor chip is mounted in a housing which has further connection contact areas for an external electrical connection, the connection contact areas of the semiconductor chip can be connected to the further connection contact areas via so-called bond wires. The bond wires are guided over several edges of the semiconductor chip, since the further connection contact surfaces of the housing can be arranged on different sides of the chip.
  • metallic conductor tracks are arranged in the vicinity of the connection contact surfaces of the semiconductor chip and are intended to prevent electrostatic charging of the chip, eg. B. when touching, to derive suitable protective structures of the circuit provided for this purpose.
  • the conductor tracks are usually connected to a connection of a supply voltage V DD , V ss . If the connection contact areas on the top side of the semiconductor chip are arranged distributed along the edges of the chip, it is also necessary to arrange the conductor tracks of the ESD protection along the edges of the chip.
  • the conductor tracks of the ESD protection must have a sufficient width so that they can discharge the high current occurring in the event of an electrostatic discharge.
  • the widths of the conductor tracks are typically 70 ⁇ m to 100 ⁇ m, depending on the requirements of the relevant ESD protection.
  • DE 101 08 077 AI describes an IC chip which has connection contact surfaces in an inner region on its upper side, the points of which are in each case closer to a center of the upper side than to the edge of the IC chip. It is also intended to arrange an ESD protection structure in the inner area.
  • the object of the present invention is to provide a semiconductor chip for an arrangement in a housing, which is provided for wiring over several edges, is provided with effective ESD protection and its connection contact surfaces and ESD conductor tracks have the smallest possible proportion of the surface claim.
  • connection contact areas on the upper side of the semiconductor chip are grouped in a narrowly limited area. At least one conductor track of an ESD protection is in close proximity to the connection contact surfaces. The arrangement of the conductors is so compact that there is a convexly limited area of the top of the
  • a convexly delimited area is to be understood to mean an area which has such a geometric shape that each line (straight line with two end points), the end points of which lie within the area, lies entirely inside the area.
  • rectangles, parallelograms, trapezoids, dragons, circles and ellipses are convex areas.
  • the top of the semiconductor If the top of the semiconductor If the chip is rectangular, in the case of preferred exemplary embodiments it is possible to specify a convex region comprising all the connection contact surfaces and the conductor track of the ESD protection, which is at most two thirds of the width of the top side (narrow side) of the semiconductor chip and / or at most two thirds of the length of the Top (long side) of the semiconductor chip occupies.
  • connection contact areas in a row on the same side are those for the
  • connection contact surfaces can also be arranged in two rows, one row being arranged on one of the two sides of the conductor track provided for ESD protection, in each case along the conductor track.
  • connection contact surfaces for connecting the connection contact surfaces to further connection contact surfaces which are attached to the housing are guided over at least two edges of the IC chip, it being important to ensure that short circuits at the chip edges are avoided. Up to a bond wire length of about 1 mm above the upper side of the semiconductor chip, this can be achieved technically without difficulty. In principle, the arrangement of the connection contact surfaces is also suitable for flip-chip assembly.
  • FIG. 1 shows a top view of an exemplary embodiment with a single-row arrangement of the terminal contact surfaces arranged on the edge and oriented in the longitudinal direction.
  • FIG. 2 shows a top view of an exemplary embodiment with a single-row, centrally arranged and longitudinally aligned arrangement of the connection contact surfaces.
  • FIG. 3 shows a top view of an exemplary embodiment with a single-row, centrally arranged and transverse arrangement of the connection contact surfaces.
  • FIG. 4 shows a top view of an exemplary embodiment with a single-row arrangement of the terminal contact surfaces arranged on the edge and oriented in the transverse direction.
  • FIG. 5 shows a top view of an exemplary embodiment with a two-row arrangement of the terminal contact surfaces arranged on the edge and oriented in the longitudinal direction, in which the terminal contact surfaces of the two rows are offset in the longitudinal direction from one another.
  • FIG. 6 shows a top view of an exemplary embodiment with a two-row, centrally arranged and longitudinally aligned arrangement of the connection contact surfaces, in which the connection contact surfaces of the two rows are offset in the longitudinal direction from one another.
  • FIG. 7 shows a top view of an exemplary embodiment with a two-row arrangement of the connection contact surfaces arranged on the edge and oriented in the longitudinal direction, in which the connection contact surfaces are arranged opposite one another on both sides of the ESD protective conductor track.
  • FIG. 8 shows a top view of an exemplary embodiment with a two-row, centrally arranged and longitudinally aligned arrangement of the connection contact surfaces, in which the connection contact surfaces on both sides of the ESD
  • FIGS. 1 to 8 a rectangular top side of a semiconductor chip is represented in the diagram by an outer rectangle.
  • the conductor track 2 can in this case be one of two conductor tracks arranged one above the other, that is to say overlapping in the drawing plane of the figures, one of which is connected to V DD and the other to V ss .
  • Two such conductor tracks can also be arranged next to one another in the plane of the upper side of the semiconductor chip, but this does not change the principle of the invention. For the sake of clarity, only one conductor track 2 of the ESD protection is therefore shown in the figures.
  • connection contact areas 1 are electrically conductively connected via bond wires 4 to further connection contact areas 5 of a housing, which are shown schematically here.
  • the housing can in principle be any substrate, in particular also a chip card or a module housing for a chip card.
  • the housing design is not essential for the configuration of the semiconductor chip according to the invention.
  • connection contact areas and the conductor track (s) 2 are also suitable for semiconductor chips which are provided for one-sided connection of all connection contact areas 1, for example, only over one longitudinal edge of the semiconductor chip.
  • the arrangement according to the invention is preferred for the examples given, in which bond wires are guided over several edges.
  • connection contact surfaces 1 are in each case on the same side of the conductor track 2 in a row along this conductor path 2.
  • the conductor track 2 is in each case on both sides Terminal contact surfaces 1 are arranged in a respective row along this conductor track.
  • FIGS. 5 and 6 show examples in which the connection contact surfaces of the two rows are offset with respect to one another in the longitudinal direction of the conductor track 2.
  • the connection contact surfaces 1 are arranged opposite one another with respect to the conductor track 2.
  • the exemplary embodiments with one or two rows of connection contact areas 1 arranged along the conductor track 2 are preferred, since in this way the connection contact areas 1 can be arranged in close proximity to the conductor track 2 of the ESD protection.
  • the conductor track 2 can be a relatively short, preferably straight conductor track. It can be seen from the convex areas 3 shown in dashed lines in FIGS. 1, 3, that in the grouped compact arrangement of the connection contact surfaces 1 and the conductor track 2, such a convex area 3 can be determined which comprises these connection contact surfaces and the conductor track and occupies only a tenth of the top of the semiconductor chip. If another conductor track of the ESD protection is arranged in the plane of the top, can In a preferred embodiment, a convex area is specified which comprises the connection contact surfaces and both conductor tracks and occupies only one tenth of the top side of the semiconductor chip. A particularly close grouping of the connection contact surfaces 1 makes it possible to select such a convex region in such a way that it takes up only a twentieth or even only a thirtieth of the surface of the upper side of the semiconductor chip.
  • connection contact surfaces 1 are to be understood in all the exemplary embodiments as real connections which connect the inputs or outputs of the circuit which is integrated in the semiconductor chip to the outside, but not dummy pads or metallic shields and the like.

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Abstract

Die Anschlusskontaktflächen (1) und eine für einen ESD-Schutz vorgesehene Leiterbahn (2) sind zur Flächenersparnis in einem eng begrenzten Bereich (3) gruppiert, wenn die Bonddrähte (4) zu weiteren Anschlusskontaktflächen (5) eines Gehäuses über mindestens zwei Kanten des Chips geführt sind.

Description

Beschreibung
Halbleiterchip Bei einem Halbleiterchip sind die Anschlusskontaktflächen (Pads) auf derselben Oberseite angeordnet. Wenn der Halbleiterchip in einem Gehäuse angebracht wird, das weitere Anschlusskontaktflächen für einen externen elektrischen An- schluss besitzt, können die Anschlusskontaktflächen des Halb- leiterchips über so genannte Bonddrähte mit den weiteren Anschlusskontaktflächen verbunden werden. Die Bonddrähte werden dabei über mehrere Kanten des Halbleiterchips geführt, da die weiteren Anschlusskontaktflächen des Gehäuses auf verschiedenen Seiten des Chips angeordnet sein können.
Zum Zweck eines Schutzes gegen elektrostatische Aufladung (ESD, electrostatic discharge) werden in der Nähe der Anschlusskontaktflächen des Halbleiterchips metallische Leiterbahnen angeordnet, die dafür vorgesehen sind, eine elektro- statische Aufladung des Chips, z. B. beim Anfassen, in dafür vorgesehene geeignete Schutzstrukturen der Schaltung abzuleiten. Die Leiterbahnen werden gewöhnlich mit einem Anschluss einer VersorgungsSpannung VDD, Vss verbunden. Wenn die Anschlusskontaktflächen auf der Oberseite des Halbleiterchips längs der Kanten des Chips verteilt angeordnet sind, ist es auch erforderlich, die Leiterbahnen des ESD-Schutzes längs der Kanten des Chips anzuordnen. Die Leiterbahnen des ESD- Schutzes müssen eine ausreichende Breite aufweisen, damit sie bei einer elektrostatischen Entladung den hohen auftretenden Strom ableiten können. Die Breiten der Leiterbahnen liegen dabei typisch bei 70 μm bis 100 μm, je nach Anforderung an den betreffenden ESD-Schutz. Infolge des hohen Flächenbedarfes derartiger Leiterbahnen bei einer Anordnung der Anschlusskontaktfläche an mehreren Kanten des Halbleiterchips wird auf der Oberseite des Halbleiterchips zu viel Fläche verbraucht, um eventuell zusätzliche Schaltungskomponenten, insbesondere eine Logikschaltung, dort anzuordnen. In der DE 101 08 077 AI ist ein IC-Chip beschrieben, der an seiner Oberseite Anschlusskontaktflächen in einem inneren Bereich besitzt, dessen Punkte jeweils näher zu einem Mittel- punkt der Oberseite als zu dem Rand des IC-Chips liegen. Es ist dabei auch vorgesehen, in dem inneren Bereich eine ESD- Schutzstruktur anzuordnen.
Aufgabe der vorliegenden Erfindung ist es, einen Halbleiter- chip für eine Anordnung in einem Gehäuse anzugeben, der für eine Verdrahtung über mehrere Kanten vorgesehen ist, mit einem wirkungsvollen ESD-Schutz versehen ist und dessen Anschlusskontaktflächen und ESD-Leiterbahnen einen möglichst geringen Anteil der Oberfläche beanspruchen.
Diese Aufgabe wird mit dem Halbleiterchip mit den Merkmalen des Anspruches 1 gelöst. Weitere Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
Bei dem Halbleiterchip sind die Anschlusskontaktflächen auf der Oberseite des Halbleiterchips in einem eng begrenzten Bereich gruppiert. Mindestens eine Leiterbahn eines ESD- Schutzes befindet sich in nächster Nähe zu den Anschlusskontaktflächen. Die Anordnung der Leiter ist dabei so kompakt, dass sich ein konvex begrenzter Bereich der Oberseite des
Halbleiterchips angeben lässt, der höchstens ein Zehntel der Fläche der Oberseite einnimmt und in dem sich die für eine jeweilige elektrische Verbindung mit einem Ausgang oder Eingang der integrierten elektronischen Schaltung vorgesehenen Anschlusskontaktflächen sowie die für den ESD-Schutz vorgesehene Leiterbahn befinden. Unter einem konvex begrenzten Bereich ist dabei ein Bereich zu verstehen, der eine solche geometrische Form aufweist, dass jede Strecke (gerade Linie mit zwei Endpunkten) , deren Endpunkte innerhalb des Bereiches liegen, ganz im Inneren des Bereiches liegt. Insbesondere sind Rechtecke, Parallelogramme, Trapeze, Drachen, Kreise und Ellipsen konvexe Bereiche. Wenn die Oberseite des Halbleiter- chips rechteckig ist, lässt sich bei bevorzugten Ausführungs- beispielen ein alle Anschlusskontaktflächen und die Leiterbahn des ESD-Schutzes umfassender konvexer Bereich angeben, der höchstens zwei Drittel der Breite der Oberseite (Schmal- seite) des Halbleiterchips und/oder höchstens zwei Drittel der Länge der Oberseite (Längsseite) des Halbleiterchips einnimmt .
Bei einer bevorzugten Ausführungsform sind die Anschlusskon- taktflächen in einer Reihe auf derselben Seite der für den
ESD-Schutz vorgesehenen Leiterbahn längs der Leiterbahn angeordnet. Die Anschlusskontaktflächen können auch in zwei Reihen angeordnet sein, wobei je eine Reihe auf einer der beiden Seiten der für den ESD-Schutz vorgesehenen Leiterbahn jeweils längs der Leiterbahn angeordnet ist. Eine besonders große
Flächeneinsparung ergibt sich für Halbleiterchips mit höchstens zehn, insbesondere höchstens fünf Anschlusskontaktflächen.
Die Bonddrähte für einen Anschluss der Anschlusskontaktflächen zu weiteren Anschlusskontaktflächen, die an dem Gehäuse angebracht sind, werden über mindestens zwei Kanten des IC- Chips geführt, wobei zu beachten ist, dass Kurzschlüsse an den Chipkanten vermieden werden. Das kann bis zu einer über der Oberseite des Halbleiterchips vorhandenen Bonddrahtlänge von etwa 1 mm technisch ohne Schwierigkeiten realisiert werden. Die Anordnung der Anschlusskontaktflächen ist prinzipiell auch für eine Flip-Chip-Montage geeignet.
Es folgt eine genauere Beschreibung von Beispielen des Halbleiterchips anhand der Figuren 1 bis 8.
Die Figur 1 zeigt eine Aufsicht auf ein Ausführungsbeispiel mit einer einreihigen, randseitig angeordneten und in Längs- richtung ausgerichteten Anordnung der Anschlusskontaktflächen. Die Figur 2 zeigt eine Aufsicht auf ein Ausführungsbeispiel mit einer einreihigen, mittig angeordneten und in Längsrichtung ausgerichteten Anordnung der Anschlusskontaktflächen.
Die Figur 3 zeigt eine Aufsicht auf ein Ausführungsbeispiel mit einer einreihigen, mittig angeordneten und in Querrichtung ausgerichteten Anordnung der Anschlusskontaktflächen.
Die Figur 4 zeigt eine Aufsicht auf ein Ausführungsbeispiel mit einer einreihigen, randseitig angeordneten und in Querrichtung ausgerichteten Anordnung der Anschlusskontaktflächen.
Die Figur 5 zeigt eine Aufsicht auf ein Ausführungsbeispiel mit einer zweireihigen, randseitig angeordneten und in Längsrichtung ausgerichteten Anordnung der Anschlusskontaktflächen, bei der die Anschlusskontaktflächen der beiden Reihen in Längsrichtung zueinander versetzt sind.
Die Figur 6 zeigt eine Aufsicht auf ein Ausführungsbeispiel mit einer zweireihigen, mittig angeordneten und in Längsrichtung ausgerichteten Anordnung der Anschlusskontaktflächen, bei der die Anschlusskontaktflächen der beiden Reihen in Längsrichtung zueinander versetzt sind.
Die Figur 7 zeigt eine Aufsicht auf ein Ausführungsbeispiel mit einer zweireihigen, randseitig angeordneten und in Längsrichtung ausgerichteten Anordnung der Anschlusskontaktflächen, bei der die Anschlusskontaktflächen beidseitig der ESD- Schutzleiterbahn einander gegenüberliegend angeordnet sind.
Die Figur 8 zeigt eine Aufsicht auf ein Ausführungsbeispiel mit einer zweireihigen, mittig angeordneten und in Längsrichtung ausgerichteten Anordnung der Anschlusskontaktflächen, bei der die Anschlusskontaktflächen beidseitig der ESD-
Schu zleiterbahn einander gegenüberliegend angeordnet sind. In den Figuren 1 bis 8 ist jeweils im Schema eine rechteckige Oberseite eines Halbleiterchips durch ein äußeres Rechteck dargestellt. Auf dieser Oberseite befinden sich als Beispiel jeweils fünf Anschlusskontaktflächen (Pads) 1, die jeweils in der Nähe einer Leiterbahn 2 angeordnet sind, die als ESD- Schutz vorgesehen und vorzugsweise mit einem der Versorgungs- potenziale VDD oder Vss verbunden ist. Die Leiterbahn 2 kann hierbei eine von zwei übereinander angeordneten, das heißt, sich in der Zeichenebene der Figuren überdeckenden Leiterbah- nen sein, von denen die eine an VDD und die andere an Vss angeschlossen ist . Zwei solche Leiterbahnen können auch in der Ebene der Oberseite des Halbleiterchips nebeneinander angeordnet sein, was jedoch am Prinzip der Erfindung nichts ändert. Der Deutlichkeit halber ist in den Figuren daher nur eine Leiterbahn 2 des ESD-Schutzes dargestellt.
Zur näheren Erläuterung der Anordnung dieser Leiter ist in den Figuren 1, 3, 5 und 7 jeweils ein Bereich 3 mit gestrichelten Begrenzungen eingezeichnet. Die Anschlusskontaktflä- chen 1 sind über Bonddrähte 4 mit hier schematisch eingezeichneten weiteren Anschlusskontaktflächen 5 eines Gehäuses elektrisch leitend verbunden. Das Gehäuse kann ein im Prinzip beliebiges Substrat sein, insbesondere auch eine Chipkarte oder ein Modulgehäuse für eine Chipkarte. Die Gehäuseausfüh- rung ist im Einzelnen für die Ausgestaltung des erfindungsgemäßen Halbleiterchips nicht wesentlich.
In den Beispielen der Figuren 1, 4, 5 und 7 mit randseitig angeordneten Anschlusskontaktflächen 1 sind die Bonddrähte 4 jeweils über drei Kanten des Halbleiterchips geführt, nämlich über die beiden längsseitigen Kanten und eine Kante der Schmalseite. In den Beispielen der Figuren 2, 3, 6 und 8 mit mittig angeordneten Anschlusskontaktflächen sind die Bonddrähte 4 jeweils nur über die längsseitigen Kanten des Halb- leiterchips geführt. Dabei handelt es sich jedoch nur um Beispiele; je nach Ausgestaltung des Chips und Anzahl der Anschlusskontaktflächen können die Bonddrähte auch über alle vier Kanten oder über nur eine längsseitige und eine schmalseitige Kante geführt sein. Die erfindungsgemäße Anordnung der Anschlusskontaktflächen und der Leiterbah (en) 2 ist auch geeignet für Halbleiterchips, die für einen einseitigen An- schluss aller Anschlusskontaktflächen 1 zum Beispiel nur über eine Längskante des Halbleiterchips vorgesehen sind. Bevorzugt ist die erfindungsgemäße Anordnung jedoch für die angegebenen Beispiele, bei denen Bonddrähte über mehrere Kanten geführt sind.
Bei den Ausführungsbeispielen der Figuren 1, 2, 3 und 4 befinden sich die Anschlusskontaktflächen 1 jeweils auf derselben Seite der Leiterbahn 2 in einer Reihe längs dieser Leiterbahn 2. Bei den Ausführungsbeispielen der Figuren 5, 6, 7 und 8 sind jeweils beidseitig der Leiterbahn 2 längs dieser Leiterbahn Anschlusskontaktflächen 1 in einer jeweiligen Reihe angeordnet. Die Figuren 5 und 6 zeigen Beispiele, bei denen die Anschlusskontaktflächen der beiden Reihen in Längsrichtung der Leiterbahn 2 gegeneinander versetzt sind. Bei den Ausführungsbeispielen der Figuren 7 und 8 sind die Anschlusskontaktflächen 1 bezüglich der Leiterbahn 2 einander gegenüberliegend angeordnet. Die Ausführungsbeispiele mit einer oder zwei längs der Leiterbahn 2 angeordneten Reihen von Anschlusskontaktflächen 1 sind bevorzugt, da auf diese Weise die Anschlusskontaktflächen 1 in nächster Nähe zu der Leiterbahn 2 des ESD-Schutzes angeordnet werden können.
Die Leiterbahn 2 kann bei allen diesen Ausführungsbeispielen eine relativ kurze, vorzugsweise geradlinig ausgebildete Lei- terbahn sein. An den in den Figuren 1, 3, 5 und 7 gestrichelt eingezeichneten konvexen Bereichen 3 ist erkennbar, dass bei der gruppierten kompakten Anordnung der Anschlusskontaktflächen 1 und der Leiterbahn 2 ein solcher konvexer Bereich 3 bestimmt werden kann, der diese Anschlusskontaktflächen und die Leiterbahn umfasst und nur ein Zehntel der Oberseite des Halbleiterchips einnimmt. Wenn eine weitere Leiterbahn des ESD-Schutzes in der Ebene der Oberseite angeordnet ist, kann bei einer bevorzugten Ausführungsform ein konvexer Bereich angegeben werden, der die Anschlusskontaktflächen und beide Leiterbahnen umfasst und nur ein Zehntel der Oberseite des Halbleiterchips einnimmt . Eine besonders enge Gruppierung der Anschlusskontaktflächen 1 ermöglicht es, einen solchen konvexen Bereich so zu wählen, dass er nur ein Zwanzigstel oder sogar nur ein Dreißigstel der Fläche der Oberseite des Halbleiterchips einnimmt .
Unter den Anschlusskontaktflächen 1 im Sinne dieser Erfindung sind bei allen Ausführungsbeispielen echte Anschlüsse zu verstehen, die Eingänge oder Ausgänge der Schaltung, die in dem Halbleiterchip integriert ist, nach außen verbinden, nicht jedoch Dummy-Pads oder metallische Abschirmungen und derglei- chen. Leiterflächen, die nicht für den externen elektrischen Anschluss des Halbleiterchips vorgesehen sind, auch wenn sie mit einer integrierten Schaltung des Halbleiterchips verbunden sind, zählen im Sinne dieser Erfindung nicht zu den Anschlusskontaktflächen, die in den Ansprüchen angegeben sind.
Bezugszeichenliste
1 Anschlusskontaktfläche
2 Leiterbahn 3 konvexer Bereich
4 Bonddraht
5 weitere Anschlusskontaktfläche

Claims

Patentansprüche
1. Halbleiterchip mit einer elektronischen Schaltung, einer Oberseite, auf der Anschlusskontaktflächen (1) für eine jeweilige elektrische Verbindung mit einem Ausgang oder Eingang der elektronischen Schaltung angebracht sind, und mindestens einer für einen ESD-Schutz vorgesehenen Leiterbahn (2), d a d u r c h g e k e n n z e i c h n e t , dass die Anschlusskontaktflächen (1) und die Leiterbahn (2) in einem Bereich (3) der Oberseite des Halbleiterchips angeordnet sind, der konvex begrenzt ist und höchstens ein Zehntel der Fläche der Oberseite einnimmt.
2. Halbleiterchip nach Anspruch 1, bei dem die Anschlusskontaktflächen (1) und die Leiterbahn (2) in einem Bereich (3) der Oberseite des Halbleiterchips angeordnet sind, der konvex begrenzt ist und höchstens ein Zwanzigstel der Fläche der Oberseite einnimmt.
3. Halbleiterchip nach Anspruch 1, bei dem die Anschlusskontaktflächen (1) und die Leiterbahn (2) in einem Bereich (3) der Oberseite des Halbleiterchips angeordnet sind, der konvex begrenzt ist und höchstens ein Dreißigstel der Fläche der Oberseite einnimmt .
4. Halbleiterchip nach Anspruch 1, bei dem die Oberseite rechteckig ist und eine Längsseite in einer Längsrichtung aufweist und die Anschlusskontaktflächen (1) und die Leiterbahn (2) in einem Bereich (3) der Oberseite des Halbleiterchips angeordnet sind, der sich in der Längsrichtung höchstens über zwei Drittel der Abmessung der Oberseite in der Längsrichtung er- streckt.
5. Halbleiterchip nach Anspruch 1, bei dem die Oberseite rechteckig ist und eine Schmalseite in einer Querrichtung aufweist und die Anschlusskontaktflächen (1) und die Leiterbahn (2) in ei- nem Bereich (3) der Oberseite des Halbleiterchips angeordnet sind, der sich in der Querrichtung höchstens über zwei Drittel der Abmessung der Oberseite in der Querrichtung erstreckt .
6. Halbleiterchip nach Anspruch 1, bei dem die Anschlusskontaktflächen (1) in einer Reihe auf derselben Seite der für den ESD-Schutz vorgesehenen Leiterbahn (2) längs der Leiterbahn (2) angeordnet sind.
7. Halbleiterchip nach Anspruch 1, bei dem die Anschlusskontaktflächen (1) in je einer Reihe auf beiden Seiten der für den ESD-Schutz vorgesehenen Leiterbahn (2) jeweils längs der Leiterbahn (2) angeordnet sind.
8. Halbleiterchip nach einem der Ansprüche 1 bis 7, bei dem höchstens zehn Anschlusskontaktflächen (1) vorhanden sind.
9. Halbleiterchip nach einem der Ansprüche 1 bis 7, bei dem höchstens fünf Anschlusskontaktflächen (1) vorhanden sind.
10. Halbleiterchip nach einem der Ansprüche 1 bis 7, bei dem ein Gehäuse vorhanden ist, die Anschlusskontaktflächen (1) mittels Bonddrähten (4) mit weiteren Anschlusskontaktflächen (5) des Gehäuses verbunden sind und die Bonddrähte (4) über mindestens zwei Kanten des Halbleiterchips geführt sind.
11. Halbleiterchip nach einem der Ansprüche 1 bis 10, bei dem mindestens eine weitere Leiterbahn des ESD-Schutzes auf der
Oberseite vorhanden ist und die Anschlusskontaktflächen (1) und die Leiterbahnen (2) in einem Bereich (3) der Oberseite des Halbleiterchips angeordnet sind, der konvex begrenzt ist und höchstens ein Zehntel der Fläche der Oberseite einnimmt .
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