WO2004110058A1 - 固体撮像装置 - Google Patents

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WO2004110058A1
WO2004110058A1 PCT/JP2004/008036 JP2004008036W WO2004110058A1 WO 2004110058 A1 WO2004110058 A1 WO 2004110058A1 JP 2004008036 W JP2004008036 W JP 2004008036W WO 2004110058 A1 WO2004110058 A1 WO 2004110058A1
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holding unit
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pixels
input
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PCT/JP2004/008036
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Seiichiro Mizuno
Yukinobu Sugiyama
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Hamamatsu Photonics KK
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
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    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/42—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by switching between different modes of operation using different resolutions or aspect ratios, e.g. switching between interlaced and non-interlaced mode
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    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling

Definitions

  • the present invention relates to a solid-state imaging device in which active pixel pixels including a photodiode are two-dimensionally arranged in M rows and N columns.
  • CMOS complementary metal-oxide-semiconductor
  • active pixel type As a solid-state imaging device, a device using a CMOS technology is known, and among them, an active pixel type is known.
  • the active pixel type solid-state imaging device has two-dimensionally arranged active pixel type pixels including photodiodes that generate charges in accordance with the intensity of incident light, arranged in M rows and N columns.
  • the charge generated by the photodiode is converted to a voltage via a source follower circuit composed of a transistor in accordance with the above, and the imaging can be performed with low noise.
  • Patent Document 1 discloses a solid-state imaging device that can be used by switching between these two applications.
  • FIG. 8 is a configuration diagram of a unit cell of a light receiving section of the solid-state imaging device disclosed in Patent Document 1.
  • the unit cell S shown in this figure is equivalent to 2 ⁇ 2 pixels of a large number of pixels two-dimensionally arranged in the light receiving unit, and includes four photodiodes a, a, a, and
  • Transistor MSF one discharge transistor MRES, and one selection transistor MSEL.
  • the power source of the photodiode a is connected to the gate terminal of the amplification transistor MSF and the drain terminal of the discharge transistor MRES via the transfer transistor MTX1.
  • 11 terminal is connected and the power source end of photodiode a via transfer transistor MTX2. Is connected to the power source terminal of the photodiode a via the transfer transistor MTX3.
  • Terminal 22 is connected.
  • the amplification transistor MSF and the selection transistor MSEL form a source follower circuit, and include four photodiodes a, a, a and a.
  • the selection of a photodiode from which electric charges are to be read is made by applying a voltage to the gate terminals of the four transfer transistors MTX1 and MTX4.
  • this solid-state imaging device has four photodiodes a, a, a, and a each individually selected.
  • imaging can be performed with a large number of pixels, and a high-definition image can be obtained.
  • all four photodiodes a, a, a, and a are the same.
  • Patent Document 1 JP-A-2000-59696
  • the present invention has been made in order to solve the above problems, and can be used by switching between high-definition imaging and high-speed imaging. In any case, a clear image can be obtained. It is an object to provide a solid-state imaging device that can be obtained.
  • the solid-state imaging device includes: (1) a photodiode that generates an amount of charge according to the intensity of incident light, and an amplifying device that outputs a voltage corresponding to the amount of charge input to the gate terminal.
  • a transfer transistor that transfers the charge generated by the transistor and the photodiode to the gate terminal of the amplification transistor; a discharge transistor that discharges the charge of the gate terminal of the amplification transistor; and a voltage output from the amplification transistor.
  • MXN pixels P two-dimensionally arranged in M rows and N columns, and (2) one of the pixels selected from the MXN pixels P Exit from the selection transistor
  • K X N voltage holding units H that input and hold the input voltage
  • a voltage adder circuit that inputs a voltage to be output and outputs a voltage corresponding to the sum of the input voltages.
  • a second selection unit that outputs the voltage held in the voltage holding unit from the voltage holding unit and inputs the voltage to the voltage adding circuit.
  • M and N are each an integer of 2 or more
  • K is an integer of 2 or more and M or less
  • m is each integer of 1 or more and M or less
  • n is each integer of 1 or more and N or less
  • the photodiode included in the pixel when light is incident on any of the pixels arranged two-dimensionally in M rows and XN columns, the photodiode included in the pixel generates an amount of charge corresponding to the intensity of the incident light. I do.
  • the charge is input to the gate terminal of the amplifying transistor via the transfer transistor, and the voltage output from the amplifying transistor is changed according to the amount of the charge.
  • the voltage output from the pixel is input to a voltage holding unit selectively connected to the pixel, and is held by the voltage holding unit. Then, the voltage held by the voltage holding unit is output from the voltage holding unit and input to the voltage adding circuit.
  • a voltage output from one or more of the selected voltage holding units is input, and a voltage corresponding to the sum of the input voltages is output.
  • Selective connection between the pixel and the voltage holding unit is made by a first selecting unit, and selective connection between the voltage holding unit and the voltage adding circuit is made by a second selecting unit.
  • the voltage holding unit is configured to input and hold the voltage output from the selection transistor of the pixel selected by the first selection unit, and the second holding unit and the second holding unit, respectively.
  • the voltage addition circuit includes a holding unit, and the voltage addition circuit includes a sum of voltages output from the first holding unit of the voltage holding unit selected by the second selection unit, and a sum of voltages output from the second holding unit of the voltage holding unit. It is preferable to output a voltage corresponding to the difference between the sum and the sum.
  • the voltage ( ⁇ signal component) at which the pixel power is also output immediately after initialization is held in the first holding unit of the voltage holding unit, and the charge generated by the photodiode is applied to the gate terminal of the amplifying transistor.
  • the voltage (bright signal component) output from the pixel during the transfer is held in the second holding unit of the voltage holding unit.
  • the sum of the voltage (dark signal component) output from the first holding unit of the voltage holding unit and the sum of the voltage (bright signal component) output from the second holding unit of the voltage holding unit are calculated. , A voltage corresponding to the difference is obtained. Thereby, an image with reduced noise can be obtained.
  • the solid-state imaging device includes a voltage addition circuit m, n for each column of M X N pixels P.
  • the voltage addition circuit power S is provided for each of a plurality of columns of M ⁇ N pixels P by one, m, n
  • pixel data can be collectively read in both or one of the row direction and the column direction.
  • FIG. 1 is a configuration diagram of a solid-state imaging device 1 according to the present embodiment.
  • FIG. 2 is a diagram illustrating a pixel P and a voltage holding included in a solid-state imaging device 1 according to the present embodiment.
  • FIG. 3 is a circuit diagram of a signal processing unit S included in the solid-state imaging device 1 according to the present embodiment.
  • FIG. 4 is a timing chart illustrating a first operation example of the solid-state imaging device 1 according to the present embodiment.
  • FIG. 5 is a timing chart illustrating a second operation example of the solid-state imaging device 1 according to the present embodiment.
  • FIG. 6 is a partial configuration diagram of a solid-state imaging device according to another embodiment.
  • FIG. 7 is a circuit diagram n of a signal processing unit S included in a solid-state imaging device according to another embodiment.
  • FIG. 8 is a configuration diagram of a unit cell of a light receiving section of a conventional solid-state imaging device.
  • FIG. 1 is a configuration diagram of the solid-state imaging device 1 according to the present embodiment.
  • the solid shown in this figure The imaging device 1 has MXN pixels P, KXN voltage holding units H and N signals
  • a processing unit S is provided. Where M and N are integers greater than or equal to 2 and K is greater than or equal to M
  • m is an integer from 1 to M
  • n is an integer from 1 to N
  • k is an integer from 1 to K.
  • K 2.
  • ⁇ is even.
  • ⁇ ⁇ ⁇ pixels 2 are two-dimensionally arranged in ⁇ rows and ⁇ columns, and each pixel ⁇ is an m-th row ⁇
  • Each pixel P has a common configuration, and includes an photodiode including a photodiode.
  • It is of the active pixel type and outputs a voltage corresponding to the intensity of light incident on the photodiode.
  • Each of the voltage holding units H has a common configuration, and includes the n-th pixel P out of the M ⁇ N pixels P.
  • Input the voltage output from any pixel selected from the M pixels P P in the column.
  • the voltage holding unit ⁇ in the first row is connected to the pixels in the odd-numbered rows of the ⁇ ⁇ ⁇ pixels ⁇
  • the voltage holding unit H in the second row is connected to the even of the M ⁇ N pixels P.
  • the voltage output from each of them is input, predetermined signal processing is performed based on these voltages, and a voltage representing the processing result is output.
  • FIG. 2 shows a pixel ⁇ and a voltage holding unit included in the solid-state imaging device 1 according to the present embodiment.
  • FIG. 3 is a circuit diagram of H.
  • Each pixel P has a photo k, n m, n that generates an amount of charge according to the intensity of incident light.
  • Diode PD Diode PD
  • amplifying transistor T that outputs a voltage corresponding to the amount of charge input to the gate terminal
  • gate of amplifying transistor T that amplifies charges generated by photodiode PD.
  • the selection transistor T to output a voltage to the external wiring L. Note that in this example
  • Each transistor is a field-effect transistor, and electrically connects the source and the drain when the input voltage to the gate terminal is at a high level.
  • the anode terminal of the photodiode PD is set to the ground potential.
  • Transient for amplification The drain terminal of the star T has a bias potential.
  • the transfer transistor ⁇ has its drain terminal connected to the gate terminal of the amplification transistor ⁇ , and its source terminal connected to the force source terminal of the photodiode PD.
  • the source terminal of the discharging transistor ⁇ is connected to the gate terminal of the amplifying transistor ⁇ , and the drain terminal is set to the bias potential.
  • the source of the selection transistor ⁇ is an amplifying transistor.
  • the drain terminal is connected to the wiring L.
  • the transfer transistor ⁇ inputs a transfer control signal S to its gate terminal, and transfers the charge generated by the photodiode PD to the gate terminal of the amplification transistor T when the transfer control signal S is at a high level. Forward.
  • the discharge transistor T receives the discharge control signal s at its gate terminal, and discharges the charge at the gate terminal of the amplification transistor T when the discharge control signal s is at a high level s.
  • the selection transistor ⁇ inputs the m-th row selection control signal S to its gate terminal, and when the m-th row selection control signal S is at a high level, the amplification transistor T outputs a voltage which is also output to an external device. Output to wiring L.
  • each pixel ⁇ configured as described above, when the transfer control signal S is at one level and the discharge control signal S is at the high level, the charge at the gate terminal of the amplifying transistor T is discharged. If the m row selection control signal S power is S high level, the output voltage (dark signal component) of the amplifying transistor T in the initialized state is output to the wiring L via the selection transistor T. On the other hand, if the discharge control signal S is at a low level and the transfer control signal S and the m-th row selection control signal S are each at a high level, the charge generated by the photodiode PD is transferred to the gate terminal of the amplifying transistor T. The output voltage (bright signal component) is output to the wiring L via the selection transistor ⁇ according to the amount of the charge.
  • Each of the voltage holding units ⁇ has a common configuration, and includes a first holding unit ⁇ and a second holding unit
  • Each of the first holding unit H and the second holding unit H has a similar configuration to each other, and a transistor ⁇ force output for selecting a pixel selected from among the M pixels PP in the n-th column. Can be input and held, and the held voltage can be output.
  • One end of the capacitor C is set to the ground potential, and the other end of the capacitor C is connected to the drain of the transistor T.
  • the source terminal of 12 ⁇ 11 is connected to the selection transistor T of the pixel P via wiring.
  • the drain terminal of the transistor T is connected to the input terminal of the signal processing unit S. like this
  • the first holding unit ⁇ ⁇ ⁇ ⁇ configured in the first stage has a first input control input to the gate terminal of the transistor ⁇ .
  • the pressure V is output to the signal processing unit S.
  • the second holding unit H includes a transistor T, a transistor T, and a capacitor C. Ki
  • One end of the capacitor C is set to the ground potential, and the other end of the capacitor C is connected to the drain of the transistor T.
  • the source terminal 22 is connected to the selection transistor T of the pixel P via wiring.
  • the drain terminal of the transistor T is connected to the input terminal of the signal processing unit S. like this
  • the second holding unit ⁇ is configured to have a second input control input to the gate terminal of the transistor ⁇ .
  • the voltage output from input, k, 2 nm, n is held in capacitor C and input to the gate terminal of transistor T.
  • the pressure V is output to the signal processing unit S.
  • the first holding unit H and the second holding unit H operate at mutually different timings.
  • the first holding unit H and the second holding unit H store different timings on the selected pixels.
  • a first capacitor C and a second capacitor C which are connected by a plug.
  • the first holding unit H controls the transfer control signals k, n, ⁇ nm, n at the pixel P connected via the wiring L.
  • the second holding unit ⁇ is connected via wiring, and the discharge control signal S is at a low level in the pixel P of k, n, lk, n, 2 n and the transfer control signal S
  • the amplifying transistor T outputs the output voltage (bright signal component) V and holds it.
  • each voltage holding unit ⁇ select one or more voltage holding units of ⁇ k, n 12 22 and change the voltage held in the selected voltage holding unit. It is output from the voltage holding unit and input to the voltage addition circuit S.
  • FIG. 3 is a circuit diagram of the signal processing unit S included in the solid-state imaging device 1 according to the present embodiment.
  • Each signal processing unit S has a common configuration, and includes a voltage follower circuit FF and a voltage n 14 voltage addition circuit A.
  • the signal processing unit S is connected to the two voltage holding units H and H.
  • Each of the voltage follower circuits F—F has a common configuration, and has an inverting input of an amplifier.
  • the terminal and the output terminal are directly connected to each other, have a high input impedance and a low output impedance, and are ideally an amplification circuit with an amplification factor of 1.
  • ⁇ is the voltage follower times
  • the input terminal of the voltage follower circuit F has a switch whose opening and closing are controlled by the control signal S.
  • the reset voltage V is input to the slave.
  • the input terminal of the voltage follower circuit F has a control signal S
  • the switch whose opening and closing is controlled by is connected, and when this switch is closed, rst2
  • the reset voltage V is input to the input terminal of the voltage follower circuit F.
  • a switch whose opening and closing are controlled by the control signal S is connected to the input terminal of the switch.
  • the reset voltage V is applied to the input terminal of the voltage follower circuit F.
  • the switch to be controlled is connected, and when the switch is closed, the reset voltage V is input to the input terminal of the voltage follower circuit F.
  • the voltage adding circuit A has an amplifier and six resistors RR. Amplifier inversion
  • the input terminal is connected to the output terminal of the voltage follower circuit F via a resistor R.
  • R is connected to the output terminal of the voltage follower circuit F via R
  • the non-inverting input terminal of the amplifier is connected to a voltage
  • V 0ut (v + V w )-(V, + V 2 ⁇ (!)
  • the voltage addition circuit ⁇ outputs the voltage output from the first holding unit H of each voltage holding unit H.
  • the control signals S 1 and S 2 go to a high level, and the reset voltage V is input to the voltage follower circuits F 1 and F 2. 4 After resetting, the voltage adding circuit A outputs the voltage V output from the first holding unit H of the voltage holding unit H.
  • Voltage V can be output. Also, a significant voltage is output only from the voltage holding unit H out 2, n
  • control signals S 1 and S 2 become high level, and the voltage follower circuits F 2 and F 3
  • the voltage adding circuit A operates the first holding unit of the voltage holding unit H.
  • a voltage V corresponding to the difference between the voltage V and the voltage V can be output.
  • m, n trans reset m-th row selection control signal S, first input control signal S input to voltage holding unit H, select, mk, n input, k, l second input control signal S and output control signal S, and Enters the signal processing section S
  • the control signals s — S to be output are the timing of the overall operation of the solid-state imaging device 1.
  • the first operation example described below is an operation example in a case where a high-definition image is obtained by capturing an image with M ⁇ N pixels.
  • the second operation example is an operation example in a case where an image is obtained at high speed by reducing the number of pixels.
  • FIG. 4 is a timing chart illustrating a first operation example of the solid-state imaging device 1 according to the present embodiment. This figure shows the data for each pixel P in the first row and each pixel P in the second row.
  • Discharge control signal S transfer input to the gate terminal of transfer transistor T of pixel P
  • the control signal S is input to the gate terminal of the selection transistor T of the pixel P in the first row.
  • the first input control signal S input to the gate terminal of the transistor T of the first holding unit H of the voltage holding unit H of the first row, the first holding unit H of the voltage holding unit H of the second row
  • the first input control signal S input to the gate terminal of the transistor T of the second row
  • the second input control signal S input to the gate terminal of the transistor T of the second holding section H of the voltage holding section H of the first row
  • the second row The second input control signal S input to the gate terminal of the transistor T of the second holding unit H of the voltage holding unit H, the transistor T of the voltage holding unit H of the first row, and the output input to the respective gate terminals
  • the waveforms of the control signal S and the output control signal s input to the gate terminals of the transistors T and T of the voltage holding unit H in the second row are shown.
  • the transfer control signal S, the first row selection control signal S, and the second row selection control signal S are each at a low level. Further, the first input control signal S, the second input control signal S, and the output control signal S input to the voltage holding unit H, and the first input control signal S, input to the voltage holding unit H, Each of the second input control signal S and the output control signal S is also at a low level.
  • the discharge control signal S changes to a high level at a time t, and changes to a low level at a time t after the time t.
  • the transfer control signal S changes to high level at time t after time t, and changes to low level at time t after time t.
  • the first row selection control signal s changes to high level at time t.
  • the first input control signal S is output only during a certain period from the time t when the discharge control signal S changes to the low level to the time t when the transfer control signal S changes to the high level.
  • the voltage ( ⁇ signal component) V output from the pixel P is held by the first holding unit ⁇ of the voltage holding unit ⁇ ⁇ .
  • the second input control signal S is at the high level for a certain period from time t to time t when the transfer control signal S is at the high level.
  • the voltage (bright signal component) V at which the pixel P power is also output is held by the second holding unit H of the voltage holding unit H.
  • the voltage ( ⁇ signal component) V output S is output from the holding unit H, and the voltage (bright signal component) V is output from the second holding unit H, and these voltages are input to the signal processing unit S.
  • the first row selection control signal S changes to low level. Thus, the reading of the data of each pixel ⁇ in the first row is completed.
  • the transfer control signal S changes to high level at time t after time t, and changes to low level at time t after time.
  • the second row selection control signal S changes to high level at time t.
  • the first input control signal S is supplied for a certain period from the time t when the discharge control signal S changes to a low level to the time t when the transfer control signal S changes to a high level.
  • the voltage ( ⁇ signal component) V output from the pixel P is held by the first holding unit H of the voltage holding unit H.
  • the second input control signal S is at a high level for a certain period from time t to time t when the transfer control signal S is at a high level.
  • the voltage (bright signal component) V at which the pixel P power is also output is held by the second holding unit H of the voltage holding unit H.
  • the output control signal S is output at time t after time t. At the time t after the time.
  • the second row selection control signal S changes to low level. From the above, each pixel P in the second row is
  • the data of the pixels P in the several rows are read out via the voltage holding unit H, and the pixels P in the even rows are read out.
  • the bright signal component of the pixel P in the first row is input to the voltage follower circuit F, and the voltage follower circuit
  • the reset voltage V is input to F. Therefore, after the time,
  • the applied voltage V is obtained by subtracting the ⁇ signal component from the bright signal component of the pixel P in the first row.
  • control signals S 1, S 2 go to the low level after going to the high level
  • the reset voltage V is input to the voltage follower circuit F, and the voltage follower circuit
  • the dark signal component of the pixel P in the second row is input to the path F, and the reset voltage is applied to the voltage follower circuit F.
  • V is input, and the bright signal component of the pixel P in the second row is input to the voltage follower circuit F.
  • Reset 4 2 n
  • the voltage V output from the voltage adding circuit A after the time t is equal to the pixel P in the second row.
  • the bright signal component power of the light signal component is determined according to the value obtained by subtracting the signal component.
  • the voltage follower circuit F After time t, the voltage follower circuit F outputs the signal ⁇ of the pixel P of the third row.
  • the reset voltage V is input to the voltage follower circuit F, and the reset voltage V is input to the voltage follower circuit F.
  • the value corresponds to the value obtained by subtracting the ⁇ signal component from the bright signal components of the pixels P in three rows.
  • control signal S 1 and S 2 After the control signals S 1 and S 2 have reached the high level before a certain time t later, the control signal S
  • the ⁇ signal component of the pixel P in the fourth row is input to the voltage follower circuit F, and the voltage follower circuit F
  • the value corresponds to the value obtained by subtracting the ⁇ signal component from the bright signal component of the pixels P in four rows.
  • the time from time t to time t in the figure is set as the unit time.
  • the voltage V corresponding to the sum of the degrees is output from the voltage adding circuit A, and the third
  • a voltage V corresponding to the sum of the light intensities incident on the pixels P in the row is output from the voltage adding circuit A.
  • FIG. 5 is a timing chart illustrating a second operation example of the solid-state imaging device 1 according to the present embodiment.
  • each pixel P in the first row and each pixel P in the second row are also shown.
  • Each of S-S is always at a low level, and the voltage follower circuits F-F input rstl rst4 1 4
  • the switch connected to the force terminal is always open.
  • Control signal S second input control signal S and output control signal S
  • the first input control signal S and the second input control signal S are the first input control signal S and the second input control signal S.
  • n input, 2,1 input.2,2 and output control signal S are also low level.
  • each pixel P in the first row and each pixel P in the second row are respectively
  • the power control signal s changes to the high level at the time t, and changes to the low level at the time t after the time.
  • the transfer control signal S changes to a high level at a time t after the time t, and changes to a low level at a time t after the time.
  • Each of the first row selection control signal S and the second row selection control signal s turns to high level at the time.
  • the first input control signal S is supplied only during a certain period from the time t when the discharge control signal S changes to the low level to the time t when the transfer control signal S changes to the high level.
  • the voltage ( ⁇ signal component) V output from the pixel P is held by the first holding unit ⁇ of the voltage holding unit ⁇ ⁇ .
  • the first input control signal S is applied only for a certain period from the time t at which the discharge control signal S changes to the low level to the time t at which the transfer control signal s changes to the high level.
  • the pixel P output and the output voltage ( ⁇ signal component) V are held by the first holding unit H of the voltage holding unit H.
  • the second input control signal S is at the high level for a certain period from time t to time t when the transfer control signal S is at the high level.
  • the voltage (bright signal component) V at which the pixel P power is also output is held by the second holding unit H of the voltage holding unit H.
  • the second input control signal S is at a high level for a certain period from time t to time t when the transfer control signal S is at a high level.
  • the voltage (bright signal component) V is held by the second holding unit H of the voltage holding unit H.
  • the output control signal S changes to high level at time t, and changes to low level at time Ijt.
  • the voltage ( ⁇ signal component) V of the first holding unit H of the voltage holding unit H is output, and the voltage (bright signal component, the bright signal component) is output from the second holding unit ⁇ of the voltage holding unit ⁇ .
  • V is input, and the voltage (signal component) V is output from the first holding unit ⁇ of the voltage holding unit ⁇ , and the voltage (bright signal component) V is output from the second holding unit ⁇ of the voltage holding unit ⁇ .
  • These voltages are output and input to the signal processing unit S.
  • the operation shown is performed to input the pixel P in the first row and the pixel P in the second row.
  • the voltage V according to the sum of the intensity of the emitted light is output from the voltage adding circuit A. Then
  • Each of the first row selection control signal S and the second row selection control signal S is low level.
  • each pixel P in the third row and each pixel P in the fourth row are identical to each pixel P in the third row and each pixel P in the fourth row.
  • a voltage V corresponding to the sum of the intensity of light incident on each P is output from the voltage addition circuit A.
  • a voltage V corresponding to the sum of the light intensities is output from the voltage adding circuit A, and then the next unit time
  • the output voltage V is output from the voltage adding circuit A.
  • the solid-state imaging device 1 has the pixels P two-dimensionally arranged in M rows and N columns, and in the first operation example, the number of pixels in M rows and N columns is M, n
  • an image having (M / 2) rows and N columns of pixels can be obtained.
  • the second operation example although the number of pixels of one image is reduced by half, the time required to acquire one image is also reduced by half, and high-speed imaging is possible.
  • the second operation example when reading data of two pixels at once, it is not necessary to collect and accumulate charges generated by the photodiodes included in each of the two pixels by one parasitic capacitance portion. The charges generated by the photodiodes included in each of the two pixels are individually stored in individual parasitic capacitors, and then a voltage corresponding to the amount of the charges stored in each is added. Therefore, a clear image can be obtained.
  • the pixels P arranged two-dimensionally in M rows and N columns are
  • One signal processing unit was provided for each of the m and n columns. However, one signal processing unit may be provided for a plurality of columns of the pixels P two-dimensionally arranged in M rows and N columns. Less than
  • FIG. 6 is a partial configuration diagram of a solid-state imaging device according to another embodiment.
  • FIG. 7 is a circuit diagram of a signal processing unit S included in a solid-state imaging device according to another embodiment. This implementation
  • the solid-state imaging device includes M X N pixels P, K X N voltage holding units H, and
  • Pixels P arranged two-dimensionally in M rows and N columns are the same as those shown in FIG.
  • the pixel shown in FIG. 1 is similarly connected to the voltage holding unit H shown in FIG. K X N
  • the voltage holding units H have a force signal having a configuration similar to that shown in FIGS. 1 and 2.
  • the mode of connection with the processing unit S is different from that of FIG.
  • the signal processing unit S includes eight voltage follower circuits FF and a voltage addition circuit A,
  • V is input to the input terminal of the voltage follower circuit F.
  • Second holding part of voltage holding part H is input to the input terminal of the voltage follower circuit F.
  • the voltage V output from H is input to the input terminal of the voltage follower circuit F.
  • the voltage V output from H is input to the input terminal of the voltage follower circuit F. Electric
  • the voltage V output from the second holding unit H of the voltage holding unit H is equal to the voltage follower circuit F
  • each of the voltage follower circuits F F is the voltage follower circuits F F
  • the voltage V output from the voltage addition circuit A is expressed by the following equation.
  • Equation 2 (C +, 2 + +1 , 2 + +1 , 2 )-( ; 10+, +)... (2) That is, when all the voltage holding units H, ⁇ , ⁇ , and ⁇ ⁇ arranged in 2 ⁇ 2 output a significant voltage, the voltage adding circuit A outputs the voltage holding unit H The first holding part of the H output The sum of the output voltages (V + V + V + V) and
  • the switches connected to the input terminals of the voltage follower circuits F, F, F, and F are closed, and the reset voltage V is input to the input terminals of the voltage follower circuits F, F, F, and F .
  • the voltage adding circuit A calculates the sum (V + V) of the voltages output from the first holding units of these two voltage holding units H and H, and the two voltage holding units H and ⁇ It is possible to output a voltage V according to the difference between the sum (V + V) of the voltages output from the respective second holding units.
  • data of two pixels P and! 3 adjacent in the row direction among the pixels P arranged two-dimensionally in M rows and N columns can be collectively read.
  • the voltage addition circuit ⁇ calculates the sum (V + V) of the voltages output from the two voltage holding units H and the first holding unit of each of the Hs, and the voltage sum of the two voltage holding units 2 and ⁇ (2) Sum of voltages output from the holding unit (V + V
  • the reset voltage V is input to the voltage follower circuits other than the voltage follower circuit to which the voltage is input. I do.
  • the voltage adding circuit A is a voltage corresponding to a difference between a voltage output from the first holding unit of the one voltage holding unit and a voltage output from the second holding unit of the one voltage holding unit. V out can be output. That is, in this case, data of individual pixels can be sequentially read from the pixels P two-dimensionally arranged in M rows and N columns.
  • the solid-state imaging device has pixels P two-dimensionally arranged in M rows and N columns, and has pixels in M rows and N columns.
  • Acquisition of a high-definition image having a number hereinafter referred to as “first operation example”
  • acquisition of an image having (MZ2) rows and N columns of pixels hereinafter referred to as “second operation example”
  • M rows Acquisition of an image having the number of pixels in the (N / 2) column hereinafter referred to as “third operation example”
  • acquisition of an image having the number of pixels in the (MZ2) row and (N / 2) column hereinafter “the third operation example”). 4 operation example)
  • each of the second operation example and the third operation example although the number of pixels of one image is halved, the time required to acquire one image is also halved, and high-speed imaging is possible. is there. Also, in comparison with the first operation example, in the fourth operation example, although the number of pixels of one image is reduced to 1/4, the time required to acquire one image is also reduced to 1/4. In addition, faster imaging is possible.
  • electric charges generated in the photodiode included in each pixel are collected by one parasitic capacitance unit. Charges generated by the photodiodes included in each pixel are stored individually in individual parasitic capacitance units, and then a voltage corresponding to the amount of charges stored in each is added. As a result, a clear image can be obtained.
  • the present invention is not limited to the above embodiment, and various modifications are possible.
  • the number of pixels to be collectively read in the column direction or the row direction is 2, but the number may be 3 or more.
  • the present invention can be used for a solid-state imaging device in which active pixel pixels including a photodiode are two-dimensionally arranged in M rows and N columns.

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Abstract

　固体撮像装置１は、Ｍ×Ｎ個の画素Ｐm,n、Ｋ×Ｎ個の電圧保持部Ｈk,nおよびＮ個の信号処理部Ｓnを備える。Ｍ×Ｎ個の画素Ｐm,nはＭ行Ｎ列に２次元配列されており、各画素Ｐm,nは第ｍ行第ｎ列に位置する。各電圧保持部Ｈk,nは、Ｍ×Ｎ個の画素Ｐm,nのうちの第ｎ列にあるＭ個の画素Ｐ1,n～ＰM,nから選択される何れかの画素から出力される電圧を入力して保持することができ、また、その保持している電圧を出力することができる。各信号処理部Ｓnは、２個の電圧保持部Ｈ1,nおよびＨ2,nそれぞれから出力される電圧を入力し、これら電圧を基に所定の信号処理を行なって、その処理結果を表す電圧を出力する。

Description

明 細 書
固体撮像装置
技術分野
[0001] 本発明は、フォトダイオードを含むアクティブピクセル型の画素が M行 N列に 2次元 配列された固体撮像装置に関するものである。
背景技術
[0002] 固体撮像装置として、 CMOS技術を用いたものが知られており、また、その中でも アクティブピクセル方式のものが知られている。アクティブピクセル方式の固体撮像装 置は、入射光強度に応じた量の電荷を発生するフォトダイオードを含むアクティブピ クセル型の画素が M行 N列に 2次元配列されていて、各画素において光入射に応じ てフォトダイオードで発生した電荷を、トランジスタからなるソースフォロワ回路を経て 電荷-電圧変換するものであり、低ノイズで撮像を行なうことができる。
[0003] このようなアクティブピクセル方式の固体撮像装置は、近年では、 FA (factory automation)などの産業用途に用いられているだけでなぐ携帯電話などの民生用途 にも用いられており、用途範囲が拡大しつつある。ところで、固体撮像装置の用途と して、多くの画素数で撮像することで高精細の画像を得たい場合と、画素数を少なく してでも高速に画像を得たい場合とがある。特許文献 1には、このような 2つの用途そ れぞれに切り替えて用いることができる固体撮像装置が開示されている。
[0004] 図 8は、特許文献 1に開示された固体撮像装置の受光部の単位セルの構成図であ る。この図に示される単位セル Sは、受光部において 2次元配列された多数の画素の うちの 2 X 2画素分に相当するものであって、 4つのフォトダイオード a , a ， a およ
11 12 21 び a 、 4つの転送用トランジスタ MTX1 , MTX2, MTX3および MTX4、 1つの増幅
22
用トランジスタ MSF、 1つの放電用トランジスタ MRES、ならびに、 1つの選択用トラン ジスタ MSELを含む。
[0005] 増幅用トランジスタ MSFのゲート端子および放電用トランジスタ MRESのドレイン 端子それぞれには、転送用トランジスタ MTX1を介してフォトダイオード a の力ソード
11 端子が接続され、転送用トランジスタ MTX2を介してフォトダイオード a の力ソード端 子が接続され、転送用トランジスタ MTX3を介してフォトダイオード a の力ソード端子
21
が接続され、また、転送用トランジスタ MTX4を介してフォトダイオード a の力ソード
22 端子が接続されている。増幅用トランジスタ MSFおよび選択用トランジスタ MSELは 、ソースフォロワ回路を構成しており、 4つのフォトダイオード a , a , a および a のう
11 12 21 22 ちから選択された 1個または 2個以上のフォトダイオードで発生した電荷を読み出して 、その電荷の総量に応じた電圧を出力する。
[0006] 電荷が読み出されるべきフォトダイオードの選択は、 4つの転送用トランジスタ MTX 1一 MTX4それぞれのゲート端子への電圧印加により為される。例えば、この固体撮 像装置は、 4つのフォトダイオード a , a , a および a それぞれが個々に選択される
11 12 21 22
場合には、多くの画素数で撮像することができて、高精細の画像を得ることができる。 また、この固体撮像装置は、 4つのフォトダイオード a , a , a および a の全てが同
11 12 21 22
時に選択される場合には、画素数が少なくなるものの、高速に画像を得ることができ る。
特許文献 1 :特開 2000 - 59696号公報
発明の開示
発明が解決しょうとする課題
[0007] しかしながら、上記の特許文献 1に開示された固体撮像装置は以下のような問題点 を有している。すなわち、増幅用トランジスタ MSFのゲート容量を含む寄生容量部の 容量値の総和を Cとし、単位セル S内で選択された各フォトダイオードで発生して寄 生容量部に蓄積される電荷の総量を Qとすると、電荷-電圧変換により得られる出力 電圧 Vは「V=Q/C」なる式で表される。この式から判るように、撮像感度を高くする には、寄生容量部の容量値 Cを小さくすることが必要である。一方、出力電圧 Vは、 使用可能な電源電圧範囲および回路系の制約により、 IV程度が上限である。
[0008] このこと力 、寄生容量部に蓄積され得る電荷の量 Qにも上限がある。しかし、その 上限値 (飽和電荷量）は、単位セル S内で選択されるフォトダイオードの個数に依らず 一定値である。したがって、高速撮像時に単位セル S内で選択されるフォトダイオード の個数が多レ、と、それらのフォトダイオードで発生する電荷の総量 Qが飽和電荷量を 超える場合があり、その場合には、出力電圧 Vと電荷量 Qとの間の関係が上記関係 式「V=Q/C」から外れて、撮像により得られる画像は不鮮明なものとなる。
[0009] 本発明は、上記問題点を解消する為になされたものであり、高精細撮像および高 速撮像それぞれに切り替えて用いることが可能であって何れの場合であっても鮮明 な画像を得ることができる固体撮像装置を提供することを目的とする。
課題を解決するための手段
[0010] 本発明に係る固体撮像装置は、 (1)入射光強度に応じた量の電荷を発生するフォト ダイオードと、ゲート端子に入力している電荷の量に応じた電圧を出力する増幅用ト ランジスタと、フォトダイオードで発生した電荷を増幅用トランジスタのゲート端子へ転 送する転送用トランジスタと、増幅用トランジスタのゲート端子の電荷を放電する放電 用トランジスタと、増幅用トランジスタから出力される電圧を選択的に出力する選択用 トランジスタとを各々含み、 M行 N列に 2次元配列された M X N個の画素 P と、（2) M X N個の画素P のうち力 選択される何れかの画素の選択用トランジスタから出
m,n
力される電圧を入力して保持する K X N個の電圧保持部 H と、 (3) K X N個の電圧
k,n
保持部 H のうちから選択される何れかの 1または 2以上の各電圧保持部から出力さ
k'n
れる電圧を入力し、その入力した電圧の総和に応じた電圧を出力する電圧加算回路 と、（4) M X N個の画素 P のうち
Figure imgf000005_0001
力 何れかの Κ個の画素を選択して、その選択した Κ個の画素それぞれの選択用ト ランジスタから出力される電圧を、 Κ Χ Ν個の電圧保持部 Η のうち該列に対応する
k，n
K個の電圧保持部 H H に入力させる第 1選択手段と、（5) K X N個の電圧保持
Ι,η K，n
部 Η のうちから何れかの 1または 2以上の電圧保持部を選択して、その選択した各 k，n
電圧保持部に保持されている電圧を該電圧保持部から出力させて電圧加算回路に 入力させる第 2選択手段と、を備えることを特徴とする。ただし、 Mおよび Nそれぞれ は 2以上の整数であり、 Kは 2以上 M以下の整数であり、 mは 1以上 M以下の各整数 であり、 nは 1以上 N以下の各整数であり、 kは 1以上 K以下の各整数である。
[0011] この固体撮像装置によれば、 M行 X N列に 2次元配列された画素の何れかに光が 入射すると、その画素に含まれるフォトダイオードは入射光強度に応じた量の電荷を 発生する。その電荷は転送用トランジスタを経て増幅用トランジスタのゲート端子に入 力し、その電荷量に応じて増幅用トランジスタから出力される電圧は選択用トランジス タを経て画素から出力される。画素から出力された電圧は、その画素と選択的に接続 されている電圧保持部に入力して、その電圧保持部により保持される。そして、その 電圧保持部により保持されている電圧は、その電圧保持部から出力されて電圧加算 回路に入力する。電圧加算回路では、選択された何れかの 1または 2以上の各電圧 保持部から出力される電圧が入力され、その入力された電圧の総和に応じた電圧が 出力される。画素と電圧保持部との間の選択的な接続は第 1選択手段により為され、 電圧保持部と電圧加算回路との間の選択的な接続は第 2選択手段により為される。 これらの選択的な接続が適切に行なわれることにより、この固体撮像装置は、高精細 撮像および高速撮像それぞれに切り替えて用いることが可能であり、また、高速撮像 時においても鮮明な画像を得ることができる。
[0012] 本発明に係る固体撮像装置では、電圧保持部は、第 1選択手段により選択された 画素の選択用トランジスタから出力される電圧を各々入力して保持する第 1保持部お よび第 2保持部を含み、電圧加算回路は、第 2選択手段により選択された電圧保持 部の第 1保持部から出力される電圧の総和と、該電圧保持部の第 2保持部から出力 される電圧の総和と、の差に応じた電圧を出力するのが好適である。この場合には、 例えば、初期化直後に画素力も出力される電圧 (喑信号成分)が電圧保持部の第 1 保持部に保持され、フォトダイオードで発生した電荷が増幅用トランジスタのゲート端 子に転送されているときに画素から出力される電圧（明信号成分)が電圧保持部の第 2保持部に保持される。そして、電圧加算回路において、電圧保持部の第 1保持部 から出力される電圧（暗信号成分)の総和と、電圧保持部の第 2保持部から出力され る電圧（明信号成分）の総和と、の差に応じた電圧が求められる。これにより、ノイズが 低減された画像を得ることができる。
[0013] 本発明に係る固体撮像装置は、 M X N個の画素 P の各列に対して電圧加算回路 m,n
力 S iつずつ設けられているのが好適であり、この場合には、列方向について画素のデ ータを纏め読みすることができる。また、本発明に係る固体撮像装置は、 M X N個の 画素 P の複数列に対して電圧加算回路力 S1つずつ設けられているのが好適であり m,n
、この場合には、行方向および列方向の双方または何れか一方について画素のデ ータを纏め読みすることができる。 [0014] 以上、詳細に説明したとおり、本発明によれば、高精細撮像および高速撮像それ ぞれに切り替えて用いることが可能であり、何れの場合であっても鮮明な画像を得る こと力 Sできる。
図面の簡単な説明
[0015] [図 1]図 1は本実施形態に係る固体撮像装置 1の構成図である。
[図 2]図 2は本実施形態に係る固体撮像装置 1に含まれる画素 P および電圧保持
m,n
部 H の回路図である。
k，n
[図 3]図 3は本実施形態に係る固体撮像装置 1に含まれる信号処理部 Sの回路図で
n
ある。
[図 4]図 4は本実施形態に係る固体撮像装置 1の第 1動作例を説明するタイミングチ ヤートである。
[図 5]図 5は本実施形態に係る固体撮像装置 1の第 2動作例を説明するタイミングチ ヤートである。
[図 6]図 6は他の実施形態に係る固体撮像装置の一部構成図である。
[図 7]図 7は他の実施形態に係る固体撮像装置に含まれる信号処理部 Sの回路図で n ある。
[図 8]図 8は従来の固体撮像装置の受光部の単位セルの構成図である。
符号の説明
[0016] 1 固体撮像装置
P 画素
m,n
H 電圧保持部
k'n
S 信号処理部
n
F一 F 電圧フォロワ回路
1 4
A 電圧加算回路
発明を実施するための最良の形態
[0017] 以下、添付図面を参照して本発明の実施の形態を詳細に説明する。なお、図面の 説明において同一の要素には同一の符号を付し、重複する説明を省略する。
[0018] 図 1は、本実施形態に係る固体撮像装置 1の構成図である。この図に示される固体 撮像装置 1は、 M X N個の画素 P 、K X N個の電圧保持部 H および N個の信号
m,n k,n
処理部 Sを備える。ここで、 Mおよび Nそれぞれは 2以上の整数であり、 Kは 2以上 M
n
以下の整数であり、 mは 1以上 M以下の各整数であり、 nは 1以上 N以下の各整数で あり、 kは 1以上 K以下の各整数である。なお、図 1では、 K= 2としている。また、 Μは 偶数である。
[0019] Μ Χ Ν個の画素 Ρ は Μ行 Ν列に 2次元配列されており、各画素 Ρ は第 m行第 η
m,n m,n
列に位置する。各画素 P は、共通の構成を有しており、フォトダイオードを含むァク
m,n
ティブピクセル型のものであり、該フォトダイオードに入射した光の強度に応じた電圧 を出力する。
[0020] 各電圧保持部 H は、共通の構成を有しており、 M X N個の画素 P のうちの第 n
k,n m,n
列にある M個の画素 P P から選択される何れかの画素から出力される電圧を入
Ι,η ,η
力して保持することができ、また、その保持している電圧を出力することができる。特 に、第 1行の電圧保持部 Η は、 Μ Χ Ν個の画素 Ρ のうちの奇数行目にある画素と
l,n m,n
配線で接続されており、第 2行の電圧保持部 H は、 M X N個の画素 P のうちの偶
2,n m,n
数行目にある画素と配線で接続されている。
[0021] 各信号処理部 S そ
Figure imgf000008_0001
れぞれから出力される電圧を入力し、これら電圧を基に所定の信号処理を行なって、 その処理結果を表す電圧を出力する。
[0022] 図 2は、本実施形態に係る固体撮像装置 1に含まれる画素 Ρ および電圧保持部
m,n
H の回路図である。各画素 P は、入射光強度に応じた量の電荷を発生するフォト k,n m,n
ダイオード PD、ゲート端子に入力している電荷の量に応じた電圧を出力する増幅用 トランジスタ T、フォトダイオード PDで発生した電荷を増幅用トランジスタ Tのゲート
1 1
端子へ転送する為の転送用トランジスタ τ、増幅用トランジスタ
2 τのゲート端子の電
1
荷を放電する為の放電用トランジスタ T、および、増幅用トランジスタ Tから出力され
3 1
る電圧を外部の配線 Lへ出力する為の選択用トランジスタ Tを含む。なお、本例の
n 4
各トランジスタは、電界効果トランジスタであり、ゲート端子への入力電圧がハイレべ ルの場合に、ソースとドレイン間を電気的に接続するものとする。
[0023] フォトダイオード PDは、そのアノード端子が接地電位とされている。増幅用トランジ スタ Tは、そのドレイン端子がバイアス電位とされている。転送用トランジスタ Τは、そ のドレイン端子が増幅用トランジスタ τのゲート端子に接続され、そのソース端子がフ オトダイオード PDの力ソード端子に接続されている。放電用トランジスタ Τは、そのソ ース端子が増幅用トランジスタ τのゲート端子に接続され、そのドレイン端子がバイ ァス電位とされている。選択用トランジスタ τは、そのソース端子が増幅用トランジスタ
Τのソース端子と接続され、そのドレイン端子が配線 Lと接続されている。
[0024] 転送用トランジスタ Τは、そのゲート端子に転送制御信号 S を入力し、その転送 制御信号 S がハイレベルであるときに、フォトダイオード PDで発生した電荷を増幅 用トランジスタ Tのゲート端子へ転送する。放電用トランジスタ Tは、そのゲート端子 に放電制御信号 s を入力し、その放電制御信号 s 力 sハイレベルであるときに、 増幅用トランジスタ Tのゲート端子の電荷を放電する。選択用トランジスタ Τは、その ゲート端子に第 m行選択制御信号 S を入力し、その第 m行選択制御信号 S 力 Sハイレベルであるときに、増幅用トランジスタ T力も出力される電圧を外部の配線 L へ出力する。
[0025] このように構成される各画素 Ρ は、転送制御信号 S 力 一レベルであって放電 制御信号 S がハイレベルとなることで、増幅用トランジスタ Tのゲート端子の電荷 が放電され、第 m行選択制御信号 S 力 Sハイレベルであれば、その初期化状態に ある増幅用トランジスタ T力 出力される電圧（暗信号成分）が選択用トランジスタ T を経て配線 Lに出力される。一方、放電制御信号 S 力 Sローレベルであって、転送 制御信号 S および第 m行選択制御信号 S それぞれがハイレベルであれば、フ オトダイオード PDで発生した電荷は増幅用トランジスタ Tのゲート端子に入力して、 その電荷の量に応じて増幅用トランジスタ τ力 出力される電圧（明信号成分）が選 択用トランジスタ Τを経て配線 Lに出力される。
[0026] 各電圧保持部 Η は、共通の構成を有しており、第 1保持部 Η および第 2保持部
H を含む。第 1保持部 H および第 2保持部 H それぞれは、互いに同様の構 成であり、第 n列にある M個の画素 P P のうち力 選択される何れかの画素の選 択用トランジスタ τ力 出力される電圧を入力して保持することができ、また、その保 持している電圧を出力することができる。
Figure imgf000010_0001
ャパシタ Cの一端は接地電位とされ、キャパシタ Cの他端は、トランジスタ T のドレイ
1 1 11 ン端子およびトランジスタ τ のソース端子それぞれと接続されている。トランジスタ
12 τ 11 のソース端子は、配線しを介して画素 P の選択用トランジスタ Tと接続されてレ、る。
n m'n 4
トランジスタ T のドレイン端子は、信号処理部 Sの入力端と接続されている。このよう
12 η
に構成される第 1保持部 Η は、トランジスタ Τ のゲート端子に入力する第 1入力制
k'n'l 11
御信号 S カ 、ィレベルであるときに、配線 Lを介して接続されている画素 P か
input, ,Ι n m,n ら出力される電圧をキャパシタ Cに保持させ、トランジスタ T のゲート端子に入力す
1 12
る出力制御信号 S がハイレベルであるときに、キャパシタ Cに保持されている電
output, k 1
圧 V を信号処理部 Sへ出力する。
k,n，l n
[0028] 第 2保持部 H は、トランジスタ T 、トランジスタ T およびキャパシタ Cを含む。キ
k,n,2 21 22 2
ャパシタ Cの一端は接地電位とされ、キャパシタ Cの他端は、トランジスタ T のドレイ
2 2 21 ン端子およびトランジスタ T のソース端子それぞれと接続されている。トランジスタ T
22 21 のソース端子は、配線しを介して画素 P の選択用トランジスタ Tと接続されてレ、る。
n m,n 4
トランジスタ T のドレイン端子は、信号処理部 Sの入力端と接続されている。このよう
22 η
に構成される第 2保持部 Η は、トランジスタ Τ のゲート端子に入力する第 2入力制
k,n,2 21
御信号 S がハイレベルであるときに、配線 Lを介して接続されている画素 P 力
input, k, 2 n m,n ら出力される電圧をキャパシタ Cに保持させ、トランジスタ T のゲート端子に入力す
2 22
る出力制御信号 S 力 Sハイレベルであるときに、キャパシタ Cに保持されている電
output, k 2
圧 V を信号処理部 Sへ出力する。
k,n,2 n
[0029] 第 1保持部 H および第 2保持部 H それぞれは、互いに異なるタイミングで動作
k'n'l k,n,2
する。第 1保持部 H および第 2保持部 H は、選択された画素に、異なるタイミン
k'n'l k,n,2
グで接続される第 1キャパシタ C、第 2キャパシタ Cをそれぞれ有している。例えば、
1 2
第 1保持部 H は、配線 Lを介して接続されている画素 P において転送制御信号 k，n,丄 n m,n
S 力ローレベルであって放電制御信号 S および第 m行選択制御信号 S そ trans reset select, m れぞれがハイレベルであるときに増幅用トランジスタ T力 出力される電圧（喑信号
1
成分) V を入力して保持する。一方、第 2保持部 Η は、配線しを介して接続され k,n,l k,n,2 n ている画素 P において放電制御信号 S がローレベルであって転送制御信号 S および第 m行選択制御信号 S それぞれがハイレベルであるときに増幅用トランジ スタ T力 出力される電圧（明信号成分) V を入力して保持する。
1
[0030] なお、各列について、 M 、なら びに、 Κ個の電圧保持部 Η 個の
Figure imgf000011_0001
画素 Ρ Ρ のうち力、ら何れかの Κ個の画素を選択して、その選択した Κ個の画素 それ — Η
Figure imgf000011_0002
に入力させるものである。また、各電圧保持部 Η のトランジスタ Τ および Τ は、 ,η k,n 12 22 何れかの 1または 2以上の電圧保持部を選択して、その選択した電圧保持部に保持 されている電圧を該電圧保持部から出力させて電圧加算回路 Sに入力させるもので
n
ある。
[0031] 図 3は、本実施形態に係る固体撮像装置 1に含まれる信号処理部 Sの回路図であ
n
る。各信号処理部 Sは、共通の構成を有しており、電圧フォロワ回路 F Fおよび電 n 1 4 圧加算回路 Aを含む。信号処理部 Sは、 2個の電圧保持部 H および H と接続さ
η Ι,η 2,η
れている。
[0032] 電圧フォロワ回路 F— Fそれぞれは、共通の構成を有しており、アンプの反転入力
1 4
端子と出力端子とが互いに直接に接続されており、高入力インピーダンスおよび低 出力インピーダンスを有し、理想的には増幅率 1の増幅回路である。電圧保持部 Η の第 1保持部 H
Figure imgf000011_0003
のアンプの非反転入力端子に入力する。電圧保持部 Η の第 2保持部 Η のトラン
l,n,2 ジスタ T のアンプの非反転入力端
Figure imgf000011_0004
子に入力する。電圧保持部 Η 力 出力される電
Figure imgf000011_0005
する。電圧保持部
Η は、電圧フォロワ回
Figure imgf000011_0006
路 Fのアンプの非反転入力端子に入力する。
4
[0033] 電圧フォロワ回路 Fの入力端子には、制御信号 S により開閉が制御されるスイツ
1 rstl
チが接続されており、このスィッチが閉じることにより、電圧フォロワ回路 Fの入力端
1
子にリセット電圧 V が入力する。電圧フォロワ回路 Fの入力端子には、制御信号 S
reset 2
により開閉が制御されるスィッチが接続されており、このスィッチが閉じることにより rst2 、電圧フォロワ回路 Fの入力端子にリセット電圧 V が入力する。電圧フォロワ回路 F
2 reset
の入力端子には、制御信号 S により開閉が制御されるスィッチが接続されており、 このスィッチが閉じることにより、電圧フォロワ回路 Fの入力端子にリセット電圧 V が
3 reset 入力する。また、電圧フォロワ回路 Fの入力端子には、制御信号 S により開閉が制
4 rst4
御されるスィッチが接続されており、このスィッチが閉じることにより、電圧フォロワ回 路 Fの入力端子にリセット電圧 V が入力する。
4 reset
[0034] 電圧加算回路 Aは、アンプおよび 6個の抵抗器 R Rを有している。アンプの反転
1 6
入力端子は、抵抗器 Rを介して電圧フォロワ回路 Fの出力端子と接続され、抵抗器
1 1
Rを介して電圧フォロワ回路 Fの出力端子と接続され、抵抗器 Rを介して自己の出
2 2 5
力端子と接続されている。アンプの非反転入力端子は、抵抗器 Rを介して電圧フォ
3
ロワ回路 Fの出力端子と接続され、抵抗器 Rを介して電圧フォロワ回路 Fの出力端
3 4 4
子と接続され、抵抗器 Rを介して接地電位と接続されている。
6
[0035] 電圧フォロワ回路 F— Fそれぞれの増幅率を 1として、 6個の抵抗器 R— Rそれぞ
1 4 1 6 れの抵抗値が互いに等しいとすると、電圧加算回路 Aの出力端子から出力される電 圧 V は、以下の式で表される。
out
[数 1]
V0ut = (v + Vw)- (V , + V2 ■■■(! )
[0036] すなわち、電圧保持部 H および H の双方から有意の電圧が出力されている場
Ι,η 2,η
合には、電圧加算回路 Αは、各電圧保持部 H の第 1保持部 H 力 出力される電
κ,η k,n,l
圧の総和 (V +V )と、各電圧保持部 H の第 2保持部 H から出力される電圧
Ι,η,Ι 2,n,l k，n k,n,2 の総和 (V +V )と、の差に応じた電圧 V を出力することができる。つまり、この
l,n,2 2,n,2 out
場合には、 M行 N列に 2次元配列されている画素 P のうちから列方向に隣接する 2 個の画素 P および!3 それぞれのデータを纏めて読み出すことができる。
m'n m+Ι,η
[0037] ただし、電圧フォロワ回路 F— Fのうちの何れかの電圧フォロワ回路の入力端子に
1 4
接続するスィッチが閉じることにより、その電圧フォロワ回路にはリセット電圧 V が入
reset 力するので、それに応じて上記 (1)式の右辺の 4項のうち何れかの項が V に置き換
reset
えられることになる。 [0038] 例えば、電圧保持部 H のみから有意の電圧が出力されている場合には、制御信 号 S ， S がハイレベルとなって電圧フォロワ回路 F ， Fにリセット電圧 V が入力 rst2 rst4 2 4 reset して、電圧加算回路 Aは、電圧保持部 H の第 1保持部 H から出力される電圧 V
l,n l'n'l
と、電圧保持部 H の第 2保持部 H から出力される電圧 V と、の差に応じた l，n，l l，n l,n,2 l,n,2
電圧 V を出力することができる。また、電圧保持部 H のみから有意の電圧が出力 out 2,n
されている場合には、制御信号 S , S がハイレベルとなって電圧フォロワ回路 F ,
rstl rst3 1
Fにリセット電圧 V が入力して、電圧加算回路 Aは、電圧保持部 H の第 1保持部
3 reset 2,n
H から出力される電圧 V と、電圧保持部 H の第 2保持部 H から出力される
2,n,l 2 ,1 2,n 2,n,2
電圧 V と、の差に応じた電圧 V を出力することができる。つまり、これらの場合に
2 ,2 out
は、 M行 N列に 2次元配列されている画素 P のうち力 個々の画素のデータを順次
m,n
に読み出すことができる。
[0039] なお、上述した画素 P に入力する転送制御信号 S 、放電制御信号 S および
m,n trans reset 第 m行選択制御信号 S 、電圧保持部 H に入力する第 1入力制御信号 S 、 select, m k,n input, k,l 第 2入力制御信号 S および出力制御信号 S 、ならびに、信号処理部 Sに入
input, k, 2 output, k n 力する制御信号 s — S それぞれは、この固体撮像装置 1の全体の動作のタイミ
rst 1 rst4
ングを制御する制御部 100から出力される。
[0040] 次に、本実施形態に係る固体撮像装置 1の動作例について説明する。以下に説明 する第 1動作例は、 M X N個の画素数で撮像して高精細の画像を得る場合の動作 例である。また、第 2動作例は、画素数を少なくして高速に画像を得る場合の動作例 である。
[0041] 図 4は、本実施形態に係る固体撮像装置 1の第 1動作例を説明するタイミングチヤ ートである。この図は、第 1行の各画素 P および第 2行の各画素 P それぞれのデー
l，n 2,n
タを読み出す場合を示してレ、る。
[0042] この図には、上から順に、画素 P の放電用トランジスタ Tのゲート端子に入力する
m，n 3
放電制御信号 S 、画素 P の転送用トランジスタ Tのゲート端子に入力する転送
reset m,n 2
制御信号 S 、第 1行の画素 P の選択用トランジスタ Tのゲート端子に入力する第
trans 丄 ,η 4
1行選択制御信号 S 、および、第 2行の画素 Ρ の選択用トランジスタ Τのゲート
select, 1 2,n 4 端子に入力する第 2行選択制御信号 S 、それぞれの波形が示されている。
select, 2 [0043] 続いて、第 1行の電圧保持部 H の第 1保持部 H のトランジスタ T のゲート端子 に入力する第 1入力制御信号 S 、第 2行の電圧保持部 H の第 1保持部 H の トランジスタ T のゲート端子に入力する第 1入力制御信号 S 、第 1行の電圧保持 部 H の第 2保持部 H のトランジスタ T のゲート端子に入力する第 2入力制御信 号 S 、第 2行の電圧保持部 H の第 2保持部 H のトランジスタ T のゲート端子 に入力する第 2入力制御信号 S 、第 1行の電圧保持部 H のトランジスタ T およ び Τ それぞれのゲート端子に入力する出力制御信号 S 、および、第 2行の電圧 保持部 H のトランジスタ T および T それぞれのゲート端子に入力する出力制御信 号 s 、それぞれの波形が示されている。
[0044] 更に続いて、第 1行の電圧保持部 H の第 1保持部 H により保持されている電圧
(喑信号成分) V 、第 1行の電圧保持部 Η の第 2保持部 Η により保持されてい る電圧（明信号成分) V 、第 2行の電圧保持部 Η の第 1保持部 Η により保持さ れている電圧（喑信号成分) V 、第 2行の電圧保持部 Η の第 2保持部 Η により 保持されている電圧（明信号成分) V 、電圧フォロワ回路 F— Fそれぞれの入力 端子に接続されているスィッチの開閉を制御する制御信号 S — S 、および、信号 処理部 Sの電圧加算回路 Aから出力される電圧 V 、それぞれの波形が示されてい る。
[0045] 第 1動作例では、時刻 t 前において、各画素 P に入力している放電制御信号 S
、転送制御信号 S 、第 1行選択制御信号 S および第 2行選択制御信号 S それぞれはローレベルである。また、電圧保持部 H に入力している第 1入力制 御信号 S ,第 2入力制御信号 S および出力制御信号 S 、ならびに、電 圧保持部 H に入力している第 1入力制御信号 S ,第 2入力制御信号 S お よび出力制御信号 S それぞれもローレベルである。
[0046] 時刻 t から時刻 t までの間に第 1行の各画素 P のデータの読み出しが行なわれ る。画素 P において、放電制御信号 S は、時刻 t にハイレベルに転じて、時刻 t より後の時刻 t にローレベルに転じる。転送制御信号 S は、時刻 t より後の時刻 t にハイレベルに転じて、時刻 t より後の時刻 t にローレベルに転じる。第 1行選択 制御信号 s は、時刻 t にハイレベルに転じる。 [0047] 電圧保持部 H において、第 1入力制御信号 S は、放電制御信号 S 力 Sロー レベルに転じる時刻 t から、転送制御信号 S がハイレベルに転じる時刻 t までの 間にある一定期間だけハイレベルとなり、これにより、この間に画素 P 力 出力され る電圧（喑信号成分) V は、電圧保持部 Η の第 1保持部 Η により保持される。
[0048] また、電圧保持部 Η において、第 2入力制御信号 S は、転送制御信号 S がハイレベルである時刻 t から時刻 t までの間の一定期間だけハイレベルとなり、こ れにより、この間に画素 P 力も出力される電圧（明信号成分) V は、電圧保持部 H の第 2保持部 H により保持される。
[0049] そして、電圧保持部 H において、出力制御信号 S は、時刻 t より後の時刻 t ，
にハイレベルに転じて、時刻 より後の時刻 t にローレベルに転じる。これにより、第
1保持部 H から電圧（喑信号成分) V 力 S出力され、第 2保持部 H から電圧（明 信号成分) V が出力されて、これらの電圧は信号処理部 Sに入力する。その後、 第 1行選択制御信号 S はローレベルに転じる。以上により、第 1行の各画素 Ρ の データの読み出しが終了する。
[0050] 続いて、時刻 から時刻 t までの間に第 2行の各画素 P のデータの読み出しが 行なわれる。画素 P において、放電制御信号 S は、時刻 t にハイレベルに転じて
、時刻 より後の時刻 t にローレベルに転じる。転送制御信号 S は、時刻 t より後 の時刻 t にハイレベルに転じて、時刻 より後の時刻 t にローレベルに転じる。第 2 行選択制御信号 S は、時刻 t にハイレベルに転じる。
[0051] 電圧保持部 H において、第 1入力制御信号 S は、放電制御信号 S 力 Sロー レベルに転じる時刻 t から、転送制御信号 S がハイレベルに転じる時刻 t までの 間にある一定期間だけハイレベルとなり、これにより、この間に画素 P 力 出力され る電圧（喑信号成分) V は、電圧保持部 H の第 1保持部 H により保持される。
[0052] また、電圧保持部 H において、第 2入力制御信号 S は、転送制御信号 S がハイレベルである時刻 t から時刻 t までの間の一定期間だけハイレベルとなり、こ れにより、この間に画素 P 力も出力される電圧（明信号成分) V は、電圧保持部 H の第 2保持部 H により保持される。
[0053] そして、電圧保持部 H において、出力制御信号 S は、時刻 t より後の時刻 t にハイレベルに転じて、時刻 より後の時刻 t にローレベルに転じる。これにより、第
24 25
1保持部 H から電圧（暗信号成分) V 力 S出力され、第 2保持部 H から電圧（明 信号成分) V が出力されて、これらの電圧は信号処理部 Sに入力する。その後、
2,n,2 n
第 2行選択制御信号 S はローレベルに転じる。以上により、第 2行の各画素 P の
select, 2 2,n データの読み出しが終了する。
[0054] 以降も同様にして順次に各行の画素 P のデータが読み出されていく。このとき、奇
m,n
数行目の画素 P のデータが電圧保持部 H を経て読み出され、偶数行目の画素 P
m，n l，n
のデータが電圧保持部 H を経て読み出さる。これとともに、電圧フォロワ回路 F— m,n 2,n 1
Fそれぞれの入力端子に接続されているスィッチが所定のタイミングで開閉制御され
4
る。
[0055] すなわち、信号処理部 Sにおいて、時刻 t 前に制御信号 S , S がー端ハイレ
n 14 rst2 rst4
ベルになった後にローレベルに転じ、時刻 t 以降では、電圧フォロワ回路 Fに第 1行
14 1 の画素 P の暗信号成分が入力し、電圧フォロワ回路 Fにリセット電圧 V が入力し
Ι,η 2 reset
、電圧フォロワ回路 Fに第 1行の画素 P の明信号成分が入力し、電圧フォロワ回路
3 Ι,η
Fにリセット電圧 V が入力する。したがって、時刻 以降に電圧加算回路 Αから出
4 reset 14
力される電圧 V は、第 1行の画素 P の明信号成分からの喑信号成分を差し引いた
out l'n
値に応じたものとなる。
[0056] 時刻 前に制御信号 S , S がー端ハイレベルになった後にローレベルに転じ、
24 rstl rst3
時刻 以降では、電圧フォロワ回路 Fにリセット電圧 V が入力し、電圧フォロワ回
24 1 reset
路 Fに第 2行の画素 P の暗信号成分が入力し、電圧フォロワ回路 Fにリセット電圧
2 2,n 3
V が入力し、電圧フォロワ回路 Fに第 2行の画素 P の明信号成分が入力する。し reset 4 2,n
たがって、時刻 t 以降に電圧加算回路 Aから出力される電圧 V は、第 2行の画素 P
24 out
の明信号成分力もの喑信号成分を差し引いた値に応じたものとなる。
2,n
[0057] その後の或る時刻 t 前に制御信号 S , S がー端ハイレベルになった後にローレ
34 rst2 rst4
ベルに転じ、時刻 t 以降では、電圧フォロワ回路 Fに第 3行の画素 P の喑信号成
34 1 3,n
分が入力し、電圧フォロワ回路 Fにリセット電圧 V が入力し、電圧フォロワ回路 Fに
2 reset 3 第 3行の画素 P の明信号成分が入力し、電圧フォロワ回路 Fにリセット電圧 V 力 S
3,n 4 reset 入力する。したがって、時刻 t 以降に電圧加算回路 Aから出力される電圧 V は、第
34 out 3行の画素 P の明信号成分からの喑信号成分を差し引いた値に応じたものとなる。
3,n
[0058] 更に後の或る時刻 t 前に制御信号 S , S がー端ハイレベルになった後にローレ
44 rstl rst3
ベルに転じ、時刻 t 以降では、電圧フォロワ回路 Fにリセット電圧 V が入力し、電
44 1 reset
圧フォロワ回路 Fに第 4行の画素 P の喑信号成分が入力し、電圧フォロワ回路 Fに
2 4,n 3 リセット電圧 V が入力し、電圧フォロワ回路 Fに第 4行の画素 P の明信号成分が
reset 4 4'n
入力する。したがって、時刻 t 以降に電圧加算回路 Aから出力される電圧 V は、第
44 out
4行の画素 P の明信号成分からの喑信号成分を差し引いた値に応じたものとなる。
4
以降、このような動作を繰り返す。
[0059] つまり、この第 1動作例では、図中で時刻 t から時刻 t までの時間を単位時間とす
10 20
ると、或る単位時間に第 1行の画素 P に入射した光の強度の和に応じた電圧 V が
l,n out 電圧加算回路 Aから出力され、次の単位時間に第 2行の画素 P に入射した光の強
2,n
度の和に応じた電圧 V が電圧加算回路 Aから出力され、更に次の単位時間に第 3
out
行の画素 P に入射した光の強度の和に応じた電圧 V が電圧加算回路 Aから出力
3,n out
されていく。
[0060] 図 5は、本実施形態に係る固体撮像装置 1の第 2動作例を説明するタイミングチヤ ートである。この図も、図 4と同様に、第 1行の各画素 P および第 2行の各画素 P そ
Ι 2 れぞれのデータを読み出す場合を示しており、順に各制御信号および各電圧それぞ れの波形を示している。なお、第 2動作例では、信号処理部 Sに入力する制御信号
S 一 S それぞれは常にローレベルであり、電圧フォロワ回路 F— Fそれぞれの入 rstl rst4 1 4
力端子に接続されているスィッチは常に開いている。
[0061] 第 2動作例では、時刻 t 前において、各画素 P に入力している放電制御信号 S
10 m'n
、転送制御信号 S 、第 1行選択制御信号 S および第 2行選択制御信号 S reset trans select, 1
それぞれはローレベルである。また、電圧保持部 H に入力している第 1入力制 select, 2 Ι,η
御信号 S ,第 2入力制御信号 S および出力制御信号 S 、ならびに、電
input, 1,1 input, 1,2 output, 1
圧保持部 H に入力している第 1入力制御信号 S ,第 2入力制御信号 S お
2,n input ,2,1 input.2,2 よび出力制御信号 S それぞれもローレベルである。
output, 2
[0062] 時亥 から時刻 t までの間に第 1行の各画素 P および第 2行の各画素 P それぞ
10 30 Ι 2,n れのデータの読み出しが行なわれる。画素 p および画素 p それぞれにおいて、放
Ι,η 2 電制御信号 s は、時刻 t にハイレベルに転じて、時刻 より後の時刻 t にローレ ベルに転じる。転送制御信号 S は、時刻 t より後の時刻 t にハイレベルに転じて、 時刻 より後の時刻 t にローレベルに転じる。第 1行選択制御信号 S および第 2 行選択制御信号 s それぞれは、時刻 にハイレベルに転じる。
[0063] 電圧保持部 H において、第 1入力制御信号 S は、放電制御信号 S 力 Sロー レベルに転じる時刻 t から、転送制御信号 S がハイレベルに転じる時刻 t までの 間にある一定期間だけハイレベルとなり、これにより、この間に画素 P 力 出力され る電圧（喑信号成分) V は、電圧保持部 Η の第 1保持部 Η により保持される。 同時に、電圧保持部 Η においても、第 1入力制御信号 S は、放電制御信号 S 力 sローレベルに転じる時刻 t から、転送制御信号 s がハイレベルに転じる時刻 t までの間にある一定期間だけハイレベルとなり、これにより、この間に画素 P 力、ら 出力される電圧（喑信号成分) V は、電圧保持部 H の第 1保持部 H により保持 される。
[0064] また、電圧保持部 H において、第 2入力制御信号 S は、転送制御信号 S がハイレベルである時刻 t から時刻 t までの間の一定期間だけハイレベルとなり、こ れにより、この間に画素 P 力も出力される電圧（明信号成分) V は、電圧保持部 H の第 2保持部 H により保持される。同時に、電圧保持部 H において、第 2入力 制御信号 S は、転送制御信号 S がハイレベルである時刻 t から時刻 t までの 間の一定期間だけハイレベルとなり、これにより、この間に画素 P 力 出力される電 圧（明信号成分) V は、電圧保持部 H の第 2保持部 H により保持される。
，
[0065] そして、電圧保持部 H において、出力制御信号 S は、時刻 t より後の時刻 t ，
にハイレベルに転じて、時刻 より後の時刻 t にローレベルに転じる。同時に、電圧 保持部 H において、出力制御信号 S は、時刻 t にハイレベルに転じて、時亥 Ijt にローレベルに転じる。これにより、電圧保持部 H の第 1保持部 H 力 電圧（喑 信号成分) V が出力され、電圧保持部 Η の第 2保持部 Η から電圧（明信号成 ，
分) V カ诎力され、電圧保持部 Η の第 1保持部 Η から電圧（喑信号成分) V カ诎力され、電圧保持部 Η の第 2保持部 Η から電圧（明信号成分) V が出力 されて、これらの電圧は信号処理部 Sに入力する。信号処理部 Sでは上記 (1)式で 表される演算が行なわれて、第 1行の画素 P および第 2行の画素 P それぞれに入
l，n 2,n
射した光の強度の和に応じた電圧 V が電圧加算回路 Aから出力される。その後、第
out
1行選択制御信号 S および第 2行選択制御信号 S それぞれはローレベルに
select, 1 select, 2
転じる。以上のようにして、第 1行の各画素 P および第 2行の各画素 P それぞれの
Figure imgf000019_0001
データが纏めて読み出される。
[0066] 同様にして、時刻 t 以降、第 3行の各画素 P および第 4行の各画素 P それぞれ
30 3'n 4'n
のデータが纏めて読み出される。更に以降も、画素 P のデータが順次に 2行分ずつ m,n
纏めて読み出されていく。つまり、この第 2動作例では、図中で時刻 t から時刻 t ま
10 30 での時間を単位時間とすると、或る単位時間に第 1行の画素 P および第 2行の画素
1,11
P それぞれに入射した光の強度の和に応じた電圧 V が電圧加算回路 Aから出力
2,n out
され、次の単位時間に第 3行の画素 P および第 4行の画素 P それぞれに入射した
3,n 4,n
光の強度の和に応じた電圧 V が電圧加算回路 Aから出力され、更に次の単位時間
out
に第 5行の画素 P および第 6行の画素 P それぞれに入射した光の強度の和に応じ
5,n 6,n
た電圧 V が電圧加算回路 Aから出力されていく。
out
[0067] 以上のように、本実施形態に係る固体撮像装置 1は、 M行 N列に 2次元配列された 画素 P を有していて、第 1動作例では M行 N列の画素数を有する高精細の画像を m,n
得ることができ、第 2動作例では (M/2)行 N列の画素数を有する画像を得ることがで きる。第 1動作例と比較すると、第 2動作例では、 1画像の画素数が半減するものの、 1画像を取得するのに要する時間も半減して、高速な撮像が可能である。また、第 2 動作例において、 2個の画素のデータを纏め読みする際に、 2個の画素それぞれに 含まれるフォトダイオードで発生する電荷を 1個の寄生容量部で纏めて蓄積するので は無ぐ 2個の画素それぞれに含まれるフォトダイオードで発生する電荷を個別の寄 生容量部に個々に蓄積して、その後に、その個々に蓄積した電荷の量に応じた電圧 を加算するようにしたので、鮮明な画像を得ることができる。
[0068] 以上の実施形態の固体撮像装置 1では、 M行 N列に 2次元配列された画素 P の
m,n 各列に対して信号処理部が 1つずつ設けられていた。しかし、 M行 N列に 2次元配列 された画素 P の複数の列に対して信号処理部が 1つずつ設けられていてもよい。以
m,n
下では、後者の構成の固体撮像装置について説明する。 [0069] 図 6は、他の実施形態に係る固体撮像装置の一部構成図である。図 7は、他の実 施形態に係る固体撮像装置に含まれる信号処理部 Sの回路図である。この実施形
n
態に係る固体撮像装置は、 M X N個の画素 P 、K X N個の電圧保持部 H 、およ
m,n k,n び、 N/2個の信号処理部 S , S， S， …， S を備える。ただし、 M, Nは偶数であ
1 3 5 N - 1
る。 M行 N列に 2次元配列された画素 P は、図 1に示されたものと同一であり、図 6
m,n
に示す電圧保持部 H に、図 1に示した画素 が同じように接続されている。 K X N
k,n m'n
個の電圧保持部 H は、図 1および図 2に示されたものと同様の構成である力 信号
k,n
処理部 Sとの接続の態様が図 1のものと相違する。
n
[0070] 信号処理部 Sは、 8個の電圧フォロワ回路 F— Fおよび電圧加算回路 Aを含み、 4
n 1 8
個の電圧保持部 H , H , H および H と接続されている。電圧保持部 H の
1，η 2,η Ι,η+1 2,n+l l，n 第 1保持部 H から出力される電圧 V は、電圧フォロワ回路 Fの入力端子に入力
Ι,η,Ι Ι,η,Ι 1
する。電圧保持部 Η の第 2保持部 Η から出力される電圧 V は、電圧フォロワ回
Ι,η 1,η,2 1,η,2
路 Fの入力端子に入力する。電圧保持部 H の第 1保持部 H から出力される電圧
5 2,11 2,n,l
V は、電圧フォロワ回路 Fの入力端子に入力する。電圧保持部 H の第 2保持部
2,11,1 2 2,n
H から出力される電圧 V は、電圧フォロワ回路 Fの入力端子に入力する。電圧
2,n,2 2,n,2 6
保持部 H
Figure imgf000020_0001
の入力端子に入力する。電圧保持部 Η の第 2保持部 Η 力 出力される電圧 V の第 1保持部
Figure imgf000020_0002
H から出力される電圧 V は、電圧フォロワ回路 Fの入力端子に入力する。電
2,n+l,l 2,n+l,l 4
圧保持部 H の第 2保持部 H から出力される電圧 V は、電圧フォロワ回路 F
2,n+l 2,n+l,2 2,n+l,2
の入力端子に入力する。
8
[0071] そして、図 7に示されるような回路構成において、電圧フォロワ回路 F Fそれぞれ
1 8 の増幅率を 1として、電圧加算回路 Aに含まれる 10個の抵抗器それぞれの抵抗値が 互いに等しいとすると、電圧加算回路 Aから出力される電圧 V は、以下の式で表さ
out
れる。
[数 2] = (C + ,2 + +1,2 + +1,2) -( ;1十 + ， + ） …（2) [0072] すなわち、 2 X 2に配置されている電圧保持部 H , Η , Η および Η の全て 力 有意の電圧が出力されている場合には、電圧加算回路 Aは、これらの電圧保持 部 H の第 1保持部 H 力 出力される電圧の総和 (V +V +V +V )と
、これらの電圧保持部 H の第 2保持部 H 力 出力される電圧の総和 (V +V
，
+V +V )と、の差に応じた電圧 V を出力することができる。つまり、この場 合には、 M行 N列に 2次元配列されている画素 P のうちから隣接する 2行 2列分の 画素 P , P , P ， P それぞれのデータを纏めて読み出すことができる。
，
[0073] 一方、電圧保持部 H および H の 2個のみから有意の電圧が出力されている場
，
合には、電圧フォロワ回路 F , F , Fおよび Fそれぞれの入力端子に接続されてい るスィッチが閉じて、電圧フォロワ回路 F， F , Fおよび Fそれぞれの入力端子には リセット電圧 V が入力する。そして、電圧加算回路 Aは、これら 2個の電圧保持部 H および H それぞれの第 1保持部から出力される電圧の総和 (V +V )と、こ れら 2個の電圧保持部 Η および Η それぞれの第 2保持部から出力される電圧の 総和 (V +V )と、の差に応じた電圧 V を出力することができる。つまり、この場 合には、 M行 N列に 2次元配列されている画素 P のうちから行方向に隣接する 2個 の画素 P および!3 それぞれのデータを纏めて読み出すことができる。
[0074] また、電圧保持部 H および H の 2個のみから有意の電圧が出力されている場合 には、電圧フォロワ回路 F， F， Fおよび Fそれぞれの入力端子に接続されているス イッチが閉じて、電圧フォロワ回路 F , F , Fおよび Fそれぞれの入力端子にはリセ ット電圧 V が入力する。電圧加算回路 Αは、これら 2個の電圧保持部 H および H それぞれの第 1保持部から出力される電圧の総和 (V +V )と、これら 2個の電 圧保持部 Η および Η それぞれの第 2保持部から出力される電圧の総和 (V +V
)と、の差に応じた電圧 V を出力することができる。つまり、この場合には、 Μ行 Ν 列に 2次元配列されている画素 P のうちから列方向に隣接する 2個の画素 P およ び P それぞれのデータを纏めて読み出すことができる。
[0075] さらに、電圧保持部 H ， H , H および H のうちの 1個の電圧保持部のみか ら有意の電圧が出力されている場合には、その 1個の電圧保持部から出力される電 圧が入力する電圧フォロワ回路以外の電圧フォロワ回路にはリセット電圧 V が入力 する。電圧加算回路 Aは、その 1個の電圧保持部の第 1保持部から出力される電圧と 、その 1個の電圧保持部の第 2保持部から出力される電圧と、の差に応じた電圧 V out を出力することができる。つまり、この場合には、 M行 N列に 2次元配列されている画 素 P のうちから個々の画素のデータを順次に読み出すことができる。
m,n
[0076] 以上のように、図 6および図 7に示された実施形態に係る固体撮像装置は、 M行 N 列に 2次元配列された画素 P を有していて、 M行 N列の画素数を有する高精細の 画像の獲得 (以下「第 1動作例」という。）、（MZ2)行 N列の画素数を有する画像の獲 得 (以下「第 2動作例」という。）、 M行 (N/2)列の画素数を有する画像の獲得 (以下「 第 3動作例」という。）、および、（MZ2)行 (N/2)列の画素数を有する画像の獲得（ 以下「第 4動作例」という。）、の何れかの動作が選択的に可能である。第 1動作例と 比較すると、第 2動作例および第 3動作例それぞれでは、 1画像の画素数が半減する ものの、 1画像を取得するのに要する時間も半減して、高速な撮像が可能である。ま た、第 1動作例と比較すると、第 4動作例では、 1画像の画素数が 1/4に減少するも のの、 1画像を取得するのに要する時間も 1/4に短縮されて、更に高速な撮像が可 能である。また、第 2動作例一第 4動作例それぞれにおいて、 2個または 4個の画素 のデータを纏め読みする際に、各画素に含まれるフォトダイオードで発生する電荷を 1個の寄生容量部で纏めて蓄積するのでは無ぐ各画素に含まれるフォトダイオード で発生する電荷を個別の寄生容量部に個々に蓄積して、その後に、その個々に蓄 積した電荷の量に応じた電圧を加算するようにしたので、鮮明な画像を得ることがで きる。
[0077] 本発明は、上記実施形態に限定されるものではなぐ種々の変形が可能である。例 えば、上記の実施形態では列方向または行方向に纏め読みする画素の個数を 2とし たが、その個数は 3以上であってもよい。
産業上の利用可能性
[0078] 本発明は、フォトダイオードを含むアクティブピクセル型の画素が M行 N列に 2次元 配列された固体撮像装置に利用することができる。

Claims

請求の範囲
Mおよび Nそれぞれを 2以上の整数、 mを 1以上 M以下の各整数、 nを 1以上 N以 下の各整数とし、 M行 N列に 2次元配列された M X N個の画素 P を備えた固体撮
m,n
像装置において、
それぞれの画素 P は、
m,n
入射光強度に応じた量の電荷を発生するフォトダイオードと、
ゲート端子に入力している電荷の量に応じた電圧を出力する増幅用トランジスタと、 前記フォトダイオードで発生した電荷を前記増幅用トランジスタのゲート端子へ転送 する転送用トランジスタと、
前記増幅用トランジスタのゲート端子の電荷を放電する放電用トランジスタと、 前記増幅用トランジスタから出力される電圧を選択的に出力する選択用トランジスタ と、
を含み、
前記固体撮像装置は、
Kを 2以上 M以下の整数、 kを 1以上 K以下の各整数とし、前記 M X N個の画素 P
m,n のうちから選択される何れかの画素の前記選択用トランジスタから出力される電圧を 入力して保持する K X N個の電圧保持部 H と、
k'n
前記 K X N個の電圧保持部 H のうちから選択される何れかの 1または 2以上の各
k，n
電圧保持部から出力される電圧を入力し、その入力した電圧の総和に応じた電圧を 出力する電圧加算回路と、
前記 M X N個の画素 P の各列について、該列にある M個の画素 P P のうち
m,n Ι,η ,η から何れかの Κ個の画素を選択して、その選択した Κ個の画素それぞれの前記選択 用トランジスタから出力される電圧を、前記 Κ Χ Ν個の電圧保持部 Η のうち該列に
k,n
対応する K個の電圧保持部 H — H に入力させる第 1選択手段と、
Ι,η ,η
前記 Κ X Ν個の電圧保持部 Η のうちから何れかの 1または 2以上の電圧保持部を
k，n
選択して、その選択した各電圧保持部に保持されている電圧を該電圧保持部から出 力させて前記電圧加算回路に入力させる第 2選択手段と、
を備える固体撮像装置。
[2] 前記電圧保持部が、前記第 1選択手段により選択された画素の前記選択用トラン ジスタから出力される電圧を各々入力して保持する第 1保持部および第 2保持部を含 み、
前記電圧加算回路が、前記第 2選択手段により選択された電圧保持部の前記第 1 保持部から出力される電圧の総和と、該電圧保持部の前記第 2保持部から出力され る電圧の総和と、の差に応じた電圧を出力する、請求項 1記載の固体撮像装置。
[3] 前記 M X N個の画素 P の各列に対して前記電圧加算回路が 1つずつ設けられて m,n
いる請求項 1記載の固体撮像装置。
[4] 前記 M X N個の画素 P の複数列に対して前記電圧加算回路が 1つずつ設けられ m,n
ている請求項 1記載の固体撮像装置。
[5] 前記第 1および第 2保持部は、前記選択された画素に、異なるタイミングで接続され る第 1および第 2キャパシタをそれぞれ有している請求項 2に記載の固体撮像装置。
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