WO2001022723A1 - Dispositif et procede de lecture de circuit detecteur de rayonnement - Google Patents

Dispositif et procede de lecture de circuit detecteur de rayonnement Download PDF

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WO2001022723A1
WO2001022723A1 PCT/FR2000/002635 FR0002635W WO0122723A1 WO 2001022723 A1 WO2001022723 A1 WO 2001022723A1 FR 0002635 W FR0002635 W FR 0002635W WO 0122723 A1 WO0122723 A1 WO 0122723A1
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reading
charges
detector
transistor
during
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PCT/FR2000/002635
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Inventor
Corinne Vedel
Frédéric Rothan
Philippe Pantigny
Original Assignee
Commissariat A L'energie Atomique
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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/53—Control of the integration time
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/20—Circuitry of solid-state image sensors [SSIS]; Control thereof for transforming only infrared radiation into image signals
    • H04N25/21—Circuitry of solid-state image sensors [SSIS]; Control thereof for transforming only infrared radiation into image signals for transforming thermal infrared radiation into image signals

Definitions

  • the invention relates to a device for reading a radiation detector circuit, as well as to a method for reading a radiation detector circuit.
  • the invention applies more particularly to quantum detectors and thermal detectors.
  • Quantum detectors In quantum detectors, the detected photons are converted into electrons. Quantum detectors can be grouped into two categories:
  • the intensity of the detected current varies according to the flux of the incident radiation
  • thermal detectors the infrared energy received modifies the electrical conduction characteristics of the detector.
  • Thermal detectors can also be grouped into two categories:
  • the present invention applies to detectors which detect not only payloads which represent the scene to be detected, but also so-called “common mode” charges, insensitive to the flow of incident radiation.
  • the common mode charges constitute the dark current which depends on the operating temperature and on the technology used.
  • the principle used to read the signal detected by a quantum detector generally consists in subtracting the dark current from the current detected before the conversion of the current into charges by integration in a capacity. To this end, a black body is used at a reference temperature which is placed in front of the detector. A control voltage is applied to a trimming transistor so as to cancel the detected current.
  • the control voltage which cancels the detected current is then memorized.
  • the useful scene is then presented to the detector. Only variations in current with respect to the reference point are then taken into account. Therefore, the integration time can be increased, which improves the signal to noise ratio of the component. However, simultaneously, the presence of this transistor adds a noise component which limits this improvement.
  • the useful signal is the current linked to the resistance variation which accompanies the thermal variation of the scene (typically a resistance variation of the order of 0.3% for a scene variation of 1 ° K).
  • the thermal detectors are generally arranged in the form of a matrix of N rows by M columns of detectors.
  • the thermal detectors are read by scanning line by line or column by column.
  • the information acquired is processed by remote reading strings.
  • the scanning is carried out line by line which is considered.
  • Each pixel detector also called elementary point, includes a switch which makes it possible to switch each detector to a column bus at the end of which there is a charge amplifier commonly noted CTIA (the acronym CTIA comes from the English “Charge Trans Impedance Amplifier ").
  • the detectors of the addressed line are switched to their column bus for a period equal to the exposure time.
  • the current delivered by each detector is integrated by the CTIA amplifier.
  • the output voltage of the CTIA is read by a multiplexing chain. Another line can then be selected after resetting the charge amplifiers.
  • thermal detectors The current delivered by the thermal detectors is often too large to be fully integrated during a reasonable integration time in the pixel. It follows that the detectors thermal are with remote integration and are therefore not compatible with a synchronous image capture of all the elementary points.
  • the architecture of these detectors also requires an exposure time which must be less than or equal to the period of the video output signal divided by the number of lines to be read. This constraint limits the signal to noise ratio of the reading device for applications with a large number of points and a reduced number of outputs.
  • FIGS. 1 and 2 An example of detector architecture according to the prior art will now be described with reference to FIGS. 1 and 2.
  • FIG. 1 represents a partial view of a detector circuit with flash shots.
  • a detector circuit comprises a matrix of N rows by M columns of elementary detectors.
  • elementary detector ⁇ ij located in the i th row and j th column and the reading circuit associated with the detector ⁇ ij have been shown.
  • the read circuit associated with the detector ⁇ ij comprises an elementary point Pij, a column bus BCj, a charge amplifier Aj and a clock circuit CK1.
  • the elementary point Pij includes a transistor Tp to adapt the impedance of the detector ⁇ ij to the read circuit, an integration transistor Te and an addressing transistor Ta.
  • the detector ⁇ ij is, for example, a photovoltaic detector of type N on substrate P.
  • an NMOS transistor is mounted on a common gate and consequently has a low input impedance and high output impedance.
  • the source and the drain of the transistor Tp are respectively connected to the detector and to the source of the integration NMOS transistor Te.
  • This principle of coupling a photovoltaic detector to its reading circuit is very conventional and is often referred to as "direct injection” in the literature. There are many variants of this mainly intended to decrease the input impedance and / or increase the output impedance.
  • a clock signal HP from the clock circuit CK1 is applied to the gate of all the transistors Tp of the matrix.
  • the integration function is here performed by means of an NMOS transistor Te whose source and drain are short-circuited.
  • the source and the drain of the transistor Te are connected on the one hand to the drain of the transistor Tp and, on the other hand, to the input diode of the addressing NMOS transistor Ta.
  • a clock signal HCl from the clock circuit CK1 is applied to the gate of the transistor Te. All the transistors Te of the same line are attacked by the same clock signal HCl and each line of the read circuit is attacked by a different HCl clock signal.
  • the NMOS addressing transistor Ta is mounted as a switch between the source of the transistor Te and the connection to the column bus BCj.
  • a clock signal HAI from the circuit CKl is applied to the gate of the transistor Te.
  • the clock signal HA ⁇ drives all the transistors Ta of the same line and each line of the read circuit is attacked by a different clock signal HA ⁇ .
  • the charge amplifier Aj comprises a differential amplifier ACj, a capacitor Ca and a transistor Tr.
  • the column bus BCj connects the output of the elementary point Pij to the inverting input of the differential amplifier ACj whose non-inverting input is connected to a Vbus supply.
  • the capacitor Ca and the transistor Tr are connected in parallel between the inverting input and the output of the differential amplifier ACj.
  • the Ca capacity is a feedback capacity and the transistor Tr is used as a switch to reset the Ca capacity between the reading of two consecutive lines.
  • the gate of the transistor Tr is controlled by a clock signal HR coming from the circuit CKl.
  • a voltage Vs (j) is collected at the output of the differential amplifier ACj.
  • FIG. 2 represents the variations over time, during a complete operating cycle, of the profiles of potentials in an elementary point Pij.
  • the horizontal axis is broken down into four zones: the zones ZTp, ZTc and ZTa which represent, respectively, the channel of the transistors Tp, Ta and Te and the zone ZBCj which represents the region of the elementary point Pij brought to the potential of the column bus BCj .
  • the vertical axis represents the scale of the potential in the respective areas.
  • An operating cycle can be broken down into 6 stages: aoe El: this stage precedes the exposure time.
  • the transistor Tp is blocked.
  • the transistor Te has an empty potential well of charges.
  • the transistor Ta is blocked.
  • E ta p e E2 the elementary point is being integrated.
  • the transistor Tp is on.
  • a current Idet delivered by the detector is integrated in the potential well under the transistor Te.
  • Eta p e E3 it is the end of the exposure time.
  • the transistor Tp is blocked, which has the effect of sampling - blocking the potential under the transistor Te.
  • Eta p e E4 it is the reading of the elementary point.
  • the voltage applied to the gate of the transistor Ta is modified so as to make it conducting.
  • the charges stored under the transistor Te are injected into the column bus brought to the potential Vbus.
  • a current In appears on the bus BCj.
  • Eta e p 5 all charges stored in the transistor Tc were injected into the column bus.
  • Eta e p 6 the end of the reading of the elementary point.
  • the transistor Ta is blocked so as to read another elementary point or take another image.
  • a detected radiation reading circuit such as that shown in FIGS. 1 and 2 has the disadvantage of collecting both the detected useful signal and the common mode signal.
  • the problem that arises is to design an elementary point which makes it possible to suppress almost all of the common mode signal associated with each detector in order to improve the signal to noise ratio of the component, but without appreciably degrading the intrinsic noise performance of the detector.
  • a device for reading a radiation detector circuit comprising charge storage means and transfer means for transferring, during a reading period, the charges contained in the storage means.
  • the reading device comprises means for limiting the quantity of charges transferred during the reading period, accumulation means for storing the charges transferred during successive charge transfers and means for transferring the charges stored in the accumulation means during successive transfers.
  • the invention also relates to a radiation detector circuit comprising at least one assembly consisting of a detector and a reading device for collecting the charges detected by the detector.
  • the reading device is a device according to the invention, as mentioned above. Ccording to the invention, the detector may be a quantum detector (e.g., a pho t ovolta ⁇ que sensor or a photoconductive detector) or a thermal detector d (e.g. a bolometric detector).
  • the invention further relates to a radiation detector circuit reading method comprising a charge storing step in storage means and a step of transferring, for a period of e reading, fillers contained in the storage means.
  • the transfer step limits the amount of charge transferred during the reading time.
  • the proce d e according to the invention comprises a step of overlapping, d years accumulating means, the charges transferred during e Transfer successive charges and a transfer step of es charges stored in the accumulating means.
  • a ispositif of e radiation detector reading circuit comprising means for obtaining a time of an identical installation and synchronous for all the detectors of the matrix.
  • FIG. 1 represents a partial view of a detector circuit with flash shots according to the prior art
  • FIG. 2 shows the variations over time, during a complete operating cycle, of potential profiles in a reading circuit of the detector circuit according to the prior art
  • FIG. 3 and 5 show partial views a detector circuit with flash shots according to the invention
  • FIG. 4 represents the variations over time, during a complete operating cycle, of potential profiles in a reading circuit of the detector circuit according to the invention
  • FIG. 6 represents a time diagram of the different clock signals applied to the detector circuit according to the improvement of the invention represented in FIG. 5.
  • FIG. 3 represents a partial view of a detector circuit with flash shots according to the invention.
  • the diagram in FIG. 3 comprises a detector Dij, an elementary point Pij, a column bus BCj, a e Aj amplifier load, and a clock circuit
  • the invention relates more particularly to a detector circuit structured in the form of a matrix of N rows by M columns of elementary detectors.
  • the CK2 clock circuit HA2 delivers a clock signal applied to the gate of the transistor Ta such that the transistor Ta satisfies the following functions: - ensure the electrical isolation between the transistor channel Te and the column bus BCj so that no charge can be exchanged outside of the elementary point reading time,
  • T he first function is satisfied by applying to the gate of the transistor Ta a voltage lower than its threshold voltage, which has the effect of e b loquer the transistor Ta.
  • the second function is satisfied by applying to the gate of the transistor Ta a voltage V a such that a potential back b is created for limit the transfer of the charges stored in the channel of the transistor Te.
  • the evacuation of the common mode charges stored in the transistor Te is therefore not carried out during the reading time. Charging is carried out by means of the transistor Ta.
  • the common mode charges are eliminated by injection into the charge amplifier Aj, via the column bus BCj, during the reinitialization of the charge amplifier Aj.
  • a voltage is then applied to the gate of each of the transistors Ta which cancels the transfer of the charges stored in the transistor Te associated with the transistor Ta.
  • the value Va which corresponds to the lowest stored charge is chosen.
  • the voltage value thus chosen then constitutes the voltage Va which is applied, when taking an image, on the basis of each of the transistors Ta for limit the transfer of charges stored in the channel of the transistors Te.
  • FIG. 4 represents the variations over time, during a complete operating cycle, of the potential profiles in an elementary point Pij according to the invention.
  • the elementary point Pij • is broken down into 4 zones ZTp, ZTc, ZTa and ZBCj.
  • a complete operating cycle is illustrated by 7 main stages F1 to F7.
  • Stage FI this stage precedes the exposure time.
  • the transistor Tp is blocked.
  • the transistor Te is polarized so as to present a potential well empty of charges.
  • the transistor Ta is blocked.
  • Step F2 the elementary point is being integrated. A detection current Idet appears which feeds the potential well presented by the transistor Te.
  • Step F3 the exposure time is completed.
  • the transistor Tp is blocked.
  • the charges contained in the potential well consist of payloads Ql and charges to be eliminated Q2.
  • Step F4 reading of the elementary point is in progress.
  • the voltage applied to the gate of the transistor Ta is then brought to the voltage Va: the payloads Ql create a useful read current which flows in the zone ZBCj.
  • Step F5 the transfer of the payloads Q1 is completed.
  • the information stored in the feedback amplifier capacity of the charge amplifier is read and processed by processing circuits.
  • Expenses Q2 cannot cross the potential barrier represented by the voltage Va.
  • the charges Q2 remain in the potential well during the entire time of reading and processing the payloads Ql.
  • Step 6 the charges Q2 are removed from the potential well by applying an appropriate voltage to the gate of the transistor Te.
  • a common mode current In flows in the bus zone ZBCj. According to the preferred embodiment o f the invention, the evacuation of the charges Q2 simultaneously carried out to reset the amplifier Aj load.
  • S tep F 7 The transistor Ta is blocked. Reading another elementary point is then possible. It is also possible to take a new image.
  • the integration capacity of a pixel is limited by the size of the pixel.
  • the integration time is then limited by the size of the capacity and can be significantly less than the frame time.
  • an elementary point Pij include an d ways to increase the integration time.
  • an elementary point includes, in addition to the elements mentioned above:
  • Tmux transistor which manages the transfer to the charge amplifier of the charges stored in the accumulation capacity.
  • the Tacc and Tmux transistors are connected in series with the Tp, Te and Ta transistors.
  • the transistor Ti is a MOS transistor, the drain of which is connected to the common terminal of the transistors Te and Ta, the source of which is connected to a supply voltage V DD , and the gate of which is connected to a control circuit CK3.
  • the transistor Ti operates as a switch, under the action of a clock signal HI, between the on and off states to reset the integration capacity of the transistor Te.
  • the charges Ql which represent the useful signal are transferred, via the transistor Ta, into the accumulation capacity presented by the transistor Tacc.
  • n accumulated payloads can thus be transferred from the integration capacity to the accumulation capacity.
  • the total integration time is then n times the nominal time of an integration in the integration capacity.
  • FIG. 6 represents a time diagram of the different clock signals applied to the detector circuit according to the invention.
  • the time scale is divided into several zones Tl, T2, Tn, Tt.
  • the zone Tt corresponds to a duration during which the transfer of the charges stored in the accumulation capacity is carried out.
  • the transistor Ta Under the action of the clock signal HA, the transistor Ta goes from the off state to the on state, thus authorizing the transfer of the payloads Ql from the storage transistor Te to the accumulation transistor Tacc, then the transistor Ta goes from the state passing to the blocked state.
  • the transistor Ti is then brought from the off state to the on state in order to remove from the transistor Te the charges Q2 to be eliminated, thus making it possible to reset the integration capacity between two accumulations. Another accumulation can then begin.
  • the increase in integration time according to the invention allows a reduction in the bandwidth of the read circuit, thus reducing the RMS noise of the detector.
  • the fact of operating n accumulations decreases the bandwidth by a factor n and therefore increases the signal to noise ratio by a factor Vn.

Landscapes

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Abstract

L'invention concerne un dispositif de lecture de circuit détecteur de rayonnement comprenant des moyens de stockage (Tc) de charges et des moyens de transfert (Ta) pour transférer, pendant une durée de lecture, les charges contenues dans les moyens de stockage. Le dispositif de lecture comprend des moyens pour limiter la quantité de charges transférées pendant la durée de lecture, des moyens de cumul (Tacc) pour stocker les charges transférées lors de transferts de charges successifs et des moyens de transfert (Tmux) des charges stockées dans les moyens de cumul (Tacc).

Description

DISPOSITIF ET PROCEDE DE LECTURE DE CIRCUIT DETECTEUR
DE RAYONNEMENT
Domaine technique et art antérieur
L'invention concerne un dispositif de lecture de circuit détecteur de rayonnement, ainsi qu'un procédé de lecture de circuit détecteur de rayonnement.
L'invention s'applique plus particulièrement aux détecteurs quantiques et aux détecteurs thermiques.
Dans les détecteurs quantiques, les photons détectés sont convertis en électrons. Les détecteurs quantiques peuvent être regroupés en deux catégories :
- les détecteurs photovoltaïques dont l'intensité du courant détecté varie en fonction du flux du rayonnement incident,
- les détecteurs photoconducteurs dont la résistance varie en fonction du flux du rayonnement incident.
Dans les détecteurs thermiques, l'énergie infrarouge reçue modifie les caractéristiques de conduction électrique du détecteur. Les détecteurs thermiques peuvent également être regroupés en deux catégories :
- les détecteurs bolométriques dont la résistance varie en fonction de la puissance du rayonnement infrarouge reçu,
- les détecteurs pyroélectriques dont la répartition des charges électriques varie selon la puissance infrarouge reçue. La présente invention s'applique aux détecteurs qui détectent non seulement des charges utiles qui représentent la scène à détecter, mais également des charges dites "de mode commun", insensibles au flux du rayonnement incident.
Dans le cas des détecteurs quantiques, les charges de mode commun constituent le courant d'obscurité qui dépend de la température de fonctionnement et de la technologie mise en oeuvre
(multipuits quantique ou effet photovoltaïque) .
Le principe utilisé pour lire le signal détecté par un détecteur quantique consiste généralement à soustraire le courant d'obscurité du courant détecté avant la conversion du courant en charges par intégration dans une capacité. A cette fin, on utilise un corps noir à une température de référence que l'on place devant le détecteur. Une tension de commande est appliquée à un transistor d'ébasage de façon à annuler le courant détecté.
La tension de commande qui annule le courant détecté est alors mémorisée. La scène utile est ensuite présentée au détecteur. Seules les variations de courant par rapport à la prise de référence sont alors prises en compte. De ce fait, le temps d'intégration peut être augmenté, ce qui améliore le rapport signal sur bruit du composant. Cependant, simultanément, la présence de ce transistor ajoute une composante de bruit qui limite cette amélioration.
Dans le cas des détecteurs thermiques, le signal utile est le courant lié à la variation de résistance qui accompagne la variation thermique de la scène (typiquement une variation de résistance de l'ordre de 0,3% pour une variation de scène de 1°K). Les détecteurs thermiques sont généralement agencés sous forme d'une matrice de N lignes par M colonnes de détecteurs . La lecture des détecteurs thermiques s'effectue par balayage ligne par ligne ou colonne par colonne. L'information acquise est traitée par des chaînes de lecture déportées. A titre d'exemple non limitatif, dans la suite de la description, c'est le cas où le balayage est effectué ligne par ligne qui est considéré. Chaque pixel détecteur, également appelé point élémentaire, comprend un interrupteur qui permet de commuter chaque détecteur vers un bus colonne à l'extrémité duquel on trouve un amplificateur de charge communément noté CTIA ( 1 ' acronyme CTIA est issu de l'anglais "Charge Trans Impédance Amplifier").
Au moment voulu, les détecteurs de la ligne adressée sont commutés sur leur bus colonne pendant une durée égale au temps de pose. Le courant délivré par chaque détecteur est intégré par l'amplificateur CTIA. A la fin du temps de pose, la tension de sortie du CTIA est lue par une chaîne de multiplexage. Une autre ligne peut alors être sélectionnée après réinitialisation des amplificateurs de charge.
La suppression d'une partie du courant de mode commun est communément réalisée au moyen d'un générateur de courant situé en bout de colonne et qui dérive une partie du courant délivré.
Le courant délivré par les détecteurs thermiques est souvent trop important pour être intégré en totalité pendant un temps d'intégration raisonnable dans le pixel. Il s'ensuit que les détecteurs thermiques sont à intégration déportée et ne sont donc pas compatibles d'une prise d'image synchrone de tous les points élémentaires.
L'architecture de ces détecteurs impose de plus un temps de pose qui doit être inférieur ou égal à la période du signal de sortie vidéo divisé par le nombre de lignes à lire. Cette contrainte limite le rapport signal à bruit du dispositif de lecture pour des applications à grand nombre de points et à nombre réduit de sorties.
Un exemple d'architecture de détecteur selon l'art antérieur va maintenant être décrit en référence aux figures 1 et 2.
Cette architecture est décrite dans le brevet français FR 2 736 782 délivré le 14 novembre 1997.
La figure 1 représente une vue partielle d'un circuit détecteur à prises de vues flash. Comme cela est connu de l'homme de l'art, un tel circuit détecteur comprend une matrice de N lignes par M colonnes de détecteurs élémentaires. Pour des raisons de clarté, seuls ont été représentés le détecteur élémentaire Δij situé en ième ligne et jème colonne et le circuit de lecture associé au détecteur Δij.
Le circuit de lecture associé au détecteur Δij comprend un point élémentaire Pij, un bus colonne BCj, un amplificateur de charge Aj et un circuit d'horloge CK1.
Le point élémentaire Pij comprend un transistor Tp pour adapter l'impédance du détecteur Δij au circuit de lecture, un transistor Te d'intégration et un transistor Ta d'adressage. Le détecteur Δij est, par exemple, un détecteur photovoltaïque de type N sur substrat P. Pour l'adaptation d'impédance entre le détecteur et le circuit de lecture, un transistor NMOS est monté en grille commune et présente, en conséquence, une faible impédance d'entrée et une forte impédance de sortie. La source et le drain du transistor Tp sont respectivement connectés au détecteur et à la source du transistor NMOS d'intégration Te. Ce principe de couplage d'un détecteur photovoltaïque à son circuit de lecture est très classique et est souvent désigné par "injection directe" dans la littérature. Il en existe de nombreuses variantes destinées principalement à diminuer l'impédance d'entrée et/ou à augmenter l'impédance de sortie.
Un signal d'horloge HP issu du circuit d'horloge CK1 est appliqué à la grille de tous les transistors Tp de la matrice. La fonction d'intégration est ici réalisée au moyen d'un transistor NMOS Te dont la source et le drain sont court-circuités .
La source et le drain du transistor Te sont reliées d'une part au drain du transistor Tp et, d'autre part, à la diode d'entrée du transistor NMOS d'adressage Ta.
Un signal d'horloge HCl issu du circuit d'horloge CK1 est appliqué à la grille du transistor Te. Tous les transistors Te d'une même ligne sont attaqués par le même signal d'horloge HCl et chaque ligne du circuit de lecture est attaquée par un signal d'horloge HCl différent.
Le transistor NMOS d'adressage Ta est monté en interrupteur entre la source du transistor Te et la connexion au bus colonne BCj .
Un signal d'horloge HAÏ issu du circuit CKl est appliqué à la grille du transistor Te. Le signal d'horloge HAÏ attaque tous les transistors Ta d'une même ligne et chaque ligne du circuit de lecture est attaquée par un signal d'horloge HAÏ différent.
L'amplificateur de charge Aj comprend un amplificateur différentiel ACj, une capacité Ca et un transistor Tr.
Le bus colonne BCj relie la sortie du point élémentaire Pij à l'entrée inverseuse de l'amplificateur différentiel ACj dont l'entrée non- inverseuse est reliée à une alimentation Vbus.
La capacité Ca et le transistor Tr sont montés en parallèle entre l'entrée inverseuse et la sortie de l'amplificateur différentiel ACj. La capacité Ca est une capacité de contre-réaction et le transistor Tr est utilisé comme interrupteur pour réinitialiser la capacité Ca entre la lecture de deux lignes consécutives. La grille du transistor Tr est pilotée par un signal d'horloge HR issu du circuit CKl. Une tension Vs ( j ) est recueillie en sortie de l'amplificateur différentiel ACj.
La figure 2 représente les variations dans le temps, au cours d'un cycle complet de fonctionnement, des profils de potentiels dans un point élémentaire Pij. L'axe horizontal est décomposé en quatre zones : les zones ZTp, ZTc et ZTa qui représentent, respectivement, le canal des transistors Tp, Ta et Te et la zone ZBCj qui représente la région du point élémentaire Pij porté au potentiel du bus colonne BCj.
L'axe vertical représente l'échelle des potentiels dans les zones respectives.
Un cycle de fonctionnement peut se décomposer en 6 étapes : aoe El : cette étape précède le temps de pose. Le transistor Tp est bloqué. Le transistor Te présente un puits de potentiel vide de charges. Le transistor Ta est bloqué.
Etape E2 : le point élémentaire est en cours d'intégration. Le transistor Tp est passant. Un courant Idet débité par le détecteur est intégré dans le puits de potentiel sous le transistor Te.
Etape E3 : c'est la fin du temps de pose. Le transistor Tp est bloqué, ce qui a pour effet d ' échantillonner- bloquer le potentiel sous le transistor Te.
Etape E4 : c'est la lecture du point élémentaire. La tension appliquée à la grille du transistor Ta est modifiée de façon à le rendre passant. Les charges stockées sous le transistor Te sont injectées dans le bus colonne porté au potentiel Vbus . Un courant In apparaît dans le bus BCj .
Etape 5 : toutes les charges stockées sous le transistor Te ont été injectées dans le bus colonne. Etape 6 : c'est la fin de la lecture du point élémentaire. Le transistor Ta est bloqué de façon à procéder à la lecture d'un autre point élémentaire ou à prendre une autre image.
Un circuit de lecture de rayonnement détecté tel que celui représenté aux figures 1 et 2 présente l'inconvénient de recueillir à la fois le signal utile détecté et le signal de mode commun.
Le problème qui se pose est de concevoir un point élémentaire qui permette de supprimer la quasi- totalité du signal de mode commun associé à chaque détecteur afin d'améliorer le rapport signal sur bruit du composant, mais sans dégrader sensiblement les performances de bruit intrinsèque du détecteur.
Un tel problème est résolu par un dispositif de lecture de circuit détecteur de rayonnement selon l'invention comprenant des moyens de stockage de charges et des moyens de transfert pour transférer, pendant une durée de lecture, les charges contenues dans les moyens de stockage. Le dispositif de lecture comprend des moyens pour limiter la quantité de charges transférées pendant la durée de lecture, des moyens de cumul pour stocker les charges transférées lors de transferts de charges successifs et des moyens de transfert des charges stockées dans les moyens de cumul lors des transferts successifs. L'invention concerne également un circuit détecteur de rayonnement comprenant au moins un ensemble constitué d'un détecteur et d'un dispositif de lecture pour recueillir les charges détectées par le détecteur. Le dispositif de lecture est un dispositif selon l'invention, tel que mentionné ci-dessus. Selon l'invention, le détecteur peut être un détecteur quantique (par exemple, un détecteur photovoltaïque ou un détecteur photoconducteur) ou un détecteur thermique (par exemple, un détecteur bolométrique) .
L'invention concerne encore un procédé de lecture de circuit détecteur de rayonnement comprenant une étape de stockage de charges dans des moyens de stockage et une étape de transfert, pendant une durée de lecture, des charges contenues dans les moyens de stockage. L'étape de transfert limite la quantité de charges transférées pendant la durée de lecture. Le procédé selon l'invention comprend une étape de cumul, dans des moyens de cumul, des charges transférées lors de transferts de charges successifs et une étape de transfert des charges stockées dans les moyens de cumul.
Par ailleurs, comme cela a été mentionné précédemment, les structures à intégration déportée de l'art connu ne sont pas compatibles avec une prise d'image synchrone pour tous les points élémentaires.
Selon un perfectionnement de l'invention, il est prévu un dispositif de lecture de circuit détecteur de rayonnement comprenant des moyens pour obtenir un temps de pose identique et synchrone pour tous les détecteurs de la matrice.
Brève description des figures
D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture d'un mode de réalisation préférentiel de l'invention fait en référence aux figures ci-annexées parmi lesquelles :
- la figure 1, représente une vue partielle d'un circuit détecteur à prises de vues flash selon l'art antérieur,
- la figure 2 , représente les variations dans le temps, au cours d'un cycle complet de fonctionnement, de profils de potentiel dans un circuit de lecture de circuit détecteur selon l'art antérieur, - les figures 3 et 5 représentent des vues partielles d'un circuit détecteur à prises de vues flash selon l'invention,
- la figure 4 représente les variations dans le temps, au cours d'un cycle complet de fonctionnement, de profils de potentiel dans un circuit de lecture de circuit détecteur selon l'invention,
- la figure 6 représente un diagramme temporel des différents signaux d'horloge appliqué au circuit détecteur selon le perfectionnement de l'invention représenté en figure 5.
Sur toutes les figures, les mêmes références désignent les mêmes éléments.
Description détaillée de modes de mise en oeuyre de 1 ' invention
La figure 3 représente une vue partielle d'un circuit détecteur à prises de vues flash selon 1 ' invention .
Le schéma de la figure 3 comprend un détecteur Dij, un point élémentaire Pij, un bus colonne BCj, un amplificateur de charge Aj , et un circuit d'horloge
CK2.
L'invention concerne plus particulièrement un circuit détecteur structuré sous forme d'une matrice de N lignes par M colonnes de détecteurs élémentaires.
C'est également pour des raisons de clarté (cf. description de la figure 1) que n'ont été représentés que le détecteur élémentaire Dij situé en ième ligne et jème coιonne et le circuit de lecture directement associé au détecteur Dij.
Selon l'invention, le circuit d'horloge CK2 délivre un signal d'horloge HA2 appliqué sur la grille du transistor Ta de façon que le transistor Ta satisfasse les fonctions suivantes : - garantir l'isolation électrique entre le canal du transistor Te et le bus colonne BCj afin qu'aucune charge ne puisse être échangée en dehors du temps de lecture du point élémentaire,
- limiter, pendant la durée de lecture, la quantité de charges transférées du transistor de stockage Te vers le bus colonne BCj,
- permettre l'écoulement des charges non transférées en dehors de la durée de lecture, par exemple pendant la réinitialisation de l'amplificateur de charge. La première fonction est satisfaite en appliquant sur la grille du transistor Ta une tension inférieure à sa tension de seuil, ce qui a pour effet de bloquer le transistor Ta.
La deuxième fonction est satisfaite en appliquant sur la grille du transistor Ta une tension Va telle qu'une barrière de potentiel soit créée pour limiter le transfert des charges stockées dans le canal du transistor Te.
L ' écoulement des charges de mode commun pendant la réinitialisation de l'amplificateur de charge est également assuré par pilotage de la grille du transistor Te à l'aide d'un signal d'horloge approprié
HC2.
Selon l'invention, l'évacuation des charges de mode commun stockées dans le transistor Te n'est donc pas effectuée pendant la durée de lecture. Un ébasage des charges est réalisé au moyen du transistor Ta. De façon préférentielle, les charges de mode commun sont éliminées par injection dans l'amplificateur de charge Aj , via le bus colonne BCj, lors de la réinitialisation de l'amplificateur de charge Aj .
Pour connaître la valeur de la tension à appliquer sur le transistor d' ébasage Ta, un apprentissage est nécessaire. On utilise pour cela un corps noir porté à une température de référence que l'on place devant la matrice de détecteurs élémentaires .
On applique alors sur la grille de chacun des transistors Ta une tension qui annule le transfert des charges stockées dans le transistor Te associé au transistor Ta. Selon le mode de réalisation préférentiel de l'invention, parmi l'ensemble des valeurs trouvées, la valeur Va qui correspond à la charge stockée la plus faible est choisie.
La valeur de tension ainsi choisie constitue alors la tension Va qui est appliquée, lors d'une prise d'image, sur la base de chacun des transistors Ta pour limiter le transfert des charges stockées dans le canal des transistors Te.
La figure 4 représente les variations dans le temps, au cours d'un cycle complet de fonctionnement, des profils de potentiel dans un point élémentaire Pij selon l'invention.
Le point élémentaire Pij • est décomposé en 4 zones ZTp, ZTc, ZTa et ZBCj.
Un cycle complet de fonctionnement est illustré par 7 étapes principales Fl à F7.
Etape FI : cette étape précède le temps de pose. Le transistor Tp est bloqué. Le transistor Te est polarisé de façon à présenter un puits de potentiel vide de charges. Le transistor Ta est bloqué. Etape F2 : le point élémentaire est en cours d'intégration. Un courant de détection Idet apparaît qui alimente le puits de potentiel présenté par le transistor Te.
Etape F3 : le temps de pose est achevé. Le transistor Tp est bloqué. Les charges contenues dans le puits de potentiel sont constituées de charges utiles Ql et de charges à éliminer Q2.
Etape F4 : la lecture du point élémentaire est en cours. La tension appliquée à la grille du transistor Ta est alors portée à la tension Va : les charges utiles Ql créent un courant lu Iutile qui s'écoule dans la zone ZBCj .
Etape F5 : le transfert des charges utiles Ql est terminé. L'information stockée dans la capacité de contre-réaction de l'amplificateur de charge est lue et traitée par des circuits de traitement. Les charges Q2 ne peuvent pas passer la barrière de potentiel représentée par la tension Va. Les charges Q2 demeurent dans le puits de potentiel durant tout le temps de lecture et de traitement des charges utiles Ql. Etape 6 : les charges Q2 sont évacuées du puits de potentiel par application d'une tension appropriée sur la grille du transistor Te. Un courant In de mode commun s'écoule dans la zone de bus ZBCj. Selon le mode de réalisation préférentiel de l'invention, l'évacuation des charges Q2 s'effectue simultanément à la réinitialisation de l'amplificateur de charge Aj .
Etape F7 : Le transistor Ta est bloqué. La lecture d'un autre point élémentaire est alors possible. Il est également possible d'effectuer une nouvelle prise d'image.
La capacité d'intégration d'un pixel est limitée par la taille du pixel. Pour les détecteurs dont le courant de mode commun est important, cette capacité d'intégration peut être rapidement saturée : le temps d'intégration est alors limité par la taille de la capacité et peut être très sensiblement inférieur au temps de trame.
Selon l'invention, un point élémentaire Pij comprend des moyens pour accroître le temps d'intégration. A cette fin, un point élémentaire comprend, en plus des éléments mentionnés précédemment :
- un transistor Tacc qui constitue une capacité de cumul , - un transistor Ti pour réinitialiser, entre deux cumuls successifs, la capacité d'intégration présentée par le transistor Te,
- un transistor Tmux qui gère le transfert, vers l'amplificateur de charges, des charges stockées dans la capacité de cumul.
Les transistors Tacc et Tmux sont montés en série avec les transistors Tp, Te et Ta. Le transistor Ti est un transistor MOS dont le drain est relié à la borne commune des transistors Te et Ta, dont la source est reliée à une tension d'alimentation VDD, et dont la grille est reliée à un circuit de commande CK3. Le transistor Ti fonctionne en interrupteur, sous l'action d'un signal d'horloge HI, entre les états passant et bloqué pour réinitialiser la capacité d'intégration du transistor Te.
Une fois la capacité d'intégration du transistor Te presque saturée, les charges Ql qui représentent le signal utile sont transférées, via le transistor Ta, dans la capacité de cumul présentée par le transistor Tacc. Pendant la durée d'une trame, n cumuls de charges utiles peuvent ainsi être transférés de la capacité d'intégration vers la capacité de cumul. Le temps total d'intégration vaut alors n fois le temps nominal d'une intégration dans la capacité d ' intégration.
Un signal de commande HMUX appliqué sur la grille du transistor Tmux autorise le transfert des charges accumulées dans la capacité de cumul vers l'amplificateur de charge. La figure 6 représente un diagramme temporel des différents signaux d'horloge appliqué au circuit détecteur selon l'invention.
L'échelle des temps est divisée en plusieurs zones Tl, T2 , Tn, Tt. Chaque zone Tj (j=l, 2,..., n) correspond à une durée pendant laquelle sont effectuées une intégration des charges utiles dans le transistor Te, le transfert de ces charges dans la capacité de cumul et l'évacuation des charges non utiles non transférées. La zone Tt correspond à une durée pendant laquelle est effectué le transfert des charges stockées dans la capacité de cumul.
Sous l'action du signal d'horloge HC, un puits de potentiel est créé dans le canal du transistor Te. Sous l'action du signal d'horloge HP, le transistor Tp passe de l'état bloqué à l'état passant, autorisant ainsi l'intégration de charges dans le transistor de stockage Te.
Lorsque le transistor Tp passe de l'état passant à l'état bloqué, l'intégration des charges dans le transistor Te est arrêtée.
Sous l'action du signal d'horloge HA, le transistor Ta passe de l'état bloqué à l'état passant, autorisant ainsi le transfert des charges utiles Ql du transistor de stockage Te vers le transistor de cumul Tacc, puis le transistor Ta passe de l'état passant à l'état bloqué.
Le transistor Ti est alors porté de l'état bloqué à l'état passant afin d'évacuer du transistor Te les charges Q2 à éliminer, permettant ainsi de réinitialiser la capacité d'intégration entre deux cumuls. Un autre cumul peut alors commencer.
Lorsque le nème cumul de charges utiles a été effectué, le transfert des charges qui sont stockées dans le transistor Tacc est effectué sous l'action du signal d'horloge HMUX appliqué au transistor Tmux.
Avantageusement, l'augmentation du temps d'intégration selon l'invention permet une réduction de la bande passante du circuit de lecture, réduisant ainsi le bruit RMS du détecteur. A titre d'exemple non limitatif, pour un détecteur ne présentant que du bruit blanc, le fait d'opérer n cumuls diminue la bande passante d'un facteur n et donc augmente le rapport signal sur bruit d'un facteur Vn .

Claims

REVENDICATIONS
1. Dispositif de lecture de circuit détecteur de rayonnement comprenant des moyens de stockage (Te) de charges, des moyens de transfert (Ta) pour transférer, pendant une durée de lecture, les charges contenues dans les moyens de stockage, et des moyens pour limiter la quantité de charges transférées pendant la durée de lecture, caractérisé en ce qu'il comprend des moyens de cumul (Tacc) pour stocker les charges transférées lors de transferts de charges successifs et des moyens de transfert (Tmux) des charges stockées dans les moyens de cumul (Tacc) lors des transferts successifs .
2. Dispositif de lecture selon la revendication 1, caractérisé en ce que les moyens de transfert (Ta) sont constitués d'un transistor (Ta) muni d'une grille et en ce que les moyens pour limiter la quantité de charges transférées pendant la durée de lecture sont constitués par un circuit de commande (CK2) qui applique un signal d'horloge (HA) sur la grille du transistor (Ta) .
3. Dispositif de lecture selon la revendication 2, caractérisé en ce que le signal d'horloge appliqué sur la grille du transistor (Ta) est une tension dont la valeur (Va) est choisie pour que la quantité de charges transférées pendant la période de lecture soit sensiblement égale à la quantité de charges détectées.
4. Dispositif de lecture selon l'une quelconque des revendications précédentes, caractérisé en ce que les moyens de stockage sont constitués d'un transistor (Te) muni d'une grille, dans lequel est constitué un puits de potentiel.
5. Dispositif de lecture selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend des moyens (CK2, HC2 ) pour commander l'évacuation, hors des moyens de stockage, en dehors de la durée de lecture, des charges non transférées pendant la durée de lecture.
6. Dispositif selon la revendication 5, caractérisé en ce que les moyens pour commander l'évacuation des charges non transférées pendant la durée de lecture sont constitués par un circuit de commande (CK2) qui applique un signal d'horloge (HC) sur la grille du transistor (Te) dans lequel est constitué un puits de potentiel.
7. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend des moyens spécifiques (Ti) pour évacuer les charges non transférées pendant une durée de lecture.
8. Circuit détecteur de rayonnement comprenant au moins un ensemble constitué d'un détecteur (Dij) et d'un dispositif de lecture pour recueillir les charges détectées par le détecteur, caractérisé en ce que le dispositif de lecture est un dispositif selon l'une quelconque des revendications précédentes.
9. Circuit détecteur de rayonnement selon la revendication 8, caractérisé en ce qu'il comprend une matrice de N lignes par M colonnes de détecteurs.
10. Circuit détecteur de rayonnement selon la revendication 9, caractérisé en ce qu'il comprend un amplificateur de charge (Aj) par ligne de diodes.
11. Circuit détecteur selon l'une quelconque des revendications 8 à 10, caractérisé en ce que le détecteur est un détecteur quantique.
12. Circuit détecteur selon la revendication 11, caractérisé en ce que le détecteur quantique est un détecteur photovoltaïque ou un détecteur photoconducteur .
13. Circuit détecteur selon l'une quelconque des revendications 8 à 10, caractérisé en ce que le détecteur est un détecteur bolométrique.
14. Procédé de lecture de circuit détecteur de rayonnement comprenant une étape de stockage de charges dans des moyens de stockage (Te), une étape de transfert, pendant une durée de lecture, des charges contenues dans les moyens de stockage, l'étape de transfert limitant la quantité de charges transférées pendant la durée de lecture, caractérisé en ce qu'il comprend une étape de cumul, dans des moyens de cumul (Tacc), des charges transférées lors de transferts de charges successifs et une étape de transfert des charges stockées dans les moyens de cumul.
15. Procédé de lecture de circuit détecteur selon la revendication 14, caractérisé en ce que la quantité de charges transférées pendant la durée de lecture est limitée à une quantité sensiblement égale à la quantité de charges détectées.
16. Procédé de lecture de circuit détecteur selon la revendication 14 ou 15, caractérisé en ce qu'il comprend une étape pour évacuer, hors des moyens de stockage, en dehors de la durée de lecture, les charges non transférées pendant la durée de lecture.
17. Procédé de lecture selon la revendication 16, caractérisé en ce que l'étape pour évacuer, hors des moyens de stockage, en dehors de la durée de lecture, les charges non transférées pendant la durée de lecture est une étape simultanée d'une étape de réinitialisation d'un circuit de traitement (Aj ) des charges transférées.
18. Procédé de lecture selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend, après chaque étape de transfert, une étape pour évacuer les charges non transférées pendant une durée de lecture par des moyens spécifiques d'évacuation (Ti).
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