WO2001022225A1 - Verfahren und schaltungsanordnung zum speichern von datenworten in einem ram modul - Google Patents

Verfahren und schaltungsanordnung zum speichern von datenworten in einem ram modul Download PDF

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WO2001022225A1
WO2001022225A1 PCT/EP2000/008398 EP0008398W WO0122225A1 WO 2001022225 A1 WO2001022225 A1 WO 2001022225A1 EP 0008398 W EP0008398 W EP 0008398W WO 0122225 A1 WO0122225 A1 WO 0122225A1
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WO
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word
bit
data
words
crc
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PCT/EP2000/008398
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Wolfgang Fey
Adrian Traskov
Jan Truoel
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Continental Teves Ag & Co. Ohg
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    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G06F11/1056—Updating check bits on partial write, i.e. read/modify/write

Definitions

  • the invention relates to a method and a circuit arrangement for storing data words in a RAM module, in particular for safety-critical applications.
  • RAM Random Access Memory
  • RAM Random Access Memory
  • the invention is therefore based on the object of providing a method and a circuit arrangement for storing data words in a RAM module, the space requirement of which is considerably smaller, without any restrictions with regard to data security having to be accepted.
  • a method which is characterized by the following steps: generating a check bit word from at least one data word when writing the at least one data word into the RAM module, storing the check bit word, reading out the check bit word when reading out the at least one data word from the RAM module, generating the check bit word again from the at least one read out data word, comparing the read out check bit word with the newly generated one Check bit word and generate an error message if they do not match.
  • the object is further achieved with a circuit arrangement which is characterized by: a first circuit unit for generating a test bit word from at least one data word when writing and reading the at least one data word, a number of registers for the associated storage of test bit words for the data words, as well as a second circuit unit with which the associated check bit word is compared with the check bit word generated by the first circuit unit when reading data words, and for generating an error message if the check bit words do not match.
  • a particular advantage of this solution is that with essentially the same data security as in the fully redundant design mentioned at the outset, the required silicon area and thus also the circuit complexity and the costs are significantly lower.
  • FIG. 1 shows a schematic representation of a first memory architecture
  • FIG. 5 shows a schematic representation of a second memory architecture
  • a RAM module essentially comprises a word-oriented array 10 consisting of a number of 32-bit data word registers 10a,... 10i,... 10x, which are shown arranged in rows one below the other.
  • a 2-bit parity word register 11a, ... lli, ... llx is assigned to each data word register, so that a 2-bit parity array 11 results.
  • a 32 bit parity word register 12 is provided, which in turn is assigned a 2 bit parity word register 13.
  • this arrangement is connected in a known manner to a bus interface unit 14, via which a connection to a CPU bus can be established.
  • the bus interface unit 14 furthermore comprises circuit units for generating and for comparing the parity words during write and read processes, which are shown in FIGS. 2 and 3.
  • the relevant data words are led from a 32 bit data bus 20 to a first circuit unit 21 according to FIG. 2, with which a 2 bit parity word is generated for each data word.
  • the data word is then written into one of the data word registers lOi in the RAM module and the 2 bit parity word into the assigned 2 bit parity word register lli.
  • the addressed data word is first transferred to the first circuit unit 21 according to FIG.
  • the assigned 2-bit parity word is transmitted to a second circuit unit 22.
  • a 2-bit parity word is in turn generated from the read data word, which is transferred to the second circuit unit 22 and compared there with the 2-bit parity word read directly from the RAM module. If these two words do not match, an error signal F is generated or a corresponding error flag is set. If the 2-bit parity words match, the data word read out is transmitted to the data bus 20.
  • each 32 bit data word is composed of a first and a second 16 bit half word HW, whereby a bit B of the 2-bit parity word is generated from each halfword.
  • the 2-bit parity generation can also be replaced by a CRC (cyclic redundancy check) check with a CRC word calculated for each data word according to a polynomial.
  • the memory architecture is chosen so that the width of the stored data words (memory words) is a multiple of the width of the data words on the data bus.
  • the memory word preferably has a width of 128 bits and the CRC word has a width of 9 bits for optimum error security.
  • FIG. 5 shows a corresponding arrangement which is connected to a 32-bit data bus (not shown) via the bus interface unit 14.
  • the RAM module comprises an array 60 from a number of 128 bit memory word registers 60a,... 60x, which are shown arranged in rows one below the other. Each memory word register is assigned a CRC register 61a,... 6lx, each with 9 bits, for example, so that a CRC array 61 results.
  • a unit 70 is connected between the array 60 and the bus interface unit 14, which has a multiplexer 71 for four 32 bit data words and a 128 bit CRC computation register 72 for receiving four 32 bit data words.
  • the unit 70 further comprises a CRC arithmetic unit 73, with which a 9 bit CRC word is calculated from the content of the 128 bit CRC arithmetic register 72 using known arithmetic methods and is temporarily stored in a 9 bit CRC register 74, which in turn is stored on the bus - Interface unit 14 is connected.
  • a CRC arithmetic unit 73 with which a 9 bit CRC word is calculated from the content of the 128 bit CRC arithmetic register 72 using known arithmetic methods and is temporarily stored in a 9 bit CRC register 74, which in turn is stored on the bus - Interface unit 14 is connected.
  • an error check is to be carried out before writing a new 32-bit data word, which can be initiated, for example, by software with certain time intervals, the content of the relevant 128-bit memory word register 60i and the content of the assigned CRC- Register 61i read out.
  • the 9-bit CRC word is then generated from it again with the CRC arithmetic unit 73 and compared with the CRC word read out. If these two CRC words do not match, an error signal F (or a corresponding error flag) is generated.
  • a new 9 bit CRC word is calculated from the new 32 bit data word containing the 32 bit data word, and both are transferred to the corresponding 128 bit memory word register 60i or the assigned 9 Bit CRC register 61i of the RAM module read.
  • the error check can also be carried out if a data word is to be read from the RAM module onto the data bus 20.
  • the content of the memory word register 60i containing the relevant data word is transferred to the CRC arithmetic register 72 and the CRC word is calculated from this again.
  • This CRC word is stored in the associated CRC word register 61i CRC word compared. If the two words do not match, an error message F is generated or a corresponding error flag is set. If both CRC words match, the 32-bit data word read out is transmitted to the data bus 20.
  • the content of the CRC arithmetic register 72 is then fed back into the corresponding 128 bit memory word register 60i.
  • FIG. 6 shows a number of memory word registers 10a, 10b,... LOx, for 32 bit data words and a 32 bit parity word - register 12, a bit with the value 0 or 1 being shown as an example for each position.
  • a column-oriented parity is generated in accordance with FIG. 6, in which a parity bit is determined for the same positions of all data words, which is assigned to an assigned position in the 32-bit parity word Register 12 is registered. This results in a 32 bit parity word. Furthermore, a 2-bit parity word can now be generated for this 32-bit parity word in the same way as described for the word-oriented parity with reference to FIG. 4 and stored in the 2-bit parity word register 13 (see FIG. 1). According to the manner described above, a column-oriented parity check can also be carried out in the embodiment according to FIG. 5 with 128-bit data words.
  • the content of the data word of the memory location to be written in the RAM module ie a 32 bit data word register lOi in the example, and the 32 bit parity word register 12 are read out.
  • the value of the column-oriented 32-bit parity word is then determined again and described.
  • the new data word is then written back into the corresponding data word register 10i and the content of the 32 bit parity word register 12 is newly determined. Subsequently, a 2 bit parity can again be generated for the 32 bit parity word and stored in the 2 bit parity word register 13 (see FIG. 1).
  • An error check is preferably not carried out during a normal read operation.
  • An additional error check can be carried out by reading out the contents of all data word register 10i, for example at the time during a read operation, generating the column-oriented 32 bit parity word again and using the in the parity word stored in the parity word register 12 is compared. If the parity words do not match, an error message F is generated or a corresponding error flag is set. If the parity words match, the read data word is transferred to the data bus 20.
  • the embodiment described here for column-oriented error checking in the entire RAM is expediently not carried out with every write or read operation, but with certain time intervals, whereby the time intervals can be predetermined by the software used. The decision whether this Error checking or not, is preferably done by the software used.
  • the 2 bit parity word of the 32 bit parity word can be used for error checking in the same way as was described with reference to FIGS. 2 to 4 for the 2 bit parity words of the data words.
  • a column-oriented CRC Cyclic Redundancy Check
  • the content of all data word register 10i and the check bit register 12 is first read out and the CRC word is determined again. If this CRC word does not match the stored CRC word, an error message F is generated or a corresponding error flag is set. If both CRC words match, the write or read process is completed in the manner described above for column-oriented parity word generation.

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Abstract

Es wird ein Verfahren zum Speichern von Datenworten in einem RAM Modul beschrieben, das insbesondere für sicherheitskritische Anwendungen geeignet ist und sich durch folgende Schritte auszeichnet: Erzeugen eines Prüfbit-Wortes aus mindestens einem Datenwort beim Schreiben des mindestens einen Datenwortes in das RAM Modul, Speichern des Prüfbit-Wortes, Auslesen des Prüfbit-Wortes beim Auslesen des mindestens einen Datenwortes aus dem RAM Modul, erneutes Erzeugen des Prüfbit-Wortes aus dem mindestens einen ausgelesenen Datenwort, Vergleichen des ausgelesenen Prüfbit-Wortes mit dem erneut erzeugten Prüfbit-Wort und Erzeugen einer Fehlermeldung, wenn diese nicht übereinstimmen. Weiterhin wird eine entsprechende Schaltungsanordnung beschrieben.

Description

Verfahren und Schaltungsanordnung zum Speichern von Datenworten in einem RAM Modul
Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zum Speichern von Datenworten in einem RAM Modul, insbesondere für sicherheitskritische Anwendungen.
RAM (Random Access Memory) Module sind allgemein bekannt und weit verbreitet . Sie dienen zum wiederholten Speichern und Auslesen von Daten für eine Vielzahl von Anwendungen. Der Sicherheit der in dem RAM Modul gespeicherten Daten muss bei der Auslegung der Speicherarchitektur besondere Beachtung geschenkt werden. Bei einer bekannten Architektur wird die Datensicherheit durch eine voll redundante Auslegung des Moduls in relativ zuverlässiger Weise gewährleistet. Ein wesentlicher Nachteil hierbei besteht jedoch darin, dass der Schaltungsaufwand und der Bedarf an Siliziumfläche relativ hoch ist.
Der Erfindung liegt deshalb die Aufgabe zugrunde, ein Verfahren und eine Schaltungsanordnung zum Speichern von Datenwörtern in einem RAM Modul zu schaffen, dessen Flächenbedarf wesentlich geringer ist, ohne dass Einschränkungen im Hinblick auf die Datensicherheit hinzunehmen sind.
Gelöst wird diese Aufgabe mit einem Verfahren gemäß Anspruch 1, dass sich durch folgende Schritte auszeichnet: Erzeugen eines Prüfbit-Wortes aus mindestens einem Datenwort beim Schreiben des mindestens einen Datenwortes in das RAM Modul, Speichern des Prüfbit-Wortes, Auslesen des Prüf- bit-Wortes beim Auslesen des mindestens einen Datenwortes aus dem RAM Modul, Erneutes Erzeugen des Prüfbit-Wortes aus dem mindestens einen ausgelesenen Datenwort, Vergleichen des ausgelesenen Prüfbit -Wortes mit dem erneut erzeugten Prüfbit-Wort und Erzeugen einer Fehlermeldung, wenn diese nicht übereinstimmen.
Die Aufgabe wird ferner mit einer Schaltungsanordnung gemäß Anspruch 7 gelöst, die sich auszeichnet durch: eine erste Schaltungseinheit zur Erzeugung eines Prüfbit-Wortes aus mindestens einem Datenwort beim Schreiben und Lesen des mindestens einen Datenwortes, eine Anzahl von Registern zur zugeordneten Speicherung von Prüfbit-Worten für die Datenworte, sowie eine zweite Schaltungseinheit, mit der beim Lesen von Datenworten das zugeordnete Prüfbit-Wort mit dem durch die erste Schaltungseinheit erneut erzeugten Prüfbit- Wort verglichen wird, sowie zur Erzeugung einer Fehlermeldung, wenn die Prüfbit-Worte nicht übereinstimmen.
Ein besonderer Vorteil dieser Lösung besteht darin, dass bei im wesentlichen gleicher Datensicherheit wie bei der eingangs genannten voll redundanten Auslegung die erforderliche Siliziumfläche und damit auch der Schaltungsaufwand und die Kosten wesentlich geringer sind.
Die Unteransprüche haben vorteilhafte Weiterbildungen der Erfindung zum Inhalt. Weitere Einzelheiten, Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden Beschreibung einer bevorzugten Ausführungsform anhand der Zeichnung. Es zeigt:
Fig. 1 eine schematische Darstellung einer ersten Speicherarchitektur;
Fig. 2 eine schematische Darstellung des Ablaufes eines Schreibvorgangs ;
Fig. 3 eine schematische Darstellung des Ablaufes eines LeseVorgangs;
Fig. 4 die Erzeugung einer wortorientierten Parität;
Fig. 5 eine schematische Darstellung einer zweiten Speicherarchitektur; und
Fig. 6 die Erzeugung einer spaltenorientierten Parität.
Ein RAM Modul umfasst gemäß Figur 1 im wesentlichen ein wortorientiertes Array 10 aus einer Anzahl von 32 Bit Datenwort-Registern 10a, .. lOi, ...10x, die reihenweise untereinander angeordnet dargestellt sind. Jedem Datenwortregister ist ein 2 Bit Paritätswort-Register 11a, ... lli, ... llx zugeordnet, so dass sich ein 2 Bit Paritäts-Array 11 ergibt. Weiterhin ist ein 32 Bit Paritätswort-Register 12 vorgesehen, dem wiederum ein 2 Bit Paritätswort-Register 13 zugeordnet ist. Zum Datenaustausch ist diese Anordnung in bekannter Weise mit einer Bus-Interfaceeinheit 14 verbunden, über die eine Verbindung zu einem CPU-Bus hergestellt werden kann. Die Bus-Interfaceeinheit 14 umfasst weiterhin Schaltungseinheiten zum Erzeugen und zum Vergleich der Paritätsworte bei Schreib- und Lesevorgängen, die in den Figuren 2 und 3 dargestellt sind.
Zum Schreiben in das RAM Modul werden gemäß Figur 2 die betreffenden Datenwörter von einem 32 Bit Datenbus 20 zu einer ersten Schaltungseinheit 21 geführt, mit der zu jedem Datenwort ein 2 Bit Paritätswort erzeugt wird. Anschließend wird das Datenwort in eines der Datenwort-Register lOi in dem RAM Modul und das 2 Bit Paritätswort in das zugeordnete 2 Bit Paritätswort-Register lli eingeschrieben.
Zum Lesen von Datenwörtern aus dem RAM Modul wird gemäß Figur 3 das adressierte Datenwort zunächst in die erste Schaltungseinheit 21 überführt. Gleichzeitig wird das zugeordnete 2 Bit Paritätswort in eine zweite Schaltungseinheit 22 übertragen. In der ersten Schaltungseinheit 21 wird aus dem ausgelesenen Datenwort wiederum ein 2 Bit Paritätswort erzeugt, das in die zweite Schaltungseinheit 22 überführt und dort mit dem direkt aus dem RAM Modul ausgelesenen 2 Bit Paritätswort verglichen wird. Wenn diese beiden Wörter nicht übereinstimmen, wird ein Fehlersignal F erzeugt oder ein entsprechendes Fehler-Flag gesetzt. Wenn die 2 Bit Paritätswörter übereinstimmen, wird das ausgelesene Datenwort auf den Datenbus 20 übertragen.
Gemäß Figur 4 setzt sich jedes 32 Bit Datenwort aus einem ersten und einem zweiten 16 Bit Halbwort HW zusammen, wobei aus jedem Halbwort ein Bit B des 2 Bit Paritätswortes erzeugt wird.
Durch die automatische Erzeugung und den automatischen Vergleich dieser wortorientierten Paritäten können einzelne Bitfehler sofort "online" beim Auslesen aus dem RAM Modul erkannt werden .
Um eine noch höhere Fehlersicherheit zu erreichen, läßt sich die 2 Bit Paritätserzeugung auch durch eine CRC (cyclic redundandy check) -Prüfung mit einem für jedes Datenwort gemäß einem Polynom berechneten CRC-Wort ersetzen. Um ein sinnvolles Verhältnis zwischen der Breite eines Datenwortes und der Breite eines CRC-Wortes zu erreichen, wird die Speicherarchitektur so gewählt, dass die Breite der gespeicherten Datenworte (Speicherworte) ein Vielfaches der Breite der Datenworte auf dem Datenbus ist. Bei einer Datenwort-Breite von 32 Bit hat das Speicherwort vorzugsweise eine Breite von 128 Bit und das CRC-Wort für eine optimale Fehlersicherheit eine Breite von 9 Bit.
Figur 5 zeigt eine entsprechende Anordnung, die über die Bus- Interfaceeinheit 14 mit einem 32 Bit Datenbus (nicht dargestellt) verbunden ist.
Das RAM Modul umfasst ein Array 60 aus einer Anzahl von 128 Bit Speicherwort-Registern 60a,...60x, die reihenweise untereinander angeordnet dargestellt sind. Jedem Speicherwort-Register ist ein CRC-Register 61a,...6lx mit zum Beispiel jeweils 9 Bit zugeordnet, so dass sich ein CRC-Array 61 ergibt. Zwischen das Array 60 und die Bus-Interfaceeinheit 14 ist eine Einheit 70 geschaltet, die einen Multiplexer 71 für jeweils vier 32 Bit Datenworte sowie ein 128 Bit CRC- Rechenregister 72 zur Aufnahme von vier 32 Bit Datenworten aufweist. Weiterhin umfasst die Einheit 70 eine CRC- Recheneinheit 73, mit der aus dem Inhalt des 128 Bit CRC- Rechenregisters 72 mit bekannten Rechenverfahren ein 9 Bit CRC-Wort berechnet und in einem 9 Bit CRC-Register 74 zwischengespeichert wird, das wiederum mit der Bus- Interfaceeinheit 14 verbunden ist.
Die Schreib- und Lesevorgänge laufen im wesentlichen in gleicher Weise ab, wie es in den Figuren 2 und 3 dargestellt ist.
Beim Einschreiben in das RAM Modul werden jeweils vier über die Bus-Interfaceeinheit 14 zugeführte 32 Bit Datenworte mit dem Multiplexer 71 zyklisch nacheinander in das 128 Bit CRC-Rechenregister 72 eingespeichert, so dass sich ein 128 Bit Speicherwort ergibt. Mit der CRC-Recheneinheit 73 wird daraus dann das 9 Bit CRC-Wort berechnet und in das 9 Bit CRC-Register 74 eingetragen. Anschließend wird der Inhalt des 128 Bit CRC-Rechenregisters 72 in eines der 128 Bit Speicherwort-Register 60i des RAM Arrays und der Inhalt des 9 Bit CRC-Registers 74 in das zugeordnete 9 Bit CRC- Wortregister 61i eingespeichert.
Beim Schreiben eines neuen 32 Bit Datenwortes (oder kleinerer Worteinheiten) in das RAM Modul ist es erforderlich, das CRC-Wort des betreffenden 128 Bit Speicherwort- Registers 60i neu zu berechnen. Dies bedeutet, dass vor dem Schreiben des neuen Datenwortes zunächst der Inhalt des be- treffenden 128 Bit Speicherwort-Registers 60i vollständig ausgelesen und in das CRC-Rechenregister 72 eingespeichert werden muss, um dann mit der CRC-Recheneinheit 73 auf der Grundlage des neuen Datenwortes das 9 Bit CRC-Wort neu zu berechnen und in dem CRC-Register 74 abzulegen. Die Inhalte beider Register 72, 74 werden dann in die entsprechenden Register 60i, 61i übertragen.
Sofern vor dem Schreiben eines neuen 32 Bit Datenwortes eine Fehlerprüfung durchgeführt werden soll, die zum Beispiel durch eine Software mit bestimmten Zeitabständen veranlasst werden kann, wird wie oben erwähnt zunächst der Inhalt des betreffenden 128 Bit Speicherwort-Registers 60i und der Inhalt des zugeordneten CRC-Registers 61i ausgelesen. Anschließend wird mit der CRC-Recheneinheit 73 daraus erneut das 9 Bit CRC-Wort erzeugt und mit dem ausgelesenen CRC- Wort verglichen. Wenn diese beiden CRC-Worte nicht übereinstimmen, wird ein Fehlersignal F (oder ein entsprechendes Fehler-Flag) erzeugt. Wenn die CRC-Worte übereinstimmen, wird, wie oben erläutert wurde, aus dem das neue 32 Bit Datenwort enthaltenden 128 Bit Speicherwort ein neues 9 Bit CRC Wort berechnet, und beide werden in das entsprechende 128 Bit Speicherwort-Register 60i bzw. das zugeordnete 9 Bit CRC Register 61i des RAM Moduls eingelesen.
Die Fehlerprüfung kann auch dann durchgeführt werden, wenn ein Datenwort aus dem RAM Modul auf den Datenbus 20 ausgelesen werden soll . Zu diesem Zweck wird der Inhalt des das betreffende Datenwort enthaltenden Speicherwort-Registers 60i in das CRC-Rechenregister 72 übertragen und daraus erneut das CRC-Wort berechnet. Dieses CRC-Wort wird mit dem in dem zugeordneten CRC-Wort -Register 61i gespeicherten CRC-Wort verglichen. Wenn beide Worte nicht übereinstimmen, wird eine Fehlermeldung F erzeugt oder ein entsprechendes Fehler-Flag gesetzt. Wenn beide CRC-Worte übereinstimmen, wird das ausgelesene 32 Bit Datenwort auf den Datenbus 20 übertragen. Anschließend wird der Inhalt des CRC- Rechenregisters 72 in das entsprechende 128 Bit Speicherwort-Register 60i zurückgeführt.
Figur 6 zeigt mehrere Speicherwort-Register 10a, 10b, .. lOx, für 32 Bit Datenworte sowie ein 32 Bit Paritätswort - Register 12, wobei für jede Stelle beispielhaft ein Bit mit dem Wert 0 oder 1 dargestellt ist.
Im Unterschied zu der in den Figuren 4 und 5 gezeigten, wortorientierten Prüfbit-Erzeugung wird gemäß Figur 6 eine spaltenorientierte Parität erzeugt, bei der für jeweils gleiche Stellen aller Datenworte ein Paritäts-Bit ermittelt wird, das an eine zugeordnete Stelle in dem 32 Bit Paritätswort-Register 12 eingeschrieben wird. Auf diese Weise ergibt sich ein 32 Bit Paritätswort. Weiterhin kann nun zu diesem 32 Bit Paritätswort in gleicher Weise wie es für die wortorientierte Parität anhand der Figur 4 beschrieben wurde, ein 2 Bit Paritätswort erzeugt und in dem 2 Bit Paritätswort-Register 13 (siehe Figur 1) abgespeichert werden. Entsprechend der vorstehend beschriebenen Weise kann auch eine spaltenorientierte Paritätsprüfung bei der Ausführungsform gemäß Fig. 5 mit 128 Bit breiten Datenworten durchgeführt werden. Während des Schreibens eines neuen Datenwortes in einem der Wortregister lOi des RAM Moduls wird zunächst der Inhalt des Datenwortes der zu beschreibenden Speicherstelle im RAM Modul, d.h. im Beispiel ein 32 Bit Datenwort-Register lOi, sowie das 32 Bit Paritätswort-Register 12 ausgelesen. Anschließend wird der Wert des spaltenorientierten 32 Bit Paritätsworts erneut ermittelt und beschrieben.
Darauffolgend wird das neue Datenwort in die entsprechenden Datenwort-Register lOi zurückgeschrieben und der Inhalt des 32 Bit Paritätswort-Registers 12 neu ermittelt. Im An- schluss daran kann zu dem 32 Bit Paritätswort wieder eine 2 Bit Parität erzeugt und in dem 2 Bit Paritätswort-Register 13 (siehe Figur 1) gespeichert werden.
Während eines normalen Lesevorgangs wird vorzugsweise keine Fehlerüberprüfung durchgeführt .Eine zusätzliche Fehlerprüfung kann dadurch erfolgen, daß in der vorstehend beschriebenen Weise beispielsweise zum Zeitpunkt während eines Lesevorgangs der Inhalt sämtlicher Datenwort-Register lOi ausgelesen wird, das spaltenorientierte 32 Bit Paritätswort erneut erzeugt und mit dem in dem Paritätswort-Register 12 gespeicherten Paritätswort verglichen wird. Wenn die Paritätsworte nicht übereinstimmen, wird eine Fehlermeldung F erzeugt oder ein entsprechendes Fehler-Flag gesetzt. Wenn die Paritätsworte übereinstimmen, wird das ausgelesene Datenwort auf den Datenbus 20 übertragen. Die hier beschriebene Ausführungsform zur spaltenorientierten Fehlerprüfung im ganzen RAM wird sinnvollerweise nicht bei jedem Schreiboder Lesevorgang, sondern mit bestimmten Zeitabständen vorgenommen, wobei die Zeitabstände durch die verwendete Software vorgegeben sein können. Die Entscheidung, ob diese Fehlerprüfung erfolgt oder nicht, wird bevorzugt durch die verwendete Software vorgenommen.
Das 2 Bit Paritätswort des 32 Bit Paritätswortes kann in gleicher Weise zur Fehlerüberprüfung verwendet werden, wie es anhand der Figuren 2 bis 4 für die 2 Bit Paritätsworte der Datenwörter beschrieben wurde .
Anstelle der spaltenorientierten Parität kann auch eine spaltenorientierte CRC (Cyclic Redundancy Check) -Summe gebildet und zur Fehlerprüfung verwendet werden. Auch hierbei wird vor dem Schreiben und / oder Lesen eines Wortes zunächst der Inhalt sämtlicher Datenwort-Register lOi sowie des Prüfbit-Registers 12 ausgelesen und erneut das CRC-Wort ermittelt . Wenn dieses CRC-Wort nicht mit dem gespeicherten CRC-Wort übereinstimmt, wird eine Fehlermeldung F erzeugt oder ein entsprechendes Fehler-Flag gesetzt. Wenn beide CRC-Worte übereinstimmen, wird der Schreib- oder Lesevorgang in der oben für die spaltenorientierte Paritätswort- Erzeugung beschriebenen Weise abgeschlossen.
Mit der spaltenorientierten Parität sowie einem zyklisch ablaufenden Paritäts-Test bzw. der CRC-Prüfsumme und einer zyklischen CRC-Berechnung lassen sich auch Fehler im Adress-Decoder sowie Doppel -Bitfehler und weitere Fehler ermitteln. Die Tests bzw. Berechnungen werden vorzugsweise durch eine entsprechende Software durchgeführt.

Claims

Patentansprüche
1. Verfahren zum Speichern von Datenworten in einem RAM Modul, gekennzeichnet durch folgende Verfahrensschritte:
Erzeugen eines Prüfbit-Wortes aus mindestens einem Datenwort beim Schreiben des mindestens einen Datenwortes in das RAM Modul , Speichern des Prüfbit-Wortes,
Auslesen des Prüfbit -Wortes beim Auslesen des mindestens einen Datenwortes aus dem RAM Modul, Erneutes Erzeugen des Prüfbit-Wortes aus dem mindestens einen ausgelesenen Datenwort,
Vergleichen des ausgelesenen Prüfbit-Wortes mit dem erneut erzeugten Prüfbit-Wort und Erzeugen einer Fehlermeldung, wenn diese nicht übereinstimmen.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Prüfbit-Wort durch Ermittlung von Paritätsbits gebildet wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass aus jedem Datenwort ein 2 Bit Paritätswort gebildet wird, wobei aus jedem Daten-Halbwort jeweils ein Paritätsbit ermittelt wird.
4. Verfahren nach Anspruch 1 oder 2 , dadurch gekennzeichnet, dass aus einer Anzahl von Datenworten ein Paritätswort erzeugt wird, dessen Paritätsbits jeweils aus gleichen Stellen aller Datenworte ermittelt werden.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Prüfbit-Worte durch Berechnung von CRC-Worten gebildet werden.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass jeweils eine Anzahl von Datenworten zu einem Speicherwort zusammengefasst wird und daraus ein zugeordnetes CRC-Wort berechnet wird.
7. Schaltungsanordnung zum Speichern von Datenworten in einem RAM Modul, gekennzeichnet durch: eine erste Schaltungseinheit (21) zur Erzeugung eines Prüfbit-Wortes aus mindestens einem Datenwort beim Schreiben und Lesen des mindestens einen Datenwortes, eine Anzahl von Registern (lli, 61i) zur zugeordneten Speicherung von Prüfbit-Worten für die Datenworte, sowie eine zweite Schaltungseinheit (22) , mit der beim Lesen von Datenworten das zugeordnete Prüfbit-Wort mit dem durch die erste Schaltungseinheit (21) erneut erzeugten Prüfbit-Wort verglichen wird, sowie zur Erzeugung einer Fehlermeldung (F) , wenn die Prüfbit-Worte nicht übereinstimmen.
8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, dass die Anzahl von Registern durch erste 2 Bit Paritätsregister (lli) gebildet ist, wobei jedem Datenwort ein 2 Bit Paritätsregister zugeordnet ist.
9. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, dass die Anzahl von Registern durch CRC- Register (61i) gebildet ist, wobei jeweils vier Datenworten ein CRC-Register zugeordnet ist.
10. Schaltungsanordnung nach Anspruch 9, gekennzeichnet durch einen Multiplexer (71) zur Speicherung von jeweils vier Datenworten als ein Speicherwort, sowie eine CRC-Recheneinheit (73) zur Berechnung des CRC-Wortes aus einem Speicherwort sowie zur Speicherung des CRC- Wortes in einem zugeordneten CRC-Register (61i, 74).
11. Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet, dass die Datenworte 32 Bit Worte und die CRC- Worte 9 Bit Worte sind.
12. Schaltungsanordnung nach einem der Ansprüche 7 bis 11, gekennzeichnet durch ein zweites Register (12) zur Speicherung eines Prüfbit-Wortes, dessen Bits jeweils aus gleichen Stellen aller Datenworte ermittelt werden, sowie ein drittes Register (13) zur Speicherung eines Prüfbit-Wortes, das aus dem Inhalt des zweiten Registers (12) ermittelt wird.
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