WO2001022175A1 - Compteur de temps electronique; technique de commande et methode de reglage dudit compteur de temps - Google Patents

Compteur de temps electronique; technique de commande et methode de reglage dudit compteur de temps Download PDF

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WO2001022175A1
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electronic timepiece
mode
signal
reception
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PCT/JP2000/006354
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Teruhiko Fujisawa
Takashi Kawaguchi
Fumiaki Miyahara
Original Assignee
Seiko Epson Corporation
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    • GPHYSICS
    • G04HOROLOGY
    • G04RRADIO-CONTROLLED TIME-PIECES
    • G04R60/00Constructional details
    • G04R60/02Antennas also serving as components of clocks or watches, e.g. motor coils
    • GPHYSICS
    • G04HOROLOGY
    • G04CELECTROMECHANICAL CLOCKS OR WATCHES
    • G04C3/00Electromechanical clocks or watches independent of other time-pieces and in which the movement is maintained by electric means
    • G04C3/14Electromechanical clocks or watches independent of other time-pieces and in which the movement is maintained by electric means incorporating a stepping motor
    • GPHYSICS
    • G04HOROLOGY
    • G04RRADIO-CONTROLLED TIME-PIECES
    • G04R40/00Correcting the clock frequency
    • G04R40/06Correcting the clock frequency by computing the time value implied by the radio signal

Definitions

  • the present invention relates to an electronic timepiece and a method for controlling the electronic timepiece, and more particularly to an analog electronic timepiece having a driving motor and a control method therefor.
  • Some conventional analog electronic timepieces include a data storage circuit for storing various control data and the like.
  • data is written to a data storage circuit by contacting a terminal of an externally provided external data writing device to a circuit board and electrically contacting the data. It was done by writing.
  • an object of the present invention is to provide an electronic timepiece and an electronic timepiece that can easily write data in a completed electronic timepiece incorporated in a case and that does not complicate the structure.
  • a first aspect of the present invention is directed to an electronic timepiece having a coil for inputting a signal.
  • Signal input section a mode setting section that switches the operation mode between a data reception mode for receiving data and a normal operation mode, and an external transmission for transmitting a data signal when the operation mode is the reception mode.
  • a synchronization signal generator for generating a synchronization signal synchronized with the operation of the external transmission device based on the external synchronization signal input from the device, an operation mode of the data reception mode, and an input from the external transmission device;
  • a reception data generation unit that generates and outputs reception data based on a data voltage signal and a synchronization signal that are voltage signals induced in the coil by the generated data signal.
  • the coil is a single-mode coil.
  • the mode setting unit activates the operation mode when a signal input via the signal input unit is a predetermined signal. It is characterized in that the mode is shifted to a data reception mode.
  • the signal input unit includes an external operation unit for performing various operations, and the operation state of the external operation unit is a predetermined operation. In the state, a predetermined signal is output to the mode setting unit.
  • the coil is a motor coil, and when the operation mode is the data receiving mode, the output of the motor pulse to the motor coil is performed. It is characterized by having a motor pulse output prohibition unit that prohibits the operation.
  • the mode setting unit is configured to output the external synchronization signal within a predetermined time after the operation mode shifts to the data reception mode.
  • the operation mode shifts from the overnight reception mode to the normal operation mode in which normal operation is performed.
  • the operation mode when the mode setting unit receives data of a predetermined number of bits after the operation mode has shifted to the data reception mode, the operation mode It is characterized in that one node is shifted from the data reception mode to the normal operation mode in which normal operation is performed.
  • the coil is a motor coil, and the motor coil outputs a motor pulse at regular intervals.
  • the operation mode is set to the data reception mode only during a predetermined period during a non-output period of the motor pulse.
  • the received data when a predetermined number of identical pieces of received data are received, the received data is stored in a received data storage unit that stores the received data. And a storage control unit for storing data in the storage unit.
  • a tenth aspect of the present invention is the ninth aspect of the present invention.
  • the reception data storage unit includes a nonvolatile memory unit that stores the reception data in a nonvolatile manner, and a data writing unit that writes the reception data to the nonvolatile memory unit.
  • a comparator for generating and outputting received data by comparing the voltage of the data voltage signal with a predetermined reference voltage. It is characterized by that.
  • a comparator operation control unit that makes the comparison operation operable only during a predetermined period including a data reception mode. It is characterized by:
  • a thirteenth aspect of the present invention is a power supply control unit for supplying operating power to the comparator only during a predetermined period including a data receiving mode in the fl clock according to claim 11. It is characterized by having.
  • an amplifier for generating and outputting the reception data by comparing the voltage of the data voltage signal with a predetermined reference voltage. It is characterized by having an overnight.
  • a fifteenth aspect of the present invention is directed to a coil, a signal input unit for inputting a signal, and a mode for switching an operation mode between a data reception mode for receiving data and a normal operation mode.
  • a data voltage signal which is a voltage signal induced in the coil by a manually input data signal, comprising: a setting unit; and a synchronizing signal based on the synchronizing timing signal when the operation mode is the reception mode.
  • An electronic timepiece that generates received data, a receiving unit that receives a signal transmitted through a coil of the electronic timepiece as a received signal, and an adjustment data signal that is generated based on the received signal.
  • a transmitting unit for transmitting, and an external device having:
  • the coil of the electronic timepiece is a motor coil.
  • a mode for switching an operation mode of the electronic timepiece between a data reception mode for receiving data and a normal operation mode is provided.
  • the operation mode is synchronized with the operation of the external transmission device based on the external synchronization signal input from the external transmission device that transmits the data signal, and the operation mode is data reception.
  • a receiving data generating process for generating and outputting received data based on a synchronizing signal and a synchronizing signal which is a mode and a voltage signal induced in the coil by a data signal inputted from an external transmitting device is characterized by the following.
  • the eighteenth aspect of the present invention is characterized in that, in the seventeenth aspect of the present invention, in the mode setting step, the operation is performed when a signal input through the signal input unit is a predetermined signal. It is characterized in that the mode is shifted to the overnight reception mode.
  • the fl timepiece is provided with an external operation unit for performing each rare operation, and the operation state of the external operation unit is a predetermined operation state. In the operation state, the mode setting step is characterized by switching the operation mode to the overnight reception mode.
  • the coil is a mobile coil, and when the operation mode is the data receiving mode, a power pulse for the mobile coil is provided. It is characterized by having a motor pulse output prohibition process for prohibiting the output of.
  • the external synchronization signal is set within a predetermined time after the operation mode shifts to the data reception mode. If no is input, the operation mode shifts from the data reception mode to the normal operation mode in which normal operation is performed.
  • the mode setting step is performed when data of a predetermined number of bits is received after the operation mode shifts to the data reception mode.
  • the operation mode is characterized in that the operation mode is shifted from the overnight reception mode to the normal operation mode in which the normal operation is performed.
  • the coil is a motor coil, and the motor coil outputs a motor pulse at regular intervals.
  • the mode setting process is characterized in that the operation mode is set to the data reception mode only during a predetermined period during the non-output period of the motor pulse.
  • the received data storing step of storing the received data and the step of receiving the same received data in a predetermined number are performed.
  • a data storage control step of storing received data in a received data overnight storage step is performed.
  • the receiving data overnight storing step includes a data writing step of writing received data to a nonvolatile memory of the electronic timepiece.
  • the electronic timepiece in the seventeenth aspect of the present invention, generates reception data by comparing the voltage of the data voltage signal with a predetermined reference voltage. And a comparator operation control process that enables the comparator to operate only during a predetermined period including the data reception mode.
  • a twenty-eighth aspect of the present invention is directed to a coil, a signal input unit for manually inputting a signal, and a mode for switching an operation mode between a data reception mode for receiving data and a normal operation mode.
  • a setting unit for adjusting an electronic timepiece having an electronic timepiece comprising: when an operation mode of the electronic timepiece is a reception mode, generating a synchronization signal based on a synchronization timing signal; and inputting a data signal. Based on the data signal and the synchronization signal, the voltage signal induced in the coil by the And causing an external device to receive a signal transmitted through the coil of the electronic watch as a received signal, generate an adjustment data signal based on the received signal, and adjust the electronic clock to the adjustment data. Transmitting a signal.
  • Figure 1 is a schematic block diagram of the data transmission system.
  • Figure 2 is a schematic block diagram of the analog electronic timepiece.
  • FIG. 3 is a schematic configuration block diagram of the external data transmission device.
  • FIG. 4 is a schematic configuration block diagram around the detection circuit.
  • FIG. 5 is a timing chart of the first embodiment.
  • FIG. 6 is a processing flowchart of the first embodiment.
  • FIG. 7 is a schematic configuration block diagram of a first modified example.
  • FIG. 8 is a schematic configuration block diagram of a second modified example.
  • FIG. 9 is a timing chart of the third modification.
  • FIG. 10 is a processing flowchart of the fourth modification.
  • FIG. 11 is an explanatory diagram of the command.
  • FIG. 12 is a schematic block diagram of a data transmission system according to the second embodiment.
  • FIG. 13 is a schematic block diagram of a control unit and a transmission / reception unit according to the second embodiment. .
  • FIG. 14 is an explanatory diagram of a specific mode when data is actually transmitted and received.
  • BEST MODE FOR CARRYING OUT THE INVENTION Next, a preferred embodiment of the present invention will be described with reference to the drawings.
  • an analog electronic timepiece having an analog pointer and a data transmission system having an external data writing device for transmitting data to the analog electronic timepiece will be described as an example.
  • the present invention can be applied to a watch.
  • Figure 1 shows a schematic block diagram of the data transmission system.
  • the analog electronic timepiece 103 of the data transmission system 100 is provided with a motor coil 101 and an external operation member 102 such as a crown or a button. Further, the external data transmission device 105 transmits a data signal STR to the analog electronic timepiece 103 via the transmission coil 104.
  • examples of the data transmitted as the data overnight signal STR include rate adjustment data, correction data of various sensors, data for switching specifications, and the like.
  • Figure 2 shows a schematic block diagram of the analog electronic timepiece.
  • the oscillation circuit 11 of the analog electronic timepiece 103 has a crystal oscillator 11 C, and generates a reference pulse signal having a predetermined reference frequency from a reference oscillation signal generated by the crystal oscillator 11 C. .
  • the frequency dividing circuit 12 outputs various pulse signals by dividing the frequency of the reference pulse signal output from the oscillation circuit 11.
  • the control circuit 13 has a counter 13 A, and an analog electronic clock based on various pulse signals output from the frequency dividing circuit 12 and a storage data of a data storage circuit 17 described later. 10 3 Performs overall control operation.
  • the counter 13A detects the elapsed time t from the falling timing of the evening signal described later, and determines whether or not the elapsed time t has reached the predetermined data detection standby time Ta. To detect.
  • the detection circuit 14 detects the data signal STR input through the motor coil 101 under the control of the control circuit 13, and outputs the detection data DDS as serial data to the control circuit 13. Output to
  • Driving pulse generating circuit 15 generates a driving pulse based on a pulse signal output from frequency dividing circuit 12.
  • the drive circuit 16 supplies a drive current to the motor coil 101 based on the drive pulse, and drives the drive motor.
  • the data conversion circuit 18 converts the detection data DDS output from the detection circuit 14 via the control circuit 13 from serial to parallel, and outputs it as a parallel detection data DDP to the data storage circuit 17.
  • the rate adjusting circuit 19 adjusts the rate to a predetermined value by controlling the frequency division ratio in the frequency dividing circuit 12 based on the parallel detection data DDP stored in the data storage circuit # 1.
  • the data storage circuit 17 includes a data writing circuit 17C.
  • the data writing circuit 17C includes an EEPROM 17A and a booster circuit 17B.
  • the EPROM 17 A stores the parallel detection data DDP in a nonvolatile manner.
  • the booster circuit 17B boosts the power supply voltage to generate the write voltage.
  • the analog electronic timepiece 103 receives data overnight while being incorporated in the casing as shown in FIG.
  • Figure 3 shows a schematic configuration diagram of the external data transmission device.
  • the oscillating circuit 21 of the external data transmitting device 105 includes a not-shown oscillator such as a quartz oscillator or a ceramic oscillator, and a reference having a predetermined reference frequency from a reference oscillation signal generated by the oscillator. Generate a pulse signal.
  • the frequency dividing circuit 22 outputs various pulse signals by dividing the frequency of the reference pulse signal output from the oscillation circuit 21.
  • the control circuit 23 controls the entire external data transmitting apparatus 105 based on the pulse signal output from the frequency dividing circuit 22.
  • the configuration of the control circuit 23 may be a microprocessor having a CPU, a ROM, a RAM, and the like, and may be operated by the CPU based on a control program stored in the ROM. Further, the configuration of the control circuit 23 can be configured by a mouth logic circuit instead of the microprocessor configuration.
  • the data storage circuit 24 stores various data under the control of the control circuit 23 and outputs the stored various data.
  • the PSK modulation circuit 25 shifts the phase of the pulse signal output from the frequency dividing circuit based on the transmission data read from the data storage circuit 24. Performs keying modulation (PSK modulation; Phase Shift Keying modulation).
  • the amplification circuit 26 amplifies the output of the PSK modulation circuit 25 and outputs it as a data signal STR via the transmission coil 104.
  • the PSK modulation circuit 25 performs modulation by inverting the phase of the reference signal. For example, if the signal level to be transmitted is "H” level, set the phase to 0]. If it is "L” level, set the phase to 180 [:. ].
  • a pointer driving unit 19 including a driving circuit 16 and a motor coil 101 is provided around the detection circuit 14.
  • the drive circuit 16 includes a P-channel MOS transistor P 1 and an n-channel M ⁇ S transistor N 1 connected in series between the high-potential power supply Vdd and the low-potential power supply VSS. Furthermore, the p-channel M ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ S transistor PI and the n-channel MOS transistor N1 are connected in parallel with a p-channel M ⁇ S transistor connected in series between the high-potential power supply Vdd and the low-potential power supply VSS. It is configured with P2 and n-channel MOS transistor N2.
  • the p-channel MOS transistor P1, the n-channel MOS transistor N1, the p-channel MOS transistor P2, and the n-channel MOS transistor N2 are connected to the gate terminal from the drive pulse generation circuit 15 by human input. With the control signal supplied, the p-channel MOS transistor P1 and the n-channel MOS transistor N2 are turned on / off in pairs. Alternatively, the p-channel MOS transistor P2 and the n-channel MOS transistor N1 are turned on / off in pairs by a control signal.
  • the drive current flows in the order of the high-potential-side power supply V dd ⁇ p-channel MOS transistor P 1 mode coil 10 l ⁇ n-channel MOS transistor N 2 low-potential side power supply VSS Become.
  • the p-channel MOS transistor P2 and the n-channel MOS transistor N1 are on, the p-channel M-S transistor P1 and the n-channel MOS transistor N2 are off.
  • the drive current flows in the order of the high-potential power supply Vdd p-channel MOS transistor P 2 mode coil 10 1 ⁇ > n-channel MOS transistor N 1 ⁇ low-potential power supply V SS .
  • the motor coil 101 of the pointer driving unit 19 forms a part of the stepping motor 110. Then, the stay 1 1 1 2 of the pointer driving unit 19 is excited by the motor coil 101. Also, the mouth 1 13 is rotated by a magnetic field excited inside the stay 1 1 2.
  • the stepping motor 110 is constituted by a PM type (permanent magnet rotating type) in which the mouth 113 is constituted by a disk-shaped two-pole permanent magnet.
  • stage 1 1 2 different magnetic poles are generated in the respective phases (poles) 1 1 5 and 1 1 6 around the mouth 1 1 3 due to the magnetic force generated by the coil 1 1
  • a magnetic saturation portion 117 is provided to perform the operation.
  • an inner notch 118 is provided at an appropriate position on the inner periphery of the stay 112 in order to regulate the rotation direction of the rotor 113.
  • the inner notch 118 generates a cogging torque so that the mouth 113 stops at an appropriate position.
  • the second hand 1 3 1 is connected to the center wheel of the fourth wheel 1 2 2, the minute hand 1 3 2 is connected to the second wheel 1 2 4, and the hour hand 1 3 3 is connected to the hour wheel 1 2 6 Have been.
  • the time is displayed by each of these hands in conjunction with the rotation of the roe 1 1 3. It is of course possible to connect a transmission system (not shown) for displaying the date and time to the train wheel 120.
  • the detection circuit 14 is composed of the reference voltage generation circuit 31, the comparator 32, and the ⁇ channel.
  • the MOS transistor N3 is provided.
  • the reference voltage generation circuit 31 of the detection circuit 14 generates the reference voltage VREF.
  • the comparator 32 compares the voltage V02 of the output terminal 02 of the drive circuit 16 with the reference voltage VR EF and outputs a detection data DDS.
  • the n-channel MOS transistor N 3 supplies power to the comparator 32 based on the sampling drive signal SSP from the control circuit 13.
  • FIG. 5 shows an evening chart of the embodiment
  • FIG. 6 shows a processing flowchart of the embodiment.
  • the number of data bits to be read in one reception mode transition is X bits (X: natural number).
  • the external operation member 102 is operated (see FIG. 5A), and at time t0, the analog electronic timepiece 103 is shifted to the reception mode (step S1).
  • the operation of the external operation member needs to be somewhat complicated in order to prevent the user from shifting to the unintended data reception mode.
  • step S2 When an operation for shifting to the overnight reception mode is performed, irregular hand movement is started to notify the user that the operation mode of the electronic analog clock is the overnight reception mode (step S2). .
  • an irregular hand operation such as, for example, a 5-second hand movement that moves the second hand at 5-second intervals is performed.
  • a 5-second hand movement that moves the second hand at 5-second intervals.
  • the output terminal 02 of the drive circuit 16 becomes high as shown in FIG. It becomes an impedance state and becomes an electrically floating state.
  • the output terminal 02 of the drive circuit 16 enters a high impedance state.
  • the sampling drive signal SSP is set to the “H” level (see FIG. 5 (b)), and the c-channel MOS transistor N3 is also turned on.
  • the operating power is supplied to the comparator 32, and the comparator 32 enters an operating state.
  • the control circuit 13 determines whether or not the timing signal STM (see FIG. 5 (c)) has been received as the data signal STR via the motor coil 101 and the detection circuit 14 (step S). 3)
  • the timing signal STM is preferably a rectangular wave having a higher reception level from the viewpoint of the reception level.
  • step S3 if the timing signal STM has not been received (step S3; No), it is determined whether or not the elapsed time t after the transition to the reception mode has exceeded the predetermined standby time TC. Is determined (step S9).
  • step S9 if the elapsed time t ′ does not exceed the standby time TC, that is,
  • Step S9 In the case of (Step S9; No), the processing shifts to Step S3 again, and the same processing is performed thereafter.
  • the reception mode is ended to reduce power consumption due to unnecessary operation of the comparator 32, and the mode is returned to the normal mode. I do.
  • the reception mode is terminated, and the mode is returned to the normal mode (step S8).
  • step S3 when a timing signal as shown in FIG. 5 (c) is received (step S; Yes), the control circuit 13 counts the counter 13A. Start operation. Then, as shown at time t1 in FIG. 5, the counter 13A is reset at the falling timing of the timing signal. Further, synchronization between the analog electronic timepiece and the external data transmission device 105 is established.
  • the analog electronic timepiece is in a data waiting state.
  • control circuit 13 determines whether or not the elapsed time t from the falling timing of the timing signal exceeds a predetermined data detection standby time Ta based on the count state of the counter 13A. (Step S4).
  • step S4 If it is determined in step S4 that the elapsed time t has not exceeded the data detection standby time Ta, the process in step S4 is repeated, and the standby state is maintained.
  • Step S4 In the case of (Step S4; No), the process of Step S4 is repeated, and the standby state is maintained as it is.
  • step S4 if the elapsed time t exceeds the data detection waiting time Ta, data transmission is started.
  • 3 1 ⁇ Modulation circuit 25 performs phase shift keying modulation of the pulse signal output from the frequency divider circuit based on the transmission data read from data storage circuit 24 under the control of control circuit 23, Output to amplifier circuit 26.
  • the amplification circuit 26 amplifies the output of the PSK modulation circuit 25 and outputs it as the data signal STR via the transmission coil 104.
  • the data signal STR at this time is a sine wave modulated by PSK, and its phase is inverted by 180] depending on the signal level ("H" or "L”) of the data transmission.
  • the analog electronic timepiece 103 sets the data read evening signal S RD (see FIG. 5 (j)) to the “H” level as shown at time t2. Furthermore, it detects the signal level of the detection data D DS (see Figure 5 (i)) and reads 1-bit data. Data reading is performed (step S5).
  • the detection signal DDS at the "H" level is output.
  • control circuit 13 adds 1 to the value of the data bit count N, that is,
  • Step S6 This means that the N-bit data has already been received.
  • step S7 it is determined whether or not the number of received data bits has become equal to X bits.
  • step S7 if the number of bits of the received data is less than X bits,
  • Step S7 the time t "elapsed from the detection timing (time t2) of the previous detection data DDS signal level is equal to the predetermined data detection standby time Tb. Whether it was exceeded,
  • step S10 It is determined whether or not the condition is satisfied.
  • step S10 if the elapsed time t "does not exceed the overnight detection standby time Tb,
  • Step S10 In the case of (Step S10; No), the process of Step S10 is repeated, and the standby state is kept as it is.
  • step S10 when the elapsed time t "exceeds the data detection standby time Tb, the data read timing signal SRD is output as shown at time t3 in FIG. 5 (c). The level is set to “H.” Further, the signal level of the DDS is detected, and data reading for reading 1-bit data is performed (step S5). At this time, the induced voltage V02 induced at the output terminal 02 is compared with the reference voltage VREF by the comparator 32, and the data signal DDS is output.
  • the voltage level of the induced voltage VO2 is detected by the comparator 32 at every data detection standby time Tb synchronized with the frequency of the data signal STR. Then, the data converter 18 performs a serial / parallel conversion of the detection data DDS to generate parallel detection data DDP.
  • the generated parallel detection data DDP is stored in the data storage circuit 17.
  • modulation is PSK modulation
  • ASK (Amplitude Shift Keying) modulation with synchronized timing may be used so that the amplitude becomes a peak in the data capture timing signal SRD.
  • the counter for measuring the times Ta and Tb can be shared, and the circuit can be simplified.
  • step S7 If it is determined in step S7 that the number of bits of the received data is X,
  • the reception mode is terminated and the mode is returned to the normal mode (step S8).
  • the rate adjusting circuit 19 controls the dividing ratio in the frequency dividing circuit 12 based on the parallel detection data DDP stored in the data storage circuit 17 to adjust the rate to a predetermined value, and This will improve the timekeeping accuracy.
  • the input terminal of comparator 32 is one output terminal Output terminal 02 was connected to the 2 side.
  • the voltage of the output terminal 01 and the voltage of the output terminal 02 is suitable for detection for each analog electronic timepiece due to a difference in a structure or an assembled state. is there.
  • FIG. 7 shows a schematic block diagram of the first modification.
  • the first modified example is different from the above-described embodiment in that a detection circuit 14-1 is provided instead of the detection circuit 14 in FIG.
  • the same parts as those in FIG. 4 are denoted by the same reference numerals.
  • the reference voltage generation circuit 31 of the detection circuit 14-1 generates the reference voltage VREF.
  • the comparator 41 compares the voltage V01 of the output terminal 01 of the drive circuit 16 with the reference voltage VREF and outputs a detection signal DDS1.
  • the comparator 32 compares the voltage V02 of the output terminal 02 of the drive circuit 16 with the reference voltage VREF and outputs a detection signal DDS2.
  • the n-channel M ⁇ S transistor N 3 supplies power to the comparator 32 based on the sampling drive signal S SP2 from the control circuit 13.
  • the n-channel M ⁇ S transistor N 4 supplies power to the comparator 41 based on the sampling drive signal S SP1 from the control circuit 13.
  • the latch circuit 42 is configured by a D-flip-flop circuit or the like, and latches the detection data DDS1.
  • the latch circuit 43 is constituted by a D-flip-flop circuit or the like, and latches the detected data DDS2.
  • the selection circuit 44 selects either the detection data D DS1 or the detection data D DS2 and outputs it as the detection data D DS.
  • the selection circuit 44 selects the detection data DDS1 or the detection data DDS2 is determined in advance according to the target analog electronic clock. Shall be kept. However, it is also possible to adopt a configuration in which the voltage is dynamically selected according to the magnitude relationship between the voltage V01 of the output terminal 01 and the voltage V02 of the output terminal 02. Next, the outline operation of the detection circuit 14-1 will be described.
  • the sampling drive signal SSP1 is set to the “H” level. Further, the n-channel MOS transistor N4 is also turned on, and the operating power is supplied to the comparator 41, so that the comparator 41 is turned on.
  • the comparator 41 compares the voltage V01 of the output terminal 01 of the drive circuit 16 with the reference voltage VREF and outputs the detected data DDS1 to the latch circuit 42.
  • sampling drive signal SSP2 is set to the “H” level in parallel with the output terminal 02 of the drive circuit 16 entering the high impedance state. Further, the n-channel MOS transistor N3 is also turned on. Accordingly, the operation power is supplied to the comparator 32, and the comparator 32 is brought into an operation state.
  • the comparator 32 compares the voltage V02 of the output terminal 02 of the drive circuit 16 with the reference voltage VREF and outputs the detection data DDS2 to the latch circuit 43.
  • the latch circuit 42 holds the detection data DDS1 and the latch circuit 43 holds the detection data DDS2.
  • the selection circuit 44 selects the latch circuit in a manner determined in advance as to which of the detection data DDS1 and the detection data DDS2 is to be selected. Then, the detection and data corresponding to the selected latch circuit are output as the detected data DDS.
  • the comparator 32 is used to detect the detection data DDS.
  • an inverter circuit may be used instead of the comparator 32.
  • VREF1 (Vdd- VSS) / 2
  • the degree of freedom in setting the detection level is lost.
  • FIG. 8 shows a schematic block diagram of the second modified example.
  • the second modification is different from the second modification in that a detection circuit 14-2 is provided instead of the detection circuit 14-1 in FIG.
  • a detection circuit 14-2 is provided instead of the detection circuit 14-1 in FIG.
  • FIG. 7 the same parts as those in FIG. 8 are denoted by the same reference numerals.
  • the sensing circuit 14-2 of the detection circuit 14-2 compares the voltage V01 of the output terminal 01 of the drive circuit 16 with the reference voltage VREF1 and outputs the detection data DDS1.
  • the inverter circuit 52 compares the voltage V02 of the output terminal ⁇ 2 of the drive circuit 16 with the reference voltage VREF1, and outputs detection data DDS2.
  • the latch circuit 42 is constituted by a D flip-flop circuit or the like, and latches the detection data DDS1.
  • the latch circuit 43 is configured by a D-flip-flop circuit or the like, and latches the detection data DDS2.
  • the selection circuit 44 selects either the detection data DDS1 or the detection data DDS2 and outputs it as the detection data DDS.
  • whether the selection circuit 44 selects the detection data D DS1 or the detection data D DS2 is determined in advance in accordance with the target analog electronic clock. Shall be kept.
  • the voltage is dynamically selected according to the magnitude relationship between the voltage V01 of the output terminal 01 and the voltage V02 of the output terminal 02.
  • the modulation is PSK modulation, ASK (Amplitude Shift Keying) modulation in which the evening timing is adjusted so that the amplitude peaks at the timing corresponding to the de-synchronization capturing evening signal SRD. Absent.
  • the counter for measuring the time Ta and Tb can be shared, and the circuit can be simplified.
  • the inverter circuit 51 outputs detection data DDS1 indicating whether the voltage V01 of the output terminal 01 of the drive circuit 16 has exceeded the threshold voltage VREF1 of the inverter circuit 51. Output to switch circuit 42.
  • the inverter circuit 52 outputs a detection signal indicating whether the voltage V 02 of the output terminal ⁇ 2 of the drive circuit 16 has exceeded the threshold voltage VREF2 of the receiver circuit 52.
  • DDS2 is output to the latch circuit 43.
  • the threshold voltages VREF1 and VREF2 of each of the inverter circuits 51 and 52 are almost the same when they are configured as an integrated circuit.
  • the latch circuit 42 holds the detection data D DS1
  • the latch circuit 43 holds the detection data D DS2.
  • the selection circuit 44 selects a latch circuit as to determine which of the detection data DDS1 and the detection data DDS2 is to be selected in advance. Then, the detection data corresponding to the selected latch circuit is output as the detection data DDS.
  • both the voltages of the output terminals # 1 and # 2 can be subjected to the detection data DDS.
  • the third modification is a modification in which the mode automatically shifts to the data reception mode during the non-monitoring pulse output period between a certain motor pulse output timing and the next motor pulse output timing. It is an example.
  • FIG. 9 shows a timing chart of the third modification.
  • a motor pulse for driving the second hand is output every second (see FIG. 9 (a)). C Then, a time t 0 when a predetermined time T d elapses from the output completion timing of each motor pulse. , The sampling drive signal S SP is set to the “H” level (see FIG. 9 (b)).
  • the output terminal 02 of the drive circuit 16 becomes a high impedance state and becomes electrically floating.
  • the sampling drive signal SSP is set to the “H” level (see FIG. 9 (b)). Therefore, the n-channel MOS transistor N3 is also turned on, and the operating power is supplied to the comparator 32 to be in the operating state.
  • control circuit 13 determines whether or not the timing signal STM (see FIG. 9 (c)) has been received as the data signal STR via the motor coil 101 and the detection circuit 14.
  • the control circuit 13 starts the count operation of the counter 13A. Further, as shown at time t1 in FIG. 9, the counter 13A is reset at the falling edge of the timing signal. Further, the synchronization between the analog electronic timepiece and the external data transmission device 105 is established, and the analog electronic timepiece is in a standby state overnight.
  • control circuit 13 determines whether or not the elapsed time t from the falling timing of the timing signal exceeds the predetermined data detection standby time Ta based on the count state of the counter 13A. Is determined. That is,
  • the PSK modulation circuit 25 performs a phase shift of the pulse signal output from the frequency dividing circuit based on the transmission data read out from the data storage circuit 24. Modulation is performed and output to the amplification circuit 26.
  • the amplification circuit 26 amplifies the output of the PSK modulation circuit 25 and outputs it as a data signal STR via the transmission coil 104.
  • the data signal STR at this time is a PSK modulated sine wave, and the phase is inverted by 180 [°] depending on the signal level ("H" or "L”) of the transmission data.
  • the analog electronic timepiece 103 sets the overnight reading evening signal SRD (see FIG. 9 (j)) to the "H" level. Then, the signal level of the detection data DDS (see Fig. 9 (i)) is detected, and data reading for reading 1-bit data is performed.
  • the level of the detection data DDS becomes "H” and the 1-bit data becomes "1".
  • control circuit 13 adds 1 to the value of the data bit number counter N, that is,
  • time t 2 It is determined whether or not the time t "elapsed since the last detection of the DDS signal level (time t 2) has exceeded the predetermined data detection standby time Tb. That is,
  • the data read timing signal SRD is set to the" H "level as shown at time t3 in FIG. 9 (j). Then, the signal level of the detection data DDS is detected, and data reading is performed to read 1-bit data.
  • the induced voltage V02 induced at the output terminal # 2 is compared with the reference voltage VREF by the comparator 32, and the data signal DDS is output.
  • the voltage level of the induced voltage VO2 is detected by the comparator 32 every data detection standby time Tb synchronized with the frequency of the data signal STR. Then, in the data conversion circuit 18, the detection data DDS is subjected to serial / parallel conversion and is stored in the data storage circuit 17 as parallel detection data DDP.
  • the data reception mode is ended.
  • FIG. 10 shows a processing flowchart of the fourth modification.
  • the difference from the processing flowchart of FIG. 6 is that after the data reading process, the receiving mode is terminated and the mode is returned to the normal mode if the read data is an end instruction code. is there.
  • a set of data command strings is composed of an instruction code part of 4 bits and a data part of 8 bits.
  • the end instruction code for terminating the reception mode is the instruction code part 2 “0 101”, and the data part is set to dummy data.
  • the instruction code part 2 is set to “1001”, and the data constituting data A is set in the data part.
  • the instruction code part is set to “101 1”, and the data constituting data C is set in the data part.
  • the analog electronic timepiece that has received the end instruction code shifts the operation mode to the normal operation mode, and resumes normal hand operation.
  • the external data transmission device in the data transmission system, can only transmit data to the analog electronic timepiece, but the data transmission system of the second embodiment is You can send and receive.
  • FIG. 12 shows a schematic block diagram of a data transmission system according to the second embodiment.
  • the data transmission system 10 OA is roughly divided into a control unit 61, a transmission / reception unit block 62, and a switching unit 63, and a plurality of analog electronic clocks (not shown) corresponding to the transmission / reception unit block 62. 103 are arranged in a manner as shown in FIG.
  • the control unit 61 controls the entire data transmission system.
  • Each transmission / reception block 62 transmits and receives data to and from the corresponding analog slave clock 103.
  • the transmission / reception unit block 62 includes a plurality (10 sets in FIG. 12) of transmission / reception units 65_1 to 65-10 that are simultaneously driven. Therefore, one transmission / reception unit block 62 can transmit and receive data simultaneously with 10 analog electronic watches simultaneously.
  • the switching unit 63 switches the transmission / reception unit block 62 actually controlled under the control of the control unit 61.
  • Figure 13 shows a schematic block diagram of the control unit and the transmission / reception unit.
  • the transmission / reception units 65-1 to 65-10 have the same configuration, the transmission / reception unit 65-1 will be described as an example.
  • the reference clock signal generation circuit 71 of the control unit 61 receives the reference clock signal CR. Generates EF.
  • the divider 72 divides the reference clock signal C REF and outputs a divided clock signal C REFD.
  • the data calculation circuit 73 calculates and outputs the correction data DC based on the measurement data (for example, the rate measurement data).
  • the PSK modulation circuit 74 performs PSK (Phase Shift Keying) modulation based on the correction data DC and the frequency-divided clock signal C REFD, and outputs a modulation signal SEN to the switching unit.
  • PSK Phase Shift Keying
  • the control circuit 75 controls the switching unit 63 with the entire control unit 61 and the switching control signal SSW.
  • the amplifying circuit 81 of the transmission / reception unit 65-1 amplifies the modulation signal SEN input manually via the switching unit 63.
  • the switch 82 switches between transmission and reception.
  • the transmission / reception coil 83 transmits / receives data to / from a corresponding analog electronic timepiece.
  • the amplification circuit 84 amplifies the reception signal SRC received from the analog electronic timepiece via the transmission / reception coil 83.
  • the data detection circuit 85 detects the transmitted data from the output signal of the amplification circuit 84 and outputs the data to the control unit 61 via the switching unit 63.
  • the analog electronic timepiece 103 is connected to the transmitting and receiving coil 83 in the state of a completed product built in the casing as shown in FIG. They are located close together and transmit and receive data using magnetic field signals.
  • the reference clock signal generation circuit 71 of the control unit 61 generates a reference clock signal C REF and outputs it to the frequency dividing circuit 72.
  • the dividing circuit 72 divides the reference clock signal C REF by dividing the frequency of the reference clock signal C REF. Is output to the PSK modulation circuit 74.
  • the data calculation circuit 73 calculates the correction data DC based on the measurement data under the control of the control circuit 75, and outputs it to the PSK modulation circuit 74.
  • 31 ⁇ modulation circuit 74 performs PSK modulation based on correction data DC and frequency-divided clock signal CREFD. Then, the PSK modulation circuit 74 outputs the modulation signal SEN to the switching unit 63.
  • the switching unit 63 connects the control unit 61 to the transmission / reception unit 65-1 on which the analog electronic clock 103 to which the modulation signal SEN is to be sent is mounted.
  • the amplifier circuit 81 of the transmission / reception unit 65-1 amplifies the modulation signal SEN input via the switching unit 63. Then, the amplification circuit 81 outputs to the transmission / reception month j coil 83 via the switching switch 82.
  • the data is transmitted to the analog electronic timepiece 103 via the transmission / reception coil 83.
  • the analog electronic timepiece 103 transmits data from the motor coil to the control unit 61 by a motor pulse or the like, the received signal SRC is input to the amplifier circuit 84 via the transmission / reception coil 83.
  • the amplification circuit 84 amplifies the received signal and outputs it to the data detection [Ql path 85].
  • the present invention is applicable not only to the watch coil, but also to other watches such as a digital clock as long as the watch has a coil capable of contactless communication.
  • the analog electronic timepiece having only the analog pointer has been described.
  • the present invention can also be applied to a digital clock that performs digital display and a digital electronic clock with digital display that performs digital display of the measurement results of various measurement sensors on a liquid crystal display device.
  • the gist of the present invention may be applied to portable electronic devices using motor coils other than analog electronic watches, for example, portable CD players, portable MD (Mini Disc) players (recorders), portable cassette players (recorders), and the like. .
  • a configuration is adopted in which the mode shifts to the data reception mode in accordance with the operation state of the external operation member 102 or the non-output period of the motor pulse.
  • a conduction terminal in a place where it does not stand, and to input a signal by applying a probe to the conduction terminal.
  • a light receiving element and to shift to the data receiving mode by inputting an optical signal of a predetermined pattern to the light receiving element.

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Description

明 細 電子時計、 電子時計の制御方法、 電子時計の調整システムおよび電子時計の調整 方法 発明の背景
本発明は、 電子時計および電子時計の制御方法に係り、特に駆動用モー夕を内 蔵したアナ口グ電子時計及びその制御方法に関する。
従来のアナログ電子時計においては、各種制御用データなどを記憶するための デ一夕記憶回路を備えたものがある。
このようなアナ口グ電子時計におけるデ一夕記憶回路へのデー夕書込は、外部 に設けられた外部データ書込装置の端子を回路基板に当てて電気的に接触させ た状態でデータを書き込むことによりおこなつていた。
また、 昨今では、 発電機を内蔵した電子時計も実用化され、 電池交換が不要の ため防水などの信頼性を高めるためにケースと裏蓋を一体化した 1ピース構造 の時計も開発されている。
上記従来の電子時計においては、问路製造過程で一度 き込んだデータをケー スへの組込後に書き換えるには、 ¾蓋を開けて回路基板を再び露出させる必要が あり、 手数がかかつてしまうという問題点があつた。
特に 1ピース構造の電子時計において、 回路基板を露出させるには、指針や文 字盤を取り外す必要があり、大がかりな作業を伴ってしまうという問題点があつ た。
そこで、 本発明の目的は、 ケースに組み込まれた完成品状態の電子時計におい て、 デ一夕の書込を容易に行うことができるとともに、構造を複雑化することが ない電子時計および電子時計の制御方法並びに電子時計の調整システムおよび 電子時計の調整方法を提供することにある。 発明の開示
本発明の第 1の態様は、 コイルを有する電子時計において、信号を入力するた めの信号入力部と、動作モードをデ一夕を受信するデータ受信モードと通常動作 モードとの間で切り替えるモード設定部と、動作モードが受信モードである場合 に、データ信号を送信する外部送信装置より入力された外部同期信号を基準とし て、外部送信装置の動作に同期した同期信号を生成する同期信号生成部と、動作 モードがデ一夕受信モードであり、 かつ、外部送信装置より入力されたデータ信 号によりコイルに誘起された電圧信号であるデータ電圧信号および同期信号に 基づいて受信データを生成し、 出力する受信データ生成部と、 を備えたことを特 徴としている。
本発明の第 2の態様は、 本発明の第 1の態様において、 コイルはモ一夕コイル であることを特徴としている。
本発明の第 3の態様は、 本発明の第 1の態様において、 モード設定部は、 信号 入力部を介して入力された信号があらかじめ定めた所定の信号である場合に動 作モ一ドをデ一夕受信モ一ドに移行させることを特徴としている。
本発明の第 4の態様は、 本発明の第 3の態様において、 信号入力部は、 各種操 作を行うための外部操作部を備え、外部操作部の操作状態が予め定めた所定の操 作状態である場合に、モード設定部に所定の信号を出力することを特徴としてい る。
本発 Π刀の第 5の態様は、 本発明の第 3の態様において、 コイルはモー夕コイル であり、動作モードがデ一夕受信モードである場合にモ一夕コイルに対するモー 夕パルスの出力を禁止するモー夕パルス出力禁止部を備えたことを特徴として いる。
本発叨の第 6の態様は、 本発明の第 3の態様において、 モード設定部は、 動作 モードがデータ受信モードに移行してから予め定めた所定時間以内に外部同期 信号が入力されない場合は、動作モードをデ一夕受信モードから通常動作を行う 通常動作モードに移行することを特徴としている。
本発明の第 7の態様は、 本発明の第 3の態様において、 モード設定部は、 動作 モードがデータ受信モードに移行してから予め定めたビッ ト数のデータを受信 した場合に、動作モ一ドをデ一夕受信モードから通常動作を行う通常動作モード に移行することを特徴としている。 - 本発明の第 8の態様は、 本発明の第 1の態様において、 コイルはモー夕コイル であり、 モー夕コイルには、 一定間隔でモー夕パルスが出力されるものであり、 モード設定部は、モー夕パルスの非出力期間中のあらかじめ定めた所定期間中の み動作モ一ドをデ一夕受信モードとすることを特徴としている。
本発明の第 9の態様は、本発明の第 1の態様において、 受信データを記憶する 受信データ記憶部と、同一の受信データを予め定めた所定個数受信した場合に、 当該受信データを受信データ記憶部に記憶させるデ一夕記憶制御部と、を備えた ことを特徴としている。
本発明の第 1 0の態様は、 本発明の第 9の態様において、
受信デー夕記憶部は、 受信データを不揮発的に記憶する不揮発性メモリ部と、 不揮発性メモリ部に受信データを書き込むデ一夕書込部と、を備えたことを特徴 としている。
本発明の第 1 1の態様は、 本発明の第 1の態様において、 データ電圧信号の電 圧を予め定めた所定の基準電圧と比較することにより、受信データを生成し出力 するコンパレー夕を備えたことを特徴としている。
本発叨の第 1 2の態様は、 請求項 1 1記載の電子時計において、 コンパレ一夕 をデータ受信モード時を含む所定期問中にのみ動作可能状態とするコンパレー 夕動作制御部を備えたことを特徴としている。
本発叨の第 1 3の態様は、 請求頃 1 1記載の fl子時計において、 データ受 ?モ —ド時を含む所定期間中にのみコンパレー夕に対し動作電源を供給する電源供 給制御部を備えたことを特徴としている。
本発明の第 1 4の態様は、 本発明の第 1の態様において、 データ電圧信兮の ¾ΐ 圧を予め定めた所定の基準電圧と比較することにより、受信デ一夕を生成し出力 するィンバ一夕を備えたことを特徴としている。
本発明の第 1 5の態様は、 コイルと、 信号を入力するための信号入力部と、 動 作モードをデ一夕を受信するデ一夕受信モードと通常動作モードとの間で切り 替えるモード設定部と、 を有するとともに、 動作モードが受信モードである場合 に同期タイミング信号を基準とする同期信号を生成し、人力されたデータ信号に よりコイルに誘起された電圧信号であるデータ電圧信号および同期信号に基づ いて受信データを生成する電子時計と、電子時計のコイルを介して送信される信 号を受信信号として受信する受信部と、受信信号に基づいて調整データ信号を生 成し、 電子時計に対して送信する送信部と、 を有する外部装置と、 を備えたこと を特徴としている。
本発明の第 1 6の態様は、 本発明の第 1 5の態様において、電子時計のコイル はモー夕コイルであることを特徴としている。
本発明の第 1 7の態様は、 コイルを有する電子時計の制御方法において、 電 子時計の動作モードをデ一夕を受信するデ一夕受信モードと通常動作モ一ドと の間で切り替えるモード設定過程と、 動作モードが受信モードである場合に、 デ —夕信号を送信する外部送信装置より入力された外部同期信号を基準として、外 部送信装置の動作に同期し、 動作モードがデータ受信モードであり、 かつ、 外部 送信装置より入力されたデータ信号によりコイルに誘起された電圧信号である デ一夕電圧信号および同期信号に基づいて受信データを生成し、出力する受信デ 一夕生成過程と、 を備えたことを特徴としている。
本発明の第 1 8の態様は、 本発明の第 1 7の態様において、 モード設定過程に おいて、信号入力部を介して入力された信号があらかじめ定めた所定の信号であ る場合に動作モードをデ一夕受信モードに移行させることを特徴としている。 本発明の第 1 9の態様は、 本発明の第 1 8の態様において、 fl子時計は、 各稀 操作を行うための外部操作部を備え、外部操作部の操作状態が予め定めた所定の 操作状態である場合に、 モード設定過程は、 動作モードをデ一夕受信モードに切 り替えることを特徴としている。
本発明の第 2 0の態様は、 本発明の第 1 8の態様において、 コイルはモ一夕コ ィルであり、動作モードがデ一夕受信モードである場合にモー夕コイルに対する モー夕パルスの出力を禁止するモー夕パルス出力禁止過程を備えたことを特徴 としている。
本発明の第 2 1の態様は、 本発明の第 1 8の態様において、 モード設定過程は、 動作モードがデ一夕受信モ一ドに移行してから予め定めた所定時間以内に外部 同期信号が入力されない場合は、動作モードをデ一夕受信モードから通常動作を 行う通常動作モードに移行することを特徴としている。 本発明の第 2 2の態様は、 本発明の第 1 8の態様において、 モード設定過程は、 動作モードがデ一夕受信モードに移行してから予め定めたビッ ト数のデータを 受信した場合に、動作モードをデ一夕受信モードから通常動作を行う通常動作モ 一ドに移行することを特徴としている。
本発明の第 2 3の態様は、 本発明の第 1 7の態様において、 コイルはモー夕コ ィルであり、 モー夕コイルには、 一定間隔でモ一夕パルスが出力されるものであ り、 モード設定過程は、 モー夕パルスの非出力期間中のあらかじめ定めた所定期 間中のみ動作モードをデ一夕受信モードとすることを特徴としている。
本発明の第 2 4の態様は、 本発明の第 1 7の態様において、 受信データを記憶 する受信データ記憶過程と、同一の受信デ一夕を予め定めた所定個数受信した場 合に、当該受信データを受信デ一夕記憶過程において記憶させるデ一夕記憶制御 過程と、 を備えたことを特徴としている。
本発明の第 2 5の態様は、 本発明の第 2 4の態様において、 受信デ一夕記憶過 程は、電子時計の不揮発性メモリに受信データを書き込むデータ書込過程を備え たことを特徴としている。
本発明の第 2 6の態様は、 本発明の第 1 7の態様において、 電子時計は、 デ一 夕電圧信号の電圧を予め定めた所定の基準電圧と比較することにより、受信デー 夕を生成し出力するコンパレー夕を有し、コンパレ一夕をデータ受信モード時を 含む所定期問中にのみ動作可能状態とするコンパレー夕動作制御過程を備えた ことを特徴としている。
本発明の第 2 7の態様は、 本発明の第 2 6の態様において、 デ一夕受信モード 時を含む所定期間中にのみコンパレー夕に対し動作電源を供給する電源供給制 御過程備えたことを特徴としている。
本発明の第 2 8の態様は、 コイルと、 信号を人力するための信号入力部と、 動 作モードをデ一夕を受信するデータ受信モ一ドと通常動作モードとの間で切り 替えるモード設定部と、を有する電子時計を調整する電子時計の調整方法におい て、電子時計の動作モードが受信モードである場合に同期タイ ミング信号を基準 とする同期信号を生成させ、入力されたデータ信号によりコイルに誘起された電 圧信号であるデータ電圧信号および同期信号に基づいて電子時計に受信データ を生成させ、外部装置に電子時計のコイルを介して送信される信号を受信信号と して受信させ、 受信信号に基づいて調整デ一夕信号を生成させ、 電子時計に対し て調整デ一夕信号を送信させる、 を備えたことを特徴としている。 図面の簡単な説明
図 1は、 デ一夕伝送システムの概要構成プロック図である。
図 2は、 アナログ電子時計の概要構成プロック図である。
図 3は、 外部データ送信装置の概要構成ブロック図である。
図 4は、 検出回路周辺の概要構成ブロック図である。
図 5は、 第 1実施形態のタイミングチャートである。
図 6は、 第 1実施形態の処理フローチャートである。
図 7は、 第 1変形例の概要構成ブロック図である。
図 8は、 第 2変形例の概要構成ブロック図である。
図 9は、 第 3変形例のタイミングチャートである。
図 1 0は、 第 4変形例の処理フローチャートである。
図 1 1は、 命令コマンドの説明図である。
図 1 2は、第 2実施形態のデ一夕伝送システムの概要構成プロック図である ( 図 1 3は、第 2実施形態の制御ュニッ トおよび送受信ュニッ トの概要構成プ 口ック図である。
図 1 4は、 実際にデータの送受信を行う場合の具体的態様の説明図である。 発明の好適な実施の態様 次に本発明の好適な実施形態について図面を参照して説明する。
[ 1 ] 第 1実施形態
まず第 1実施形態について説明する。なお、 本第 1実施形態にあってはアナ口 グ指針を有するアナログ電子時計およびこのアナ口グ電子時計にデータ送信を 行う外部データ書込装置を有するデータ伝送システムを例として説明する。しか しながら、 本発明をこれらに限定する趣旨ではなく、 モー夕コイルを有する電子 時計であれば、 本発明の適用が可能である。
[ 1 . 1 ] デ一夕伝送システムの概要構成
データ伝送システムの概要構成プロック図を図 1に示す。
データ伝送システム 1 0 0のアナログ電子時計 1 0 3は、モー夕コイル 1 0 1 およびリュウズあるいはボタンなどの外部操作部材 1 0 2が設けられている。 また、 外部デ一夕送信装置 1 0 5は、 このアナログ電子時計 1 0 3に対し、 送 信用コイル 1 0 4を介してデータ信号 S TRを送信する
この場合において、 デ一夕信号 S TRとして送信されるデ一夕としては、 歩度調 整データや、各種センサなどの補正データ、仕様切替の為のデータなどが挙げら れる。
[ 1 . 2 ] アナログ電子時計の概要構成
図 2にアナログ電子時計の概要構成プロック図を示す。
アナログ電子時計 1 0 3の発振回路 1 1は、水晶振動子 1 1 Cを有し、水晶振 動子 1 1 Cにより生成された基準発振信号から所定の基準周波数を有する基準 パルス信号を生成する。
分周回路 1 2は、発振回路 1 1から出力された基準パルス信号を分周すること により、 各種パルス信号を出力する。
制御回路 1 3は、 カウン夕 1 3 Aを有し、分周回路 1 2から出力される各種パ ルス信号および後述のデ一夕記憶回路 1 7の記憶デ一夕に基づいてアナログ電 子時計 1 0 3全体の制御動作を行う。 ここで、 カウン夕 1 3 Aは、 後述する夕ィ ミング信号の立下がりタイミングからの経過時間 tを検出し、経過時間 tが予め 定めたデ一夕検出待機時間 T aに至ったか否かを検出する。
検出回路 1 4は、制御回路 1 3の制御下でモー夕コイル 1 0 1介して入力され るデ一夕信号 S TRを検出し、シリアルデ一夕である検出データ D DSとして制御回 路 1 3に出力する。
駆動パルス発生回路 1 5は、分周回路 1 2から出力されるパルス信号に基づい て駆動パルスを発生する。
駆動回路 1 6は、駆動パルスに基づいてモー夕コイル 1 0 1に駆動電流を流し、 駆動モー夕を駆動する。 データ変換回路 18は、制御回路 1 3を介して検出回路 14により出力された 検出デ一夕 DDSをシリアル/パラレル変換しパラレル検出デ一夕 DDPとしてデ —夕記憶回路 1 7に出力する。
歩度調整回路 1 9は、データ記憶回路 1 Ίに記憶されたパラレル検出デ一夕 D DPに基づいて分周回路 1 2における分周比を制御して歩度を所定の値に調整す る。
この場合において、 デ一夕記憶回路 1 7は、 デ一夕書込回路 1 7 Cを備えてい る。 このデ一夕書込回路 1 7 Cは、 EEPROM 1 7Aと、 昇圧回路 1 7 Bとを 備えている。 E EPROM 1 7 Aは、 パラレル検出デ一夕 DDPを不揮発的に記憶 する。 また、 昇圧回路 1 7 Bは、 書込電圧を生成するため電源電圧を昇圧する。 この場合において、 アナログ電子時計 103は、 図 14に示すようにケ一シン グに組み込まれた状態でデ一夕受信を行っている。
[ 1. 3] 外部デ一夕送信装置の概要構成
図 3に外部データ送信装置の概要構成図を示す。
外部データ送信装置 10 5の発振回路 2 1は、 図示しない水晶振動子、 セラミ ック振動子などの振動子を有し、その振動子により生成された基準発振信号から 所定の基準周波数を有する基準パルス信号を生成する。
分周回路 22は、発振回路 2 1から出力された基準パルス信号を分周すること により、 各種パルス信号を出力する。
制御回路 23は、分周回路 22から出力されるパルス信号に基づいて外部デー 夕送信装置 105全体の制御動作を行う。 この場合において、制御回路 23の構 成は、 CPU、 ROM, RAMなどを有するマイクロプロセッサ構成とし、 CP Uにより R OMに記憶した制御プログラムに基づいて動作するようにすればよ い。 また、 制御回路 23の構成としては、 マイクロプロセッサ構成に代えて、 口 ジック回路により構成することも可能である。
デ一夕記憶回路 24は、 制御回路 23の制御下で、 各種データを記憶するとと もに、 記憶した各種データを出力する。
P SK変調回路 25は、 制御回路 23の制御下で、 データ記憶回路 24から読 み出した送信データに基づいて分周回路から出力されるパルス信号の位相シフ トキ一イング変調 (P SK変調; Phase Shift Keying modulation) を行う。 増幅回路 26は、 P S K変調回路 25の出力を増幅してデータ信号 STRとして 送信コイル 104を介して出力する。
この場合において、 P SK変調回路 25は、基準信号の位相を反転させること により変調を行う。 例えば、 伝送すべき信号レベルが " H" レベルであるならば 位相を 0 ] とし、 "L" レベルであるならば位相を 1 80 [:。 ] とする。
[ 1. 4] 検出回路周辺の概要構成
次に図 4を参照して検出回路周辺の概要構成について説明する。
検出回路 14の周辺には、駆動回路 1 6およびモ一夕コイル 1 0 1を含む指針 駆動部 19が設けられている。
駆動回路 1 6は、高電位側電源 Vddおよび低電位側電源 VSSの間に直列に接続 された Pチャネル MO S トランジスタ P 1および nチャネル M〇 S トランジス 夕 N 1を備えて構成されている。さらに pチャネル M〇 Sトランジスタ P Iおよ び nチャネル MO S トランジスタ N 1とは、 並列に、高電位側電源 Vddおよび低 電位側電源 VSSの間に直列に接続された pチャネル M〇 S 卜ランジス夕 P 2お よび nチャネル MO S トランジスタ N 2を備えて構成されている。
これらの pチャネル MO S 卜ランジス夕 P l、nチャネル MO S トランジスタ N 1、 pチャネル MO S トランジスタ P 2および nチャネル MO S トランジスタ N 2は、駆動パルス発生回路 1 5からゲ一ト端子に人力される制御信号により、 pチャネル MO S トランジスタ P 1および nチャネル MO S トランジスタ N 2 が対となってオン/オフする。あるいは、制御信号により pチャネル M〇 Sトラ ンジス夕 P 2および nチャネル M O S トランジスタ N 1が対となってオン/ォ フする。
この結 ¾、 Pチャネル MO S トランジスタ P 1および nチャネル MO S トラン ジス夕 N 2がオン状態の場合は、 pチャネル MO S トランジスタ P 2および nチ ャネル MO S トランジスタ N 1がオフ状態となる。 これにより、 高電位側電源 V dd→pチャネル MO S トランジスタ P 1 モ一夕コイル 1 0 l→nチャネル M O S トランジスタ N 2 低電位側電源 VSSの順番で駆動電流(駆動パルス)が流 れることとなる。 また、 pチャネル M〇 S トランジスタ P 2および nチャネル M O S トランジス 夕 N 1がオン状態の場合は、 pチャネル M〇 S トランジス夕 P 1および nチヤネ ル M O S トランジスタ N 2がオフ状態となる。 これにより、 高電位側電源 Vdd pチャネル M O S トランジスタ P 2 モ一夕コィル 1 0 1 ~> nチャネル M O S トランジスタ N 1→低電位側電源 V SSの順番で駆動電流(駆動パルス)が流れ ることとなる。
指針駆動部 1 9のモー夕コイル 1 0 1は、ステツピングモ一夕 1 1 0の一部を 構成している。そして指針駆動部 1 9のステ一夕 1 1 2は、 モー夕コイル 1 0 1 によって励磁される。 また、 口一夕 1 1 3は、 ステ一夕 1 1 2の内部において励 磁される磁界により回転する。 ここで、 ステッピングモータ 1 1 0は、 口一夕 1 1 3がディスク状の 2極の永久磁石によって構成された P M型 (永久磁石回転 型) で構成されている。
ステ一夕 1 1 2には、モ一夕コイル 1 0 1で発生した磁力によって異なった磁 極が口一夕 1 1 3の回りのそれぞれの相(極) 1 1 5および 1 1 6に発生するよ うに磁気飽和部 1 1 7が設けられている。
また、 ロー夕 1 1 3の回転方向を規定するために、 ステ一夕 1 1 2の内周の適 当な位置には内ノッチ 1 1 8が設けられている。 この内ノッチ 1 1 8により、 コ ギングトルクを発 させて口一夕 1 1 3が適当な位置に停止するようにしてい る。
ステツビングモー夕 1 1 0の口一夕 1 1 3の回転は、かなを介してロー夕 1 1 3に嚙合された五番車 1 2 1、 四番車 1 2 2、 三番車 1 2 3、 二番車 1 2 4、 曰 の裏 【 1 2 5および筒車 1 2 6からなる輪列 1 2 0によって各針に伝達される。 四番車 1 2 2の軸には秒針 1 3 1が接続され、二番車 1 2 4には分針 1 3 2が接 続され、 さらに、 筒車 1 2 6には時針 1 3 3が接続されている。 ロー夕 1 1 3の 回転に連動してこれらの各針によって時刻が表示される。輪列 1 2 0には、 さら に、 年月曰などの表示を行うための伝達系など (不図示) を接続することももち ろん可能である。
ここで、 検出回路 1 4について説明する。
検出回路 1 4は、基準電圧生成回路 3 1、 コンパレー夕 3 2および ηチャネル MO S トランジスタ N 3を備えて構成されている。
検出回路 14の基準電圧生成回路 3 1は、 基準電圧 VREFを生成する。
コンパレー夕 32は、 駆動回路 1 6の出力端子 02の電圧 V02と基準電圧 VR EFを比較して検出デ一夕 DDSを出力する。
nチャネル M O S トランジスタ N 3は、コンパレー夕 32に制御回路 13から のサンプリング駆動信号 S SPに基づいて電源を供給する。
[ 1. 5] 第 1実施形態の動作
次に第 1実施形態の動作を説明する。
図 5に実施形態の夕ィミングチヤー卜を、図 6に実施形態の処理フローチヤ一 トを示す。 初期状態において、 データビッ ト数カウン夕 N= 1であり、 1回の受 信モード移行により読み込むべきデータのビッ ト数は Xビッ ト (X: 自然数) で あるものとする。
まず、 外部操作部材 1 02を操作し (図 5 (a) 参照) 、 時刻 t 0において、 アナログ電子時計 1 03を受信モードに移行させる (ステップ S 1 )。 この場合 において、 外部操作部材の操作は、ユーザによる意図しないデータ受信モードへ の移行を防ぐため、 ある程度複雑なものとしておく必要がある。
デ一夕受信モードに移行させるための操作が行われると、ユーザに当該電子ァ ナログ時計の動作モードがデ一夕受信モードであることを告知すべく、変則運針 を開始する (ステップ S 2) 。
より具体的には、 デ一夕受信モード中は、 例えば、 5秒間隔で秒針の運針を行 う 5秒運針がなどのような変則運針動作がなされる。もちろんこの場合において、 駆動パルス出力中は、 デ一夕受信を行うことはできない。さらにデータ受信モー ド中はモータパルス出力を停止するように構成することも可能である。
さらにデ一夕受信モ一ド中は、 pチャネル MO S トランジスタ P 1のみオン状 態とし (図 5 ( d) 参照) 、 駆動パルスの出力は停止される。 また、 pチャネル MO S トランジスタ P 2、 nチャネル MO S トランジスタ N 1および nチャネル MO S トランジスタ N 2はオフ状態とする (図 5 (e) 、 図 5 (f ) 、 図 5 ( g) 参照) 。
この結果、 駆動回路 1 6の出力端子 02は図 5 (h) に示すように、 、 ハイイ ンピーダンス状態となり、 電気的に浮いた状態となる。
従って、 モー夕コイル 1 0 1に対し、 外部から磁界を印加すると、 モー夕コィ ル 10 1に電圧が誘起されることとなる。
この駆動回路 1 6の出力端子 02がハイィンピ一ダンス状態になる。これと並 行して、 サンプリング駆動信号 SSPは "H" レベルとされ (図 5 (b) 参照) る c nチャネル MO S トランジス夕 N 3もオン状態となる。これらによりコンパレー 夕 32は動作電源が供給されて動作状態となる。
次に制御回路 1 3は、モ一夕コイル 10 1および検出回路 14を介してデ一夕 信号 STRとしてタイミング信号 STM (図 5 ( c)参照) を受信したか否かを判別 する (ステップ S 3) 。 この場合において、 タイミング信号 STMは受信レベルの 観点から、 受信レベルの高くなる矩形波のほうが好ましい。
ステツプ S 3の判別において、タイミング信号 STMを受信していない場合には (ステップ S 3 ; No) 、 受信モードに移行してからの経過時間 t, が予め定め た待機時間 TCを超過したか否かを判別する (ステップ S 9) 。
すなわち、
t ' > TC
を満たしているか否かを判別する。
ステップ S 9の判別において、 経過時間 t ' が待機時問 TCを超過していない 場合、 すなわち、
t ' ≤ TC
の場合には (ステップ S 9 ; No) 、 処理を再びステップ S 3に移行し、 以下同 様の処理を行う。
ステップ S 9の判別において、 経過時間 t ' が待機時間 TCを超過している場 合には、コンパレー夕 32の不要な動作による電力消費を低減するため受信モー ドを終了し、 通常モードに復帰する。 あるいは、 ユーザ一の誤操作などにより誤 つて受信モ一ドに移行したものとして、 受信モードを終了し、通常モ一ドに復帰 する (ステップ S 8 ) 。
ステップ S 3の判別において、 図 5 ( c)に示すようなタイ ミング信号を受信 した場合には (ステップ S ; Ye s)、 制御回路 1 3はカウン夕 1 3 Aのカウン ト動作を開始する。 そして、 図 5中の時刻 t 1のように、 タイミング信号の立下 がりタイミングでカウン夕 1 3 Aはリセッ 卜される。さらにアナログ電子時計と 外部データ送信装置 1 0 5との間の同期がとられる。
従って、 アナログ電子時計はデータ待ち受け状態となる。
次に制御回路 1 3は、カウンタ 1 3 Aのカウント状態に基づいてタイ ミング信 号の立下がりタイミングからの経過時間 tが予め定めたデータ検出待機時間 T aを超過したか否かを判別する (ステップ S 4 ) 。
すなわち、
t > T a
を満たしているか否かを判別する (ステップ S 4 ) 。
ステップ S 4の判別において、経過時間 tがデータ検出待機時間 T aを超過し ていない場合には、 ステップ S 4の処理を繰り返し、 そのまま待機状態を保持す る。
すなわち、
t≤T a
の場合には (ステップ S 4 ; N o ) 、 ステップ S 4の処理を繰り返し、 そのまま 待機状態を保持する。
ステップ S 4の判別において、経過時間 tがデータ検出待機時間 T aを超過し た場合には、 データの送信が開始される。
すなわち、 ? 3 1<変調回路2 5は、 制御回路 2 3の制御下で、 データ記憶回路 2 4から読み出した送信データに基づいて分周回路から出力されるパルス信号 の位相シフ トキ一イング変調を行い、 増幅回路 2 6に出力する。
これにより、 増幅回路 2 6は、 P S K変調回路 2 5の出力を増幅してデ一夕信 号 S TRとして送信コイル 1 0 4を介して出力する。
このときのデ一夕信号 S TRは P S K変調された正弦波であり、送信デ一夕の信 号レベル ( " H " または " L " ) によって位相が 1 8 0 ] 反転する。
このとき、 アナログ電子時計 1 0 3は、 時刻 t 2に示すように、 データ読込夕 ィ ミング信号 S RD (図 5 ( j ) 参照) を " H " レベルとする。 さらに、 検出デー 夕 D DS (図 5 ( i ) 参照) の信号レベルを検出し、 1 ビッ トのデータを読み込む データ読み込みを行う (ステップ S 5) 。
すなわち、誘起された出力端子 02の端子電圧 V02がコンパレータ 32の基準 電圧 VREFを下回ると、 "H" レベルの検出デ一夕 DDSが出力される。
より具体的には、 時刻 t 2においては、 検出データ DDSのレベルは "H" とな り、 1ビッ トのデータは " 1" となる。
次に制御回路 13は、 その後、 データビッ ト数カウン夕 Nの値に 1を加算する、 すなわち、
N = N+ 1
とする (ステップ S 6) 。 これは、 既に Nビッ トのデ一夕を受信した旨を表して いる。
次に受信したデ一夕のビッ ト数が Xビッ 卜に等しくなったか否かを判別する (ステップ S 7 ) 。
ステップ S 7の判別において、受信したデ一夕のビッ ト数が Xビッ ト未満であ る場合には、 すなわち、
Nく X
である場合には (ステップ S 7 ; No)、 前回の検出デ一夕 DDSの信号レベルの 検出タイミング (時刻 t 2) からの経過時間 t"が予め定めたデ一夕検出待機時 間 Tbを超過したか否か、 すなわち、
t " > T b
を満たしているか否かを判別する (ステップ S 10) 。
ステップ S 1 0の判別において、経過時間 t "がデ一夕検出待機時間 T bを超 過していない場合、 すなわち、
t " ≤ T b
の場合には (ステップ S 1 0 ; N o) 、 ステップ S 1 0の処理を繰り返し、 その まま待機状態を保持する。
ステップ S 1 0の判別において、経過時間 t"がデータ検出待機時間 T bを超 過した場合には、 図 5 ( c) の時刻 t 3に示すように、 デ一夕読込タイミング信 号 SRDを " H" レベルとする。 さらに、 検出デ一夕 DDSの信号レベルを検出し、 1ビッ トのデータを読み込むデータ読み込みを行う (ステップ S 5) 。 このとき、 出力端子 02に誘起される誘起電圧 V02は、 コンパレー夕 32によ り基準電圧 VREFと比較され、 データ信号 DDSが出力される。
以下、 同様にして、 データ信号 STRの周波数に同期したデ一夕検出待機時間 T b毎に誘起電圧 VO 2の電圧レベルをコンパレータ 32により検出する。そして、 デ一夕変換回路 18において、検出データ DDSのシリアル/パラレル変換を行つ てパラレル検出データ DDPを生成する。生成されたパラレル検出デ一夕 DDPは、 デ一夕記憶回路 1 7に記憶されることとなる。
また、 変調は P SK変調としたが、 デ一夕取り込みタイミング信号 SRDで振 幅がピークとなるように、 タイミングをあわせた A S K (Amplitude Shift Key ing) 変調でもかまわない。
また、 時間 T a = T bと設定してもよい。 この場合には、 時間 T a、 Tbを計 測するカウン夕が共用化でき、 回路の簡略化を図ることができる。
ステップ S 7の判別において、受信したデータのビッ ト数が Xビッ トである場 合には、 すなわち、
N = X
である場合には、 1回の受信モード移行により読み込むべきデータビッ ト数が X ビッ 卜に達したので、 受信モードを終了し、 通常モードに復帰する (ステップ S 8) 。
その後、 歩度調整回路 1 9は、 データ記憶回路 1 7に記憶されたパラレル検出 データ DDPに基づいて分周回路 1 2における分周比を制御して歩度を所定の値 に調整し、 アナログ電子時計の計時精度を向上させることとなる。
[ 1. 6] 第 1実施形態の効果
以上の説明のように本実施形態によれば、アナログ電子時計 1 03の完成品状 態であってもデータを書き込むことが可能である。
また、アナログ電子時計 1 03の構成部品であるモ一夕コイルを介してデータ 受信を行うため、 装置構成の変更を最小限とすることができる。
[ 1. 7] 第 1実施形態の変形例
[ 1. 7. 1] 第 1変形例
以上の説明においては、コンパレー夕 32の入力端子を一方の出力端子である 出力端子 0 2側に接続していた。 しかしながら、実際のアナログ電子時計におい ては、構造あるいは組み立て状態などの違いによりアナログ電子時計毎に出力端 子 0 1の電圧と出力端子 0 2の電圧とは、どちらが検出に適しているかは不明で ある。
そこで、 本第 1変形例においては、 出力端子 0 1の電圧と出力端子 0 2の電圧 のうち、 いずれか検出に適している電圧を選択して用いるように構成している。 図 7に本第 1変形例の概要構成プロック図を示す。本第 1変形例が上記実施形 態と異なる点は、 図 4の検出回路 1 4に代えて、検出回路 1 4 -1を設けた点であ る。 図 7において、 図 4と同様の部分には同一の符号を付すものとする。
検出回路 1 4 -1の基準電圧生成回路 3 1は、 基準電圧 VREFを生成する。
コンパレ一夕 4 1は、 駆動回路 1 6の出力端子 0 1の電圧 V01と基準電圧 VR EFを比較して検出デ一夕 D DS1を出力する。
コンパレータ 3 2は、駆動回路 1 6の出力端子 0 2の電圧 V02と基準電圧 V REFを比較して検出デ一夕 D DS2を出力する。
nチャネル M〇 S トランジスタ N 3は、制御回路 1 3からのサンプリング駆動 信号 S SP2に基づいてコンパレータ 3 2に電源を供給する。
nチャネル M〇 S トランジスタ N 4は、制御回路 1 3からのサンプリング駆動 信号 S SP1に基づいてコンパレ一夕 4 1に電源を供給する。
ラッチ回路 4 2は、 D—フリ ップフロップ回路等で構成され、 検出データ D D S1をラッチする。
ラッチ回路 4 3は、 D—フリ ップフロップ回路等で構成され、 検出デ一夕 D D S2をラツチする。
選択回路 4 4は、検出データ D DS1あるいは検出デ一夕 D DS2のいずれか一方を 選択して検出データ D DSとして出力する。
この場合において、 選択回路 4 4が検出デ一夕 D DS1あるいは検出デ一夕 D DS 2のレ、ずれを選択するのかは、 あらかじめ対象となるアナ口グ電子時計に対応さ せて決定しておくものとする。 しかしながら、 出力端子 0 1の電圧 V01と出力端 子 0 2の電圧 V 02の大小関係に応じて動的に選択するように構成することも可 能である。 次に検出回路 1 4-1の概要動作を説明する。
駆動回路 1 6の出力端子◦ 1がハイインピーダンス状態になるのと並行して、 サンプリング駆動信号 SSP1は "H" レベルとされる。 さらに、 nチャネル MO S トランジスタ N4もオン状態となりコンパレー夕 4 1は動作電源が供給され て動作状態となる。
この結果、 コンパレー夕 4 1は、駆動回路 1 6の出力端子 0 1の電圧 V01と基 準電圧 VREFを比較して検出デ一夕 DDS1をラッチ回路 4 2に出力する。
同様にして、駆動回路 1 6の出力端子 02がハイインピーダンス状態になるの と並行して、 サンプリング駆動信号 SSP2は "H" レベルとされる。 さらに、 n チャネル MO S トランジスタ N 3もオン状態となる。従って、 コンパレータ 3 2 は動作電源が供給されて動作状態となる。
そして、 コンパレー夕 3 2は、駆動回路 1 6の出力端子 02の電圧 V02と基準 ¾圧 VREFを比較して検出データ DDS2をラッチ回路 43に出力する。
これらの結果、 ラッチ回路 42は、 検出デ一夕 DDS1を保持し、 ラッチ回路 4 3は、 検出データ DDS2を保持する。
そして、選択回路 44は、検出データ DDS1あるいは検出データ DDS2のいずれ を選択するのかをらかじめ定めた通りにラッチ回路を選択する。そして、選択し たラッチ ί"Ι路に対応する検 ί ,デ一夕を検出デ一夕 D DSとして出力することとな る。
このように、 両方の出力端子 0 1、 02のいずれの電圧をも検出データ DDS の対象とすることができるので、 アナログ電子時計の種類、構造に応じて最適な 検出を行うことができる。
[ 1. 7. 2] 第 2変形例
説明においては、検出デ一夕 DDSの検出を行うためにコンパレータ 3 2を 用いていたが、 コンパレータ 3 2に代えて、 ィンバ一夕回路を用いることも可能 である。
これにより回路構成を単純化することができる。なお、検出のしきい値である 基準電圧 VREF1は
VREF1= ( Vdd- VSS) /2 となり、 検出レベル設定の自由度はなくなる。
より具体的に、 図 8に本第 2変形例の概要構成プロック図を示す。本第 2変形 例が上記第 2変形例と異なる点は、 図 7の検出回路 1 4 -1に代えて、検出回路 1 4 - 2を設けた点である。図 7において、 図 8と同様の部分には同一の符号を付す ものとする。
検出回路 1 4 - 2のィンバ一夕回路 5 1は、駆動回路 1 6の出力端子 0 1の電圧 V01と基準電圧 VREF1を比較して検出データ D DS1を出力する。
ィンバ一夕回路 5 2は、駆動回路 1 6の出力端子〇 2の電圧 V02と基準電圧 V REF1を比較して検出データ D DS2を出力する。
ラッチ回路 4 2は、 D—フリップフロップ回路等で構成され、 検出データ D D S1をラッチする。
ラッチ回路 4 3は、 D—フリップフロップ回路等で構成され、 検出データ D D S2をラッチする。
選択回路 4 4は、検出デ一夕 D DS1あるいは検出デ一夕 D DS2のいずれか一方を 選択して検出デ一夕 D DSとして出力する。
この場合においても、 第 1変形例と同様に、 選択回路 4 4が検出データ D DS1 あるいは検出デ一夕 D DS2のいずれを選択するのかは、 あらかじめ対象となるァ ナログ電子時計に対応させて決定しておくものとする。 しかしながら、 出力端子 0 1の電圧 V01と出力端子 0 2の電圧 V02の大小関係に応じて動的に選択する ように構成することも可能である。 また、 変調は、 P S K変調としたが、 デ一夕 取り込み夕イ ミング信号 S RDに対応させたタイ ミングで振幅がピークとなるよ うに夕イミングをあわせた A S K (Ampl itude Shift Keying)変調でもかまわな い。
また、 時問 T a = T bと設定しても良い。時間 T a = T bと設定した場合には、 時間 T a、 T bを計測するカウン夕を共用することができ、 回路を簡略化するこ とができる。
次に検出回路 1 4 -2の概要動作を説明する。
ィンバ一夕回路 5 1は、駆動回路 1 6の出力端子 0 1の電圧 V01が当該ィンバ 一夕回路 5 1のしきい値電圧 VREF1を越えたか否かを表す検出データ D DS1をラ ツチ回路 4 2に出力する。
同様にして、 インバー夕回路 5 2は、 駆動回路 1 6の出力端子〇 2の電圧 V 0 2が当該ィンバ一夕回路 5 2のしきい値電圧 VREF2を越えたか否かを表す検出デ —夕 D DS2をラッチ回路 4 3に出力する。 なお、 各ィンバ一夕回路 5 1、 5 2の しきい値電圧 VREF1、 VREF2は集積回路として構成したような場合にはほぼ同一 となる。
これらの結果、 ラッチ回路 4 2は、 検出デ一夕 D DS1を保持し、 ラッチ回路 4 3は、 検出データ D DS2を保持する。
そして、 選択回路 4 4は、検出デ一夕 D DS1あるいは検出デ一夕 D DS2のいずれ を選択するのかをあらかじめ定めた通りにラツチ回路を選択する。そして、選択 したラツチ回路に対応する検出データを検出デ一夕 D DSとして出力することと なる。
このように、 検出回路の構成を簡易化できる。 さらに、 第 1変形例と同様に両 方の出力端子〇 1、〇 2のいずれの電圧をも検出デ一夕 D DSの対象とすることが できる。
これらの結果、 アナログ電子時計の種類、構造に応じて最適な検出を行うこと ができる。
[ 1 . 7 . 3 ] 第 3変形例
上記第 1実施形態においては、外部操作部材 1 0 2の操作状態によってデ一夕 受信モードに移行する構成を採っていた。 しかしながら、 本第 3変形例は、 ある モー夕パルス出力夕ィミングと次のモー夕パルス出力タイ ミングとの問の非モ 一夕パルス出力期間において、自動的にデータ受信モードに移行する場合の変形 例である。
図 9に第 3変形例のタイミングチャートを示す。
秒針を駆動するためのモー夕パルスが 1秒ごとに出力される(図 9 ( a )参照) c そして、各モー夕パルスの出力完了タイミングからあらかじめ定めた所定時間 T dが経過した時刻 t 0において、 サンプリング駆動信号 S SPは " H " レベルと される (図 9 ( b ) 参照) 。
これによりアナログ電子時計はデ一夕受信モ一ドに移行し、 pチャネル M O S トランジスタ P 1のみオン状態とする (図 9 (d) 参照) 。 また、 駆動パルスの 出力は停止される。 これにより、 pチャネル M〇 S トランジスタ P 2、 nチヤネ ル MO S トランジスタ N 1および nチャネル MO S トランジスタ N 2はオフ状 態とする (図 9 (e) 、 図 9 (f ) 、 図 9 (g) 参照) 。
この結果、 駆動回路 1 6の出力端子 02は図 9 (h) に示すように、 、 ハイィ ンピーダンス状態となり、 電気的に浮いた状態となる。
従って、 モー夕コイル 10 1に対し、 外部から磁界を印加すると、 モ一夕コィ ル 1 0 1に電圧が誘起されることとなる。
この駆動回路 1 6の出力端子 02がハイインピ一ダンス状態になるのと並行 して、 サンプリング駆動信号 SSPは "H" レベルとされる (図 9 (b) 参照) 。 したがって、 nチャネル M〇 S トランジスタ N 3もオン状態となりコンパレー夕 32は動作電源が供給されて動作状態となる。
次に制御回路 1 3は、モ一夕コイル 1 0 1および検出回路 14を介してデータ 信号 STRとしてタイミング信号 STM (図 9 (c)参照) を受信したか否かを判別 する。
そして、 図 9 (c) に示すようなタイミング信号を受信した場合には、 制御 回路 1 3はカウン夕 1 3 Aのカウント動作を開始する。さらに、 図 9中の時刻 t 1のように、タイミング信号の立下がり夕ィミングでカウン夕 1 3 Aはリセッ ト される。 また、 アナログ電子時計と外部データ送信装置 105との間の同期がと られることとなり、 アナログ電子時計はデ一夕待ち受け状態となる。
次に制御回路 1 3は、カウン夕 1 3 Aのカウント状態に基づいてタイミング信 号の立下がりタイ ミングからの経過時間 tが予め定めたデ一夕検出待機時間 T aを超過したか否かを判別する。 すなわち、
t > T a
を満たしているか否かを判別する。そして、経過時間 tがデータ検出待機時間 T aを超過した場合には、 データの送信が開始される。
これにより、 P SK変調回路 25は、 制御回路 23の制御下で、 デ一夕記憶回 路 24から読み出した送信デ一夕に基づいて分周回路から出力されるパルス信 号の位相シフ トキ一ィング変調を行い、 増幅回路 2 6に出力する。 増幅回路 26は、 PS K変調回路 25の出力を増幅してデ一夕信号 STRとして 送信コイル 104を介して出力する。
このときのデ一夕信号 S TRは P S K変調された正弦波であり、送信データの信 号レベル ( "H" または "L" ) によって位相が 180 [° ] 反転する。
このとき、 アナログ電子時計 103は、 時刻 t 2に示すように、 デ一夕読込夕 ィミング信号 SRD (図 9 ( j )参照) を "H" レベルとする。 そして、 検出デー 夕 DDS (図 9 ( i)参照) の信号レベルを検出し、 1ビッ トのデ一夕を読み込む データ読み込みを行う。
すなわち、誘起された出力端子〇 2の端子電圧 V02がコンパレー夕 32の基準 電圧 VREFを下回ると、 "H" レベルの検出データ DDSが出力される。
より具体的には、 時刻 t 2においては、 検出データ DDSのレベルは "H"とな り、 1ビッ トのデ一夕は " 1" となる。
次に制御回路 13は、 その後、 データビッ ト数カウンタ Nの値に 1を加算する、 すなわち、
N = N+ 1
とする。 これは
、 既に Nビッ トのデ一夕を受信した旨を表している。
次に受信したデータのビッ ト数が Xビッ トに等しくなつたか否かを判別する。 そしてこの判別の結果、受信したデータのビッ ト数が Xビッ ト未満である場合に は、 すなわち、
N<X
である場合には、 前回の検出デ一夕 DDSの信号レベルの検出夕ィミング(時刻 t 2 )からの経過時間 t "が予め定めたデータ検出待機時間 T bを超過したか否か を判別する。 すなわち、
t,, > T b
を満たしているか否かを判別する。
そして、 経過時間 t"がデ一夕検出待機時間 Tbを超過していない場合、 すな わち、
t " < T b の場合には、 そのまま待機状態を保持する。
一方、経過時間 t "がデ一夕検出待機時間 T bを超過した場合には、 図 9 ( j ) において時刻 t 3に示すように、 データ読込タイミング信号 S RDを " H " レベル とする。 そして、 検出データ D DSの信号レベルを検出し、 1 ビッ 卜のデータを読 み込むデ一夕読み込みを行う。
このとき、 出力端子〇 2に誘起される誘起電圧 V02は、 コンパレー夕 3 2によ り基準電圧 VREFと比較され、 データ信号 D DSが出力される。
以下、 同様にして、 データ信号 S TRの周波数に同期したデータ検出待機時間 T b毎に誘起電圧 V O 2の電圧レベルをコンパレー夕 3 2により検出する。そして、 デ一夕変換回路 1 8において、検出データ D DSのシリアル/パラレル変換を行つ てパラレル検出データ D DPとしてデ一夕記憶回路 1 7に記憶することとなる。
[ 1 . 7 . 4 ] 第 4変形例
図 6に示した処理フロ一チャートにおいては、所定のデ一夕量のデータを受信 するとデータ受信モードを終了する構成としていた。 しかしながら、 あらかじめ 定めた所定の終了命令信号を受信してデ一夕受信モードを終了するように構成 することも可能である。
図 1 0に第 4変形例の処理フローチャートを示す。
図 1 0に した処 I!フローチャートにおける処; Hは、原則的には、 図 6の処理 フローチヤ一トにおける処理と同様である。
図 6の処理フローチヤ一トと異なる点は、デ一夕読込処理後に当該読み込んだ デ一夕が終了命令コードである場合に受信モードを終了し、通常モードに復帰す るように構成した点である。
この場合における終了命令コードとしては、 図 1 1に示すように、 例えば、 1 組のデータコマンド列が 4ビッ 卜の命令コード部と、 8ビッ トのデ一夕部とで構 成されている場合、 受信モードを終了するための終 Γ命令コードは、命令コ一ド 部二 「0 1 0 1」 とし、 データ部にはダミーデ一夕を設定することとなる。
また、 データ Aを送信する場合には、 命令コード部二 「 1 0 0 1」 とし、 デー 夕部にはデータ Aを構成するデータを設定することとなる。
また、 デ一夕 Bを送信する場合には、 命令コード部 = 「 1 0 1 0」 とし、 デー 夕部にはデ一夕 Bを構成するデータを設定することとなる。
また、 データ Cを送信する場合には、 命令コード部 = 「 1 0 1 1」 とし、 デー 夕部にはデ一夕 Cを構成するデータを設定することとなる。
この結果、終了命令コードを受信したアナログ電子時計は、 動作モードを通常 動作モードに移行し、 通常運針を再開することとなる。
[ 2 ] 第 2実施形態
[ 2 . 1 ] データ伝送システムの概要構成
次に第 2実施形態のデータ伝送システムについて説明する。
上記第 1実施形態においてはデータ伝送システムは、外部デ一夕送信装置がァ ナログ電子時計にデ一夕を送信することしかできなかったが、本第 2実施形態の データ伝送システムは、 相互に送受信を行えるようになつている。
図 1 2に第 2実施形態のデ一夕伝送システムの概要構成ブロック図を示す。 データ伝送システム 1 0 O Aは、 大別すると、 制御ュニッ ト 6 1、 送受信ュニ ッ トプロック 6 2および切替ュニッ ト 6 3を備え、送受信ュニッ トプロック 6 2 に対応させて図示しない複数のアナログ電子時計 1 0 3が図 1 4に示すような 態様で配置されている。
制御ュニッ ト 6 1は、 データ伝送システム全体を制御する。
各送受^ュニッ トプロック 6 2は対応するアナログ 子時計 1 0 3との問で データの送受信を行う。
この場合において、 送受信ュニッ トブロック 6 2は、 複数(図 1 2の場合 1 0 組) の同時に駆動される送受信ュニッ ト 6 5 _1〜 6 5 - 10を備えて構成されてい る。従って、 一つの送受信ュニッ トブロック 6 2あたり同時に 1 0個のアナログ 電子時計との問でデ一夕の送受信が行えることとなる。
切替ュニッ ト 6 3は、制御ュニッ ト 6 1の制御下で、 実際に制御する送受信ュ ニッ トブロック 6 2を切り替える。
図 1 3に制御ュニッ トおよび送受信ュニッ 卜の概要構成ブロック図を示す。以 下の説明においては、 送受信ュニッ ト 6 5 - 1〜 6 5 - 10は同一構成であるため、 送受信ュニッ ト 6 5 -1を例として説明する。
制御ュニッ ト 6 1の基準クロック信号発生回路 7 1は、 基準クロック信号 C R EFを発生する。
分周回路 7 2は、 基準クロック信号 C REFを分周して分周クロック信号 C REFD を出力する。
デ一夕演算回路 7 3は、 測定データ (例えば、 歩度測定デ一夕) に基づいて、 補正データ D Cを演算し出力する。
P S K変調回路 7 4は、 補正デ一夕 D Cおよび分周クロック信号 C REFDに基づ いて P S K (Phase Shift Keying)変調を行って変調信号 S ENを切替ュニッ 卜に 出力する。
制御回路 7 5は、制御ュニッ ト 6 1全体および切替制御信号 S SWにより切替ュ ニッ ト 6 3を制御する。
次に送受信ュニヅ ト 6 5 -1について説明する。
送受信ュニッ ト 6 5 -1の増幅回路 8 1は、切替ュニッ ト 6 3を介して人力され る変調信号 S ENを増幅する。
切替スィッチ 8 2は、 送信及び受信を切り換える。
送受信用コイル 8 3は、対応するアナログ電子時計との間でデータの送受信を 行う。
増幅回路 8 4は、送受信用コイル 8 3を介してアナログ電子時計から受信した 受信信号 S RCを増幅する。
データ検出回路 8 5は、増幅回路 8 4の出力信号から送信されたデータを検出 し、 切替ュニヅ ト 6 3を介して制御ュニッ ト 6 1に出力する。
ところで、実際にデ一夕の送受信を行う場合には、 アナログ電子時計 1 0 3は、 図 1 4に示すように、 ケ一シング内に内蔵された完成品状態で、 送受信用コイル 8 3に近接して配置され、 磁界信号を用いてデータ送受信を行っている。
次に概要動作を説明する。
まず、制御ュニッ ト 6 1側からアナログ電子時計 1 0 3側にデ一夕を送信する 場合の動作を説明する。
制御ュニッ 卜 6 1の基準クロック信号発生回路 7 1は、 基準クロック信号 C R EFを発生し分周回路 7 2に出力する。
分周回路 7 2は、 基準クロック信号 C REFを分周して分周クロック信号 C REFD を P S K変調回路 74に出力する。
一方、 データ演算回路 7 3は制御回路 7 5の制御下で、測定データに基づいて、 補正データ DCを演算し P S K変調回路 74に出力する。
これらの結果、 31<変調回路74は、 補正データ DCおよび分周クロック信 号 CREFDに基づいて P S K変調を行う。 そして、 P S K変調回路 74は、 変調信 号 SENを切替ュニッ ト 6 3に出力する。
切替ュニッ ト 63は、当該変調信号 SENを送るべきアナログ電子時計 1 03が 載置されている送受信ュニッ 卜 6 5-1に制御ュニッ 卜 6 1を接続する。
この結果、送受信ュニッ ト 6 5-1の増幅回路 8 1は、切替ュニッ ト 63を介し て入力される変調信号 SENを増幅する。 そして、 増幅回路 8 1は、 切替スィッチ 82を介して送受信月 jコイル 83に出力する。
送受信用コイル 8 3を介してアナログ電子時計 1 0 3に対してデ一夕を送信 する。
次に、アナログ電子時計 1 0 3側から制御ュニッ ト 6 1側にデータを送信する場 合の動作を説明する。
アナログ電子時計 1 0 3が制御ュニッ ト 6 1側にモー夕パルスなどによって モータコイルからデータを送信すると、送受^用コイル 8 3を介して受信信号 S RCが増幅回路 8 4に入力される。
増幅回路 84は受信信号を増幅してデータ検出 [Ql路 8 5に出力する。
これらの動作は、各送受信ュニッ 卜ブロック 6 2を構成する複数の送受信ュニ ッ ト単位で行われる。 したがって、 一度に多数のアナログ電子時計の調弊などを 行うことができる。
[3] 実施形態の変形例
[3. 1 ] m 1変形例
以上の説叨においては、データ受信のためにモー夕コイルを用いる場合を例と して説叨した。 しかしながら、 モ一夕コイルに限らず、 非接触で通信可能なコィ ルを有している電子時計であれば、ディジ夕ル時計等の他の時計についても適用 が可能である。
[3. 2] 第 2変形例 以上の説明においては、同一のデ一夕については 1回の送信しか行っていなか つた。 しかしながら、 アナログ電子時計のデ一夕受信の確度をあげるため、 同一 のデータ信号を複数回繰り返して送信するようにし、アナログ電子時計は同一の データ信号を複数回受信した場合にのみ、データ書込を行うように構成すること も可能である。
[ 3 . 3 ] 第 3変形例
上記説明においては、アナログ指針のみを有するアナログ電子時計について説 明した。 しかしながら、 ディジタル表示を行うディジタル時計や、 各種測定用の センサの測定結果を液晶表示装置にディジタル表示を行うディジタル表示付ァ ナログ電子時計についても適用が可能である。
[ 3 . 4 ] 第 4変形例
以上の説明においては、 アナログ電子時計の場合について説明した。本発明 の趣旨は、 アナログ電子時計以外のモータコイルを用いた携帯電子機器、例えば、 ポータブル C Dプレーヤ、 ポータブル M D (Mini Disc) プレーヤ (レコーダ) 、 ポータブルカセッ トプレーヤ (レコーダ) 等に適用してもよい。
[ 3 . 5 ] 第 5変形例
以上の説明においては、外部操作部材 1 0 2の操作状態あるいはモー夕パルス の非出力期間に応じて、 データ受信モードに移行する構成を採っていた。 しかし ながら、 立たない場所に導通端子を設けておき、 当該導通端子にプローブをあ てて電気信号を入力するように構成することも可能である。 また、 受光素子を設 けておき、当該受光素子に所定パターンの光信号を入力することによってデータ 受信モ一ドに移行させるように構成することも可能である。
[ 4 ] 実施形態の効果
本発明によれば、 コイルを介してデータ受信を行っているため、電子時計の組 立後にデ一夕の書込を容易に行うことが可能となる。

Claims

請 求 の 範 囲
1 . コイルを有する電子時計において、
信号を入力するための信号入力部と、
動作モードをデ一夕を受信するデ一夕受信モ一ドと通常動作モードとの間で 切り替えるモード設定部と、
前記動作モ一ドが受信モードである場合に、デ一夕信号を送信する外部送信装 置より入力された外部同期信号を基準として、前記外部送信装置の動作に同期し た同期信号を生成する同期信号生成部と、
前記動作モードが前記データ受信モードであり、 かつ、前記外部送信装置より 入力された前記データ信号により前記コイルに誘起された電圧信号であるデー 夕電圧信号および前記同期信号に基づいて受信データを生成し、出力する受信デ 一夕生成部と、
を備えたことを特徴とする電子時計。
2 . 請求の範囲第 1項記載の電子時計において、
前記コイルはモー夕コイルであることを特徴とする電子時計。
3 . 請求の範囲第 1項記載の電子時計において、
前記モード設定部は、前記信号入力部を介して入力された信号があらかじめ定 めた所定の信号である場合に前記動作モードを前記データ受信モードに移行さ せることを特徴とする電子時計。
4 . 請求の範囲第 3項記載の電子時計において、
前記信号入力部は、 各種操作を行うための外部操作部を備え、
前記外部操作部の操作状態が予め定めた所定の操作状態である場合に、前記モ 一ド設定部に前記所定の信号を出力することを特徴とする電子時計。
5 . 請求の範囲第 3項記載の電子時計において、
前記コイルはモー夕コイルであり、
前記動作モードが前記前記データ受信モードである場合に前記モー夕コイル に対するモー夕パルスの出力を禁止するモー夕パルス出力禁止部を備えたこと を特徴とする電子時計。
6 . 請求の範囲第 3項記載の電子時計において、
前記モ一ド設定部は、前記動作モードが前記デ一夕受信モードに移行してから 予め定めた所定時間以内に前記外部同期信号が入力されない場合は、前記動作モ 一ドを前記デ一夕受信モードから通常動作を行う通常動作モードに移行するこ とを特徴とする電子時計。
7 . 請求の範囲第 3項記載の電子時計において、
前記モード設定部は、前記動作モードが前記データ受信モードに移行してから 予め定めたビッ ト数のデ一夕を受信した場合に、前記動作モ一ドを前記データ受 信モードから通常動作を行う通常動作モードに移行することを特徴とする電子 時計。
8 . 詰求の範囲第 1项記載の電子時計において、
前記コイルはモー夕コイルであり、
前記モー夕コイルには、 一定間隔でモー夕パルスが出力されるものであり、 前記モード設定部は、前記モー夕パルスの非出力期間中のあらかじめ定めた所 定期間中のみ前記動作モードを前記デ一夕受信モードとすることを特徴とする ?:子時計。
9 . 詰求の範囲第 1项記載の ¾子時計において、
前 ^受 データを記憶する受信データ記憶部と、
同 -の前記受信データを予め定めた所定個数受 した場合に、当該受信データ を前記受^データ記憶部に記憶させるデータ記憶制御部と、
を備えたことを特徴とする電子時計。
1 0 . 請求の範囲第 9項記載の電子時計において、
前記受信データ記憶部は、 前記受信データを不揮発的に記憶する不揮発性メモ リ部と、
前 gci不揮発性メモリ部に前記受信デ一夕を富き込むデータ ¾込部と、 を備えたことを特徴とする電子時計。
1 1 . 請求の範囲第 1項記載の電子時計において、
前記デ一夕電圧信号の電圧を予め定めた所定の基準電圧と比較することによ り、前記受信データを生成し出力するコンパレ一夕を備えたことを特徴とする電 子時計。
1 2 . 請求項 1 1記載の電子時計において、
前記コンパレー夕を前記データ受信モード時を含む所定期間中にのみ動作可 能状態とするコンパレー夕動作制御部を備えたことを特徴とする電子時計。
1 3 . 請求項 1 1記載の電子時計において、
前記データ受信モード時を含む所定期間中にのみ前記コンパレータに対し動 作電源を供給する電源供給制御部を備えたことを特徴とする電子時計。
1 4 . 請求の範囲第 1項記載の電子時計において、
前記前記データ電圧信号の電圧を予め定めた所定の基準電圧と比較すること により、前記受信デ一夕を生成し出力するィンバ一夕を備えたことを特徴とする 電子時計。
1 5 . コイルと、 信号を入力するための信号入力部と、 動作モードをデ一夕 を受信するデータ受信モードと通常動作モードとの間で切り替えるモード設定 部と、 を有するとともに、 動作モードが受信モードである場合に同期タイミング 信号を基準とする同期信号を生成し、入力された前記デ一夕信号により前記コィ ルに誘起された電圧信号であるデータ電圧信号および前記同期信号に基づいて 受信データを生成する電子時計と、
前記電子時計のコイルを介して送信される信号を受信信号として受信する受 信部と、 前記受信信号に基づいて調整データ信号を生成し、 前記電子時計に対し て送信する送信部と、 を有する外部装置と、
を備えたことを特徴とする電子時計の調整システム。
1 6 . 詰求の範囲第 1 5項記載の電子時計の調整システムにおいて、 前記電子時計のコイルはモ一夕コイルであることを特徴とする電子時計の調 整システム。
1 7 . コイルを有する電子時計の制御方法において、
前記電子時計の動作モードをデ一夕を受信するデータ受信モードと通常動作 モ一ドとの問で切り替えるモード設定過程と、
前記動作モードが受信モードである場合に、データ信号を送信する外部送信装 置より入力された外部同期信号を基準として、前記外部送信装置の動作に同期し、 前記動作モードが前記データ受信モードであり、 かつ、 前記外部送信装置より入 力された前記データ信号により前記コイルに誘起された電圧信号であるデータ 電圧信号および前記同期信号に基づいて受信データを生成し、出力する受信デー 夕生成過程と、
を備えたことを特徴とする電子時計の制御方法。
1 8 . 請求の範囲第 1 7項記載の電子時計の制御方法において、
前記モード設定過程において、前記信号入力部を介して入力された信号があら かじめ定めた所定の信号である場合に前記動作モ一ドを前記データ受信モード に移行させることを特徴とする電子時計の制御方法。
1 9 . 請求の範囲第 1 8項記載の電子時計の制御方法において、
前記電子時計は、 各種操作を行うための外部操作部を備え、
前記外部操作部の操作状態が予め定めた所定の操作状態である場合に、前記モ 一ド設定過程は、前記動作モードをデ一夕受信モ一ドに切り替えることを特徴と する電子時計の制御方法。
2 0 . 請求の範囲第 1 8項記載の電子時計の制御方法において、
前記コイルはモー夕コイルであり、
前記動作モードが前記前記データ受信モードである場合に前記モー夕コィル に対するモー夕パルスの出力を禁止するモ一夕パルス出力禁止過程を備えたこ とを特徴とする電子時計の制御方法。
2 1 . 請求の範囲第 1 8項記載の電子時計の制御方法において、
前記モード設定過程は、前記動作モードが前記データ受信モードに移行してか ら子め定めた所定時間以内に前記外部同期信号が入力されない場合は、前記動作 モードを前記データ受信モードから通常動作を行う通常動作モードに移行する ことを特徴とする電子時計の制御方法。
2 2 . 請求の範囲第 1 8項記載の電子時計の制御方法において、
前記モード設定過程は、前記動作モ一ドが前記データ受信モードに移行してか ら予め定めたビッ ト数のデータを受信した場合に、前記動作モードを前記データ 受信モードから通常動作を行う通常動作モードに移行することを特徴とする電 子時計の制御方法。
2 3 . 請求の範囲第 1 7項記載の電子時計の制御方法において、
前記コイルはモ一夕コイルであり、
前記モー夕コイルには、 一定間隔でモー夕パルスが出力されるものであり、 前記モード設定過程は、前記モー夕パルスの非出力期間中のあらかじめ定めた 所定期間中のみ前記動作モードを前記データ受信モードとすることを特徴とす る電子時計の制御方法。
2 4 . 請求の範囲第 1 7項記載の電子時計の制御方法において、
前記受信デー夕を記憶する受信データ記憶過程と、
同一の前記受信データを予め定めた所定個数受信した場合に、当該受信データ を前記受信デ一夕記憶過程において記憶させるデータ記憶制御過程と、
を備えたことを特徴とする電子時計の制御方法。
2 5 . 請求の範囲第 2 4項記載の電子時計の制御方法において、
前記受信データ記憶過程は、 前記電子時計の不揮発性メモリに前記受信データ を書き込むデ一夕書込過程を備えたことを特徴とする電子時計の制御方法。
2 6 . 請求の範囲第 1 7項記載の電子時計の制御方法において、
前記電子時計は、前記データ電圧信号の電圧を予め定めた所定の基準電圧と比 較することにより、 前記受信デ一夕を生成し出力するコンパレー夕を有し、 前記コンパレー夕を前記データ受信モード時を含む所定期間中にのみ動作可 能状態とするコンパレー夕動作制御過程を備えたことを特徴とする電子時計の 制御方法。
2 7 . 請求の範囲第 2 6項記載の電子時計の制御方法において、
前記データ受信モード時を含む所定期間中にのみ前記コンパレー夕に対し動 作電源を供給する電源供給制御過程備えたことを特徴とする電子時計の制御方 法。
2 8 . コイルと、 信号を入力するための信号入力部と、 動作モードをデ一夕 を受信するデータ受信モ一ドと通常動作モードとの間で切り替えるモード設定 部と、 を有する電子時計を調整する電子時計の調整方法において、
前記電子時計の動作モードが受信モードである場合に同期タイ ミング信号を 基準とする同期信号を生成させ、
入力された前記データ信号により前記コイルに誘起された電圧信号であるデ 一夕電圧信号および前記同期信号に基づいて前記電子時計に受信データを生成 させ、
外部装置に前記電子時計のコイルを介して送信される信号を受信信号として 受信させ、
前記受信信号に基づいて調整データ信号を生成させ、
前記電子時計に対して前記調整データ信号を送信させる、
を備えたことを特徴とする電子時計の調整方法。
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