WO1998010628A1 - Trägerelement für einen halbleiterchip - Google Patents

Trägerelement für einen halbleiterchip Download PDF

Info

Publication number
WO1998010628A1
WO1998010628A1 PCT/DE1997/001687 DE9701687W WO9810628A1 WO 1998010628 A1 WO1998010628 A1 WO 1998010628A1 DE 9701687 W DE9701687 W DE 9701687W WO 9810628 A1 WO9810628 A1 WO 9810628A1
Authority
WO
WIPO (PCT)
Prior art keywords
carrier element
conductive film
insulating film
chip
film
Prior art date
Application number
PCT/DE1997/001687
Other languages
English (en)
French (fr)
Inventor
Detlef Houdeau
Peter Stampka
Erik Heinemann
Frank PÜSCHNER
Thies Janczek
Original Assignee
Siemens Aktiengesellschaft
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE1996136112 external-priority patent/DE19636112A1/de
Priority claimed from DE1996139646 external-priority patent/DE19639646A1/de
Application filed by Siemens Aktiengesellschaft filed Critical Siemens Aktiengesellschaft
Publication of WO1998010628A1 publication Critical patent/WO1998010628A1/de

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4839Assembly of a flat lead with an insulating support, e.g. for TAB
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861Lead-frames fixed on or encapsulated in insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5388Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates for flat cards, e.g. credit cards
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/38Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/382Improvement of the adhesion between the insulating substrate and the metal by special treatment of the metal
    • H05K3/384Improvement of the adhesion between the insulating substrate and the metal by special treatment of the metal by plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0393Flexible materials
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01Dielectrics
    • H05K2201/0104Properties and characteristics in general
    • H05K2201/0129Thermoplastic polymer, e.g. auto-adhesive layer; Shaping of thermoplastic polymer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0335Layered conductors or foils
    • H05K2201/0355Metal foils
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0307Providing micro- or nanometer scale roughness on a metal surface, e.g. by plating of nodules or dendrites
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703Plating
    • H05K2203/0723Electroplating, e.g. finish plating
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/28Applying non-metallic protective coatings
    • H05K3/281Applying non-metallic protective coatings by means of a preformed insulating foil

Definitions

  • the invention relates to a carrier element for a semiconductor chip with an electrically conductive film laminated to an electrically insulating film, in which the conductive film is structured in such a way that contact surfaces which can be electrically connected to the chip are used for external contacting of the chip via the carrier element are trained.
  • Such carrier elements are common, for example, for use in so-called chip cards.
  • the carrier element is provided with the semiconductor chip, which is usually surrounded by a protective sheath which also covers the electrical connections to the contact areas.
  • the carrier element with the chip and the casing is also referred to as an electronic module.
  • the electronics module can be inserted into a recess in a card-shaped base body, which forms the actual housing of the chip card.
  • the contact surfaces of the conductive film usually form a plane with a main surface of the card base body.
  • the object of the invention is to provide a carrier element of the type mentioned, in which the disadvantages mentioned are avoided.
  • an adhesive for producing the laminate from insulating and conductive film it is provided not to use an adhesive for producing the laminate from insulating and conductive film, but to achieve a positive fit between them by pressing the films together.
  • One embodiment of the invention provides that the side of the conductive film which is connected to the insulating film has a surface structure which has very large unevenness in the form of projections. To form the positive connection, the two foils are pressed onto one another, the projections of the conductive foil being pressed into the material of the insulating foil and interlocking therewith.
  • thermoplastic is particularly suitable as a suitable material for the insulating film. These materials have the necessary elasticity to allow penetration of the molded-on conductive foil when the two foils are pressed together. On the other hand, they are so stable in temperature that heating that occurs during manufacturing processes (for example by fastening or contacting a chip on the carrier element) is harmless to them.
  • thermoplastics PEEK
  • Polyetheretherketone Polyetheretherketone
  • PEI polyetheremide
  • PES polyyester
  • PEU polyether urethane
  • LCP liquid crystalline polymers
  • PEN polyether naphthalate
  • the conductive film can be produced particularly cheaply from electrodeposited metal, preferably copper, which has a columnar crystalline or dendritic surface structure through appropriate inoculation.
  • electrodeposited metal preferably copper
  • This side can later be coated with nickel and gold in order to produce permanent contacts with good electrical properties
  • the side of the film facing away from this has stem crystals.
  • the stem crystals form the moldings for producing the micro-form closure between the two foils.
  • the stem tips of the crystalline structures are provided with oxide elements in order to further improve the toothing.
  • oxide elements can e.g. by oxidation after the formation of the dendrites on the metal surface. The oxidation takes place e.g. in a dry or wet process.
  • Such metal oxide elements favor the interlocking of the metal layer with the dielectric layer underneath.
  • the metal oxide elements can e.g. have spherical shapes.
  • the positive connection achieved by pressing together is similar to a push-button effect.
  • the conductive film is structured to form the contact surfaces before the films are pressed together. This can be achieved by punching with little effort. If, on the other hand, you accept a higher effort, it is also possible to first connect the foils by pressing them together and only then to structure the conductive foil by coating it with a photoresist, exposing it and then etching it.
  • the insulating film is also structured by punching before the two films are joined, holes being formed, for example, which serve for the subsequent electrical connection of the chip to the contact areas of the conductive film.
  • the insulating film can for example consist of glass fiber reinforced epoxy resin, Kapton or polyester.
  • Figure 1 shows an embodiment of an inventive
  • Carrier element for an electronic module of a chip card
  • FIG. 2 shows the back of the carrier element from FIG. 1,
  • Figure 3 is a greatly enlarged view of the positive connection between the insulating and the conductive film.
  • the carrier element 1 in FIG. 1 shows a conductive film 4 laminated to an insulating film 3.
  • the conductive film 4 is structured in such a way that contact surfaces 5 are formed for subsequent contacting of the carrier element 1. If such a carrier element 1 is inserted or implanted in the basic card body of a chip card, the contact surfaces 5 are flat with a main side of the basic card body.
  • Figure 2 shows the carrier element 1 of Figure 1 from the bottom.
  • the carrier element 1 is already provided with a semiconductor chip 2, which is protected by a casing surrounding it.
  • the figure only shows the casing, while the chip 2 located therein is not visible.
  • the casing can be produced, for example, by casting or spraying. It is usually made from a thermoset poses.
  • the chip 2 In addition to the chip 2, it also surrounds electrical connections that are formed between connections of the chip 2 and the underside of the contact surfaces 5 of the conductive film 4.
  • the object shown in FIG. 2, consisting of carrier element 1, chip 2 and its casing, is also referred to as an electronics module.
  • FIG. 3 shows how this is done.
  • a greatly enlarged, not to scale section of the two foils 3, 4 is shown during assembly, which is done by compressing the foils together by a force F.
  • the insulating film 3 is shown in the upper part of the figure and consists of a relatively soft material, for example a high-temperature thermoplastic, compared to the moldings 4a, 4b which are still to be explained and which are located in the conductive film 4.
  • the conductive film 4 is shown in the lower part of FIG. 3 and, in this exemplary embodiment, consists of electrolytically deposited copper, which has formed stem crystals 4a on one side by appropriate inoculation.
  • the tips of the stem crystals 4a were oxidized, so that there are widenings 4b consisting of copper oxide.
  • FIG. 3 also shows that the contact surfaces 5 of the conductive film 4 are arranged on the flat side of the conductive film 4 facing away from the projections 4a, 4b.
  • the widening 4b made of copper oxide enables good interlocking with the material of the insulating film 3. If the two films 3, 4 are now pressed together, the requirements are unavoidable. gen 4a, 4b in the relatively softer material of the insulating film 3, whereby a microforming is achieved.
  • the pressing of the metal layer and the dielectric layer is preferably carried out with the application of heat in a lamination process, e.g. a roll lamination process in which the overlaid metal layer and the dielectric layer run into pressure rolls and are pressed together by them.
  • a metal band forming the metal layer and a dielectric band forming the dielectric layer are structured in a manner similar to one another, e.g. by punching. After the punching process, the two layers are joined together in the above-mentioned manner without adhesive using the toothing elements which engage in the dielectric layer and get caught there.
  • the invention enables an adhesive-free connection between the two foils 3, 4. This avoids all the disadvantages otherwise caused by the use of adhesive, as mentioned in the introduction to the description.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Laminated Bodies (AREA)

Abstract

Das Trägerelement (1) weist eine elektrisch isolierende Folie (3) und eine darauf laminierte elektrisch leitfähige Folie (4) auf, wobei eine Verbindung zwischen den beiden Folien (3, 4) klebstofffrei durch Zusammenpressen erfolgt.

Description

Beschreibung
Trägerelement für einen Halbleiterchip
Die Erfindung betrifft ein Trägerelement für einen Halblei- terchip mit einer auf eine elektrisch isolierende Folie la- mierten elektrisch leitfähigen Folie, bei dem die leitfähige Folie derart strukturiert ist, daß mit dem Chip elektrisch verbindbare Kontaktflächen für eine über das Trägerelement erfolgende externe Kontaktierung des Chips ausgebildet sind.
Derartige Trägerelemente sind beispielsweise für den Einsatz in den sogenannten Chipkarten üblich. Dabei wird das Trägerelement mit dem Halbleiterchip versehen, der üblicherweise von einer auch die elektrischen Verbindungen mit den Kontaktflä- chen bedeckenden schützenden Umhüllung umgeben wird. Das Trägerelement mit dem Chip und der Umhüllung wird auch als Elektronikmodul bezeichnet. Das Elektronikmodul ist in eine Vertiefung eines kartenförmigen Grundkörpers, der das eigentli- ehe Gehäuse der Chipkarte bildet, einsetzbar. Dabei bilden die Kontaktflächen der leitfähigen Folie für gewöhnlich mit einer Hauptfläche des Kartengrundkörpers eine Ebene .
Wie beispielsweise in der DE-Cl 43 40 996 beschrieben, ist es üblich, die isolierende Folie und die leitfähige Folie des Trägerelementes zur Herstellung des Laminats miteinander zu verkleben. Dafür werden lange Bahnen der isolierenden Folie und der leitfähigen Folie strukturiert und dann aneinandergefügt, wobei eine Vielzahl von Trägerelementen erzeugt werden, die anschließend noch zu vereinzeln sind.
Die Verwendung von Klebstoff für das Aneinanderfügen der beiden Folien hat jedoch folgende Nachteile: Es ist ein zusätzlicher Herstellungsschritt notwendig, da eine Klebstoff- Schicht aufgetragen werden muß. Zur Aushärtung des Klebstoffes bedarf es einer gewissen Zeitspanne, die den Herstellungsprozeß verlängert. Um diese zu verkürzen, können zwar schnell aushärtende Klebstoffe verwendet werden. Diese haben jedoch Zusätze, die bei einer Erwärmung (wie z.B. bei der Durchführung der Kontaktierung des Chips) ausgasen und dabei Probleme verursachen können.
Aufgabe der Erfindung ist es, ein Trägerelement der genannten Art zu schaffen, bei dem die genannten Nachteile vermieden sind.
Diese Aufgabe wird durch ein Trägerelement gemäß Anspruch 1 und ein Herstellungsverfahren für ein Trägerelement gemäß Anspruch 5 gelöst.
Erfindungsgemäß ist es vorgesehen, zur Herstellung des Lami- natε aus isolierender und leitfähiger Folie keinen Klebstoff zu verwenden, sondern durch Zusammenpressen der Folien einen Formschluß zwischen ihnen zu erreichen.
Eine Ausführungsform der Erfindung sieht vor, daß die mit der isolierenden Folie verbundene Seite der leitfähigen Folie eine Oberflächenstruktur hat, die sehr große Unebenheiten in Form von Anformungen aufweist. Zur Bildung des Formschlusses werden die beiden Folien aufeinandergepreßt, wobei die Anformungen der leitfähigen Folie in das Material der isolierenden Folie eingepreßt werden und sich mit diesem verzahnen.
Als geeignetes Material für die isolierende Folie kommt insbesondere ein Hochtemperatur-Thermoplast in Frage. Diese Stoffe weisen die notwendige Elastizität auf, um ein Eindrin- gen der Anformungen der leitfähigen Folie beim Zusammenpressen der beiden Folien zu ermöglichen. Andererseits sind sie so temperaturstabil, daß bei Fertigungsprozessen auftretende Erwärmungen (beispielsweise durch Befestigung bzw. Kontaktierung eines Chips auf dem Trägerelement) für sie unschädlich sind. Als Thermoplaste sind insbesondere geeignet: PEEK
(Polyetheretherketon) , PEI (Poyetheremide) , PES (Polyester) , PEU (Polyetherurethan) , LCP (flüssigkristaline Polymere) und PEN (Polyethernaphthalat) .
Die leitfähige Folie läßt sich besonders günstig aus elektro- lytisch abgeschiedenem Metall, vorzugsweise Kupfer, herstellen, welches durch entsprechende Impfung eine stengelkristalline bzw. dendritische Oberflächenstruktur hat. Auf diese Weise erhält man eine leitfähige Folie, die auf derjenigen Seite, auf der sich die zu kontaktierende Seite der Kontakt- flächen befindet, eben ist (diese Seite ist später mit Nickel und Gold beschichtbar, um dauerhafte Kontakte mit guten elektrischen Eigenschaften herzustellen) , während die hiervon abgewandte Seite der Folie Stengelkristalle aufweist. Die Stengelkristalle bilden die Anformungen zur Herstellung des Mi- kroformschlusses zwischen den beiden Folien.
In einer Weiterbildung der Erfindung ist es vorgesehen, die Stengelspitzen der kristallinen Strukturen mit Oxidelementen zu versehen, um die Verzahnung noch weiter zu verbessern. Dies kann z.B. durch eine Oxidation nach der Ausbildung der Dendriten auf der Metallfläche geschehen. Die Oxidation erfolgt z.B. in einem Trocken- oder Naßprozeß. Solche Metaloxi- delemente begünstigen die Verzahnung der Metallschicht mit der darunterliegenden Dielektrikumsschicht. Die Metalloxide- lemente können z.B. kugelförmige Formen aufweisen. Der durch das Zusammenpressen erzielte formschlüssige Verbund erfolgt ähnlich einem Druckknopf-Effekt .
Besonders günstig ist es, wenn die leitfähige Folie bereits vor dem Zusammenpressen der Folien zur Ausbildung der Kontaktflächen strukturiert wird. Dies kann ohne großen Aufwand durch Stanzen erreicht werden. Nimmt man dagegen einen höheren Aufwand in Kauf, ist es auch möglich, zunächst die Folien durch Zusammenpressen zu verbinden und eine Strukturierung der leitfähigen Folie erst hiernach durch Beschichten mit einem Fotolack, Belichten und anschließendes Ätzen vorzunehmen. Günstigerweise wird auch die isolierende Folie bereits vor dem Zusammenfügen der beiden Folien durch Stanzen strukturiert, wobei beispielsweise Löcher gebildet werden, die der späteren elektrischen Verbindung des Chips mit den Kontakt- flächen der leitfähigen Folie dienen. Die isolierende Folie kann beispielsweise aus glasfaserverstärktem Epoxidharz, aus Kapton oder Polyester bestehen.
Die Erfindung wird im folgenden anhand der Figuren beschrie- ben, die folgendes zeigen:
Figur 1 ein Ausführungsbeispiel eines erfindungsgemäßen
Trägerelementes für ein Elektronikmodul einer Chipkarte,
Figur 2 die Rückseite des Trägerelementes aus Figur 1,
Figur 3 eine stark vergrößerte Darstellung der formschlüssigen Verbindung zwischen der isolierenden und der leitfähigen Folie.
Das Trägerelement 1 in Figur 1 zeigt eine auf eine isolierende Folie 3 laminierte leitfähige Folie 4. Die leitfähige Folie 4 ist so strukturiert, daß Kontaktflächen 5 für eine spä- tere Kontaktierung des Trägerelementes 1 ausgebildet sind. Wird ein derartiges Trägerelement 1 in den Kartengrundkörper einer Chipkarte eingesetzt bzw. implantiert, sind die Kontaktflächen 5 plan mit einer Hauptseite des Kartengrundkör- pers.
Figur 2 zeigt das Trägerelement 1 aus Figur 1 von der Unterseite. In der Figur 2 ist das Trägerelement 1 bereits mit einem Halbleiterchip 2 versehen, der von einer ihn umgebenden Umhüllung geschützt wird. Die Figur zeigt nur die Umhüllung, während der darin befindliche Chip 2 nicht sichtbar ist. Die Umhüllung kann beispielsweise durch Gießen oder Spritzen hergestellt sein. Meist wird sie aus einem Duroplasten herge- stellt. Außer dem Chip 2 umgibt sie auch elektrische Verbindungen, die zwischen Anschlüssen des Chips 2 und der Unterseite der Kontaktflächen 5 der leitfähigen Folie 4 gebildet sind. Der in Figur 2 dargestellte Gegenstand aus Trägerele- ment 1, Chip 2 und dessen Umhüllung wird auch als Elektronikmodul bezeichnet .
Die Erfindung betrifft nun die Art des Zusammenfügens der isolierenden Folie 3 und der leitfähigen Folie 4. Figur 3 zeigt, auf welche Weise diese erfolgt. Dargestellt ist ein stark vergrößerter, nicht maßstäblicher Ausschnitt der beiden Folien 3, 4 während des Zusammenfügens, das durch Zusammenpressen der Folien durch eine Kraft F erfolgt. Die isolierende Folie 3 ist im oberen Teil der Figur dargestellt und be- steht aus einem im Vergleich zu noch zu erläuternden, in der leitfähigen Folie 4 befindlichen Anformungen 4a, 4b relativ weichem Material, beispielsweise einem Hochtemperatur- Thermoplasten.
Die leitfähige Folie 4 ist im unteren Teil der Figur 3 dargestellt und besteht bei diesem Ausführungsbeispiel aus elektrolytisch abgeschiedenem Kupfer, welches durch entsprechende Impfung an seiner einen Seite Stengelkristalle 4a ausgebildet hat. Die Spitzen der Stengelkristalle 4a wurden oxidiert, so daß sich dort aus Kupferoxid bestehende Verbreiterungen 4b befinden. Die Stengelkristalle 4a bilden mit den Verbreiterungen 4b die pilzförmigen Anformungen 4a, 4b an der der isolierenden Folie 3 zugewandten Seite der leitfähigen Folie 4.
Figur 3 ist auch zu entnehmen, daß die Kontaktflächen 5 der leitfähigen Folie 4 auf der den Anformungen 4a, 4b abgewandten, ebenen Seite der leitfähigen Folie 4 angeordnet sind.
Die Verbreiterung 4b aus Kupferoxid ermöglicht eine gute Ver- zahnung mit dem Material der isolierenden Folie 3. Werden nun die beiden Folien 3, 4 zusammengepreßt, dringen die Anfor un- gen 4a, 4b in das relativ weichere Material der isolierenden Folie 3 ein, wodurch ein Mikroformschluß erreicht wird.
Das Verpressen der Metallschicht und der Dielektrikumsschicht erfolgt vorzugsweise unter Wärmezufuhr in einem Laminierpro- zeß, z.B. einem Rollenlaminierprozeß, bei welchem die über- eindergelegte Metallsschicht und die Dielektrikusschicht in Druckrollen einlaufen und von diesen zusammengedrückt werden. Ein die Metallschicht bildendes Metallband und ein die Delek- trikumsschicht bildende Dielektrikumsband wird vor dem gegenseitigen Aufeinanderlegen in zueinander ähnlicher Weise strukturiert, z.B. durch Stanzen. Nach dem Stanzvorgang werden beide Schichten in der oben erwähnten Weise kleberfrei zusammengefügt unter Einsatz der Verzahnungselemente, die in die Dielektrikusschicht eingreifen und dort verhaken.
Die Erfindung ermöglicht auf die beschriebene Weise eine klebstofffreie Verbindung zwischen den beiden Folien 3, 4. Hierdurch werden alle durch die Verwendung von Klebstoff an- sonsten bedingten Nachteile, wie sie in der Beschreibungseinleitung genannt wurden, vermieden.

Claims

Patentansprüche
1. Trägerelement (1) für einen Halbleiterchip (2)
- mit einer auf eine elektrisch isolierende Folie (3) lami- nierten elektrisch leitfähigen Folie (4) ,
- die leitfähige Folie (3) ist derart strukturiert, daß mit dem Chip (2) elektrisch verbindbare Kontaktflächen (5) für eine über das Trägerelement (1) erfolgende externe Kontaktierung des Chips (2) ausgebildet sind, - die isolierende Folie (3) und die leitfähige Folie (4) sind durch einen Formschluß klebstofffrei miteinander verbunden.
2. Trägerelement nach Anspruch 1, bei dem die mit der isolierenden Folie (3) verbundene Seite der leitfähigen Folie (4) eine Oberflächenstruktur hat, die Anformungen (4a, 4b) aufweist, die zur Bildung des Formschlusses in das Material der isolierenden Folie (3) gepreßt sind.
3. Trägerelement nach Anspruch 2, bei dem die leitfähige Folie (4) aus elektrolytisch abgeschiedenem Metall mit stengelkristalliner Oberflächenstruktur besteht, wobei die Stengelkristalle die Anformungen (4a) bilden.
4. Trägerelement nach Anspruch 3, bei dem Enden (4b) der Stengelkristalle (4a) oxidiert sind und mit den Stengelkristallen (4a) die Anformungen (4a, 4b) bilden.
5. Trägerelement nach einem der vorstehenden Ansprüche, bei dem die isolierende Folie (3) ein Hochtemperatur- Thermoplast ist.
6. Herstellungsverfahren für ein Trägerelement (1) nach einem der vorstehenden Ansprüche, bei dem die leitfähige Folie (4) und die isolierende Folie (3) durch Zusammenpressen klebstofffrei miteinander verbunden werden.
7. Verfahren nach Anspruch 6, bei dem vor dem Zusammenpressen der Folien (3, 4) die leitfähige Folie (4) derart strukturiert wird, daß die Kontaktflä- chen (5) gebildet werden.
PCT/DE1997/001687 1996-09-05 1997-08-08 Trägerelement für einen halbleiterchip WO1998010628A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
DE19636112.5 1996-09-05
DE1996136112 DE19636112A1 (de) 1996-09-05 1996-09-05 Trägerelement für einen Halbleiterchip
DE1996139646 DE19639646A1 (de) 1996-09-26 1996-09-26 Trägerband und Verfahren zum Herstellen eines solchen Trägerbandes
DE19639646.8 1996-09-26

Publications (1)

Publication Number Publication Date
WO1998010628A1 true WO1998010628A1 (de) 1998-03-12

Family

ID=26029089

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE1997/001687 WO1998010628A1 (de) 1996-09-05 1997-08-08 Trägerelement für einen halbleiterchip

Country Status (1)

Country Link
WO (1) WO1998010628A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006084525A1 (de) * 2005-02-14 2006-08-17 Siemens Aktiengesellschaft Haftfeste leiterbahn auf isolationsschicht

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3328275A (en) * 1963-12-18 1967-06-27 Revere Copper & Brass Inc Treatment of copper to form a dendritic surface
DE1496748A1 (de) * 1964-02-28 1969-07-17 Clevite Corp Kupferkoerper mit bearbeiteter Oberflaeche und Verfahren zum Behandeln der Oberflaeche
DE3307748A1 (de) * 1982-03-05 1983-09-15 Olin Corp., 62024 East Alton, Ill. Verfahren zum behandeln einer metallfolie zwecks verbesserung ihres haftvermoegens
WO1990012129A1 (en) * 1989-04-05 1990-10-18 Olin Corporation Treatment of metal foil
DE4108073A1 (de) * 1991-03-13 1992-09-17 Compeq Mfg Co Verfahren zur verbindung von kupfer und kunststoff
EP0508946A1 (de) * 1991-04-10 1992-10-14 Dyconex AG Metallfolie mit einer strukturierten Oberfläche
DE4232625A1 (de) * 1992-09-29 1994-03-31 Siemens Ag Verfahren zur Montage von integrierten Halbleiterschaltkreisen
EP0616489A1 (de) * 1993-03-19 1994-09-21 Mitsui Mining & Smelting Co., Ltd. Kupferkaschiertes Laminat und Leiterplatte
US5482784A (en) * 1993-12-24 1996-01-09 Mitsui Mining And Smelting Co., Ltd. Printed circuit inner-layer copper foil and process for producing the same

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3328275A (en) * 1963-12-18 1967-06-27 Revere Copper & Brass Inc Treatment of copper to form a dendritic surface
DE1496748A1 (de) * 1964-02-28 1969-07-17 Clevite Corp Kupferkoerper mit bearbeiteter Oberflaeche und Verfahren zum Behandeln der Oberflaeche
DE3307748A1 (de) * 1982-03-05 1983-09-15 Olin Corp., 62024 East Alton, Ill. Verfahren zum behandeln einer metallfolie zwecks verbesserung ihres haftvermoegens
WO1990012129A1 (en) * 1989-04-05 1990-10-18 Olin Corporation Treatment of metal foil
DE4108073A1 (de) * 1991-03-13 1992-09-17 Compeq Mfg Co Verfahren zur verbindung von kupfer und kunststoff
EP0508946A1 (de) * 1991-04-10 1992-10-14 Dyconex AG Metallfolie mit einer strukturierten Oberfläche
DE4232625A1 (de) * 1992-09-29 1994-03-31 Siemens Ag Verfahren zur Montage von integrierten Halbleiterschaltkreisen
EP0616489A1 (de) * 1993-03-19 1994-09-21 Mitsui Mining & Smelting Co., Ltd. Kupferkaschiertes Laminat und Leiterplatte
US5482784A (en) * 1993-12-24 1996-01-09 Mitsui Mining And Smelting Co., Ltd. Printed circuit inner-layer copper foil and process for producing the same

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"EFFECTIVE MULTILAYER BONDING STRATEGIES", ELECTRONIC PACKAGING AND PRODUCTION, vol. 35, no. 6, 1 June 1995 (1995-06-01), pages 57/58, 60, XP000516018 *
HONMA H ET AL: "SURFACE TREATMENT OF COPPER INNER-LAYER WITH ELECTROLESS COPPER PLATING USING HYPOPHOSPHITE AS A REDUCING AGENT", EXTENDED ABSTRACTS, vol. 93/1, 1 January 1993 (1993-01-01), pages 871, XP000431812 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006084525A1 (de) * 2005-02-14 2006-08-17 Siemens Aktiengesellschaft Haftfeste leiterbahn auf isolationsschicht

Similar Documents

Publication Publication Date Title
DE3153769C2 (de) Trägerelement zum Einbau in Ausweiskarten
DE3019207C2 (de)
DE102005058101B4 (de) Chipkarte und Verfahren zur Herstellung einer Chipkarte
EP1271399B1 (de) Datenträger mit integriertem Schaltkreis
EP2483848B1 (de) Funktionelles laminat und herstellungsverfahren
WO1985002046A1 (fr) Support d'informations muni d'un circuit integre et procede pour la fabrication
DE4443980A1 (de) Folienausführung für die Montage von Chipkarten mit Spulen
DE19651566A1 (de) Chip-Modul sowie Verfahren zu dessen Herstellung
DE19528730A1 (de) Verfahren zur Herstellung eines Datenträgers
DE102011112090A1 (de) Verfahren zur Bestückung einer Leiterplatte
WO2009127395A1 (de) Chipkarte und verfahren zu deren herstellung
DE19522338B4 (de) Chipträgeranordnung mit einer Durchkontaktierung
DE19532755C1 (de) Chipmodul, insbesondere für den Einbau in Chipkarten, und Verfahren zur Herstellung eines derartigen Chipmoduls
DE602004004647T2 (de) Verfahren zum zusammenbauen eines elektronischen komponent auf einem substrat
DE10200569A1 (de) Chipkarte und Herstellungsverfahren
WO1998010628A1 (de) Trägerelement für einen halbleiterchip
DE3020466A1 (de) Sammelschiene mit mindestens einem paar langgestreckter, zueinander parallel gefuehrter leiter und verfahren zur herstellung einer solchen sammelschiene
DE19636112A1 (de) Trägerelement für einen Halbleiterchip
WO1999006948A1 (de) Verfahren zur herstellung einer chipkarte für kontaktlose daten- und/oder energieübertragung sowie chipkarte
DE4437844A1 (de) Kontaktloser Datenträger und Verfahren zu seiner Herstellung
DE19600388C2 (de) Chipkarte
EP2491582B1 (de) Verfahren zum herstellen von durchkontaktierungen
EP0998723B1 (de) Modul und seine verwendung in einer chipkarte
EP1742173A2 (de) Karte und Herstellungsverfahren
WO1999026287A1 (de) Siliziumfolie als träger von halbleiterschaltungen als teil von karten

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): BR CN JP KR MX RU UA US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FI FR GB GR IE IT LU MC NL PT SE

121 Ep: the epo has been informed by wipo that ep was designated in this application
NENP Non-entry into the national phase

Ref country code: JP

Ref document number: 98512099

Format of ref document f/p: F

122 Ep: pct application non-entry in european phase