WO1992017034A1 - Schaltung zum erzeugen eines farbträgers aus dem farbsynchronsignal - Google Patents

Schaltung zum erzeugen eines farbträgers aus dem farbsynchronsignal Download PDF

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WO1992017034A1
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Heinrich Schemmann
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Deutsche Thomson-Brandt Gmbh
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N9/00—Details of colour television systems
    • H04N9/44—Colour synchronisation
    • H04N9/45—Generation or recovery of colour sub-carriers

Definitions

  • the invention is based on a circuit according to the preamble of claim 1.
  • a PLL circuit essentially contains a phase comparison stage, a controlled oscillator and a filter element between the output of the phase comparison stage and the control input of the oscillator.
  • the oscillator is preferably designed as a quartz oscillator.
  • the quartz is connected as a peripheral component to an integrated circuit (IC) which contains, among other things, the phase comparison stage and the controlled oscillator. Due to scatter in the values of the components and the quartz, an adjustment is generally necessary.
  • IC integrated circuit
  • This is preferably formed by an adjustable capacitor which is connected to the IC peripherally parallel to the quartz.
  • the invention has for its object to provide a circuit that is easy to manufacture as an integrated circuit and does not require adjustment of the controlled oscillator.
  • This object is achieved in that the output of an A / D converter serving as a phase comparison stage is connected to the filter capacitor via a digital PLL filter and a sigma-delta digital / analog converter.
  • the digital PLL filter preferably also serves as a color synchronizing signal sampling stage, in that a gating pulse is applied to an activation input of the filter.
  • the output voltage of the oscillator is preferably applied to the clock input of the D / A converter via a frequency divider.
  • the output of the A / D converter is connected to a processor which supplies two digital color difference signals at the outputs. These are applied to the inputs of the digital PLL filter. Both voltage values of the two color difference signals supplied are preferably evaluated in the digital filter. The evaluation of both components results in an improved PLL catch behavior.
  • FIG. 1 shows the block diagram of an IC with the color carrier preparation according to the invention
  • FIG. 2 shows a block diagram for an embodiment of the digital PLL filter
  • FIG. 3 shows a block diagram for an embodiment of the
  • the video signal which contains the luminance signal and the modulated color carrier, passes from terminal 1 of the integrated circuit 16 to the A / D converter 2.
  • the output of the VCXO quartz oscillator 11 connected, which generates a color carrier F4 with four times the color carrier frequency 4 * Fsc.
  • the quartz 14, which determines the frequency of the oscillator 11, is connected externally to the terminals 12, 13.
  • the oscillator 11 is retuned with the analog control voltage Ur supplied via the line 10.
  • the output signal of the A / D converter 2 is sent to the processor 3, where the signal is demodulated so that the digital color difference signals RY and BY are available at the outputs 4, 5. These signals are fed to other circuit parts of the IC for further processing.
  • the two signals also reach the inputs of the digital PLL filter 6, to which, on the other hand, a color synchronizing signal pulse pulse BGP (burst gate pulse) is fed from the terminal 7.
  • BGP burst gate pulse
  • This scanning ensures that only the voltage values corresponding to the color synchronization signal are evaluated in the filter 6. This is necessary because the quadrature-modulated color carrier modulates with the image content during the line trace time and is therefore not suitable for the synchronization of the oscillator 11.
  • the value calculated by the PLL filter 6 is fed to the sigma-delta digital / analog converter 8.
  • the clock T2 with the frequency 2 Fsc is also applied to the clock input of the converter 8. This clock is obtained from the color carrier F4 via the frequency divider 15 with the divider factor 2.
  • the output signal of the converter 8 is a pulse-shaped current iL, which charges or discharges the filter capacitor Cf connected to the terminal P in accordance with the determined phase deviation between the color synchronization signal from the terminal 1 and the color carrier F4 from the oscillator 11. This creates the analog control voltage Ur at the terminal P, which reaches the control input of the oscillator 11 via the line 10.
  • FIG. 2 shows a detailed block diagram for the digital PLL filter 6. During the duration of the color synchronization signal, the demodulated color difference signals (BY) and (RY), which correspond to the respective components of the color synchronization signal, are present at the inputs IBY and IRY correspond.
  • the gating pulse BGP supplied from the outside for the color synchronization signal has its rising edge in the middle of the color synchronization signal and occurs once per line. Then the registers R0 and Rl take over the digital values IBY and IRY for the output. The values previously present in registers R0 and Rl are then transferred to registers R2, R3.
  • the Addie ⁇ rer A0 calculates the sum of the currently accepted value at IBY and the value from the previous line. Of the calculated value, only the sign bit BM is of interest. This comes to register R4, to EXCLUSIVE-OR gate G0 and factors - to control input s of adder A3. In the event that the currently calculated sign BM and the value of BM in the previous line at the output of R4 are the same, the output BE of the inverter G4 becomes logic 1. Otherwise, the output is logic 0.
  • the adder AI adds the value currently taken over by the input IRY to the value from the previous line.
  • the result passes through the limiter circuit Eq.
  • a limiter can preferably be implemented with a ROM. Positive numerical values that exceed a value 2 ** k-l are replaced by this value. Likewise, negative numerical values which fall below the value 2 ** (- k) are replaced by the value 2 ** (- k). All other values pass the limiter.
  • the resulting value RR arrives at register R5 and adders A2 and A3.
  • the adder A2 subtracts from the current value for RR the value which RR had in the previous line and which is stored in the register R5.
  • the result from switch G2 is multiplied by 2 ** N. This means a left shift of the binary numerical value by N digits to the left, which is technically realized by an offset connection of the lines to the adder A3.
  • the adder A3 adds its two input values. If BM signals a positive sign, the digital signal RS is subtracted from the signal RR. The result of the adder A3 passes through the limiter circuit G3. After each rising edge of the gating pulse BGP, the new numerical values run through the entire circuit as digital electrical signals. A certain time later, the value at the input of register R6 is stable. With the auxiliary clock BGH delayed in relation to the gating pulse BGP, the result is stored in register R6 and is available at output DO. As FIG. 1 shows, DO is simultaneously the input of the subsequent sigma-delta digital / analog converter 8.
  • FIG. 3 shows the detailed block diagram of the converter 8 connected to the terminal DO.
  • the converter 8 is designed as a first-order digital sigma-delta modulator.
  • the input DO of the sigma-delta modulator is a digital bus with an n-bit width.
  • the numerical values are shown as a two's complement.
  • a sign extension VO is carried out.
  • the adder A10 adds the value to the extended sign value of the register R11.
  • the low-order four sum bits of the adder A10 are fed back to the inputs of the register R11.
  • the outputs S3 and S4 of the adder A10 are linked to one another via the gates G10 and Gll and are available at the outputs U and D behind the registers R12 and R13.
  • the registers R11, R12, R13 are operated with the uninterrupted clock T2, which has a fixed frequency of approximately 8 MHz.
  • the digital voltages U and D control the switches S10 and S11.
  • Terminal P is connected to both switches, to the high-resistance control voltage input OCV of the quartz oscillator and to the external filter capacitor Cf.
  • the current sources 10 and II realized with transistors deliver nominally the same currents.
  • FIGS. 1, 2, 3 The entire circuit shown in FIGS. 1, 2, 3 is designed as part of a digital CMOS IC, which also contains further components for signal processing, not shown in FIG. 1.
  • CMOS IC which also contains further components for signal processing, not shown in FIG. 1.
  • the time constant of screening with Cf is about 200-300 TV lines.
  • the capacitor Cf effects an integrating function together with the PI controller implemented in the converter 8.
  • Cf has a capacitance in the order of 1 ⁇ F. 1, the oscillator 11 thus forms the VCO, the A / D converter 2 the phase comparison stage and the stages

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

Aufgabe ist es, eine derartige Schaltung so auszubilden, daß sie gut als integrierte Schaltung herstellbar ist und keinen Abgleich des geregelten Farbträgeroszillators (11) benötigt. Der Ausgang eines als Phasenvergleich dienenden A/D-Wandlers (2) ist über ein digitales PLL-Filter (6) und einen Sigma-Delta-Digital-/Analog-Wandler (8) mit dem Siebkondensator (Cf) verbunden. Insbesondere für ein Chroma-IC für einen Fernsehempfänger oder einen Videorecorder.

Description

Schaltung zum Erzeugen eines Farbträgers aus dem Farbsynchronsignal
Die Erfindung geht aus von einer Schaltung gemäß dem Oberbe¬ griff des Anspruchs 1. Eine derartige PLL-Schaltung enthält im wesentlichen eine Phasenvergleichsstufe, einen geregelten Oszillator und ein Siebglied zwischen dem Ausgang der Phasen¬ vergleichsstufe und dem Regeleingang des Oszillators. Der Oszillator ist vorzugsweise als Quarzoszillator ausgebildet. Dabei ist im allgemeinen der Quarz als peripheres Bauteil an einen integrierten Schaltkreis (IC) angeschlossen, der unter anderem die Phasenvergleichstufe und den geregelten Oszilla¬ tor enthält. Bedingt durch Streuungen in den Werten der Bau¬ teile und des Quarzes ist dabei im allgemeinen ein Abgleich erforderlich. Dieser wird vorzugsweise durch einen einstell¬ baren Kondensator gebildet, der parallel zum Quarz peripher an das IC angeschlossen ist.
Der Erfindung liegt die Aufgabe zugrunde, eine Schaltung zu schaffen, die gut als integrierte Schaltung herstellbar ist und keinen Abgleich des geregelten Oszillators benötigt.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß der Ausgang eines als Phasenvergleichstufe dienenden A/D-Wand- lers über ein digitales PLL-Filter und einen Sigma-Delta-Di- gital/Analog-Wandler mit dem Siebkondensator verbunden ist.
Für die Umwandlung der digitalen AusgangsSpannung des zum Phasenvergleich dienenden A/D-Wandlerε in die analoge Regel¬ spannung für den Oszillator gibt es an sich eine Vielzahl von Möglichkeiten und Schaltungen. Es hat sich nunmehr ge¬ zeigt, daß gerade durch die erfindungsgemäße Kombination des genannten PLL-Filters und des speziellen D/A-Wandlers ein überraschend großer Fangbereich der gesamten Farbträger-PLL erzielt wird. Dieser Fangbereich ist so groß, daß auch unter Berücksichtigung aller Toleranzen in den Bauteilen und insbe¬ sondere in dem frequen;_,bestimmenden Quarz ein Frequenzab- gleich des Farbträgeroszillators nicht mehr notwendig ist. Das bedeutet insbesondere, daß ein bisher extern zum IC par¬ allel zum Quarz benötigter Trimmerkondensator entfallen kann. Dadurch ergibt sich ein beträchtlicher Kostenvorteil, weil dann der Trimmerkondensator als diskretes Bauteil, der Arbeitsaufwand für den Einbau und zusätzlich der manuelle Abgleich dieses Kondensators entfallen. Das IC benötigt dann peripher im wesentlichen nur noch den Quarz ohne Trimmerkon¬ densator und den die analoge RegelSpannung führenden Siebkon¬ densator. Die gesamte übrige Schaltung kann besonders kosten¬ günstig auf einem digitalen CMOS-IC untergebracht werden.
Das digitale PLL-Filter dient vorzugsweise zusätzlich als Farbsynchronsignalauftaststufe, indem an einen Aktivierungε- eingang des Filters ein Auftastimpuls angelegt ist. Die Aus¬ gangsspannung des Oszillators ist vorzugsweise über einen Frequenzteiler an den Takteingang des D/A-Wandlers angelegt. Der Ausgang des A/D-Wandlers ist an einen Prozessor ange¬ schlossen, der an Ausgängen zwei digitale Farbdifferenzsigna¬ le liefert. Diese sind an die Eingänge des digitalen PLL-Fil- ters angelegt. In dem digitalen Filter werden vorzugsweise beide dem Farbsynchronsignal entsprechende Spannungswerte von beiden zugeführten Farbdifferenzsignalen ausgewertet. Durch die Auswertung beider Komponenten ergibt sich ein ver¬ bessertes Fangverhalten der PLL.
Die Erfindung wird im folgenden anhand der Zeichnung an ei¬ nem Ausführungsbeispiel erläutert. Darin zeigen Fig. 1 das Blockschaltbild eines IC mit der erfindungs gemäßen Farbträgeraufbereitung, Fig. 2 ein Blockschaltbild für eine Ausführung des digitalen PLL-Filters und Fig. 3 ein Blockschaltbild für eine Ausführung des
Sigma-Delta-Digital/Analog-Wandlers. In Fig. 1 gelangt das Videosignal, das das Leuchtdichtesi¬ gnal und den modulierten Farbträger enthält, von der Klemme 1 der integrierten Schaltung 16 auf den A/D-Wandler 2. An den Takteingang des A/D-Wandlers 2 ist der Ausgang des VCXO- Quarzoszillatorε 11 angeschlossen, der einen Farbträger F4 mit der vierfachen Farbträgerfrequenz 4*Fsc erzeugt. An die Klemmen 12, 13 ist extern der Quarz 14 angeschlossen, der die Frequenz des Oszillators 11 bestimmt. Die Nachstimmung des Oszillators 11 erfolgt mit der über die Leitung 10 zuge¬ führten analogen Regelspannung Ur. Das Ausgangssignal des A/D-Wandlers 2 gelangt auf den Prozessor 3. Dort wird das Signal demoduliert, so daß an den Ausgängen 4, 5 die digita¬ len Farbdifferenzsignale R-Y und B-Y stehen. Diese Signale werden anderen Schaltungsteilen des IC zur weiteren Verarbei¬ tung zugeführt. Die beiden Signale gelangen außerdem auf die Eingänge des digitalen PLL-Filters 6, dem andererseits von der Klemme 7 ein Farbsynchronsignal- Auftastimpuls BGP (burst gate pulse) zugeführt wird. Durch diese Auftastung wird erreicht, daß in dem Filter 6 nur die dem Farbsynchron¬ signal entsprechenden Spannungswerte ausgewertet werden. Das ist notwendig, weil der quadraturmodulierte Farbträger wäh¬ rend der Zeilenhinlaufzeit mit dem Bildinhalt moduliert und daher für die Synchronisierung des Oszillators 11 nicht ge¬ eignet ist. Der vom PLL-Filter 6 berechnete Wert wird dem Sigma-Delta-Digital/Analog-Wandler 8 zugeführt. An den Takt¬ eingang des Wandlers 8 ist außerdem der Takt T2 mit der Fre¬ quenz 2 Fsc angelegt. Dieser Takt wird aus dem Farbträger F4 über den Frequenzteiler 15 mit dem Teilerfaktor 2 gewonnen. Das Ausgangssignal des Wandlers 8 ist ein pulsformiger Strom iL, der entsprechend der ermittelten Phasenabweichung zwi¬ schen dem Farbsynchronsignal von der Klemme 1 und dem Farb¬ träger F4 vom Oszillator 11 den an die Klemme P angeschlosse¬ nen Siebkondensator Cf auflädt oder entlädt. An der Klemme P entsteht dadurch die analoge Regelspannung Ur, die über die Leitung 10 an den Regeleingang des Oszillators 11 gelangt. Fig. 2 zeigt ein detailliertes Blockschaltbild für das digi¬ tale PLL-Filter 6. Während der Dauer des Farbsynchronsignals liegen an den Eingängen IBY und IRY die demodulierten Farb¬ differenzsignale (B-Y) und (R-Y), die den jeweiligen Kompo¬ nenten des Farbsynchronsignals entsprechen. Der von außen zugeführte Auftastimpuls BGP für das Farbsynchronsignal hat seine ansteigende Flanke in der Mitte des Farbsynchronsi¬ gnals und tritt einmal pro Zeile auf. Dann übernehmen die Register R0 und Rl die digitalen Werte IBY und IRY zum Aus¬ gang. Die vorher in den Registern R0 und Rl vorhandenen Wer¬ te werden dann in die Register R2, R3 übernommen. Der Addie¬ rer A0 berechnet die Summe aus dem aktuell übernommenen Wert an IBY und dem Wert aus der vorherigen Zeile. Von dem berech¬ neten Wert ist nur das Vorzeichenbit BM von Interesse. Die¬ ses gelangt zum Register R4, zum EXCLUSIV-ODER-Gatter G0 und Faktoren- zum Steuereingang s des Addierers A3. In dem Fall, daß das aktuell berechnete Vorzeichen BM und der Wert von BM in der vorherigen Zeile am Ausgang von R4 gleich sind, wird der Ausgang BE des Inverters G4 logisch 1. Andernfalls ist der Ausgang logisch 0.
Der Addierer AI addiert den vom Eingang IRY aktuell übernom¬ menen Wert zu dem Wert aus der vorherigen Zeile. Das Ergeb¬ nis durchläuft die Begrenzerschaltung Gl. Ein solcher Begren¬ zer läßt sich vorzugsweise mit einem ROM realisieren. Positi¬ ve Zahlenwerte, die einen Wert 2**k-l überschreiten, werden durch diesen Wert ersetzt. Ebenso werden negative Zahlenwer¬ te, die den Wert 2**(-k) unterschreiten, durch den Wert 2**(-k) ersetzt. Alle anderen Werte passieren den Begrenzer. Der sich so ergebende Wert RR gelangt zum Register R5 und zu den Addieren A2 und A3.
Der Addierer A2 subtrahiert vom aktuellen Wert für RR den Wert, den RR in der vorherigen Zeile hatte und der im Regi¬ ster R5 gespeichert ist. Der Schalter G2 läßt sich als Viel- fach-UND-Gatter realisieren. Er läßt den berechneten Wert im Falle BE=1 passieren, anderenfalls liegt an den Ausgängen der Zahlenwert 0 an. Das Ergebnis vom Schalter G2 wird mit 2**N multipliziert. Das bedeutet eine Linksverschiebung des binären Zahlenwertes um N Stellen nach links, die technisch durch ein versetztes Anschließen der Leitungen am Addierer A3 realisiert wird.
In dem Fall, daß BM ein negatives Vorzeichen signalisiert, addiert der Addierer A3 seine beiden Eingangswerte. Signali¬ siert BM ein positives Vorzeichen, wird das digitale Signal RS vom Signal RR subtrahiert. Das Ergebnis des Addierers A3 durchläuft die Begrenzerschaltung G3. Nach jeder steigenden Flanke des Auftastimpulses BGP durchlaufen die neuen Zahlen¬ werte als digitale elektrische Signale die gesamte Schal¬ tung. Eine gewisse Zeit danach ist der Wert am Eingang des Registers R6 stabil. Mit dem gegenüber dem Auftastimpuls BGP verzögerten Hilfstakt BGH wird das Ergebnis im Register R6 gespeichert und steht am Ausgang DO zur Verfügung. DO ist, wie Fig. 1 zeigt, gleichzeitig der Eingang des darauffolgen¬ den Sigma-Delta-Digital/Analog-Wandlers 8.
Fig. 3 zeigt das detaillierte Blockschaltbild des an die Klemme DO angeschlossenen Wandlers 8. Der Wandler 8 ist als digitaler Sigma-Delta-Modulator erster Ordnung ausgebildet. Der Eingang DO des Sigma-Delta-Modulators ist ein digitaler Bus mit n Bit Breite. Die Zahlenwerte sind als Zweierkomple¬ mentzahl dargestellt. Hier ist das Beispiel n=4 dargestellt, so daß am Eingang Werte zwischen -8 und +7 anliegen können. Als erster Schritt wird eine Vorzeichenerweiterung VO durch¬ geführt. Der Addierer A10 addiert den Wert zu dem vorzeichen¬ erweiterten Ausgangswert des Registers Rll. Die niederwerti- gen vier Summenbits des Addierers A10 werden den Eingängen des Registers Rll wieder zugeführt. Die Ausgänge S3 und S4 des Addierers A10 werden über die Gatter G10 und Gll mitein¬ ander verknüpft und stehen hinter den Registern R12 und R13 an den Ausgängen U und D zur Verfügung. Die Register Rll, R12, R13 werden mit dem ununterbrochenen Takt T2 betrieben, der eine feste Frequenz von etwa 8 MHz hat. Die digitalen Spannungen U und D steuern die Schalter S10 und S11. Die Klemme P ist mit beiden Schaltern verbun¬ den, mit dem hochohmigen Steuerspannungseingang OCV des Quarzoszillators und mit dem externen Filterkondensator Cf. Die mit Transistoren realisierten Stromquellen 10 und II lie¬ fern nominell gleiche Ströme.
Wenn z.B. U=l und D=0 ist, fließt der Strom der Stromquelle IO über den Schalter S10 in der gezeichneten Position "1" in den Filterkondensator Cf hinein und erhöht die Spannung Ur an dem Kondensator Cf. Von der positiven Versorgungsspannung (+) fließt ein Strom durch den Schalter Sll, dargestellte Position "0" in die Stromquelle II. Dieser Zweig beeinfluß die Spannung am Kondensator Cf also in diesem Falle nicht. An der Klemme P, an die der Siebkondensator Cf angeschlossen ist, entsteht dadurch die analoge Regelspannung Ur für die Frequenz- und Phasenregelung des Quarzoszillators 11 gemäß Fig. 1.
Die gesamte in den Figuren 1, 2, 3 dargestellte Schaltung ist als Teil eines digitalen CMOS-IC ausgebildet, das noch weitere, in Fig. 1 nicht dargestellte Bauteile für die Si¬ gnalverarbeitung enthält. Bezüglich der Farbträgererzeugung sind peripher zum IC nur der Quarz 14 und der Siebkondensa¬ tor Cf erforderlich. Die Zeitkonstante der Siebung mit Cf beträgt etwa 200 - 300 Fernsehzeilen. Der Kondensator Cf be¬ wirkt eine Integrierfunktion zusammen mit dem im Wandler 8 realisierten PI-Regler. Cf hat eine Kapazität in der Größen¬ ordnung von 1 μF. In der für die Farbträgererzeugung wirksa¬ men PLL-Schaltung gemäß Fig. 1 bildet somit der Oszillator 11 den VCO, der A/D-Wandler 2 die Phasenvergleichsstufe und die Stufen
6, 8 und Cf das Filter, mit dem aus dem digitalen Vergleich¬ ergebnis die analoge Regelspannung Ur für den Oszillator 11 erzeugt wird.

Claims

P a t e n t a n s p r ü c h e
1. Schaltung zum Erzeugen eines Farbträgers aus dem Farb¬ synchronsignal mit einer PLL-Schaltung mit einem A/D- Wandler ( 2 ) , an den das Videosignal und als Takt die AusgangsSpannung des VCXO-Quarzoszillators (11) ange¬ legt sind und dessen Ausgang über einen D/A-Wandler an einen die analoge Regelspannung (Ur) für den Oszillator (11) führenden Siebkondensator (Cf) angeschlossen ist, dadurch gekennzeichnet, daß der Ausgang über ein digita¬ les PLL-Filter (6) und einen Sigma-Delta-Digital/Analog- Wandler (8) mit dem Siebkondensator (Cf) verbunden ist.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß das digitale PLL-Filter (6) zusätzlich als Farbsynchron¬ signalauftaststufe dient, indem an einen Aktivierungs¬ eingang (7) ein Auftastimpuls (BGP) angelegt ist.
3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die A sgangsSpannung des Oszillators (11) über einen Frequenzteiler (15) an den Takteingang des D/A-Wandlers (8) angelegt ist.
4. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Ausgang des A/D-Wandlers (2) an einen Prozessor (3) angeschlossen ist, der an Ausgängen zwei digitale Farb¬ differenzsignale (R-Y, B-Y) liefert, die an Eingänge des digitalen PLL-Filters (6) angelegt sind.
5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß in dem digitalen PLL-Filter (6) die dem Farbsynchronsi¬ gnal entsprechenden Spannungswerte von beiden zugeführ¬ ten digitalen Farbdifferenzsignalen (R-Y, B-Y) ausgewer¬ tet werden.
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