UA96843U

UA96843U - SINGLE THREE-PULSE CODE SERIES WITH PROGRAMMED TIME PARAMETERS

Info

Publication number: UA96843U
Application number: UAU201407987U
Authority: UA
Priority date: 2014-07-15
Filing date: 2014-07-15
Publication date: 2015-02-25

Abstract

Формувач одиночної триімпульсної кодової серії з програмованими часовими параметрами містить: два реверсивні двійкові лічильники, які мають вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід дозволу режиму рахування, вхід асинхронної установки у нульовий стан, вихід переповнювання; інвертор; перший і другий елементи АБО; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора; синхронний D-тригер зі входом асинхронної установки у нульовий стан, перший і другий двовходові елементи І. Введено третій елемент АБО; перший і другий елементи І-НІ; другий інвертор; елемент АБО-НІ; перший і другий JK-тригери зі входом асинхронної установки у нульовий стан; другий синхронний D-тригер зі входом асинхронної установки у нульовий стан, при цьому входи другого елемента АБО з'єднано з виходами другого, четвертого розрядів першого лічильника і виходом елемента АБО-НІ; вихід першого інвертора з'єднано з першими входами першого і другого елементів І-НІ; вихід переповнення першого лічильника з'єднано з третім входом першого елемента АБО; вихід переповнення другого лічильника з'єднано з другим входом першого елемента І-НІ, входом другого інвертора, вихід якого з'єднано з другим входом другого елемента І-НІ; вихід першого елемента І-НІ з'єднано зі входом дозволу режиму лічби другого лічильника; вихід другого елемента І-НІ з'єднано зі входами J і K першого JK-тригера, першим входом третього елемента АБО і першим входом елемента АБО-НІ; другий вхід елемента АБО-НІ з'єднано з інверсним виходом першого JK-�A single three-pulse code series shifter with programmable time parameters comprises: two reversible binary counters having synchronization pulse input, summation / subtraction debugging input, synchronous parallel load resolution input and data input, input mode input input, zero state, overflow output; inverter; the first and second elements OR; a circuit consisting of a series resistor and a capacitor; synchronous D-flip-flop with asynchronous zero input, first and second two-input elements I. Third element OR entered; the first and second elements I-NO; the second inverter; element OR NOT; first and second JK triggers with zero input asynchronous installation; a second synchronous D-trigger with the input of the asynchronous installation in the zero state, with the inputs of the second element OR connected to the outputs of the second, fourth digits of the first counter and the output of the element OR NOT; the output of the first inverter is connected to the first inputs of the first and second elements I-NO; the overflow output of the first counter is connected to the third input of the first element OR; the overflow output of the second counter is connected to the second input of the first element I-NO, the input of the second inverter, the output of which is connected to the second input of the second element I-NO; the output of the first element I-NO is connected to the input resolution of the digit mode of the second counter; the output of the second element I-NO is connected to the inputs J and K of the first JK trigger, the first input of the third element OR and the first input of the element OR-NO; the second input of the element OR is NOT connected to the inverse output of the first JK-�