UA135903U

UA135903U - BUFFER CASCADE

Info

Publication number: UA135903U
Application number: UAU201901340U
Authority: UA
Inventors: Олексій Дмитрович Азаров; Сергій Володимирович Павлов; Сергій Віталійович Богомолов; Максим Романович Обертюк; Роман Михайлович Медяний
Original assignee: Вінницький Національний Технічний Університет
Priority date: 2019-02-11
Filing date: 2019-02-11
Publication date: 2019-07-25

Abstract

Буферний каскад містить шини додатного та від'ємного живлення, вхідну та вихідну шини, два джерела струму, транзистори, бази транзисторів, емітери транзисторів та колектори транзисторів.The buffer stage includes positive and negative busbars, input and output buses, two current sources, transistors, transistor bases, transistor emitters and transistor collectors.

Description

Корисна модель належить до імпульсної техніки і може бути використана в аналого- цифрових перетворювачах і цифрових вимірювальних приладах.The useful model belongs to pulse technology and can be used in analog-to-digital converters and digital measuring devices.

Відомо двотактний підсилювач потужності (Ас. Мо 1497713 СССР, НОЗЕЗ/26, 1989, який містить вхідний каскад, виконаний на першому та другому транзисторах, першому і другому генераторах струмів, першому і другому діодах ланцюга зміщення, керованих джерелах струму, що складаються з третього і четвертого транзисторів та третього і четвертого шунтуючих діодів, а також вихідний каскад, виконаний на п'ятому і шостому транзисторах та п'ятому і шостому діодах, керуючий каскад, виконаний на сьомому і восьмому транзисторах та першому і другому конденсаторах.A two-stroke power amplifier is known (As. Mo 1497713 USSR, NOZEZ/26, 1989), which contains an input stage made on the first and second transistors, the first and second current generators, the first and second diodes of the bias circuit, controlled current sources consisting of the third and the fourth transistors and the third and fourth shunt diodes, as well as the output stage made on the fifth and sixth transistors and the fifth and sixth diodes, the control stage made on the seventh and eighth transistors and the first and second capacitors.

Основним недоліком цього пристрою є низька точність передачі вхідної напруги на вихід через не ідентичність значень струмів першого і другого генераторів струму, оскільки у випадку використання джерела вхідної напруги з ненульовим внутрішнім опором (Аг 20) різниця між І" та І" призводить до появи похибки зміщення напруги нуля.The main disadvantage of this device is the low accuracy of the input voltage transmission to the output due to the non-identity of the current values of the first and second current generators, since in the case of using an input voltage source with a non-zero internal resistance (Ag 20), the difference between I" and I" leads to the appearance of a displacement error zero voltage.

За найближчий аналог вибрано буферний пристрій (деклараційний патент України на корисну модель Мо 15896), який містить вісім транзисторів, два джерела струму, шини додатного та від'ємного живлення, вхідну та вихідну шини, причому вхідну шину з'єднано з базами четвертого та п'ятого транзисторів, колектори яких з'єднано з колекторами шостого та третього транзисторів відповідно, та емітерами сьомого та другого транзисторів відповідно, база та колектор першого транзистора об'єднані і приєднані до шини додатного живлення через перше джерело струму, а також до бази другого транзистора, база сьомого транзистора з'єднана з шиною від'ємного живлення через друге джерело струму, колектори другого та сьомого транзисторів з'єднано з шинами додатного та. від'ємного живлення відповідно, також містить дев'ятий, десятий, одинадцятий, дванадцятий транзистори, причому база кожного з них з'єднана з його колектором, емітер восьмого транзистора з'єднано з точкою об'єднання бази сьомого транзистора та першого виводу другого джерела струму, емітери дев'ятого та десятого транзисторів з'єднано з емітерами четвертого та п'ятого транзисторів відповідно, бази та колектори дев'ятого та десятого транзисторів з'єднано з базами третього та шостого транзисторів відповідно, а також базу та колектор дев'ятого транзистора з'єднано з емітером першого транзистора, базу та колектор десятого транзистора з'єднано з базою та колекторомAs the closest analogue, a buffer device (declaration patent of Ukraine for a utility model Mo 15896) was chosen, which contains eight transistors, two current sources, positive and negative power buses, input and output buses, and the input bus is connected to the bases of the fourth and n of the fifth transistors, the collectors of which are connected to the collectors of the sixth and third transistors, respectively, and the emitters of the seventh and second transistors, respectively, the base and the collector of the first transistor are combined and connected to the positive power bus through the first current source, as well as to the base of the second transistor , the base of the seventh transistor is connected to the negative supply bus via the second current source, the collectors of the second and seventh transistors are connected to the positive buses and. negative power, respectively, also contains the ninth, tenth, eleventh, twelfth transistors, and the base of each of them is connected to its collector, the emitter of the eighth transistor is connected to the point of union of the base of the seventh transistor and the first terminal of the second source current, the emitters of the ninth and tenth transistors are connected to the emitters of the fourth and fifth transistors, respectively, the bases and collectors of the ninth and tenth transistors are connected to the bases of the third and sixth transistors, respectively, and the base and collector of the ninth of the transistor is connected to the emitter of the first transistor, the base and collector of the tenth transistor are connected to the base and collector

Зо восьмого транзистора, емітери третього та шостого транзисторів з'єднано з емітерами одинадцятого та дванадцятого транзисторів відповідно, бази і колектори одинадцятого та дванадцятого транзисторів з'єднані з вихідною шиною.From the eighth transistor, the emitters of the third and sixth transistors are connected to the emitters of the eleventh and twelfth transistors, respectively, the bases and collectors of the eleventh and twelfth transistors are connected to the output bus.

Недоліками прототипу є низька навантажувальна здатність, яка полягає в тому, що через високий вихідний опір схеми наявність навантаження призводить до появи різниці напруг між входом і виходом схеми.The disadvantages of the prototype are low load capacity, which consists in the fact that due to the high output resistance of the circuit, the presence of a load leads to the appearance of a voltage difference between the input and output of the circuit.

В основу корисної моделі поставлено задачу створення буферного каскаду, в якому за рахунок введення нових елементів та зв'язків між ними підвищується точність, а це в свою чергу розширює галузь використання корисної моделі в різноманітних пристроях імпульсної та обчислювальної техніки, автоматики тощо.The basis of the useful model is the task of creating a buffer cascade, in which the accuracy increases due to the introduction of new elements and connections between them, and this, in turn, expands the field of use of the useful model in various devices of impulse and computing equipment, automation, etc.

Поставлена задача вирішується тим, що в буферний каскад, який містить шини додатного та від'ємного живлення, вхідну та вихідну шини, два джерела струму, дванадцять транзисторів, причому вхідна шина з'єднана з базами четвертого і п'ятого транзисторів, емітери четвертого і п'ятого транзисторів з'єднані з емітерами дев'ятого і десятого транзисторів відповідно, бази дев'ятого і десятого транзисторів з'єднано з базами третього і шостого транзисторів відповідно, колектор дев'ятого транзистора з'єднано з емітером першого транзистора, база десятого транзистора з'єднано з колектором восьмого транзистора, база сьомого транзистора з'єднано з виходом другого джерела струму, бази першого і другого транзисторів та колектор першого транзистора з'єднано з виходом першого джерела струму, входи першого і другого джерел струму та колектори другого і сьомого транзисторів з'єднано з шинами додатного і від'ємного живлення відповідно, емітери другого і сьомого транзисторів з'єднано з колекторами третього і шостого транзисторів відповідно, емітери третього і шостого транзисторів з'єднано з емітерами одинадцятого і дванадцятого транзисторів відповідно, колектори одинадцятого і дванадцятого транзисторів з'єднано з вихідною шиною, згідно з корисною моделлю, введено, чотири резистори та шість транзисторів, колектор шістнадцятого транзистора з'єднано з базою шістнадцятого транзистора і виходом другого джерела струму, колектор десятого транзистора з'єднано з емітером шістнадцятого транзистора, бази четвертого і п'ятого транзисторів з'єднано з колекторами тринадцятого і вісімнадцятого транзисторів, колектори четвертого і п'ятого транзисторів з'єднано з емітерами восьмого і п'ятнадцятого транзисторів відповідно, емітер тринадцятого транзистора з'єднано з входом першого резистора, вихід першого резистора бо з'єднано з емітером чотирнадцятого транзистора, бази тринадцятого і чотирнадцятого транзистора з'єднано з базою п'ятнадцятого і колектором чотирнадцятого транзисторів, колектори п'ятнадцятого і третього транзисторів з'єднані між собою та з базою третього транзистора, емітери вісімнадцятого і сьомого транзисторів з'єднано з колектором восьмого транзистора та з входом другого резистора, вихід другого резистора з'єднано з емітером сімнадцятого транзистора, бази вісімнадцятого, сімнадцятого, та восьмого транзисторів з'єднано з колектором сімнадцятого транзистора, бази одинадцятого і дванадцятого транзисторів з'єднано з входами третього і четвертого резисторів, виходи третього і четвертого резисторів з'єднано з вихідною шиною.The problem is solved by the fact that in the buffer stage, which contains positive and negative supply buses, input and output buses, two current sources, twelve transistors, and the input bus is connected to the bases of the fourth and fifth transistors, the emitters of the fourth and of the fifth transistor are connected to the emitters of the ninth and tenth transistors, respectively, the bases of the ninth and tenth transistors are connected to the bases of the third and sixth transistors, respectively, the collector of the ninth transistor is connected to the emitter of the first transistor, the base of the tenth transistor is connected to the collector of the eighth transistor, the base of the seventh transistor is connected to the output of the second current source, the bases of the first and second transistors and the collector of the first transistor are connected to the output of the first current source, the inputs of the first and second current sources and the collectors of the second and seventh of transistors are connected to the positive and negative supply buses, respectively, the emitters of the second and seventh transistors are connected to the collectors of the third and eighth transistors, respectively, the emitters of the third and sixth transistors are connected to the emitters of the eleventh and twelfth transistors, respectively, the collectors of the eleventh and twelfth transistors are connected to the output bus, according to the useful model, four resistors and six transistors are introduced, the collector of the sixteenth transistor is connected to the base of the sixteenth transistor and the output of the second current source, the collector of the tenth transistor is connected to the emitter of the sixteenth transistor, the bases of the fourth and fifth transistors are connected to the collectors of the thirteenth and eighteenth transistors, the collectors of the fourth and fifth transistors are connected to emitters of the eighth and fifteenth transistors, respectively, the emitter of the thirteenth transistor is connected to the input of the first resistor, the output of the first resistor is connected to the emitter of the fourteenth transistor, the bases of the thirteenth and fourteenth transistors are connected to the base of the fifteenth and the collector of the fourteenth transistor, collectors of the fifteenth and of the third transistor are connected to each other and to the base of the third transistor, the emitters of the eighteenth and seventh transistors are connected to the collector of the eighth transistor and to the input of the second resistor, the output of the second resistor is connected to the emitter of the seventeenth transistor, the bases of the eighteenth, seventeenth, and eighth transistors connected to the collector of the seventeenth transistor, the bases of the eleventh and twelfth transistors are connected to the inputs of the third and fourth resistors, the outputs of the third and fourth resistors are connected to the output bus.

На кресленні представлено принципову схему буферного каскаду.The drawing shows the schematic diagram of the buffer cascade.

Пристрій містить вхідну шину 1, яка з'єднана з базами четвертого 5, п'ятого 6 транзисторів та з колекторами вісімнадцятого 11 і тринадцятого 10 транзисторів, емітери четвертого 5 та дев'ятого 4 транзисторів з'єднано між собою, емітери п'ятого б та десятого 7 транзисторів з'єднано між собою, колектор дев'ятого 4 транзистора з'єднано з емітером першого З транзистора, вхід першого джерела струму 2 з'єднано колектором першого З транзистора та базами першого З та другого 18 транзистора, шина додатного живлення 26 з'єднана з виходом першого джерела струму 2 та колектором другого 18 транзистора, колектор десятого 7 транзистора з'єднано з емітером шістнадцятого 8 транзистора, база та колектор шістнадцятого 8 транзистора з'єднано з базою сьомого 23 транзистора та з входом другого джерела струму 9, шина від'ємного живлення 28 з'єднано з колектором сьомого 23 транзистора та виходом другого джерела струму 9, бази шостого 22, десятого 7 транзисторів з'єднано з емітерами сьомого 23, вісімнадцятого 11 транзисторів та з колекторами шостого 22, восьмого 17 транзисторів та з входом другого резистора 15, бази вісімнадцятого 11, сімнадцятого 14, восьмого 17 транзисторів з'єднано між собою та з колектором сімнадцятого 14 транзистора, емітер сімнадцятого 14 з'єднано з виходом другого резистора 15, емітер восьмого 17 транзистора з'єднано з колектором четвертого 5 транзистора, емітери другого 18, тринадцятого 10 транзисторів з'єднано з базами третього 19, дев'ятого 4 транзисторів та колектори п'ятнадцятого 16, третього 19 транзисторів і з входом першого резистора 12, емітер чотирнадцятого 13 транзистора з'єднано з виходом першого резистора 12, бази тринадцятого 10, чотирнадцятого 13, п'ятнадцятого 16 транзисторів з'єднано колектором чотирнадцятого 13The device contains an input bus 1, which is connected to the bases of the fourth 5, fifth 6 transistors and to the collectors of the eighteenth 11 and thirteenth 10 transistors, the emitters of the fourth 5 and ninth 4 transistors are connected to each other, the emitters of the fifth b and the tenth 7 transistors are connected together, the collector of the ninth 4 transistor is connected to the emitter of the first C transistor, the input of the first current source 2 is connected to the collector of the first C transistor and the bases of the first C and second 18 transistors, the positive power bus 26 connected to the output of the first current source 2 and the collector of the second 18 transistor, the collector of the tenth 7 transistor is connected to the emitter of the sixteenth 8 transistor, the base and collector of the sixteenth 8 transistor are connected to the base of the seventh 23 transistor and to the input of the second current source 9, the negative power bus 28 is connected to the collector of the seventh 23 transistor and the output of the second current source 9, the bases of the sixth 22, the tenth 7 transistors are connected to the emitters of the seventh 23, eighteenth 1 1 transistors and with the collectors of the sixth 22, the eighth 17 transistors and with the input of the second resistor 15, the base of the eighteenth 11, the seventeenth 14, the eighth 17 transistors are connected to each other and to the collector of the seventeenth 14 transistor, the emitter of the seventeenth 14 is connected to the output of the second resistor 15, the emitter of the eighth 17 transistor is connected to the collector of the fourth 5 transistor, the emitters of the second 18, thirteenth 10 transistors are connected to the bases of the third 19, ninth 4 transistors and the collectors of the fifteenth 16, third 19 transistors and to the input of the first resistor 12, the emitter of the fourteenth 13 transistor is connected to the output of the first resistor 12, the base of the thirteenth 10, fourteenth 13, fifteenth 16 transistors is connected to the collector of the fourteenth 13

Зо транзистора, емітер п'ятнадцятого 16 транзистора з'єднано з колектором п'ятого 6 транзистора, емітер третього 19 та одинадцятого 20 транзисторів з'єднано між собою, емітери дванадцятого 21 та шостого 22 транзисторів з'єднано між собою, колектори дванадцятого 21 і одинадцятого 20 транзисторів з'єднано виходами третього 24, четвертого 25 резисторів та з вихідною шиною 27, база одинадцятого 20 транзистора з'єднано з входом третього резистора 24, база дванадцятого 21 транзистора з'єднано з входом четвертого резистора 25.From the transistor, the emitter of the fifteenth 16 transistor is connected to the collector of the fifth 6 transistor, the emitter of the third 19 and eleventh 20 transistors are connected to each other, the emitters of the twelfth 21 and sixth 22 transistors are connected to each other, the collectors of the twelfth 21 and the eleventh 20 transistors are connected to the outputs of the third 24, fourth 25 resistors and to the output bus 27, the base of the eleventh 20 transistor is connected to the input of the third resistor 24, the base of the twelfth 21 transistor is connected to the input of the fourth resistor 25.

Пристрій працює наступним таким чином. Вхідний сигнал у вигляді напруги надходить на вхідну шину 1.The device works as follows. The input signal in the form of a voltage enters the input bus 1.

У випадку, якщо напруга має додатній потенціал, то четвертий 5 транзистор частково закривається, а п'ятий 6 транзистор частково відкривається, при цьому емітерний струм четвертого 5 транзистора зменшується, а п'ятого 6 транзистора збільшується, це призводить до зменшення емітерних струмів першого З і дев'ятого 4 транзисторів та збільшення емітерних струмів шістнадцятого 8 і десятого 7 транзисторів відповідно, в свою чергу це призводить до того, що збільшується базовий струм другого 18 транзистора та зменшується базовий струм сьомого 23 транзистора, що в свою чергу призводить до часткового відкривання другого 18 та часткового закривання сьомого 23 транзистора відповідно, у свою чергу це призводить до збільшення струму третього 19 транзистора та зменшення емітерного струму шостого 22 транзистора відповідно, які у свою чергу передають на вихідну шину 27 через одинадцятого 20 та дванадцятого 21 транзисторів відповідно, що у свою чергу призводить до збільшення вихідної напруги на вихідній шині 27 це триває до того часу, поки здійсниться балансування вхідної 1 та вихідної 27 шин відповідно.If the voltage has a positive potential, then the fourth 5 transistor partially closes, and the fifth 6 transistor partially opens, while the emitter current of the fourth 5 transistor decreases, and the fifth 6 transistor increases, this leads to a decrease in the emitter currents of the first Z and the ninth 4 transistors and an increase in the emitter currents of the sixteenth 8 and tenth 7 transistors, respectively, in turn this leads to an increase in the base current of the second 18 transistor and a decrease in the base current of the seventh 23 transistor, which in turn leads to a partial opening of the second 18 and partial closure of the seventh 23 transistor, respectively, in turn this leads to an increase in the current of the third 19 transistor and a decrease in the emitter current of the sixth 22 transistor, respectively, which in turn are transmitted to the output bus 27 through the eleventh 20 and twelfth 21 transistors, respectively, which in its sequence leads to an increase in the output voltage at the output w otherwise 27 this continues until the balancing of the input 1 and output 27 buses is carried out, respectively.

Якщо напруга має від'ємний потенціал, то четвертий 5 транзистор частково відкривається, а п'ятий б транзистор частково закривається, при цьому емітерний струм четвертого 5 транзистора збільшується, а п'ятого 6 транзистора зменшується, це призводить до збільшення емітерних струмів першого З і дев'ятого 4 транзисторів та зменшення емітерних струмів шістнадцятого 8 і десятого 7 транзисторів відповідно, в свою чергу це призводить до того, що зменшується базовий струм другого 18 транзистора та збільшується базовий струм сьомого 23 транзистора, що в свою чергу призводить до часткового закривання другого 18 та часткового відкривання сьомого 23 транзистора відповідно, у свою чергу це призводить до зменшення струму третього 19 транзистора та збільшення емітерного струму шостого 22 транзистора бо відповідно, які у свою чергу передають на вихідну шину 27 через одинадцятого 20 та дванадцятого 21 транзисторів відповідно, що у свою чергу призводить до зменшення вихідної напруги на вихідній шині 27, це триває до того часу, поки здійсниться балансування вхідної 1 та вихідної 27 шин відповідно.If the voltage has a negative potential, then the fourth 5 transistor partially opens, and the fifth b transistor partially closes, while the emitter current of the fourth 5 transistor increases, and the fifth 6 transistor decreases, this leads to an increase in the emitter currents of the first Z and ninth 4 transistors and a decrease in the emitter currents of the sixteenth 8 and tenth 7 transistors, respectively, in turn this leads to a decrease in the base current of the second 18 transistor and an increase in the base current of the seventh 23 transistor, which in turn leads to a partial closure of the second 18 and partial opening of the seventh 23 transistor, respectively, in turn this leads to a decrease in the current of the third transistor 19 and an increase in the emitter current of the sixth transistor 22, respectively, which in turn are transmitted to the output bus 27 through the eleventh 20 and twelfth 21 transistors, respectively, which in its sequence leads to a decrease in the output voltage on the output bus 27, this continues until the balancing of the input 1 and output 27 buses, respectively, takes place.

П'ятнадцятий 16 та восьмий 17 транзистори забезпечують генерацію, компенсуючи базових струмів, які з п'ятнадцятого 16 та восьмого 17 передаються на вхідну шину 1 через відбивачі струму, які побудовано на чотирнадцятому 13, тринадцятому 10 та сімнадцятому 14, вісімнадцятому 11 транзисторах відповідно, транзистори тринадцять 10, чотирнадцять 13, п'ятнадцятий 16 та першого 12 резистора та вісімнадцятий 11, сімнадцятий 14, восьмий 17 та другого 15 резистора утворюють генератори, компенсуючи сигналів для струму зміщення вхідного каскаду, які побудовано на четвертому 5 та п'ятому 6 транзисторах відповідно, першийThe fifteenth 16 and the eighth 17 transistors provide generation by compensating the base currents, which are transmitted from the fifteenth 16 and the eighth 17 to the input bus 1 through the current reflectors, which are built on the fourteenth 13, thirteenth 10 and seventeenth 14, eighteenth 11 transistors, respectively, transistors thirteen 10, fourteen 13, fifteenth 16 and the first 12 resistors and eighteenth 11, seventeenth 14, eighth 17 and second 15 resistors form generators, compensating signals for the bias current of the input stage, which are built on the fourth 5 and fifth 6 transistors respectively, the first

З, дев'ятий 4, другий 18, третій 19, а також шістнадцятий 8, десятий 7, сьомий 23, шостий 22 транзистори утворюють складені відбивачі Вільсона, які забезпечують передачу як вхідного сигналу, так і задання режиму по постійному струму з джерел струму 2 та 9 відповідно, одинадцятий 20 та дванадцятий 21 транзистори в діодному вмиканні забезпечують балансування схеми по відношенню до вхідного каскаду, який побудовано на четвертому 5 та п'ятому 6 транзисторах відповідно, перший 12, другий 15, третій 24, четвертий 25 резистори забезпечують точне задання компенсуючих сигналів для того, щоб збалансувати схему по вхідному струму і усунути зміщення зсуву нуля по струму, шини додатного 26 і від'ємного живлення 28 забезпечують живлення пристрою.With, the ninth 4, the second 18, the third 19, as well as the sixteenth 8, the tenth 7, the seventh 23, the sixth 22 transistors form compound Wilson reflectors, which provide the transmission of both the input signal and the setting of the DC mode from current sources 2 and 9, respectively, the eleventh 20 and twelfth 21 transistors in diode switching provide balancing of the circuit in relation to the input stage, which is built on the fourth 5 and fifth 6 transistors, respectively, the first 12, the second 15, the third 24, the fourth 25 resistors provide an accurate setting compensating signals in order to balance the circuit on the input current and eliminate the offset of the zero offset on the current, the positive 26 and the negative supply buses 28 provide power to the device.

Claims

USEFUL MODEL FORMULA A buffer stage that contains positive and negative supply buses, input and output buses, two current sources, twelve transistors, with the input bus connected to the bases of the fourth and fifth transistors, the emitters of the fourth and fifth transistors connected to the emitters of the ninth and tenth transistors, respectively, the bases of the ninth and tenth transistors are connected to the bases of the third and sixth transistors, respectively, the collector of the ninth transistor is connected to the emitter of the first transistor, the base of the tenth transistor is connected with the collector of the eighth transistor, the base of the seventh transistor is connected to the output of the second current source, the bases of the first and second transistors and the collector of the first transistor are connected to the output of the first current source, the inputs of the first and second current sources and the collectors of the second and seventh transistors with connected to the positive and negative supply buses, respectively, the emitters of the second and seventh transistors are connected to the collectors of the third and sixth transistors stores, respectively, the emitters of the third and sixth transistors are connected to the emitters of the eleventh and twelfth transistors, respectively, the collectors of the eleventh and twelfth transistors are connected to the output bus, which differs in that four resistors and six transistors are introduced, the collector of the sixteenth transistor is connected to the base of the sixteenth transistor and the output of the second current source, the collector of the tenth transistor is connected to the emitter of the sixteenth transistor, the bases of the fourth and fifth transistors are connected to the collectors of the thirteenth and eighteenth transistors, the collectors of the fourth and fifth transistors are connected to the emitters of the eighth and fifteenth transistors, respectively, the emitter of the thirteenth transistor is connected to the input of the first resistor, the output of the first resistor is connected to the emitter of the fourteenth transistor, the bases of the thirteenth and fourteenth transistors are connected to the base of the fifteenth and the collector of the fourteenth transistor, the collectors eleventh and third transit or are connected to each other and to the base of the third transistor, the emitters of the eighteenth and seventh transistors are connected to the collector of the eighth transistor and to the input of the second resistor, the output of the second resistor is connected to the emitter of the seventeenth transistor, the bases of the eighteenth, seventeenth and eighth transistors connected to the collector of the seventeenth transistor, the bases of the eleventh and twelfth transistors are connected to the inputs of the third and fourth resistors, the outputs of the third and fourth resistors are connected to the output bus.