UA132520U - MATRIX MULTIPLAYER - Google Patents
MATRIX MULTIPLAYERInfo
- Publication number
- UA132520U UA132520U UAU201810301U UAU201810301U UA132520U UA 132520 U UA132520 U UA 132520U UA U201810301 U UAU201810301 U UA U201810301U UA U201810301 U UAU201810301 U UA U201810301U UA 132520 U UA132520 U UA 132520U
- Authority
- UA
- Ukraine
- Prior art keywords
- outputs
- inputs
- input
- additionally
- matrix
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Матричний перемножувач містить вхідну шину двійкових кодів перемножуваних чисел, біти яких попарно з'єднані з входами логічних елементів "І", виходи яких підключені до відповідних входів матриці повних однорозрядних суматорів з прямими виходами. Додатково містить перший регістр пам'яті на D-тригерах з парафазними виходами, перші входи якого є вхідною шиною двійкових кодів перемножуваних чисел, другий вхід з'єднаний з другим, додатково введеним, входом пристрою, виходи з'єднані з відповідними додатково введеними інверсними входами матриці однорозрядних повних двійкових суматорів з парафазними входами і виходами, прямі виходи якої з'єднані з відповідними першими входами другого регістра пам'яті на D-тригерах. Другий вхід якого з'єднаний з третім додатково введеним входом пристрою, прямі виходи якого є виходами перемножувача.The matrix multiplier contains an input bus of binary codes of multiplied numbers, the bits of which are connected in pairs to the inputs of logic elements "I", the outputs of which are connected to the corresponding inputs of the matrix of full single-digit adders with direct outputs. Additionally contains a first memory register on D-flip-flops with first-phase outputs, the first inputs of which are the input bus of binary codes of multiplicated numbers, the second input is connected to the second, additionally input, device inputs, outputs are connected to the corresponding additionally input inverse inputs matrices of single-digit full binary adders with paraphase inputs and outputs, the direct outputs of which are connected to the corresponding first inputs of the second memory register on D-triggers. The second input of which is connected to the third additionally inputted device, the direct outputs of which are the outputs of the multiplier.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| UAU201810301U UA132520U (en) | 2018-10-17 | 2018-10-17 | MATRIX MULTIPLAYER |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| UAU201810301U UA132520U (en) | 2018-10-17 | 2018-10-17 | MATRIX MULTIPLAYER |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| UA132520U true UA132520U (en) | 2019-02-25 |
Family
ID=65495069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| UAU201810301U UA132520U (en) | 2018-10-17 | 2018-10-17 | MATRIX MULTIPLAYER |
Country Status (1)
| Country | Link |
|---|---|
| UA (1) | UA132520U (en) |
-
2018
- 2018-10-17 UA UAU201810301U patent/UA132520U/en unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE60210494D1 (en) | HIGH-SPEED CALCULATION IN ARITHMETIC AND LOGIC CIRCUITS | |
| US8943118B2 (en) | Data processing apparatus and method for reducing the size of a lookup table | |
| Javali et al. | Design of high speed carry save adder using carry lookahead adder | |
| CN112613080A (en) | Reconfigurable array unit and array for lightweight block cipher algorithm | |
| RU2500017C1 (en) | Modulo adder-accumulator | |
| Baskaran et al. | Hardware-software co-design of AES on FPGA | |
| UA132520U (en) | MATRIX MULTIPLAYER | |
| Sarkar et al. | Design of hybrid (CSA-CSkA) adder for improvement of propagation delay | |
| RU2544748C1 (en) | Adder accumulator | |
| Sarkar et al. | Modified CSA-CIA for Reducing propagation delay | |
| Sam et al. | Design of Low Power Pass Transistor Logic Based Adders for Multiplier in 90nm CMOS Process | |
| RU2007119488A (en) | COMPUTER DEVICE | |
| US20150154005A1 (en) | Methods and Apparatuses for Performing Multiplication | |
| Raut et al. | Design of Carry Select Adder for FIR Filter | |
| UA132145U (en) | DIFFERENT-MODULAR SQUARE | |
| GB2538102B (en) | Performing constant modulo arithmetic | |
| Lin | A Regularly Structured Parallel Multiplier with Low‐power Non‐binary‐logic Counter Circuits | |
| KR100233856B1 (en) | High speed 4-2 adder with cpl logic | |
| RU2386998C1 (en) | Method and device for binary-coded decimal multiplication | |
| US20240256222A1 (en) | High speed ripple adder | |
| UA132346U (en) | MULTIPLE ARRANGEMENTS DEVICE | |
| Reddy et al. | An Area and Speed Efficient Square Root Carry Select Adder Using Optimized Logic Units | |
| CN108241481B (en) | Partial remainder multiplier equipment suitable for RSA algorithm | |
| US20160344391A1 (en) | Carry-skip one-bit full adder and fpga device | |
| EA033823B1 (en) | Modulo eigth multiplication device |