RU2544748C1 - Adder accumulator - Google Patents
Adder accumulator Download PDFInfo
- Publication number
- RU2544748C1 RU2544748C1 RU2014111953/08A RU2014111953A RU2544748C1 RU 2544748 C1 RU2544748 C1 RU 2544748C1 RU 2014111953/08 A RU2014111953/08 A RU 2014111953/08A RU 2014111953 A RU2014111953 A RU 2014111953A RU 2544748 C1 RU2544748 C1 RU 2544748C1
- Authority
- RU
- Russia
- Prior art keywords
- adder
- input
- information
- information inputs
- outputs
- Prior art date
Links
Abstract
Description
Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в устройствах цифровой обработки сигналов и в криптографических приложениях.The invention relates to computer technology and can be used in digital computing devices, as well as in digital signal processing devices and in cryptographic applications.
Известен накапливающий сумматор, содержащий 3 сумматора и 3 регистра (см. Тарабрин Б.В. Справочник по интегральным микросхемам / Б.В. Тарабрин, С.В. Якубовский, Н.А. Барканов и др. Под ред. Б.В. Тарабрина. - 2-е изд., перераб. и доп. - М.: Энергия, 1981, рис.5-250, стр.741).A known accumulating adder containing 3 adders and 3 registers (see B.V. Tarabrin Integrated Circuits Reference Book / B.V. Tarabrin, S.V. Yakubovsky, N.A. Barkanov, etc. Edited by B.V. Tarabrina. - 2nd ed., Revised and enlarged .-- M .: Energia, 1981, fig. 5-250, p. 741).
Недостатком указанного устройства является низкое быстродействие.The disadvantage of this device is the low speed.
Наиболее близким по технической сущности и достигаемому результату к заявляемому изобретению является накапливающий сумматор, содержащий 2 сумматора и регистр (см. Пухальский Г.И., Новосельцева Т.Я. Проектирование дискретных устройств на интегральных микросхемах: Справочник. - М.: Радио и связь, 1990, рис.4.80, стр.263).The closest in technical essence and the achieved result to the claimed invention is an accumulating adder containing 2 adders and a register (see Pukhalsky G.I., Novoseltseva T.Ya. Designing discrete devices on integrated circuits: Reference book. - M.: Radio and communication , 1990, Fig. 4.80, p. 263).
Недостатком данного устройства является низкое быстродействие.The disadvantage of this device is the low speed.
Техническим результатом изобретения является повышение быстродействия.The technical result of the invention is to improve performance.
Для достижения поставленного технического результата в накапливающий сумматор, содержащий первый и второй n-разрядные сумматоры и 2n-разрядный регистр, причем первые информационные входы первого сумматора соединены с k/2 младшими разрядами информационных входов устройства, где k=2n - разрядность входных чисел, информационные выходы первого сумматора соединены с первыми n информационными входами регистра, первые n информационных выходов которого соединены со вторыми информационными входами первого сумматора, на вход переноса которого подается сигнал логического нуля, первые информационные входы второго сумматора соединены с k/2 старшими разрядами информационных входов устройства, тактовый вход регистра является тактовым входом устройства, вход обнуления регистра является входом обнуления устройства, введены третий n-разрядный сумматор и мультиплексор, причем выход переноса первого сумматора соединен с управляющим входом мультиплексора, первые информационные входы третьего сумматора соединены с k/2 старшими разрядами информационных входов устройства и с первыми информационными входами второго сумматора, на вход переноса второго сумматора подается сигнал логического нуля, а на вход переноса третьего сумматора подается сигнал логической единицы, информационные выходы второго сумматора соединены с первыми n информационными входами мультиплексора, а выход переноса соединен с его первым n+1 информационным входом, информационные выходы третьего сумматора соединены со вторыми n информационными входами мультиплексора, а выход переноса соединен с его вторым n+1 информационным входом, первые n выходов которого соединены с (n+1)…2n информационными входами регистра, выходы которого являются информационными выходами устройства, а (n+1)…2n выходы соединены со вторыми информационными входами второго и третьего сумматоров, n+1 выход мультиплексора является выходом переноса устройства.To achieve the technical result, an accumulating adder containing the first and second n-bit adders and a 2n-bit register, the first information inputs of the first adder are connected to the k / 2 low-order bits of the device information inputs, where k = 2n is the bit depth of the input numbers, information the outputs of the first adder are connected to the first n information inputs of the register, the first n information outputs of which are connected to the second information inputs of the first adder, to the transfer input of which there is a logic zero signal, the first information inputs of the second adder are connected to k / 2 high bits of the device information inputs, the register clock is the device clock, the register zero input is the device zero input, the third n-bit adder and multiplexer are introduced, and the transfer output is the first the adder is connected to the control input of the multiplexer, the first information inputs of the third adder are connected to k / 2 senior bits of the information inputs of the device and to the first information by the input inputs of the second adder, a logic zero signal is applied to the transfer input of the second adder, and a logical unit signal is supplied to the transfer input of the third adder, the information outputs of the second adder are connected to the first n information inputs of the multiplexer, and the transfer output is connected to its first n + 1 information input , the information outputs of the third adder are connected to the second n information inputs of the multiplexer, and the transfer output is connected to its second n + 1 information input, the first n outputs of which connected to (n + 1) ... 2n information inputs of the register, the outputs of which are information outputs of the device, and (n + 1) ... 2n outputs connected to the second information inputs of the second and third adders, n + 1 output of the multiplexer is the transfer output of the device.
Поставленный технический результат достигается за счет параллельного суммирования младших и старших k/2 разрядов входного k-разрядного числа.The technical result is achieved by parallel summation of the lower and upper k / 2 bits of the input k-bit number.
Сущность изобретения заключается в реализации следующего способа накопительного суммирования чисел Ai, поступающих последовательно в параллельном коде с разрядностью k на вход накапливающего сумматора. Младшие k/2 разрядов входного числа поступают на один сумматор, а старшие k/2 разрядов входного числа поступают на два сумматора одновременно, один из которых осуществляет суммирование с учетом входного сигнала переноса, равного логическому нулю, а второй осуществляет суммирование с учетом входного сигнала переноса, равного логической единице. В итоге результат суммирования для младших k/2 разрядов и для старших k/2 разрядов вычисляется одновременно, т.е. исключается необходимость начала процесса суммирования старших k/2 разрядов по окончании суммирования младших k/2 разрядов. Сигналом переноса по результатам суммирования младших k/2 разрядов выбирается один из результатов суммирования старших k/2 разрядов.The essence of the invention lies in the implementation of the following method of cumulative summation of the numbers A i arriving sequentially in a parallel code with bit capacity k at the input of the accumulating adder. The lower k / 2 bits of the input number go to one adder, and the higher k / 2 bits of the input number go to two adders at the same time, one of which performs the summation taking into account the input transfer signal, which is logical zero, and the second performs the summation taking into account the input transfer signal equal to a logical unit. As a result, the summation result for the lower k / 2 digits and for the higher k / 2 digits is calculated simultaneously, i.e. eliminates the need to start the process of summing the highest k / 2 bits at the end of the summation of the lower k / 2 bits. According to the results of summing the lower k / 2 bits, the transfer signal selects one of the results of summing the senior k / 2 bits.
На фиг.1 представлена схема накапливающего сумматора.Figure 1 presents a diagram of the accumulating adder.
Накапливающий сумматор содержит первый 1, второй 2 и третий 3 сумматоры, регистр 4, мультиплексор 5, информационные входы 6 устройства, вход переноса 7 устройства, входы 8 и 9 переноса сумматоров 2 и 3 соответственно, тактовый вход 10 устройства, вход обнуления 11 устройства, информационные выходы 12 устройства, выход переноса 13 устройства. Информационный вход 6 является k-разрядным входом устройства, на который подаются последовательно в параллельном коде суммируемые числа. Младшие k/2-разрядов входа 6 устройства соединены с первыми информационными входами первого 1 сумматора, а старшие k/2-разрядов соединены с первыми информационными входами второго 2 и третьего 3 сумматоров. На входы переноса 7 и 8 первого 1 и второго 2 сумматоров подается сигнал логического нуля, а на вход переноса 9 третьего сумматора 3 подается сигнал логической единицы. Информационные выходы первого сумматора 1 соединены с первыми n информационными входами регистра 4, а выход переноса первого сумматора 1 соединен с управляющим входом мультиплексора 5. Информационные выходы второго сумматора 2 соединены с первыми n информационными входами мультиплексора 5, а выход переноса соединен с его первым n+1 информационным входом. Информационные выходы третьего сумматора 3 соединены со вторыми n информационными входами мультиплексора 5, а выход переноса соединен с его вторым n+1 информационным входом. Первые n выходов мультиплексора 5 соединены с (n+1)…2n информационными входами регистра 4, выходы которого являются информационными выходами 12 устройства, причем первые n информационных выходов регистра 4 соединены со вторыми информационными входами первого сумматора 1, а (n+1)…2n выходы соединены со вторыми информационными входами второго 2 и третьего 3 сумматоров, при этом n+1 выход мультиплексора 5 является выходом переноса 13 устройства.The accumulating adder contains the first 1, second 2, and third 3 adders, register 4, multiplexer 5, information inputs of the device 6, transfer input 7 of the device, inputs 8 and 9 of transferring adders 2 and 3, respectively, clock input 10 of the device, input zeroing 11 of the device, information outputs 12 of the device, the transfer output 13 of the device. Information input 6 is the k-bit input of the device to which summed numbers are fed sequentially in parallel code. The lower k / 2-bits of the input 6 of the device are connected to the first information inputs of the first 1 adder, and the higher k / 2-bits are connected to the first information inputs of the second 2 and third 3 adders. A logic zero signal is supplied to the transfer inputs 7 and 8 of the first 1 and second 2 adders, and a logical unit signal is supplied to the transfer input 9 of the third adder 3. The information outputs of the first adder 1 are connected to the first n information inputs of the register 4, and the transfer output of the first adder 1 is connected to the control input of the multiplexer 5. The information outputs of the second adder 2 are connected to the first n information inputs of the multiplexer 5, and the transfer output is connected to its first n + 1 informational input. The information outputs of the third adder 3 are connected to the second n information inputs of the multiplexer 5, and the transfer output is connected to its second n + 1 information input. The first n outputs of the multiplexer 5 are connected to the (n + 1) ... 2n information inputs of the register 4, the outputs of which are the information outputs of the device 12, and the first n information outputs of the register 4 are connected to the second information inputs of the first adder 1, and (n + 1) ... 2n outputs are connected to the second information inputs of the second 2 and third 3 adders, while n + 1 output of the multiplexer 5 is the transfer output 13 of the device.
Накапливающий сумматор работает следующим образом.The accumulating adder operates as follows.
Перед началом процедуры накапливающего суммирования на вход 11 обнуления устройства поступает сигнал, который обнуляет регистр 4. На информационный вход 6 устройства подаются последовательно в параллельном коде суммируемые k-разрядные числа Ai.Before the cumulative summation procedure starts, a signal is reset to the device zeroing input 11, which resets the register 4. To the information input 6 of the device, summed k-bit numbers A i are supplied sequentially in a parallel code.
Младшие k/2 разрядов входного числа поступают на первый сумматор 1, а старшие k/2 разрядов входного числа поступают на первые информационные входы сумматоров 2 и 3 одновременно, причем сумматор 2 осуществляет суммирование в предположении, что сигнал условного переноса при суммировании младших разрядов будет равен нулю, а сумматор 3 осуществляет суммирование в предположении, что сигнал условного переноса при суммировании младших разрядов будет равен единице. В итоге результат суммирования для младших k/2 разрядов и для старших k/2 разрядов вычисляется одновременно, т.е. исключается необходимость начала процесса суммирования старших k/2 разрядов по окончании суммирования младших k/2 разрядов. Сигнал переноса по результатам суммирования младших k/2 разрядов с выхода переноса первого сумматора 1 поступает на управляющий вход мультиплексора 5. Если сигнал переноса равен нулю, то на выход мультиплексора 5 коммутируются сигналы с его первых информационных входов, а если сигнал переноса равен единице, то со вторых информационных входов. На информационных входах регистра 4 всегда будет сумма чисел, записанных в регистр 4 и поступающих па вход 6 устройства.The lower k / 2 bits of the input number go to the first adder 1, and the higher k / 2 bits of the input number go to the first information inputs of the adders 2 and 3 at the same time, and the adder 2 performs the summation under the assumption that the conditional transfer signal when summing the least significant bits will be equal to zero, and the adder 3 performs the summation under the assumption that the conditional transfer signal when summing the least significant bits will be equal to one. As a result, the summation result for the lower k / 2 digits and for the higher k / 2 digits is calculated simultaneously, i.e. eliminates the need to start the process of summing the highest k / 2 bits at the end of the summation of the lower k / 2 bits. The transfer signal according to the results of summing the lower k / 2 bits from the transfer output of the first adder 1 is fed to the control input of multiplexer 5. If the transfer signal is zero, then the signals from its first information inputs are switched to the output of multiplexer 5, and if the transfer signal is unity, then from the second information inputs. At the information inputs of register 4 there will always be the sum of the numbers recorded in register 4 and arriving at input 6 of the device.
Тактовые импульсы, следующие синхронно с входными числами, записывают результат суммирования в регистр 4. Результат накапливающего суммирования Si с выхода регистра 4 поступает на выход 12 устройства, а на выход 13 устройства поступает сигнал переноса Po с (n+1)-го выхода мультиплексора 5.Clock pulses following in synchronization with the input numbers write the result of the summation into register 4. The result of accumulative summation S i from the output of register 4 goes to output 12 of the device, and output 13 of the device receives the transfer signal P o from the (n + 1) -th output multiplexer 5.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2014111953/08A RU2544748C1 (en) | 2014-03-27 | 2014-03-27 | Adder accumulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2014111953/08A RU2544748C1 (en) | 2014-03-27 | 2014-03-27 | Adder accumulator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2544748C1 true RU2544748C1 (en) | 2015-03-20 |
Family
ID=53290751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2014111953/08A RU2544748C1 (en) | 2014-03-27 | 2014-03-27 | Adder accumulator |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2544748C1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2642366C1 (en) * | 2017-03-20 | 2018-01-24 | федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" | Adder accumulator |
| RU2763988C1 (en) * | 2021-04-13 | 2022-01-12 | Акционерное общество "Концерн "Созвездие" | Accumulating adder-subtractor by an arbitrary natural number modulo |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1597880A1 (en) * | 1988-05-16 | 1990-10-07 | Предприятие П/Я Г-4367 | Accumulation adder |
| EP2131499A1 (en) * | 2008-06-02 | 2009-12-09 | Seiko Epson Corporation | Digital accumulator with configurable resolution and Sigma-Delta modulator comprising it |
| RU2381546C2 (en) * | 2006-05-04 | 2010-02-10 | Светлана Васильевна Десяткова | Adder accumulator |
-
2014
- 2014-03-27 RU RU2014111953/08A patent/RU2544748C1/en not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1597880A1 (en) * | 1988-05-16 | 1990-10-07 | Предприятие П/Я Г-4367 | Accumulation adder |
| RU2381546C2 (en) * | 2006-05-04 | 2010-02-10 | Светлана Васильевна Десяткова | Adder accumulator |
| EP2131499A1 (en) * | 2008-06-02 | 2009-12-09 | Seiko Epson Corporation | Digital accumulator with configurable resolution and Sigma-Delta modulator comprising it |
Non-Patent Citations (1)
| Title |
|---|
| ПУХАЛЬСКИЙ Г.И. и др. ПРОЕКТИРОВАНИЕ ДИСКРЕТНЫХ УСТРОЙСТВ НА ИНТЕГРАЛЬНЫХ МИКРОСХЕМАХ. СПРАВОЧНИК. Москва, "Радио и связь", 1990, с. 268, рис. 4.80. * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2642366C1 (en) * | 2017-03-20 | 2018-01-24 | федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" | Adder accumulator |
| RU2763988C1 (en) * | 2021-04-13 | 2022-01-12 | Акционерное общество "Концерн "Созвездие" | Accumulating adder-subtractor by an arbitrary natural number modulo |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Jovanović et al. | FPGA accelerator for floating-point matrix multiplication | |
| US9722629B2 (en) | Method and apparatus for converting from floating point to integer representation | |
| RU2500017C1 (en) | Modulo adder-accumulator | |
| RU2544748C1 (en) | Adder accumulator | |
| US9898254B2 (en) | Data extraction method and apparatus | |
| RU2589361C1 (en) | Modulo multiplier | |
| RU2717915C1 (en) | Computing device | |
| RU2653263C1 (en) | Arithmetic-logic device for number module multiplication | |
| RU2642366C1 (en) | Adder accumulator | |
| US9032009B2 (en) | Multiplier circuit | |
| CN107463354A (en) | A kind of variable Montgomery modular multiplication circuits of dual domain degree of parallelism towards ECC | |
| US8924447B2 (en) | Double precision approximation of a single precision operation | |
| RU2799035C1 (en) | Conveyor totalizer by modulo | |
| Siewobr et al. | An efficient residue-to-binary converter for the new moduli set {2 n/2±1, 2 2n+ 1, 2 n+ 1} | |
| RU2595958C1 (en) | Logical computing machine | |
| RU2630386C1 (en) | Multiplier by module | |
| Bello et al. | A MRC Based RNS to binary converter using the moduli set {22n+ 1-1, 2n-1, 22n-1} | |
| Rajani et al. | Verilog implementation of double precision floating point division using vedic paravartya sutra | |
| Murali et al. | An optimized implementation of vedic multiplier using barrel shifter in FPGA technology | |
| Nithyashree et al. | Design of an efficient vedic binary squaring circuit | |
| KR101100753B1 (en) | Booth multiplier | |
| RU2642385C1 (en) | DEVICE FOR CALCULATING arctg Y/X FUNCTION | |
| US10216483B2 (en) | Multiplier pipelining optimization with a postponed estimation correction | |
| Garg et al. | Comparative analysis of 8 X 8 Bit Vedic and Booth Multiplier | |
| RU2635247C1 (en) | Parallel summator |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20180328 |