UA126363U - DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS - Google Patents
DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS Download PDFInfo
- Publication number
- UA126363U UA126363U UAU201801888U UAU201801888U UA126363U UA 126363 U UA126363 U UA 126363U UA U201801888 U UAU201801888 U UA U201801888U UA U201801888 U UAU201801888 U UA U201801888U UA 126363 U UA126363 U UA 126363U
- Authority
- UA
- Ukraine
- Prior art keywords
- input
- output
- inputs
- trigger
- counter
- Prior art date
Links
- 230000007704 transition Effects 0.000 claims abstract description 19
- 238000009434 installation Methods 0.000 claims abstract description 17
- 230000001360 synchronised effect Effects 0.000 claims abstract description 16
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 claims description 11
- 230000000737 periodic effect Effects 0.000 claims description 5
- 241000531207 Oxera splendida Species 0.000 claims 1
- 230000002441 reversible effect Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 8
- 238000000819 phase cycle Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Measuring Phase Differences (AREA)
Abstract
Формувач двофазної послідовності імпульсів з перенастроюваними часовими параметрами містить два двійкових лічильники, перший з яких реверсивний, налагоджений на режим віднімання, що має вхід подачі імпульсів синхронізації, вихід переповнювання, вхід дозволу синхронного паралельного завантаження і входи подачі даних при завантаженні, вхід дозволу режиму лічби, вхід асинхронної установки у нульовий стан; стартостопний пристрій. При цьому введено третій і четвертий елементи І, при цьому стартостопний пристрій виконано на асинхронному RS-тригері, а як другий чотирирозрядний лічильник введено дворозрядний віднімальний лічильник з послідовністю переходів 00-11-10-01-00, виконаний на двох JK-тригерах зі входом асинхронної установки у нульовий стан; перший JK-тригер має інверсні входи J і Κ; другий JK-тригер має інверсної і прями входи J і Κ, які об'єднано по І; інверсні входи JK-тригерів з'єднано з виходом другого елемента АБО і входом дозволу синхронного паралельного завантаження першого лічильника; прямі входи J і Κ другого JK-тригера з'єднано з інверсним виходом першого JK-тригера; прямий вихід першого JK- тригера з'єднано з першими входами третього і четвертого елементів І.The two-phase pulse generator with reconfigured time parameters contains two binary counters, the first of which is reversible, tuned to the subtraction mode, which has a pulse input pulse output, overflow output, synchronous parallel load resolution input and digital input inputs input of the asynchronous installation to the zero state; startup device. This introduced the third and fourth elements And, with the startup device is made on an asynchronous RS-trigger, and as the second four-digit counter introduced a two-bit subtractive counter with a sequence of transitions 00-11-10-01-00, made on two JK-triggers with input asynchronous zero setting; the first JK trigger has inverted inputs J and Κ; the second JK flip-flop has inverted and direct inputs J and по, which are joined by AND; the inverted inputs of the JK triggers are connected to the output of the second element OR and the input of the synchronous parallel load of the first counter; the direct inputs J and Κ of the second JK trigger are connected to the inverse output of the first JK trigger; the direct output of the first JK trigger is connected to the first inputs of the third and fourth elements I.
Description
Корисна модель належить до імпульсної, обчислювальної і вимірювальної техніки та призначена для формування двофазної послідовності імпульсів з перенастроюваними часовими параметрами.The useful model belongs to pulse, computing and measuring technology and is intended for the formation of a two-phase sequence of pulses with reconfigurable time parameters.
Відомі формувачі, що містять кварцовий задавальний генератор, який працює в безперервному режимі, пристрій синхронізації і вихідний пристрій, що забезпечує формування необхідних імпульсів, часові параметри яких визначаються часовими параметрами імпульсів, що подаються на вхід (Ю.В.Новиков Основьі цифровой техники, М. "МИР" 2001, Рис. 5.13-5.181.There are well-known shapers that contain a quartz setting generator that works in continuous mode, a synchronization device and an output device that ensures the formation of the necessary pulses, the time parameters of which are determined by the time parameters of the pulses supplied to the input (Y.V. Novikov Basic Digital Technology, M "MIR" 2001, Fig. 5.13-5.181.
Недолік відомих пристроїв - складність внутрішньої структури.The disadvantage of known devices is the complexity of the internal structure.
Відомі формувачі періодичної багатофазної послідовності імпульсів з перенастроюваними часовими параметрами (патенти України на винахід Мо Ме87081,89240, 106091, 106395, 10807, 106867, 10888, 106091, 1070281.Known generators of a periodic multiphase sequence of pulses with reconfigurable time parameters (Ukraine patents for the invention Mo Me87081, 89240, 106091, 106395, 10807, 106867, 10888, 106091, 1070281.
Недолік пристроїв - складність структури, що обумовлено необхідністю використання двобагаторозрядних двійкових лічильників, дешифраторів.The disadvantage of the devices is the complexity of the structure, due to the need to use two-multibit binary counters and decoders.
Найбільш близьким за технічною суттю і результатом, що досягається, є формувач двофазної послідовності імпульсів з перенастроюваними часовими параметрами (патентThe closest in terms of technical essence and the result achieved is the generator of a two-phase sequence of pulses with reconfigurable time parameters (patent
України на корисну модель 63193), який містить два двійкових лічильники, перший з яких реверсивний, налагоджений на режим віднімання, що має вхід подачі імпульсів синхронізації, вхід дозволу синхронного паралельного завантаження і входи подачі даних при завантаженні, вхід дозволу режиму лічби, вхід асинхронної установки у нульовий стан, вихід переповнювання; стартостопний пристрій, який містить тригер зі входом асинхронної установки у нульовий стан і ланцюжок, що складається з послідовно з'єднаних резистора і конденсатора, підключеного до джерела живлення; перший і другий елементи І; перший і другий елементи АБО, при цьому перший вхід першого елемента АБО з'єднано з виходом тригера; вихід першого елемента АБО з'єднано з першим входом першого елемента І; вихід першого елемента І з'єднаний зі входами асинхронної установки лічильників у нульовий стан; тактові входи лічильників утворюють вхід формувача - вхід подачі періодичної послідовності імпульсів з виходу зовнішнього кварцового генератора; входи паралельного завантаження першого лічильника утворюють входи налагодження формувача на задані часові параметри вихідних імпульсів.of Ukraine on the useful model 63193), which contains two binary counters, the first of which is reversible, configured for the subtraction mode, which has an input for supplying synchronization pulses, an input for enabling synchronous parallel loading and inputs for supplying data during loading, an input for enabling the counting mode, an asynchronous installation input to zero state, overflow output; a start-stop device, which contains a trigger with the input of an asynchronous installation in the zero state and a chain consisting of a series-connected resistor and a capacitor connected to a power source; the first and second elements of I; the first and second OR elements, while the first input of the first OR element is connected to the output of the trigger; the output of the first OR element is connected to the first input of the first AND element; the output of the first element AND is connected to the inputs of the asynchronous installation of counters in the zero state; the clock inputs of the counters form the input of the shaper - the input of supplying a periodic sequence of pulses from the output of the external quartz generator; the inputs of the parallel loading of the first counter form the inputs of tuning the shaper to the given time parameters of the output pulses.
Недолік даного пристрою - складність схеми формувача, що обумовлено побудовоюThe disadvantage of this device is the complexity of the shaper circuit due to its construction
Зо стартостопного пристрою на синхронному О-тригері і використанням другого чотирирозрядного лічильника і, як наслідок, висока споживана потужність, висока вартість.From the start-stop device on the synchronous O-trigger and the use of the second four-digit counter and, as a result, high power consumption, high cost.
В основу корисної моделі поставлено задачу спрощення перестроювання формувача на задану тривалість імпульсів, зменшення споживаної потужності та вартості.The useful model is based on the task of simplifying the reconstruction of the shaper for a given duration of pulses, reducing the power consumption and cost.
Поставлена задача вирішується тим, що у формувач двофазної послідовності імпульсів з перенастроюваними часовими параметрами, який містить два двійкових лічильники, перший з яких реверсивний, налагоджений на режим віднімання, що має вхід подачі імпульсів синхронізації, вихід переповнювання, вхід дозволу синхронного паралельного завантаження і входи подачі даних при завантаженні, вхід дозволу режиму лічби, вхід асинхронної установки у нульовий стан (при цьому активний сигнал на вході дозволу синхронного паралельного завантаження має пріоритет відносно до активного сигналу на вході дозволу режиму лічби, а активний сигнал на вході асинхронної установки у нульовий стан має пріоритет відносно до активного сигналу на вході дозволу синхронного паралельного завантаження і на вході дозволу режиму лічби); стартостопний пристрій, який містить тригер зі входом асинхронної установки у нульовий стан і ланцюжок, що складається з послідовно з'єднаних резистора і конденсатора підключено до джерела живлення; перший і другий елементи І; перший і другий елементи АБО; загальна точка послідовно з'єднаних резистора і конденсатора з'єднана з першими входами першого і другого елементів І; другий вхід першого елемента І! утворює вхід подачі імпульсів зупинки формування вихідних імпульсів; вихід першого елемента І з'єднано зі входом установки тригера у нульовий стан; перший вхід першого елемента АБО з'єднано з виходом тригера; вихід першого елемента АБО з'єднано з першим входом другого елемента І; вихід другого елемента І з'єднано зі входами асинхронної установки у нульовий стан першого і другого лічильників, відповідно до корисної моделі введено третій і четвертий елементи І, при цьому стартостопний пристрій виконано на асинхронному Но-тригері, а замість другого чотирирозрядного лічильника введено дворозрядний віднімальний лічильник з послідовністю переходів 00-11-10-01-00, виконаний на двох УК-тригерах зі входом асинхронної установки у нульовий стан; перший УК- тригер має інверсні входи ./ і К; другий УК-тригер має інверсної і прями входи ./ і К, які об'єднано по І; інверсної входи УК-тригерів з'єднано з виходом другого елемента АБО і входом дозволу синхронного паралельного завантаження першого лічильника; прями входи У і К другого |К- тригера з'єднано з інверсним виходом першого уОК-тригера; прямий вихід першого /К-тригера бо з'єднано з першими входами третього і четвертого елементів І, з другим входом першого елемента АБО, з першим, другим і третім входами завантаження першого лічильника; четвертий вхід завантаження першого лічильника з'єднано з рівнем логічної одиниці; прямий вихід другого ОК-тригера з'єднано з другим входом четвертого елемента І! і третім входом першого елемента АБО; виходи другого, третього і четвертого розрядів першого лічильника з'єднано зі входами другого елемента АБО; тактові входи першого і другого лічильників утворюють вхід формувача - вхід подачі періодичної послідовності імпульсів з виходу зовнішнього генератора; вхід асинхронної установки в одиничний стан Н5-тригера утворює вхід подачі імпульсів запуску; вихід третього елемента І утворює вихід першої фази (Е1), а вихід четвертого елемента І утворює вихід другої фази (Е2) імпульсів.The task is solved by the fact that the generator of a two-phase sequence of pulses with reconfigurable time parameters, which contains two binary counters, the first of which is reversible, configured for the subtraction mode, having an input for supplying synchronization pulses, an overflow output, an input for enabling synchronous parallel loading and input inputs data during download, the input of the digital mode enable, the input of the asynchronous installation in the zero state (at the same time, the active signal at the input of the synchronous parallel loading permission has priority over the active signal at the input of the digital mode enable, and the active signal at the input of the asynchronous installation in the zero state has priority relative to the active signal at the synchronous parallel download enable input and at the digital mode enable input); a start-stop device, which contains a trigger with the input of an asynchronous installation in the zero state and a chain consisting of a series-connected resistor and a capacitor connected to a power source; the first and second elements of I; the first and second OR elements; the common point of the series-connected resistor and capacitor is connected to the first inputs of the first and second elements of I; the second input of the first element AND! forms the input of the supply of pulses, stops the formation of output pulses; the output of the first element AND is connected to the input of the trigger in the zero state; the first input of the first OR element is connected to the output of the trigger; the output of the first OR element is connected to the first input of the second AND element; the output of the second element I is connected to the inputs of the asynchronous installation in the zero state of the first and second counters, according to the useful model, the third and fourth elements I are introduced, while the start-stop device is made on an asynchronous No-trigger, and instead of the second four-digit counter, a two-digit subtractive counter is introduced with the sequence of transitions 00-11-10-01-00, performed on two UV-triggers with the input of the asynchronous installation in the zero state; the first UK trigger has inverse inputs ./ and K; the second UC-trigger has inverse and direct inputs ./ and K, which are combined by I; the inverse input of the CC-triggers is connected to the output of the second OR element and the input of allowing synchronous parallel loading of the first counter; direct inputs U and K of the second |K-trigger are connected to the inverse output of the first uOK-trigger; the direct output of the first /K-trigger is connected to the first inputs of the third and fourth AND elements, to the second input of the first OR element, to the first, second and third inputs of loading the first counter; the fourth loading input of the first counter is connected to the logic unit level; the direct output of the second OK trigger is connected to the second input of the fourth element AND! and the third input of the first OR element; the outputs of the second, third and fourth digits of the first counter are connected to the inputs of the second OR element; clock inputs of the first and second counters form the input of the shaper - the input of supplying a periodic sequence of pulses from the output of the external generator; the input of the asynchronous unit to the single state of the H5-trigger forms the input of the supply of start pulses; the output of the third element I forms the output of the first phase (E1), and the output of the fourth element I forms the output of the second phase (E2) of pulses.
На фіг. 1 приведена схема формувача.In fig. 1 shows the scheme of the former.
Формувач містить: реверсивний двійковий лічильник 1, налагоджений на режим віднімання, який має вхід подачі тактових імпульсів С, вхід налагодження на режим підсумовування/віднімання Ш, вхід дозволу синхронного паралельного завантаження Г і входи подачі даних 0о-Оз, вхід дозволу режиму лічби Е, вхід асинхронної установки у нульовий стан В; перший (2) і другий (3) УК-тригери зі входом дозволу переходу (інверсної входи УК) і входами асинхронної установки у нульовий стан В; Н5-тригер 4; перший (5), другий (6), третій (7) і четвертий (8) елементи І!; перший (9) і другий (10) елементи АБО; послідовно з'єднані резистор 11 ї конденсатор (12), підключені до джерела живлення ЖЕ.The shaper contains: reversible binary counter 1 configured for the subtraction mode, which has a clock pulse supply input C, a summation/subtraction mode debug input Ш, a synchronous parallel loading enable input Г and data input inputs 0o-Oz, a digit mode enable input Е, input of asynchronous installation to zero state B; the first (2) and second (3) CC-triggers with the transition permission input (inverse of the CC input) and the inputs of the asynchronous installation in the zero state B; H5-trigger 4; the first (5), second (6), third (7) and fourth (8) elements of I!; the first (9) and second (10) OR elements; resistor 11 and capacitor (12) connected in series, connected to the same power source.
Загальна точка послідовно сполучених резистора 11 і конденсатора 12 з'єднана з першими входами елементів 5, 6. Другий вхід елемента 5 утворює вхід подачі імпульсів зупинки (ор) формування вихідних імпульсів. Вихід елемента 5 з'єднано зі входом (Я) установки у нульовий стан А5-тригера. Другий вхід елемента 6 з'єднано з виходом елемента 9. Вихід елемента 6 з'єднано зі входами асинхронної установки у нульовий стан лічильника 1 і УК-тригерів (2,3).The common point of the series-connected resistor 11 and capacitor 12 is connected to the first inputs of the elements 5, 6. The second input of the element 5 forms the input of the supply of stop pulses (or) of the formation of output pulses. The output of element 5 is connected to the input (I) of the installation in the zero state of the A5-trigger. The second input of element 6 is connected to the output of element 9. The output of element 6 is connected to the inputs of the asynchronous unit in the zero state of counter 1 and UV-triggers (2,3).
Інверсні входи УК-тригерів, які утворюють вхід дозволу переходу другого лічильника, з'єднано з виходом елемента 10 і входом дозволу синхронного паралельного завантаження (І) лічильника 1, прямі входи у і К тригера З з'єднано з інверсним виходом (91 )УК-тригера 2.The inverse inputs of the UC flip-flops, which form the transition enable input of the second counter, are connected to the output of element 10 and the enable input of synchronous parallel loading (I) of counter 1, the direct inputs y and K of the trigger Z are connected to the inverse output (91 )UC -trigger 2.
Прямий вихід тригера 2 з'єднано з першими входами елементів 7, 8, з другим входом елемента 9, з першим (бо), другим (0) і третім входами завантаження першого лічильника; четвертий вхід завантаження першого лічильника з'єднано з рівнем логічної одиниці. Прямий вихід тригера З з'єднано з другим входом елемента 8 і третім входом елемента 9. Виходи другого (0), третього (О»2) і четвертого (Оз) розрядів лічильника 1 з'єднано зі входами елемента 10. Тактові входи (С) першого і другого лічильників утворюють вхід формувача - вхід подачі періодичної послідовності імпульсів з виходу зовнішнього генератора. Вхід асинхронної установки (5) в одиничний станThe direct output of trigger 2 is connected to the first inputs of elements 7, 8, to the second input of element 9, to the first (bo), second (0) and third inputs of loading the first counter; the fourth load input of the first counter is connected to the logic unit level. The direct output of trigger C is connected to the second input of element 8 and the third input of element 9. The outputs of the second (0), third (О»2) and fourth (Оз) digits of counter 1 are connected to the inputs of element 10. Clock inputs (C ) of the first and second counters form the input of the shaper - the input of the supply of a periodic sequence of pulses from the output of the external generator. Input of asynchronous installation (5) in single state
В5-тригера утворює вхід подачі імпульсів запуску (Сіап). Вихід елемента 7 утворює вихід першої фази (Е1), а вихід елемента 8 утворює вихід другої фази (Е2) імпульсів.The B5 flip-flop forms the start pulse supply input (Siap). The output of element 7 forms the output of the first phase (E1), and the output of element 8 forms the output of the second phase (E2) of pulses.
Аналіз функціонування розглянемо для варіанта настроювання на формування двофазної послідовності, тривалість імпульсів дорівнює 8Т, а паузи між сусідніми фазами дорівнює 10Т, забезпечується значенням сигналів сформованих на входах паралельного завантаження лічильника 1. Перший (Оо) і третій (О2) входи паралельного завантаження з'єднано з рівнем логічного нуля, другий (О:) вхід з'єднано з прямим виходом (О1) першого бі -тригера, четвертий вхід (Оз) з'єднано з рівнем логічної одиниці.We will consider the analysis of the functioning for the setting option for the formation of a two-phase sequence, the duration of the pulses is equal to 8T, and the pauses between adjacent phases are equal to 10T, provided by the value of the signals formed at the inputs of parallel loading of counter 1. The first (Оо) and third (О2) inputs of parallel loading are connected with a level of logical zero, the second (O:) input is connected to the direct output (O1) of the first bi-trigger, the fourth input (Oz) is connected to the level of a logical unit.
Наявність ланцюжка, що складається із поєднаних послідовно резистора 11 і конденсатора 12, підключеного до шини живлячої напруги 4-Е, при включенні джерела живлення протягом деякого проміжку часу формує рівень логічного нуля на входах елементів 5 та 6, забезпечуючи формування рівня логічного нуля на їхніх виходах, тобто на входах асинхронної установки у нульовий стан (В) тригерів 2, 3, 4 і лічильника 1. По закінченні заряду конденсатора одиничне значення на першому вході елемента 6 залишається незмінним.The presence of a circuit consisting of a series-connected resistor 11 and a capacitor 12 connected to the supply voltage bus 4-E, when the power source is turned on for a certain period of time, forms a logical zero level at the inputs of elements 5 and 6, ensuring the formation of a logical zero level at their outputs , that is, at the inputs of the asynchronous installation to the zero state (B) of triggers 2, 3, 4 and counter 1. After the capacitor is charged, the single value at the first input of element 6 remains unchanged.
Після закінчення перехідного процесу, пов'язаного з включенням джерела живлення, лічильник 1 і тригери переходять у нульовий стан, формуючи: рівень логічного нуля на виходахAfter the end of the transient process associated with turning on the power supply, counter 1 and flip-flops go to the zero state, forming: a logical zero level at the outputs
Оо-Оз лічильника 1; на виході елемента 10, значення сигналу на якому дорівнює логічної суми сигналів з виходів С, О2, Оз(І-О1мО2м Оз); на прямих виходах тригерів 2, 3; на вході дозволу синхронного завантаження лічильника 1 і на інверсних входах у і К - тригерів 2,3 (на вході дозволу синхронного переходу другого лічильника); на виході елемента 9, який з'єднано зі входом елемента 6, що забезпечує рівень логічного нуля на входах В асинхронної установки у нульовий стан лічильника 1 і тригерів 2, З і по закінченню перехідного процесу, пов'язаного із зарядом конденсатора 12.Oo-Oz counter 1; at the output of element 10, the value of the signal at which is equal to the logical sum of the signals from the outputs C, O2, Oz(I-O1mO2m Oz); on the direct outputs of triggers 2, 3; at the input of allowing synchronous loading of counter 1 and at the inverse inputs y and K of triggers 2,3 (at the input of allowing synchronous transition of the second counter); at the output of element 9, which is connected to the input of element 6, which provides a logical zero level at the inputs B of the asynchronous unit to the zero state of the counter 1 and triggers 2, C and after the transition process associated with the charge of the capacitor 12.
Оскільки режим асинхронної установки лічильника 1 і тригерів 2, З у нульовий стан має пріоритет відносно до всіх останніх режимів, то доти, поки на входах елемента 9 зберігатиметься рівень логічного нуля, при надходженні тактових імпульсів нульовий стан лічильника 1 і тригерів 2, З залишатиметься незмінним, тобто залишатиметься незмінним нульове значення на виходах формувача (Е1-01202, Ег-О1. 02 ).Since the mode of asynchronous setting of the counter 1 and triggers 2, З to the zero state has priority over all the last modes, as long as the logic zero level is maintained at the inputs of element 9, when clock pulses arrive, the zero state of the counter 1 and triggers 2, З will remain unchanged , that is, the zero value at the outputs of the shaper (E1-01202, Eg-O1. 02) will remain unchanged.
Під час вступу імпульсу запуску (5іап) на вхід 5 тригера 4 тригер переходить в одиничний стан, формуючи рівень логічної одиниці на його виході (0-1), на вході та виході елемента 9, що забезпечує рівень логічної одиниці на входах МВ лічильника 1 і тригерів 2, 3, знімаючи блокування. Оскільки на входах | лічильника 1 і тригерів 2, З рівень логічного нуля, то до моменту вступу чергового тактового імпульсу перший лічильник знаходиться у режимі готовності завантаження, а другий лічильник, у режимі готовності до переходу у перший наступний стан. І тоді під час вступу першого (після закінчення перехідного процесу, пов'язаного із зняттям блокування) тактового імпульсу С по його фронту відбувається паралельне завантаження лічильника 1 значеннями сигналів, сформованих на входах Юо-0О2-0. 0-0, Юз-1.During the arrival of the start pulse (5iap) at the input 5 of the flip-flop 4, the flip-flop goes into a single state, forming a level of a logical unit at its output (0-1), at the input and output of element 9, which provides a level of a logical unit at the inputs of the MV counter 1 and triggers 2, 3, removing the blocking. Since at the entrances | of counter 1 and triggers 2, C level of logical zero, then until the arrival of the next clock pulse, the first counter is in the mode of readiness for loading, and the second counter is in the mode of readiness for transition to the first next state. And then during the introduction of the first (after the end of the transient process associated with the removal of blocking) clock pulse C along its edge, counter 1 is loaded in parallel with the values of the signals generated at the inputs Uo-0O2-0. 0-0, Yuz-1.
Лічильник 1 переходить у стан Оз02010)0-1000-8, другий лічильник - у наступний стан (02-01-1), що веде до формування одиничного значення на виході елемента 10, на входах Ї лічильника 1, на інверсних входах ) і К - тригерів 2,3, тобто до заборони завантаження лічильника 1 і переходу другого лічильника, дозволу режиму лічби (віднімання) лічильника 1.Counter 1 goes to the state Oz02010)0-1000-8, the second counter goes to the next state (02-01-1), which leads to the formation of a single value at the output of element 10, at the inputs Y of counter 1, at the inverse inputs ) and K - triggers 2,3, i.e. before the prohibition of loading counter 1 and transition of the second counter, enabling the counting (subtraction) mode of counter 1.
Під час вступу подальших тактових імпульсів зміст лічильника 1 зменшуватиметься, а стан другого лічильника залишається незмінним. Як тільки зміст лічильника 1 стане рівним 0001, на виході елемента 10 формується нульове значення. В результаті цього лічильник 1 знову перейде в режим завантаження, а другий лічильник -- в режим переходу. Під час вступу наступного тактового імпульсу відбувається паралельне завантаження лічильника 1 значеннями сигналів, сформованих на входах Оо-01-02-0О3-1. Лічильник І переходить у станDuring the arrival of subsequent clock pulses, the content of counter 1 will decrease, while the state of the second counter remains unchanged. As soon as the content of counter 1 becomes equal to 0001, a zero value is formed at the output of element 10. As a result, counter 1 will again go into download mode, and the second counter into transition mode. During the arrival of the next clock pulse, counter 1 is loaded in parallel with the values of the signals generated at the inputs Оо-01-02-0О3-1. Counter And goes to state
Оз0201О0-1111-15, другий лічильник - у наступний стан (02-1,91-0),Oz0201О0-1111-15, the second counter - to the next state (02-1,91-0),
Надалі процеси аналогічні, тобто як тільки зміст лічильника 1 становиться рівним 0001, на виході елемента 10 формується нульове значення, лічильник 1 знову переходить в режим завантаження, а другий лічильник - в режим переходу. Відбувається паралельне завантаження лічильника 1 значеннями сигналів, на входах ЮОо-Юз. Лічильник 1 знову переходить у стан 1000-8, а другий лічильник у наступний відповідно його графу переходів, на виходах другого лічильника (на виходах тригерів 2, 3) формуються значення відповідно стану, які визначають значення сигналів на виходах елементів 7, 8 (на виходах формувача РІ, Е2).In the future, the processes are similar, that is, as soon as the content of counter 1 becomes equal to 0001, a zero value is formed at the output of element 10, counter 1 again switches to loading mode, and the second counter to transition mode. Counter 1 is loaded in parallel with the values of the signals at the inputs YuOo-Yuz. Counter 1 again goes to state 1000-8, and the second counter to the next one, according to its transition graph, at the outputs of the second counter (at the outputs of triggers 2, 3) values are formed according to the state, which determine the values of the signals at the outputs of elements 7, 8 (at the outputs shaper RI, E2).
Зо На фіг. 2 приведений граф переходів формувача, що складається з чотирьох кілець (верхнє кільце - граф переходів лічильника 1, друге кільце - граф переходів другого лічильника, третє кільце значення сигналів на виході ЕЇ1, четверте кільце значення сигналів на виході Е2 із загальною вершиною, відповідною нульовому стану лічильників, а на фіг. З зображені епюри, що пояснюють роботу для варіанта настроювання Оо-01-02-031, Оз-1 на формування двофазної послідовності, тривалість імпульсів якої дорівнює 8Т, а пауза між сусідніми фазами дорівнює 15Т.Zo In fig. 2 shows the transition graph of the shaper, consisting of four rings (the upper ring is the transition graph of counter 1, the second ring is the transition graph of the second counter, the third ring is the value of the signals at the output EI1, the fourth ring is the value of the signals at the output E2 with a common peak corresponding to the zero state counters, and Fig. C shows diagrams explaining the operation of the Oo-01-02-031, Oz-1 setting option for the formation of a two-phase sequence, the duration of which pulses is equal to 8T, and the pause between adjacent phases is equal to 15T.
Зупинка процесу формування вихідної послідовності імпульсів здійснюється подачею імпульсу, відповідного рівню логічного одиниці, на вхід зупинки (5іор), що формує активний рівень сигналу на вході АВ асинхронної установки НА5-тригера, що призводить до переходу його у нульовий стан (0-0). Імпульс 5іор, як правило, асинхронний відносно до імпульсів зовнішнього генератора і до стану лічильників.Stopping the process of forming the output sequence of pulses is carried out by applying a pulse corresponding to the level of a logical unit to the stop input (5ior), which forms an active signal level at the AB input of the HA5-trigger asynchronous unit, which leads to its transition to the zero state (0-0). The pulse 5ior is, as a rule, asynchronous relative to the pulses of the external generator and to the state of the counters.
Якщо у момент вступу імпульсу 2іор другий лічильник (тригери 2,3) знаходитиметься у нульовому стані, то при переході тригера 4 у нульовий стан на входах елемента 9 і його виході буде сформований рівень логічного 0, обумовлюючи рівень логічного нуля на вході та виході елемента 6, що призведе до переходу лічильника 1 у нульовий стан, а отже, до припинення процесу формування імпульсів на виходах Е1, Е2.If the second counter (triggers 2, 3) is in the zero state at the time of the arrival of the pulse 2, then when the trigger 4 goes to the zero state, a logical 0 level will be formed at the inputs of element 9 and its output, causing a logical zero level at the input and output of element 6 , which will lead to the transition of counter 1 to the zero state, and therefore to the termination of the process of forming pulses at the outputs E1, E2.
Якщо у момент вступу імпульсу 5іор другий лічильник знаходитиметься у стані, відмінному від нульового, то на виході елемента 9, з'єднаного зі входом елемента 6, буде рівень логічної одиниці. Оскільки на другому вході елемента 6 також рівень логічної одиниці, визначуваний одиничним значенням на конденсаторі, то на виході елемента 6 (на входах В лічильника і тригерів 2, 3) буде рівень логічної одиниці. Звідси витікає, що у момент вступу імпульсу Бор припинення формування не станеться, обумовлюючи тим самим запобігання спотворенню останнього імпульсу у вихідній послідовності. І тільки зі вступом подальших тактових імпульсів, коли відбуватиметься перехід другого лічильника у нульовий стан на входах елемента 9 і його виході буде сформований рівень логічного 0, обумовлюючи рівень логічного нуля на вході та виході елемента б, що призведе до переходу лічильника 1 у нульовий стан, а отже, до припинення процесу формування.If at the moment of the arrival of the pulse 5ior, the second counter will be in a state other than zero, then the output of element 9, connected to the input of element 6, will have a level of logical unit. Since the second input of element 6 also has the level of a logical unit, determined by the unit value on the capacitor, then the output of element 6 (at inputs B of the counter and triggers 2, 3) will have a level of logical unit. It follows from this that at the moment of the introduction of the Bohr pulse, the termination of the formation will not occur, thereby preventing the distortion of the last pulse in the original sequence. And only with the introduction of further clock pulses, when the transition of the second counter to the zero state will occur at the inputs of element 9 and its output, a level of logical 0 will be formed, causing the level of logical zero at the input and output of element b, which will lead to the transition of counter 1 to the zero state, and therefore to the termination of the process of formation.
Зі вступом наступного імпульсу запуску усі процеси повторюються.With the arrival of the next start pulse, all processes are repeated.
На відміну від відомого пристрою спрощення структури стартостопного пристрою і другого лічильника, виконаного на двох УК-тригерах, дозволило спростити технологію виготовлення формувача знизити споживану потужність і вартість.In contrast to the known device, the simplification of the structure of the start-stop device and the second counter, made on two UV-triggers, made it possible to simplify the manufacturing technology of the former and reduce the power consumption and cost.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
UAU201801888U UA126363U (en) | 2018-02-23 | 2018-02-23 | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
UAU201801888U UA126363U (en) | 2018-02-23 | 2018-02-23 | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS |
Publications (1)
Publication Number | Publication Date |
---|---|
UA126363U true UA126363U (en) | 2018-06-11 |
Family
ID=62540782
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
UAU201801888U UA126363U (en) | 2018-02-23 | 2018-02-23 | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS |
Country Status (1)
Country | Link |
---|---|
UA (1) | UA126363U (en) |
-
2018
- 2018-02-23 UA UAU201801888U patent/UA126363U/en unknown
Similar Documents
Publication | Publication Date | Title |
---|---|---|
UA126363U (en) | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS | |
UA129717U (en) | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS | |
UA127954U (en) | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS | |
UA127827U (en) | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS | |
UA128285U (en) | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS | |
UA128290U (en) | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS | |
UA127962U (en) | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS | |
UA128374U (en) | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS | |
UA128266U (en) | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS | |
UA128372U (en) | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS | |
UA127841U (en) | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS | |
UA127023U (en) | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS | |
UA127955U (en) | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS | |
UA127823U (en) | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS | |
UA127025U (en) | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS | |
UA128342U (en) | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS | |
UA128337U (en) | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS | |
UA127822U (en) | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS | |
UA133762U (en) | BIPHASE PHASE SEQUENCE FOR ADJUSTMENTS WITH ADJUSTED DURABILITY AND DELAY | |
UA127948U (en) | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS | |
UA128288U (en) | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS | |
UA133826U (en) | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS | |
UA126362U (en) | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS | |
UA136152U (en) | FORMER OF TWO-PHASE SEQUENCE OF PULSES WITH ADJUSTABLE DURATION AND DELAY OF FORMATION OF FORMATION | |
UA127953U (en) | DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS |