TWM651663U - 訊號延遲設定電路、隔離式積體電路及電源轉換電路系統 - Google Patents

Abstract

本揭示內容提供訊號延遲設定電路、隔離式積體電路及電源轉換電路系統。訊號延遲設定電路適用於隔離式積體電路。隔離式積體電路包含一次側電路、隔離電路及二次側電路。一次側電路依據第一輸入訊號及第二輸入訊號產生一次側訊號。隔離電路將一次側訊號轉換為二次側訊號。二次側電路通過隔離電路接收二次側訊號，並依據二次側訊號產生輸出訊號。訊號延遲設定電路耦接於二次側電路以及隔離式積體電路的可替代端及二次側接地端，依據可替代端及二次側接地端的電壓差計算延遲時間，並依據延遲時間延遲二次側訊號，以控制輸出訊號的占空比。

Description

訊號延遲設定電路、隔離式積體電路及電源轉換電路系統

本揭示內容係有關於一種訊號延遲設定電路，特別是指一種應用於隔離式積體電路的訊號延遲設定電路。

於由高側開關及低側開關組成的電路結構中，通常需要讓高側開關及低側開關交替地導通來完成操作。然而，高側開關及低側開關可能因為一些非理想因素而同時導通，如此可能造成高側開關及低側開關因為大電流流過而損壞。

一些相關技術通過使用電阻電容電路（RC circuit）設定或使用微調（trim）方式產生死區或停滯時間（dead time），來確保高側開關及低側開關不會同時導通，但此些相關技術各有其問題。舉例來說，使用電阻電容電路的相關技術所產生的停滯時間可能因為電阻及/或電容的物理特性而有較高的偏差。又例如，使用微調方式的相關技術可能增加整個系統的複雜度。因此，有必要提出新的方式來解決上述問題。

本揭示內容的一態樣為一種適用於隔離式積體電路的訊號延遲設定電路。隔離式積體電路包含一次側電路、隔離電路及二次側電路，隔離電路用以將來自一次側電路的一次側訊號轉換為二次側訊號，且二次側電路耦接於隔離式積體電路的可替代端及二次側接地端。訊號延遲設定電路包含壓降產生電路、延遲時間計算電路及訊號延遲電路。壓降產生電路耦接於可替代端及二次側接地端，並在可替代端及二次側接地端產生電壓差。延遲時間計算電路耦接於壓降產生電路，依據電壓差計算延遲時間。訊號延遲電路耦接於延遲時間計算電路，依據延遲時間延遲二次側電路從隔離電路接收的二次側訊號，以控制二次側電路依據二次側訊號產生的輸出訊號的占空比，其中一次側訊號為一次側電路依據第一輸入訊號及第二輸入訊號產生的。

本揭示內容的另一態樣為一種隔離式積體電路。隔離式積體電路包含一次側電路、隔離電路、二次側電路及訊號延遲設定電路。一次側電路接收一第一輸入訊號及一第二輸入訊號，並依據第一輸入訊號及第二輸入訊號產生一次側訊號。隔離電路耦接於一次側電路，並將一次側訊號轉換為二次側訊號。二次側電路耦接於隔離電路，經由隔離電路接收二次側訊號，依據二次側訊號產生輸出訊號，並接收二次側電源電壓。訊號延遲設定電路耦接於二次側電路及隔離式積體電路的可替代端及二次側接地端，偵測可替代端及二次側接地端在二次側電源電壓超過預設電壓時的電壓差，依據電壓差計算延遲時間，並依據延遲時間延遲二次側訊號，以控制輸出訊號的占空比。

本揭示內容的又另一態樣為一種電源轉換電路系統。電源轉換電路系統包含高側開關、低側開關、控制器電路、第一隔離式積體電路及第二隔離式積體電路。控制器電路輸出第一輸入訊號及第二輸入訊號。第一隔離式積體電路耦接於控制器電路及高側開關，包含第一訊號延遲設定電路、第一訊號輸入端、第二訊號輸入端、第一可替代端及第一二次側接地端，經由第一訊號輸入端接收第一輸入訊號，並經由第二訊號輸入端接收第二輸入訊號，以產生用以驅動高側開關的第一輸出訊號。第二隔離式積體電路耦接於控制器電路及低側開關，包含第二訊號延遲設定電路、第三訊號輸入端、第四訊號輸入端、第二可替代端及第二二次側接地端，經由第三訊號輸入端接收第二輸入訊號，並經由第四訊號輸入端接收第一輸入訊號，以產生用以驅動低側開關的第二輸出訊號。在第一隔離式積體電路所接收的第一二次側電源電壓及第二隔離式積體電路所接收的第二二次側電源電壓超過預設電壓時，第一訊號延遲設定電路依據第一可替代端及第一二次側接地端的第一電壓差計算第一延遲時間，且第二訊號延遲設定電路依據第二可替代端及第二二次側接地端的第二電壓差計算第二延遲時間。在第一二次側電源電壓及第二二次側電源電壓超過大於預設電壓的保護電壓時，第一訊號延遲設定電路依據第一延遲時間延遲第一隔離式積體電路依據第一輸入訊號及第二輸入訊號產生的第一二次側訊號以控制第一輸出訊號的占空比，且第二訊號延遲設定電路依據第二延遲時間延遲第二隔離式積體電路依據第一輸入訊號及第二輸入訊號產生的第二二次側訊號以控制第二輸出訊號的占空比，從而使高側開關與低側開關不會同時導通。

綜上，藉由訊號延遲設定電路控制隔離式積體電路產生的輸出訊號的占空比，本揭示內容的電源轉換電路系統可有效產生停滯時間來保護高側開關及低側開關。此外，相較於一些通過使用電阻電容電路設定或使用微調（trim）方式來產生停滯時間的相關技術，本揭示內容的隔離式積體電路及電源轉換電路系統具有低偏差、高可靠性、對於電路面積的需求小等優勢。

下文係舉實施例配合所附圖式作詳細說明，但所描述的具體實施例僅用以解釋本案，並不用來限定本案，而結構操作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本揭示內容所涵蓋的範圍。

在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭示之內容中與特殊內容中的平常意義。

關於本文中所使用之「耦接」或「連接」，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。

請參閱第1圖，第1圖為依據本揭示內容的一些實施例繪示的一電源轉換電路系統100的電路方塊圖。於一些實施例中，電源轉換電路系統100包含一控制器電路11、一第一隔離式積體電路13、一第二隔離式積體電路 15、一高側開關17以及一低側開關19。具體而言，電源轉換電路系統100可以例如但不限於為一種降壓轉換器(buck converter)。

於一些實施例中，如第1圖所示，控制器電路11電性耦接於第一隔離式積體電路13及第二隔離式積體電路15。第一隔離式積體電路13電性耦接於高側開關17，且第二隔離式積體電路15電性耦接於低側開關19。又，高側開關17與低側開關19串聯連接。應當理解，於一些實施例中，高側開關17及低側開關19之間的連接節點可以電性耦接於一負載電路(圖中未示)。

依據上述電源轉換電路系統100的電路架構，於一些實施例中，控制器電路11用以輸出一第一輸入訊號IN+以及一第二輸入訊號IN-至第一隔離式積體電路13及第二隔離式積體電路15，其中第一輸入訊號IN+及第二輸入訊號IN-為彼此反相，但本新型不限於此。第一隔離式積體電路13用以依據第一輸入訊號IN+及第二輸入訊號IN-產生一輸出訊號OUT1至高側開關17。第二隔離式積體電路15用以依據第一輸入訊號IN+及第二輸入訊號IN-產生一輸出訊號OUT2至低側開關19。藉由輸出訊號OUT1及輸出訊號OUT2的驅動，高側開關17及低側開關19將交替地導通(turn-on)，以產生流過前述負載電路的輸出電流(圖中未示)。於一些實施例中，第一輸入訊號IN+、第二輸入訊號IN-、輸出訊號OUT1及輸出訊號OUT2均為週期性訊號。此外，輸出訊號OUT1 及輸出訊號OUT2實質上亦彼此反相，因而可驅動高側開關17及低側開關19交替地導通。

於一些實施例中，第一隔離式積體電路13包含一一次側電源端P31、一第一訊號輸入端P32、一第二訊號輸入端P33、一一次側接地端P34、一二次側電源端P35、一訊號輸出端P36、一可替代(alternative)端P37以及一二次側接地端P38。如第1圖所示，第一隔離式積體電路13經由一次側電源端P31接收一一次側電源電壓VCC，經由第一訊號輸入端P32接收第一輸入訊號IN+，經由第二訊號輸入端P33接收第二輸入訊號IN-，經由一次側接地端P34接收一一次側接地電壓GND，經由二次側電源端P35接收一二次側電源電壓VDD1，經由訊號輸出端P36輸出一輸出訊號OUT1，並經由二次側接地端P38接收一二次側接地電壓VEE1。

於一些實施例中，第二隔離式積體電路15包含一一次側電源端P51、一第一訊號輸入端P52、一第二訊號輸入端P53、一一次側接地端P54、一二次側電源端P55、一訊號輸出端P56、一可替代端P57以及一二次側接地端P58。如第1圖所示，第二隔離式積體電路15經由一次側電源端P51接收一次側電源電壓VCC，經由第一訊號輸入端P52接收第二輸入訊號IN-，經由第二訊號輸入端P53接收第一輸入訊號IN+，經由一次側接地端P54接收一次側接地電壓GND，經由二次側電源端P55接收一二次側電源電壓VDD2，經由訊號輸出端P56輸出一輸出訊 號OUT2，並經由二次側接地端P58接收一二次側接地電壓VEE2。

於上述實施例中，如第1圖所示，高側開關17耦接於一第三電源電壓HVDC，且低側開關19耦接於二次側接地電壓VEE2。也就是說，高側開關17與低側開關19在第三電源電壓HVDC及二次側接地電壓VEE2之間串聯連接。於上述實施例中，一次側電源電壓VCC、二次側電源電壓VDD1、二次側電源電壓VDD2及第三電源電壓HVDC的電壓值可全部相同、全部不相同、或部分相同及部分不相同，而一次側接地電壓GND、二次側接地電壓VEE1及二次側接地電壓VEE2的電壓值可全部相同或全部不相同。

一般來說，高側開關17及低側開關19各自可藉由一或多個電晶體(例如：金屬氧化物半導體(metal oxide semiconductor，MOS)電晶體)來實現。因此，若高側開關17及低側開關19因為一些非理想因素而同時導通的話，可能會產生一大電流流過高側開關17及低側開關19，此進一步導致高側開關17及低側開關19本身或內部的電晶體燒毀。

有鑑於此，於一些實施例中，第一隔離式積體電路13配置有一訊號延遲設定電路131，且第二隔離式積體電路15配置有一訊號延遲設定電路151。值得注意的是，訊號延遲設定電路131及訊號延遲設定電路151分別用於控制輸出訊號OUT1的占空比(duty ratio)及輸出訊 號OUT2的占空比，從而確保高側開關17及低側開關19不會同時導通。

接著搭配第2圖詳細說明第一隔離式積體電路13，第2圖為依據本揭示內容的一些實施例繪示的第一隔離式積體電路13的電路示意圖。於一些實施例中，第一隔離式積體電路13包含前述訊號延遲設定電路131、一次側電路133、隔離電路135以及二次側電路137。具體而言，第一隔離式積體電路13可以例如但不限於為一種閘極驅動器。亦即，於一些實施例中，輸出訊號OUT1被輸出至高側開關17中電晶體的閘極。

於一些實施例中，訊號延遲設定電路131包含一壓降產生電路311、一延遲時間計算電路313以及一訊號延遲電路315。於一些進一步實施例中，壓降產生電路311包含一電流產生電路ICS以及一電阻元件RDT。具體而言，電流產生電路ICS可藉由電流源(例如：電流鏡電路)來實現，而電阻元件RDT可藉由電阻器來實現。應當理解，於一些實施例中，電阻元件RDT亦可由其他合適的被動元件(例如：電容、電感等)取代。

於一些實施例中，一次側電路133包含一邏輯控制電路331、一緩衝閘333、一反(NOT)閘335以及一欠壓鎖定電路337。具體而言，邏輯控制電路331可藉由邏輯電路、振盪器、調變器、發射器或其組合來實現。於一些實施例中，邏輯控制電路331中的邏輯電路可包含一及(AND)閘(圖中未示)。

於一些實施例中，緩衝閘333耦接於第一訊號輸入端P32及邏輯控制電路331中及閘的一第一資料輸入端之間。反閘335耦接於第二訊號輸入端P33及邏輯控制電路331中及閘的一第二資料輸入端之間。欠壓鎖定電路337耦接於一次側電源端P31及邏輯控制電路331之間。又，邏輯控制電路331又耦接於一次側電源端P31，以直接接收一次側電源電壓VCC。

於一些實施例中，隔離電路135的一端耦接於一次側電路133的輸出端(亦即，邏輯控制電路331的一資料輸出端)，而隔離電路135的另一端耦接於二次側電路137的輸入端，以因應系統需求在第一隔離式積體電路13中的一次側電路133及二次側電路137之間提供電氣絕緣。據此，一次側電路133的工作電壓(亦即，一次側電源電壓VCC及一次側接地電壓GND)，可不同於二次側電路137的工作電壓(亦即，二次側電源電壓VDD1及二次側接地電壓VEE1)。具體而言，隔離電路135可藉由一被動元件(例如電容器351)或絕緣元件(例如：變壓器)來實現。

於一些實施例中，在確保一次側電路133及二次側電路137之間電壓隔離(亦即，前述電氣絕緣)的同時，隔離電路135還用以作為一次側電路133及二次側電路137之間的通訊介面，以讓資料、訊號及/或資訊透過例如，電壓耦合現象，從一次側電路133傳輸至二次側電路137。

於一些實施例中，二次側電路137包含一控制邏輯電路371、一放大電路373、一接收電路375以及一欠壓鎖定電路377。如第2圖所示，接收電路375耦接於隔離電路135、欠壓鎖定電路377及控制邏輯電路371。放大電路373耦接於控制邏輯電路371、二次側電源端P35及訊號輸出端P36。又，欠壓鎖定電路377除了耦接於接收電路375，還耦接於二次側電源端P35。

於一些實施例中，接收電路375包含一緩衝閘G2以及一及閘G3。緩衝閘G2耦接於隔離電路135及及閘G3的一第一輸入端，欠壓鎖定電路377耦接於及閘G3的一第二輸入端，且控制邏輯電路371耦接於及閘G3的一輸出端。

於一些實施例中，放大電路373包含一反閘G4、一緩衝閘G5、一電晶體M1、一電晶體M2、一電晶體M3以及一電阻R1。控制邏輯電路371的一第一資料輸出端直接耦接於電晶體M1的一控制端(例如：閘極端)，並經由反閘G4耦接於電晶體M2的一控制端。控制邏輯電路371的一第二資料輸出端經由緩衝閘G5耦接於電晶體M3的一控制端。電晶體M1的一第一端(例如：源極端)、電晶體M2的一第二端(例如：汲極端)與電晶體M3的一第二端均耦接於訊號輸出端P36。電晶體M1的一第二端與電晶體M2的一第一端均耦接於二次側電源端P35。電晶體M3的一第一端接地，且電阻R1耦接於訊號輸出端P36及電晶體M3的控制端之間。

於一些實施例中，壓降產生電路311中的電阻元件RDT耦接於可替代端P37及二次側接地端P38之間。壓降產生電路311中的電流產生電路ICS耦接於二次側電源端P35，以接收二次側電源電壓VDD1。電流產生電路ICS還經由可替代端P37耦接於電阻元件RDT。於一些進一步實施例中，如第2圖所示，訊號延遲設定電路131中的電阻元件RDT配置於第一隔離式積體電路13的外部，而訊號延遲設定電路131中的電流產生電路ICS、延遲時間計算電路313及訊號延遲電路315則配置於第一隔離式積體電路13的內部。

承接延遲時間計算電路313及訊號延遲電路315配置於第一隔離式積體電路13內部的實施例，如第2圖所示，延遲時間計算電路313及訊號延遲電路315可整合至二次側電路137的控制邏輯電路371中，而壓降產生電路311可經由一緩衝閘G1耦接於控制邏輯電路371，從而耦接於延遲時間計算電路313。由上述訊號延遲設定電路131及二次側電路137的說明可知，訊號延遲設定電路131耦接於二次側電路137、可替代端P37及二次側接地端P38。

於第2圖的實施例中，由於電流產生電路ICS及電阻元件RDT相當於串聯耦接於二次側電源端P35及二次側接地端P38之間，二次側電源電壓VDD1及二次側接地電壓VEE1之間將形成一電流路徑。具體而言，所述電流路徑包含二次側電源端P35、電流產生電路ICS、可 替代端P37、電阻元件RDT及二次側接地端P38。

於一些實施例中，一次側電源電壓VCC及二次側電源電壓VDD1從0伏特開始上升。在一次側電源電壓VCC及二次側電源電壓VDD1上升達到一上電復位(power-on reset)電壓POR(例如：1.2~1.8伏特)之後，第一隔離式積體電路13將被初始化至一預設狀態，以利第一隔離式積體電路13中的邏輯運算。

承接二次側電源電壓VDD1超過上電復位電壓POR的實施例，於一些實施例中，電流產生電路ICS依據超過上電復位電壓POR的二次側電源電壓VDD1產生一偵測電流Id，其中偵測電流Id可為恆定電流。藉由前述電流路徑，偵測電流Id將依序流過二次側電源端P35、電流產生電路ICS、可替代端P37及電阻元件RDT，並流至二次側接地端P38。由歐姆定律可知，偵測電流Id流過電阻元件RDT，將使一電壓差VDT在電阻元件RDT的兩端(即，可替代端P37及二次側接地端P38)產生。

請參閱第3圖，第3圖為依據本揭示內容的一些實施例繪示的控制邏輯電路371、放大電路373、接收電路375、緩衝閘G1及壓降產生電路311的電路方塊圖。於一些實施例中，壓降產生電路311所產生的電壓差VDT可以電壓訊號的形式經由緩衝閘G1傳輸至控制邏輯電路371。承接延遲時間計算電路313及訊號延遲電路315整合至控制邏輯電路371中的實施例，如第3圖所示，延遲時間計算電路313經由緩衝閘G1耦接於壓降產生電路 311，且訊號延遲電路315耦接於延遲時間計算電路313、接收電路375及放大電路373。

於一些實施例中，延遲時間計算電路313用以依據電壓差VDT計算一延遲時間DT。進一步說明，電壓差VDT可通過延遲時間計算電路313(或者控制邏輯電路371)轉換為一偵測電壓值。具體而言，前述偵測電壓值即為偵測電流Id的電流值(例如：0.1~100微安培(μA))乘上電阻元件RDT的電阻值(例如：1~500千歐姆(kΩ))。

承接轉換電壓差VDT為偵測電壓值的實施例，控制邏輯電路371可通過一或多個儲存電路(例如：記憶體)預先儲存一查找表(圖中未示)，其中所述查找表記錄了多個電壓值及對應的多個時長。因此，延遲時間計算電路313可通過將所述查找表中的多個電壓值與偵測電壓值比對，找到多個電壓值中與偵測電壓值相同的一電壓值，並將所述電壓值所對應的時長作為延遲時間DT。應當理解，在沒有從多個電壓值中找到與偵測電壓值相同的所述電壓值的情況下，延遲時間計算電路313可進一步通過(例如但不限於)插值法，計算出延遲時間DT。

計算延遲時間DT的方式並不限於上述實施例。舉例來說，於一些實施例中，延遲時間計算電路313通過將偵測電壓值代入下方公式(1)來計算出延遲時間DT，其中a與b各自可為預先設定好的任意數值，而VSEN代表偵測電壓值。應當理解，延遲時間計算電路313並不限於 使用公式(1)來計算延遲時間DT，任何可以描述偵測電壓值與延遲時間DT之間關係的公式都可讓延遲時間計算電路313用來計算延遲時間DT。

DT=a×VSEN+b...(1)

於一些實施例中，如第3圖所示，在計算出延遲時間DT之後，延遲時間計算電路313將延遲時間DT提供給訊號延遲電路315。

由壓降產生電路311及延遲時間計算電路313的說明可知，本揭示內容的訊號延遲設定電路131可偵測可替代端P37及二次側接地端P38在二次側電源電壓VDD1超過上電復位電壓POR時的電壓差VDT，並可依據電壓差VDT產生延遲時間DT。

於一些實施例中，在一次側電源電壓VCC及二次側電源電壓VDD1持續上升達到大於上電復位電壓POR的一欠壓鎖定(undervoltage lockout)電壓UVLO(例如：3、5、8伏特)之後，第一隔離式積體電路13隨即依據第一輸入訊號IN+及第二輸入訊號IN-運作。接著搭配第2~4圖說明第一隔離式積體電路13依據第一輸入訊號IN+及第二輸入訊號IN-的運作，其中第4圖為依據本揭示內容的一些實施例繪示的與第一隔離式積體電路13相關的一些訊號的時序圖。

於一些實施例中，如第2圖所示，在偵測到一次側電源電壓VCC超過欠壓鎖定電壓UVLO後，一次側電路133中的欠壓鎖定電路337致能邏輯控制電路331。此 後，一次側電路133經由緩衝閘333從第一訊號輸入端P32接收第一輸入訊號IN+，並經由反閘335從第二訊號輸入端P33接收第二輸入訊號IN-。

於第2圖的實施例中，緩衝閘333將第一輸入訊號IN+緩衝後傳輸至邏輯控制電路331中的及閘，而反閘335將第二輸入訊號IN-反相後傳輸至邏輯控制電路331中的及閘。又，邏輯控制電路331中的及閘依據第一輸入訊號IN+及反相的第二輸入訊號IN-，產生一次側訊號SFP。於一些實施例中，邏輯控制電路331可在選擇性地對一次側訊號SFP進行處理(例如：緩衝、放大等)後，將一次側訊號SFP耦合至隔離電路135。

於一些實施例中，如第2圖所示，隔離電路135用以將從一次側電路133接收的一次側訊號SFP轉換為一二次側訊號SFS，並將二次側訊號SFS傳輸至二次側電路137，以供二次側電路137依據二次側訊號SFS產生輸出訊號OUT1。由此可知，二次側訊號SFS也相當於是第一隔離式積體電路13依據第一輸入訊號IN+及第二輸入訊號IN-產生的。

於一些實施例中，如第2圖所示，在偵測到二次側電源電壓VDD1超過欠壓鎖定電壓UVLO後，二次側電路137中的欠壓鎖定電路377致能接收電路375。詳細而言，欠壓鎖定電路377用以在二次側電源電壓VDD1超過欠壓鎖定電壓UVLO時，輸出一致能訊號SEN至接收電路375中及閘G3。又，接收電路375中的緩衝閘 G2從隔離電路135接收二次側訊號SFS，並對二次側訊號SFS緩衝後傳輸至及閘G3。

由第4圖中二次側訊號SFS的波形可知，二次側訊號SFS為週期性訊號，且二次側訊號SFS的每個週期都有一致能期間(對應一致能位準(例如：第4圖中的高電壓位準)的二次側訊號SFS)以及一禁能期間(對應一禁能位準(例如：第4圖中的低電壓位準)的二次側訊號SFS)。於一些實施例中，在二次側電源電壓VDD1超過欠壓鎖定電壓UVLO時，致能訊號SEN會保持在致能位準。因此，及閘G3會在二次側訊號SFS具有致能位準時產生致能位準的訊號，並會在二次側訊號SFS具有禁能位準時產生禁能位準的訊號，此就相當於接收電路375受欠壓鎖定電路377致能，而將二次側訊號SFS從隔離電路135傳輸至控制邏輯電路371。

當二次側訊號SFS經由接收電路375傳輸至控制邏輯電路371時，如第3圖所示，訊號延遲電路315依據延遲時間DT對二次側訊號SFS進行延遲，以輸出一延遲二次側訊號SFSD(即，延遲後的二次側訊號SFS)至放大電路373。於一些進一步實施例中，如第4圖所示，訊號延遲電路315依據延遲時間DT對二次側訊號SFS的上升緣RE進行延遲，來產生延遲二次側訊號SFSD。因此，於第4圖中，延遲二次側訊號SFSD的上升緣DRE將落後二次側訊號SFS的上升緣RE約延遲時間DT。在此實施例中，訊號延遲電路315可以是一種數位電路，便於僅 對二次側訊號SFS的上升緣RE進行延遲，但本新型不限於此。此外，在本新型的一些變化例中，訊號延遲電路315可改為對二次側訊號SFS的下降緣進行延遲，如此亦可達到相同功效。

此外，如第2圖所示，控制邏輯電路371還用以將延遲二次側訊號SFSD反相，以輸出一反相延遲二次側訊號SFSD’至放大電路373。由上述說明可知，控制邏輯電路371同時輸出延遲二次側訊號SFSD及反相延遲二次側訊號SFSD’至放大電路373。

於一些實施例中，如第2或3圖所示，放大電路373依據延遲二次側訊號SFSD及反相延遲二次側訊號SFSD’，產生輸出訊號OUT1。詳細而言，電晶體M1及電晶體M3可藉由N型金氧半導體電晶體來實現，而電晶體M2可藉由P型金氧半導體電晶體來實現。

在延遲二次側訊號SFSD具有如第4圖所示的高電壓位準(即，反相延遲二次側訊號SFSD’具有低電壓位準)的情況下，電晶體M1的控制端直接接收高電壓位準的延遲二次側訊號SFSD，使電晶體M1導通。反閘G4將高電壓位準的延遲二次側訊號SFSD反相，以產生低電壓位準的延遲二次側訊號SFSD至電晶體M2的控制端，使電晶體M2導通。緩衝閘G5緩衝低電壓位準的反相延遲二次側訊號SFSD’，以產生低電壓位準的反相延遲二次側訊號SFSD’至電晶體M3的控制端，使電晶體M3關斷。據此，二次側電源電壓VDD1經由導通的電晶體M1及電 晶體M2傳輸至訊號輸出端P36，以作為輸出訊號OUT1在其致能期間DTEN1(如第4圖所示)的電壓位準(即，輸出訊號OUT1的致能位準)。

在延遲二次側訊號SFSD具有低電壓位準(此時反相延遲二次側訊號SFSD’具有高電壓位準)的情況下，電晶體M1的控制端直接接收低電壓位準的延遲二次側訊號SFSD，使電晶體M1關斷。反閘G4將低電壓位準的延遲二次側訊號SFSD反相，以產生高電壓位準的延遲二次側訊號SFSD至電晶體M2的控制端，使電晶體M2關斷。緩衝閘G5緩衝高電壓位準的反相延遲二次側訊號SFSD’，以產生高電壓位準的反相延遲二次側訊號SFSD’至電晶體M3的控制端，使電晶體M3導通。據此，訊號輸出端P36經由導通的電晶體M3接地，以作為輸出訊號OUT1在其禁能期間DTDE1(如第4圖所示)的電壓位準(即，輸出訊號OUT1的禁能位準)。

由上述放大電路373的說明可知，輸出訊號OUT1的波形與延遲二次側訊號SFSD的波形在頻率及/或週期上相同(如第4圖所示)，但在振幅上不同。具體而言，輸出訊號OUT1的振幅會大於延遲二次側訊號SFSD的振幅。也就是說，於一些實施例中，放大電路373用以放大延遲二次側訊號SFSD，以產生輸出訊號OUT1。

又，第4圖中還以粗虛線表示，在沒有在第一隔離式積體電路13的二次側電路137中對二次側訊號SFS 延遲的情況下，上述二次側電路137應有的多個訊號的波形。在此情況下，第一隔離式積體電路13經由訊號輸出端P36所輸出訊號的每個週期都有一致能期間TEN1以及一禁能期間TDE1。由第4圖可知，相較於在沒有在二次側電路137中對二次側訊號SFS延遲的情況下所輸出的訊號，採用第2圖電路架構所產生的輸出訊號OUT1具有較低的占空比(亦即，致能期間DTEN1除以輸出訊號OUT1的週期)。前述「較低的占空比」可避免第1圖中高側開關17及低側開關19同時導通，此將在後述段落中配合第6圖詳細說明。

請參閱第5圖，第5圖為依據本揭示內容的一些實施例繪示的與第二隔離式積體電路15相關的一些訊號的時序圖。應當理解，第1圖中的第二隔離式積體電路15可採用與第2圖中的第一隔離式積體電路13相同或相似的電路架構，故在此省略對於第二隔離式積體電路15的詳細說明。

如第1圖所示，第二隔離式積體電路15與第一隔離式積體電路13之間的差異主要在於，第二隔離式積體電路15經由第一訊號輸入端P52接收第二輸入訊號IN-，並經由第二訊號輸入端P53接收第一輸入訊號IN+。在此情況下，第二隔離式積體電路15所產生輸出訊號OUT2的波形如第5圖所示。輸出訊號OUT2的每個週期都有一致能期間DTEN2(對應致能位準的輸出訊號OUT2)以及一禁能期間DTDE2(對應禁能位準的輸出訊號 OUT2)。

此外，第5圖中同樣以粗虛線表示，在沒有在第二隔離式積體電路15的二次側電路中對二次側訊號延遲的情況下，第二隔離式積體電路15所輸出訊號的波形。在此情況下，第二隔離式積體電路15所輸出訊號的每個週期都有一致能期間TEN2以及一禁能期間TDE2。由第5圖可知，相較於在沒有在第二隔離式積體電路15的二次側電路中對二次側訊號延遲的情況下所輸出的訊號，在有在第二隔離式積體電路15的二次側電路中對二次側訊號延遲的情況下所產生的輸出訊號OUT2具有較低的占空比(亦即，致能期間DTEN2除以輸出訊號OUT2的週期)。前述「較低的占空比」可避免高側開關17及低側開關19同時導通，此將在後述段落中配合第6圖詳細說明。

於上述實施例中，第1圖的高側開關17依據致能位準的輸出訊號OUT1(對應第4圖的致能期間DTEN1)導通，並依據禁能位準的輸出訊號OUT1(對應第4圖的禁能期間DTDE1)關斷。第1圖的低側開關19依據致能位準的輸出訊號OUT2(對應第5圖的致能期間DTEN2)導通，並依據禁能位準的輸出訊號OUT2(對應第5圖的禁能期間DTDE2)關斷。

接著搭配第6圖進一步說明輸出訊號OUT1及輸出訊號OUT2之間的關係，第6圖為依據本揭示內容的一些實施例繪示的輸出訊號OUT1及輸出訊號OUT2的時序圖。由上述說明可知，訊號延遲設定電路131控制第一隔 離式積體電路13產生占空比較低的輸出訊號OUT1，且訊號延遲設定電路151控制第二隔離式積體電路15產生占空比較低的輸出訊號OUT2。據此，如第6圖所示，高側開關17會在一期間QON1(對應輸出訊號OUT1的致能期間DTEN1)導通，而低側開關19則會在一期間QON2(對應輸出訊號OUT2的致能期間DTEN2)導通。期間QON1及期間QON2並無重疊，此代表高側開關17及低側開關19不會同時導通。期間QON1及期間QON2之間的一期間DZ通常被稱為死區或停滯時間(dead time)。

由上述說明可知，在二次側電源電壓VDD1超過上電復位電壓POR時，本揭示內容的訊號延遲設定電路131可依據可替代端P37及二次側接地端P38的電壓差VDT產生延遲時間DT。又，在二次側電源電壓VDD1超過欠壓鎖定電壓UVLO時，本揭示內容的訊號延遲設定電路131可依據延遲時間DT對二次側訊號SFS進行延遲，以控制輸出訊號OUT1的占空比。應當理解，上述訊號延遲設定電路131的說明亦適用於第二隔離式積體電路15中的訊號延遲設定電路151，故在此省略訊號延遲設定電路151的說明。於一些實施例中，上電復位電壓POR可被視為一預設電壓，而欠壓鎖定電壓UVLO可被視為一保護電壓。

訊號延遲設定電路131中的壓降產生電路311、延遲時間計算電路313及訊號延遲電路315並不限於第2 及3圖所示的電路架構，任何可達成上述操作(例如，在二次側電源電壓VDD1超過上電復位電壓POR時，在可替代端P37及二次側接地端P38產生電壓差VDT、依據電壓差VDT產生延遲時間DT、依據延遲時間DT對二次側訊號SFS進行延遲等)的電路架構都可用來實現訊號延遲設定電路131。

應當理解，控制邏輯電路371及放大電路373的操作並不限於第2圖的實施例。於一些實施例中，放大電路373中的緩衝閘G5被以另一反閘取代，且控制邏輯電路371的一個資料輸出端直接耦接電晶體M1的控制端，經由反閘G4耦接電晶體M2的控制端，並經由所述另一反閘耦接電晶體M3的控制端。操作時，控制邏輯電路371可通過所述一個資料輸出端輸出延遲二次側訊號SFSD至電晶體M1的控制端、反閘G4及所述另一反閘，從而讓放大電路373放大延遲二次側訊號SFSD來產生輸出訊號OUT1。

應當理解，一次側電路133、隔離電路135及二次側電路137的操作並不限於上述實施例。於一些實施例中，邏輯控制電路331通過調變器，依據振盪器所提供的基頻訊號對一次側訊號SFP進行調變，以產生一次側調變訊號。隔離電路135將一次側調變訊號轉換為二次側調變訊號，並將二次側調變訊號輸出至二次側電路137。二次側電路137還可包含解調器，並可通過解調器對二次側調變訊號進行解調，以產生與二次側訊號SFS實質上相同的 訊號至接收電路375。

由上述本揭示內容的實施方式可知，藉由訊號延遲設定電路131及訊號延遲設定電路151分別控制第一隔離式積體電路13產生的輸出訊號OUT1的占空比及第二隔離式積體電路15產生的輸出訊號OUT2的占空比，本揭示內容的電源轉換電路系統100可有效產生停滯時間來避免高側開關17及低側開關19同時導通，故可達到保護高側開關17及低側開關19的功效。此外，相較於一些通過使用電阻電容電路設定或使用微調(trim)方式來產生停滯時間的相關技術，本揭示內容的第一隔離式積體電路13、第二隔離式積體電路15及電源轉換電路系統100具有低偏差、高可靠性、對於電路面積的需求小等優勢。

雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本揭示內容，所屬技術領域具有通常知識者在不脫離本揭示內容之精神和範圍內，當可作各種更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。

11:控制器電路

13:第一隔離式積體電路

15:第二隔離式積體電路

17:高側開關

19:低側開關

100:電源轉換電路系統

131,151:訊號延遲設定電路

133:一次側電路

135:隔離電路

137:二次側電路

311:壓降產生電路

313:延遲時間計算電路

315:訊號延遲電路

331:邏輯控制電路

333,G1,G2,G5:緩衝閘

335,G4:反閘

337,377:欠壓鎖定電路

351:電容器

371:控制邏輯電路

373:放大電路

375:接收電路

DT:延遲時間

G3:及閘

GND:一次側接地電壓

HVDC:第三電源電壓

ICS:電流產生電路

Id:偵測電流

IN+:第一輸入訊號

IN-:第二輸入訊號

M1,M2,M3:電晶體

OUT1,OUT2:輸出訊號

P31,P51:一次側電源端

P32,P52:第一訊號輸入端

P33,P53:第二訊號輸入端

P34,P54:一次側接地端

P35,P55:二次側電源端

P36,P56:訊號輸出端

P37,P57:可替代端

P38,P58:二次側接地端

POR:上電復位電壓

QON1,QON2,DZ:期間

R1:電阻

RDT:電阻元件

RE,DRE:上升緣

SEN:致能訊號

SFP:一次側訊號

SFS:二次側訊號

SFSD:延遲二次側訊號

SFSD’:反相延遲二次側訊號

TDE1,TDE2,DTDE1,DTDE2:禁能期間

TEN1,TEN2,DTEN1,DTEN2:致能期間

UVLO:欠壓鎖定電壓

VCC:一次側電源電壓

VDD1,VDD2:二次側電源電壓

VDT:電壓差

VEE1,VEE2:二次側接地電壓

第1圖為依據本揭示內容的一些實施例繪示的一種電源轉換電路系統的電路方塊圖。

第2圖為依據本揭示內容的一些實施例繪示的一種隔離式積體電路的電路示意圖。

第3圖為依據本揭示內容的一些實施例繪示的控制邏輯電路、放大電路、接收電路、緩衝閘及壓降產生電路的電路方塊圖。

第4圖為依據本揭示內容的一些實施例繪示的一種隔離式積體電路的訊號時序圖。

第5圖為依據本揭示內容的一些實施例繪示的一種隔離式積體電路的訊號時序圖。

第6圖為依據本揭示內容的一些實施例繪示的兩個隔離式積體電路的輸出訊號時序圖。

13:第一隔離式積體電路

131:訊號延遲設定電路

133:一次側電路

135:隔離電路

137:二次側電路

311:壓降產生電路

313:延遲時間計算電路

315:訊號延遲電路

331:邏輯控制電路

333,G1,G2,G5:緩衝閘

335,G4:反閘

337,377:欠壓鎖定電路

351:電容器

371:控制邏輯電路

373:放大電路

375:接收電路

G3:及閘

GND:一次側接地電壓

ICS:電流產生電路

Id:偵測電流

IN+:第一輸入訊號

IN-:第二輸入訊號

M1,M2,M3:電晶體

OUT1:輸出訊號

P31:一次側電源端

P32:第一訊號輸入端

P33:第二訊號輸入端

P34:一次側接地端

P35:二次側電源端

P36:訊號輸出端

P37:可替代端

P38:二次側接地端

POR:上電復位電壓

R1:電阻

RDT:電阻元件

SEN:致能訊號

SFP:一次側訊號

SFS:二次側訊號

SFSD:延遲二次側訊號

SFSD’:反相延遲二次側訊號

UVLO:欠壓鎖定電壓

VCC:一次側電源電壓

VDD1:二次側電源電壓

VDT:電壓差

VEE1:二次側接地電壓

Claims (10)

1. 一種訊號延遲設定電路，適用於一隔離式積體電路，其中該隔離式積體電路包含一一次側電路、一隔離電路及一二次側電路，該二次側電路耦接於該隔離式積體電路的一可替代端及一二次側接地端，該隔離電路用以將來自該一次側電路的一一次側訊號轉換為一二次側訊號，且該訊號延遲設定電路包含： 一壓降產生電路，耦接於該可替代端及該二次側接地端，並用以在該可替代端及該二次側接地端產生一電壓差； 一延遲時間計算電路，耦接於該壓降產生電路，用以依據該電壓差計算一延遲時間；以及 一訊號延遲電路，耦接於該延遲時間計算電路，用以依據該延遲時間延遲該二次側電路從該隔離電路接收的該二次側訊號，以控制該二次側電路依據該二次側訊號產生的一輸出訊號的占空比，其中該一次側訊號為該一次側電路依據一第一輸入訊號及一第二輸入訊號產生的。
2. 如請求項1所述之訊號延遲設定電路，其中該壓降產生電路包含： 一電阻元件，耦接於該可替代端及該二次側接地端之間；以及 一電流產生電路，與該電阻元件耦接於該可替代端，用以接收提供給該二次側電路的一二次側電源電壓，並用以依據該二次側電源電壓輸出一偵測電流流過該電阻元件，從而使該電壓差在該可替代端及該二次側接地端產生。
3. 如請求項2所述之訊號延遲設定電路，其中該電阻元件配置於該隔離式積體電路的外部，而該電流產生電路配置於該隔離式積體電路的內部。
4. 如請求項1所述之訊號延遲設定電路，其中該延遲時間計算電路及該訊號延遲電路整合至該二次側電路的一控制邏輯電路中，且該壓降產生電路經由一緩衝閘耦接於該控制邏輯電路。
5. 如請求項1所述之訊號延遲設定電路，其中該訊號延遲電路用以讓該二次側訊號的複數個上升緣延遲該延遲時間。
6. 如請求項1所述之訊號延遲設定電路，其中該延遲時間計算電路以查表或公式計算方式，依據該電壓差計算該延遲時間。
7. 如請求項1所述之訊號延遲設定電路，其中該二次側電路用以經由該隔離式積體電路的一二次側電源端接收一二次側電源電壓，且該壓降產生電路用以在該二次側電源電壓超過一上電復位電壓時，產生該電壓差。
8. 如請求項7所述之訊號延遲設定電路，其中該訊號延遲電路用以在該二次側電源電壓超過一欠壓鎖定電壓時，依據該延遲時間延遲該二次側訊號，其中該欠壓鎖定電壓大於該上電復位電壓。
9. 一種隔離式積體電路，包含： 一一次側電路，用以接收一第一輸入訊號及一第二輸入訊號，並用以依據該第一輸入訊號及該第二輸入訊號產生一一次側訊號； 一隔離電路，耦接於該一次側電路，並用以將該一次側訊號轉換為一二次側訊號； 一二次側電路，耦接於該隔離電路，用以經由該隔離電路接收該二次側訊號，用以依據該二次側訊號產生一輸出訊號，並用以接收一二次側電源電壓；以及 一訊號延遲設定電路，耦接於該二次側電路及該隔離式積體電路的一可替代端及一二次側接地端，用以偵測該可替代端及該二次側接地端在該二次側電源電壓超過一預設電壓時的一電壓差，用以依據該電壓差計算一延遲時間，並用以依據該延遲時間延遲該二次側訊號，以控制該輸出訊號的占空比。
10. 一種電源轉換電路系統，包含： 一高側開關； 一低側開關； 一控制器電路，用以輸出一第一輸入訊號及一第二輸入訊號； 一第一隔離式積體電路，耦接於該控制器電路及該高側開關之間，且包含一第一訊號延遲設定電路、一第一訊號輸入端、一第二訊號輸入端、一第一可替代端及一第一二次側接地端，其中該第一隔離式積體電路用以經由該第一訊號輸入端接收該第一輸入訊號，並用以經由該第二訊號輸入端接收該第二輸入訊號，以產生用以驅動該高側開關的一第一輸出訊號；以及 一第二隔離式積體電路，耦接於該控制器電路及該低側開關之間，且包含一第二訊號延遲設定電路、一第三訊號輸入端、一第四訊號輸入端、一第二可替代端及一第二二次側接地端，其中該第二隔離式積體電路用以經由該第三訊號輸入端接收該第二輸入訊號，並用以經由該第四訊號輸入端接收該第一輸入訊號，以產生用以驅動該低側開關的一第二輸出訊號； 其中在該第一隔離式積體電路所接收的一第一二次側電源電壓及該第二隔離式積體電路所接收的一第二二次側電源電壓超過一預設電壓時，該第一訊號延遲設定電路依據該第一可替代端及該第一二次側接地端的一第一電壓差計算一第一延遲時間，且該第二訊號延遲設定電路依據該第二可替代端及該第二二次側接地端的一第二電壓差計算一第二延遲時間； 其中在該第一二次側電源電壓及該第二二次側電源電壓超過大於該預設電壓的一保護電壓時，該第一訊號延遲設定電路依據該第一延遲時間延遲該第一隔離式積體電路依據該第一輸入訊號及該第二輸入訊號產生的一第一二次側訊號以控制該第一輸出訊號的占空比，且該第二訊號延遲設定電路依據該第二延遲時間延遲該第二隔離式積體電路依據該第一輸入訊號及該第二輸入訊號產生的一第二二次側訊號以控制該第二輸出訊號的占空比，從而使該高側開關與該低側開關不會同時導通。

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