CN221103319U - 信号延迟设定电路、隔离式集成电路及电源转换电路系统 - Google Patents

Abstract

本实用新型提供信号延迟设定电路、隔离式集成电路及电源转换电路系统。隔离式集成电路接收第一电源电压，通过两个信号输入端接收第一输入信号及第二输入信号，并输出依据第一输入信号及第二输入信号产生的输出信号。在第一电源电压位于预设电压范围内时，信号延迟设定电路在两个信号输入端产生电压差，并依据电压差计算延迟时间。在第一电源电压大于预设电压范围的上限值时，信号延迟设定电路依据延迟时间延迟第一输入信号或第二输入信号，以控制输出信号的占空比。通过信号延迟设定电路控制隔离式集成电路的输出信号的占空比，电源转换电路系统有效产生停滞时间来保护高侧开关及低侧开关，并具有低偏差、高可靠性、对于电路面积的需求小等优势。

Description

信号延迟设定电路、隔离式集成电路及电源转换电路系统

技术领域

本实用新型有关于一种信号延迟设定电路，特别是指一种应用于隔离式集成电路的信号延迟设定电路。

背景技术

在由高侧开关及低侧开关组成的电路结构中，通常需要让高侧开关及低侧开关交替地导通来完成操作。然而，高侧开关及低侧开关可能因为一些非理想因素而同时导通，如此可能造成高侧开关及低侧开关因为大电流流过而损坏。

一些相关技术通过使用电阻电容电路(RC circuit)设定或使用微调(trim)方式产生死区或停滞时间(dead time)，来确保高侧开关及低侧开关不会同时导通，但此些相关技术各有其问题。举例来说，使用电阻电容电路的相关技术所产生的停滞时间可能因为电阻及/或电容的物理特性而有较高的偏差。又例如，使用微调方式的相关技术可能增加整个系统的复杂度。因此，有必要提出新的方式来解决上述问题。

实用新型内容

本实用新型的一态样为一种适用于隔离式集成电路的信号延迟设定电路。隔离式集成电路包含第一信号输入端、第二信号输入端以及信号输出端，第一信号输入端用以接收第一输入信号，第二信号输入端用以接收第二输入信号，且信号输出端用以输出依据第一输入信号及第二输入信号产生的输出信号。信号延迟设定电路包含压降产生电路、延迟时间控制电路以及信号延迟电路。压降产生电路用以在第一信号输入端以及第二信号输入端产生电压差。延迟时间控制电路耦接于压降产生电路，用以在第一电源电压位于预设电压范围内时，致能压降产生电路产生电压差，并用以依据电压差计算延迟时间，其中隔离式集成电路还包含第一电源端，第一电源端用以接收第一电源电压。信号延迟电路耦接于延迟时间控制电路，并用以在第一电源电压大于预设电压范围的上限值时，依据延迟时间延迟第一输入信号及第二输入信号中的一者，以控制输出信号的占空比。

在一些实施例中，该压降产生电路包含电流产生电路、电阻元件以及开关电路。该电流产生电路耦接于该第一电源端，并用以输出侦测电流。该电阻元件耦接于该第一信号输入端及该第二信号输入端之间。该开关电路耦接于该电流产生电路、该电阻元件以及第一接地电压，并用以在该延迟时间控制电路致能该压降产生电路时导通，以让该侦测电流流过该电阻元件，从而使该电压差在该电阻元件的两端产生。

在一些实施例中，该电阻元件配置于该隔离式集成电路的外部，而该电流产生电路及该开关电路配置于该隔离式集成电路的内部。

在一些实施例中，该开关电路包含第一开关以及第二开关。该第一开关耦接于该电流产生电路及该第一信号输入端之间。该第二开关耦接于该第二信号输入端及该隔离式集成电路的第一接地端之间，其中该第一接地端用以接收该第一接地电压。

在一些实施例中，该延迟时间控制电路包含电压感测电路、延迟时间计算电路、开关驱动电路以及中控电路。该电压感测电路用以感测该第一信号输入端以及该第二信号输入端的该电压差，以输出对应于该电压差的感测电压值。该延迟时间计算电路用以依据该感测电压值计算该延迟时间，以将该延迟时间输出至该信号延迟电路。该开关驱动电路用以控制该压降产生电路中开关电路导通或关断。该中控电路耦接于该电压感测电路、该延迟时间计算电路及该开关驱动电路，并用以控制该电压感测电路、该延迟时间计算电路及该开关驱动电路。

在一些实施例中，该延迟时间控制电路还包含存储电路。该存储电路耦接于该电压感测电路、该延迟时间计算电路及该中控电路，并用以储存该感测电压值，以提供该感测电压值至该延迟时间计算电路。

在一些实施例中，该信号延迟电路耦接于该第二信号输入端，并用以让该第二输入信号的多个下降缘或反相的该第二输入信号的多个上升缘延迟该延迟时间。

在一些实施例中，该预设电压范围介于上电复位电压及欠压锁定电压之间。

本实用新型的一态样为一种隔离式集成电路。隔离式集成电路包含一次侧电路、隔离电路、二次侧电路及信号延迟设定电路。一次侧电路用以通过通过第一电源端接收第一电源电压，用以通过通过第一信号输入端接收第一输入信号，用以通过第二信号输入端接收第二输入信号，用以依据第一输入信号及第二输入信号产生中间信号。隔离电路耦接于一次侧电路，并用以传输中间信号。二次侧电路耦接于隔离电路，用以通过隔离电路接收中间信号，并用以通过信号输出端输出依据中间信号产生的输出信号。信号延迟设定电路耦接于一次侧电路，用以在第一电源电压位于预设电压范围内时，依据第一信号输入端以及第二信号输入端的电压差计算延迟时间，并用以在第一电源电压大于预设电压范围的上限值时，依据延迟时间延迟第一输入信号及第二输入信号中的一者，以控制输出信号的占空比。

本实用新型的一态样为一种电源转换电路系统。电源转换电路系统包含高侧开关、低侧开关、控制器电路、第一隔离式集成电路及第二隔离式集成电路。控制器电路用以输出第一输入信号及第二输入信号。第一隔离式集成电路耦接于控制器电路及高侧开关，包含第一信号延迟设定电路，用以通过第一信号输入端接收第一输入信号，用以通过第二信号输入端接收第二输入信号，并用以依据第一输入信号及第二输入信号产生用以驱动高侧开关的第一输出信号。第二隔离式集成电路耦接于控制器电路及低侧开关，包含第二信号延迟设定电路，用以通过第三信号输入端接收第二输入信号，用以通过第四信号输入端接收第一输入信号，并用以依据第一输入信号及第二输入信号产生用以驱动低侧开关的第二输出信号。在第一电源电压位于预设电压范围内时，第一信号延迟设定电路依据第一信号输入端及第二信号输入端的第一电压差计算第一延迟时间，且第二信号延迟设定电路依据第三信号输入端及第四信号输入端的第二电压差计算第二延迟时间。在第一电源电压大于预设电压范围的上限值时，第一信号延迟设定电路依据第一延迟时间延迟第二输入信号以控制第一输出信号的占空比，且第二信号延迟设定电路依据第二延迟时间延迟第一输入信号以控制第二输出信号的占空比，从而使高侧开关与低侧开关不会同时导通。

综上，通过信号延迟设定电路控制隔离式集成电路产生的输出信号的占空比，本实用新型的电源转换电路系统可有效产生停滞时间来保护高侧开关及低侧开关。此外，相较于一些通过使用电阻电容电路设定或使用微调(trim)方式来产生停滞时间的相关技术，本实用新型的隔离式集成电路及电源转换电路系统具有低偏差、高可靠性、对于电路面积的需求小等优势。

附图说明

图1为依据本实用新型的一些实施例绘示的一种电源转换电路系统的电路方框图。

图2为依据本实用新型的一些实施例绘示的一种隔离式集成电路的电路示意图。

图3为依据本实用新型的一些实施例绘示的一种延迟时间控制电路的电路方框图。

图4为依据本实用新型的一些实施例绘示的一种隔离式集成电路的信号时序图。

图5为依据本实用新型的一些实施例绘示的一种隔离式集成电路的信号时序图。

图6为依据本实用新型的一些实施例绘示的两个隔离式集成电路的输出信号时序图。

具体实施方式

下文举实施例配合所附附图作详细说明，但所描述的具体实施例仅用以解释本案，并不用来限定本案，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本实用新型所涵盖的范围。

在全篇说明书与权利要求所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此揭示的内容中与特殊内容中的平常意义。

关于本文中所使用的“耦接”或“连接”，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，也可指二或多个元件相互操作或动作。

请参阅图1，图1为依据本实用新型的一些实施例绘示的电源转换电路系统100的电路方框图。在一些实施例中，电源转换电路系统100包含控制器电路11、隔离式集成电路13、隔离式集成电路15、高侧开关17以及低侧开关19。具体而言，电源转换电路系统100可以例如但不限于为一种降压转换器(buck converter)。

在一些实施例中，如图1所示，控制器电路11电性耦接于隔离式集成电路13及隔离式集成电路15。隔离式集成电路13电性耦接于高侧开关17，且第二隔离式集成电路15电性耦接于低侧开关19。又，高侧开关17与低侧开关19串联连接。应当理解，在一些实施例中，高侧开关17及低侧开关19之间的连接节点可以电性耦接于负载电路(图中未示)。

依据上述电源转换电路系统100的电路架构，在一些实施例中，控制器电路11用以输出第一输入信号IN+以及第二输入信号IN-至隔离式集成电路13及隔离式集成电路15，其中第一输入信号IN+及第二输入信号IN-可以彼此反相。隔离式集成电路13用以依据第一输入信号IN+及第二输入信号IN-产生输出信号OUT1至高侧开关17。隔离式集成电路15用以依据第一输入信号IN+及第二输入信号IN-产生输出信号OUT2至低侧开关19。通过输出信号OUT1及输出信号OUT2的驱动，高侧开关17及低侧开关19将交替地导通(turn-on)，以产生流过前述负载电路的输出电流(图中未示)。在一些实施例中，第一输入信号IN+、第二输入信号IN-、输出信号OUT1及输出信号OUT2均为周期性信号。此外，输出信号OUT1及输出信号OUT2基本上也彼此反相，因而可驱动高侧开关17及低侧开关19交替地导通。

在一些实施例中，隔离式集成电路13包含第一电源端P31、第一信号输入端P32、第二信号输入端P33、第一接地端P34、第二电源端P35、信号输出端P36、输出/箝位端P37以及第二接地端P38。如图1所示，隔离式集成电路13通过第一电源端P31接收第一电源电压VCC1，通过第一信号输入端P32接收第一输入信号IN+，通过第二信号输入端P33接收第二输入信号IN-，通过第一接地端P34接收第一接地电压GND1，通过第二电源端P35接收第二电源电压VDD1，通过信号输出端P36输出前述输出信号OUT1，并通过第二接地端P38接收第二接地电压VEE1。

在一些进一步实施例中，输出/箝位端P37可电性耦接于高侧开关17，隔离式集成电路13通过信号输出端P36输出第一电平输出信号(图中未示)至高侧开关17，或通过输出/箝位端P37输出第二电平输出信号(图中未示)至高侧开关17，以作为输出信号OUT1，即，信号输出端P36和输出/箝位端P37共同用来控制高侧开关17，其中第一电平输出信号可具有低逻辑位准，第二电平输出信号可具有高逻辑位准。在另一些进一步实施例中，隔离式集成电路13由信号输出端P36输出上述第一电平输出信号或第二电平输出信号至高侧开关17以控制高侧开关17的导通状态，而输出/箝位端P37电性耦接于外部元件(图中未示)，以在高侧开关17关断(turn-off)时实施箝位(clamp)操作。

在一些实施例中，隔离式集成电路15包含第一电源端P51、第一信号输入端P52、第二信号输入端P53、第一接地端P54、第二电源端P55、信号输出端P56、输出/箝位端P57以及第二接地端P58。如图1所示，隔离式集成电路15通过第一电源端P51接收第一电源电压VCC2，通过第一信号输入端P52接收第二输入信号IN-，通过第二信号输入端P53接收第一输入信号IN+，通过第一接地端P54接收第一接地电压GND2，通过第二电源端P55接收第二电源电压VDD2，通过信号输出端P56输出前述输出信号OUT2，并通过第二接地端P58接收第二接地电压VEE2。

在一些进一步实施例中，输出/箝位端P57可电性耦接于低侧开关19，隔离式集成电路15通过信号输出端P56输出第一电平输出信号(图中未示)至低侧开关19，或通过输出/箝位端P57输出第二电平输出信号(图中未示)至低侧开关19，以作为输出信号OUT2，即，信号输出端P56和输出/箝位端P57共同用来控制低侧开关19，其中第一电平输出信号可具有低逻辑位准，第二电平输出信号可具有高逻辑位准。在另一些进一步实施例中，隔离式集成电路15由信号输出端P56输出上述第一电平输出信号或第二电平输出信号至低侧开关19以控制低侧开关19的导通状态，而输出/箝位端P57电性耦接于外部元件(图中未示)，以在低侧开关19关断(turn-off)时实施箝位(clamp)操作。

在上述实施例中，如图1所示，高侧开关17耦接于第三电源电压HVDC，且低侧开关19耦接于第二接地电压VEE2。也就是说，高侧开关17与低侧开关19在第三电源电压HVDC及第二接地电压VEE2之间串联连接。在上述实施例中，第一电源电压VCC1、第一电源电压VCC2、第二电源电压VDD1、第二电源电压VDD2及第三电源电压HVDC彼此不相同，第一接地电压GND1、第一接地电压GND2、第二接地电压VEE1及第二接地电压VEE2彼此不相同，但本实用新型并不以此为限。

一般来说，高侧开关17及低侧开关19各自可通过晶体管(例如：金属氧化物半导体(metal oxide semiconductor，MOS)晶体管)来实现。因此，若高侧开关17及低侧开关19因为一些非理想因素而同时导通的话，可能会产生大电流流过高侧开关17及低侧开关19，此进一步导致高侧开关17及低侧开关19本身或其内部的晶体管烧毁。

有鉴于此，在一些实施例中，隔离式集成电路13配置有信号延迟设定电路131，且隔离式集成电路15配置有信号延迟设定电路151。值得注意的是，信号延迟设定电路131及信号延迟设定电路151分别用于控制输出信号OUT1的占空比(duty ratio)及输出信号OUT2的占空比，从而确保高侧开关17及低侧开关19不会同时导通。

接着搭配图2详细说明隔离式集成电路13，图2为依据本实用新型的一些实施例绘示的隔离式集成电路13的电路示意图。在一些实施例中，隔离式集成电路13包含前述信号延迟设定电路131、一次侧电路133、隔离电路135以及二次侧电路137。具体而言，隔离式集成电路13可以例如但不限于为一种栅极驱动器。即，在一些实施例中，输出信号OUT1被输出至高侧开关17的晶体管的栅极。

在一些实施例中，信号延迟设定电路131包含压降产生电路311、延迟时间控制电路313以及信号延迟电路315。在一些进一步实施例中，压降产生电路311包含电流产生电路ICS、电阻元件RDT以及开关电路SW，其中开关电路SW包含第一开关SW1以及第二开关SW2。具体而言，电流产生电路ICS可通过电流源(例如：电流镜电路)来实现，电阻元件RDT可通过电阻器来实现，而第一开关SW1及第二开关SW2均可通过晶体管来实现。应当理解，在一些实施例中，电阻元件RDT也可由其他合适的被动元件(例如：电容、电感等)取代。

在一些实施例中，一次侧电路133包含逻辑控制电路331、逻辑电路333、逻辑电路335以及逻辑电路337。具体而言，逻辑控制电路331可通过振荡器、调变器、发射器或其组合来实现，逻辑电路333可通过与门(AND gate)来实现，逻辑电路335可通过缓冲栅来实现，而逻辑电路337可通过非门(NOT gate)来实现。

在一些实施例中，逻辑电路335耦接于第一信号输入端P32及逻辑电路333的第一数据输入端之间。信号延迟电路315耦接于第二信号输入端P33及逻辑电路337的数据输入端之间，而逻辑电路337则耦接于信号延迟电路315及逻辑电路333的第二数据输入端之间。又，逻辑电路333的数据输出端耦接于逻辑控制电路331的数据输入端。

在一些实施例中，电流产生电路ICS耦接于第一电源端P31及第一开关SW1之间。第一开关SW1耦接于电流产生电路ICS及第一信号输入端P32之间。电阻元件RDT耦接于第一信号输入端P32及第二信号输入端P33之间。第二开关SW2耦接于第二信号输入端P33及第一接地端P34之间。

在一些实施例中，延迟时间控制电路313耦接于第一电源端P31、逻辑控制电路331、信号延迟电路315、第一信号输入端P32、第二信号输入端P33、第一开关SW1及第二开关SW2。

由上述信号延迟设定电路131及一次侧电路133的说明可知，信号延迟设定电路131耦接于一次侧电路133。此外，在一些进一步实施例中，如图2所示，信号延迟设定电路131中的电阻元件RDT配置于隔离式集成电路13的外部，而信号延迟设定电路131中的电流产生电路ICS、第一开关SW1及第二开关SW2则配置于隔离式集成电路13的内部。然而，本实用新型并不以此为限，任何可在特定期间内于第一信号输入端P32及第二信号输入端P33产生电压差VDT的电路都可用来实现信号延迟设定电路131。

在一些实施例中，隔离电路135的一端耦接于一次侧电路133的输出端(即，逻辑控制电路331的数据输出端)，而隔离电路135的另一端耦接于二次侧电路137的输入端，以因应系统需求在隔离式集成电路13中的一次侧电路133及二次侧电路137之间提供电气绝缘。据此，一次侧电路133的工作电压(即，第一电源电压VCC1及第一接地电压GND1)不同于二次侧电路137的工作电压(即，第二电源电压VDD1及第二接地电压VEE1)。具体而言，隔离电路135可通过被动元件(例如：电容器351)或绝缘元件(例如：变压器)来实现。

在一些实施例中，在确保一次侧电路133及二次侧电路137之间电压隔离(即，前述电气绝缘)的同时，隔离电路135还用以作为一次侧电路133及二次侧电路137之间的通信接口，以让数据、信号及/或信息从一次侧电路133传输(例如，通过电压耦合现象)至二次侧电路137。此外，在一些实施例中，二次侧电路137可通过解调器、接收器、放大器或其组合来实现。

在一些实施例中，第一电源电压VCC1从0伏特开始上升。在第一电源电压VCC1上升达到上电复位(power-on reset)电压POR(例如：1.2～1.8伏特)之后，隔离式集成电路13将被初始化至已知状态，以利隔离式集成电路13中的逻辑运算。接着，在第一电源电压VCC1持续上升达到欠压锁定(undervoltage lockout)电压UVLO(例如：3、5、8伏特)之后，隔离式集成电路13随即依据第一输入信号IN+及第二输入信号IN-运作。

在一些实施例中，延迟时间控制电路313用以侦测第一电源电压VCC1。当侦测到第一电源电压VCC1大于上电复位电压POR并小于欠压锁定电压UVLO时，延迟时间控制电路313控制第一开关SW1及第二开关SW2导通。据此，第一电源电压VCC1及第一接地电压GND1之间将形成电流路径。具体而言，所述电流路径包含第一电源端P31、电流产生电路ICS、第一开关SW1、电阻元件RDT、第二开关SW2及第一接地端P34。

在一些实施例中，电流产生电路ICS用以依据第一电源电压VCC1产生侦测电流Id，其中侦测电流Id可为固定电流。通过所述电流路径，电流产生电路ICS所产生的侦测电流Id将依序流过第一电源端P31、电流产生电路ICS、第一开关SW1、电阻元件RDT及第二开关SW2，并流至第一接地端P34。由欧姆定律可知，侦测电流Id流过电阻元件RDT，将使电压差VDT在电阻元件RDT的两端(即，第一信号输入端P32及第二信号输入端P33)产生。在一些实施例中，延迟时间控制电路313用以依据电压差VDT计算延迟时间DT，此将在下述段落中搭配图3详细说明。

请参阅图3，图3为依据本实用新型的一些实施例绘示的延迟时间控制电路313的电路方框图。在一些实施例中，延迟时间控制电路313包含中控电路3131、电压感测电路3133、存储电路3135、延迟时间计算电路3137以及开关驱动电路3139。如图3所示，电压感测电路3133耦接于第一信号输入端P32及第二信号输入端P33。存储电路3135耦接于电压感测电路3133，且延迟时间计算电路3137耦接于存储电路3135。中控电路3131则耦接于电压感测电路3133、存储电路3135、延迟时间计算电路3137及开关驱动电路3139。

在一些实施例中，中控电路3131用以侦测第一电源电压VCC1，并用以控制电压感测电路3133、存储电路3135、延迟时间计算电路3137及开关驱动电路3139的运作。

在一些实施例中，电压感测电路3133感测第一信号输入端P32及第二信号输入端P33的电压差VDT，以输出对应于电压差VDT的感测电压值VSEN。在一些实施例中，感测电压值VSEN即为侦测电流Id的电流值(例如：0.1～100微安培(μA))乘上电阻元件RDT的电阻值(例如：1～500千欧姆(kΩ))。

在一些实施例中，存储电路3135用以储存感测电压值VSEN，以提供感测电压值VSEN至延迟时间计算电路3137。具体而言，存储电路3135可通过一或多个存储器来实现。

在一些实施例中，延迟时间计算电路3137用以依据感测电压值VSEN计算延迟时间DT。在一些进一步实施例中，存储电路3135中预先储存查找表(图中未示)，其中所述查找表记录了多个电压值及对应的多个时长。因此，延迟时间计算电路3137可通过将所述查找表中的多个电压值与感测电压值VSEN比对，找到多个电压值中与感测电压值VSEN相同的电压值，并将该电压值所对应的时长作为延迟时间DT。应当理解，在没有从多个电压值中找到与感测电压值VSEN相同的该电压值的情况下，延迟时间计算电路3137可进一步通过(例如但不限于)插值法，计算出延迟时间DT。

计算延迟时间DT的方式并不限于上述。举例来说，在一些实施例中，延迟时间计算电路3137通过将感测电压值VSEN代入下方公式(1)来计算出延迟时间DT，其中a与b各自可为预先设定好的任意数值。应当理解，延迟时间计算电路3137并不限于使用公式(1)来计算延迟时间DT，任何可以描述感测电压值VSEN与延迟时间DT之间关系的公式都可让延迟时间计算电路3137用来计算延迟时间DT。

DT＝a×VSEN+b…(1)

承接延迟时间控制电路313控制第一开关SW1及第二开关SW2导通的上述实施例，延迟时间控制电路313可通过图3的开关驱动电路3139控制第一开关SW1及第二开关SW2导通或关断。举例来说，当中控电路3131侦测到第一电源电压VCC1大于上电复位电压POR并小于欠压锁定电压UVLO时，中控电路3131控制开关驱动电路3139输出致能信号SEN至第一开关SW1及第二开关SW2，以控制第一开关SW1及第二开关SW2导通。

在一些实施例中，当侦测到第一电源电压VCC1不大于上电复位电压POR或不小于欠压锁定电压UVLO时，延迟时间控制电路313通过开关驱动电路3139控制第一开关SW1及第二开关SW2关断。据此，侦测电流Id不会流过电阻元件RDT。

由图2及图3的说明可知，延迟时间控制电路313用以在第一电源电压VCC1位于预设电压范围(即，上电复位电压POR及欠压锁定电压UVLO之间)内时，致能压降产生电路311(即，导通第一开关SW1和第二开关SW2)在第一信号输入端P32及第二信号输入端P33产生电压差VDT。此外，延迟时间控制电路313可以查表或公式计算方式，依据电压差VDT计算延迟时间DT。

在一些实施例中，在延迟时间计算电路3137计算出延迟时间DT之后，延迟时间控制电路313如图2所示，将延迟时间DT提供给信号延迟电路315。

在一些实施例中，如前述说明，当侦测到第一电源电压VCC1持续上升超过欠压锁定电压UVLO时，延迟时间控制电路313禁能压降产生电路311(即，关断第一开关SW1和第二开关SW2)。据此，隔离式集成电路13可依据第一输入信号IN+及第二输入信号IN-运作，且信号延迟电路315可依据延迟时间DT延迟其所接收到的信号。

接着搭配图2及图4说明隔离式集成电路13依据第一输入信号IN+及第二输入信号IN-的运作，其中图4为依据本实用新型的一些实施例绘示的与隔离式集成电路13相关的一些信号的时序图。

在一些实施例中，如图2所示，一次侧电路133通过逻辑电路335从第一信号输入端P32接收第一输入信号IN+。

在一些实施例中，如图2所示，信号延迟电路315从第二信号输入端P33接收第二输入信号IN-，并依据延迟时间DT延迟第二输入信号IN-，以输出延迟输入信号DIN-至逻辑电路337。在一些进一步实施例中，如图4所示，信号延迟电路315依据延迟时间DT延迟第二输入信号IN-的下降缘(falling edge)RE-，来产生延迟输入信号DIN-。因此，在图4中，延迟输入信号DIN-的下降缘DRE-将落后第二输入信号IN-的下降缘RE-约延迟时间DT。在此实施例中，信号延迟电路315可以是一种数位电路，便于仅延迟第二输入信号IN-的下降缘RE-，但本实用新型不限于此。此外，虽然此实施例中信号延迟电路315是设置在第二输入信号IN-的传输路径上，但在本实用新型的一些变化例中，信号延迟电路315可改为设置在第一输入信号IN+的传输路径上，如此也可达到相同功效。

在图2的实施例中，逻辑电路335将第一输入信号IN+缓冲后传输至逻辑电路333，而逻辑电路337将延迟输入信号DIN-反相后传输至逻辑电路333。此后，逻辑电路333依据第一输入信号IN+及延迟输入信号DIN-产生中间信号MID1至逻辑控制电路331，而逻辑控制电路331可对中间信号MID1适当地处理(例如：信号缓冲、信号放大等)后耦合至隔离电路135。

在一些实施例中，如图2所示，隔离电路135用以将中间信号MID1从一次侧电路133耦合传输至二次侧电路137，以供二次侧电路137依据中间信号MID1产生输出信号OUT1。在一些进一步实施例中，二次侧电路137接收并适当地处理(例如：信号缓冲、信号放大等)与中间信号MID1实质上相同的信号，来产生输出信号OUT1。因此，在一些实施例中，如图4所示，输出信号OUT1的波形与中间信号MID1的波形实质上有相同的在频率及/或周期。

接着再搭配图4进一步说明输出信号OUT1。在采用图2电路架构的情况下，输出信号OUT1的每个周期都有致能期间DTEN1(对应致能位准的输出信号OUT1)以及禁能期间DTDE1(对应禁能位准的输出信号OUT1)。

又，图4中还以粗虚线表示在隔离式集成电路13没有在一次侧电路133中对第二输入信号IN-延迟的情况下，输出信号OUT1的上升缘(rising edge)。在此情况下，隔离式集成电路13所输出信号的每个周期都有致能期间TEN1以及禁能期间TDE1。由图4可知，相较于没有在一次侧电路133中对第二输入信号IN-延迟所产生的输出信号OUT1，采用图2电路架构所产生的输出信号OUT1具有较低的占空比(即，致能期间DTEN1在输出信号OUT1的一周期中所占的比例)。前述“较低的占空比”可避免高侧开关17及低侧开关19同时导通，此功效将在后述段落中配合图6详细说明。

请参阅图5，图5为依据本实用新型的一些实施例绘示的与隔离式集成电路15相关的一些信号的时序图。应当理解，图1中的隔离式集成电路15可采用与图2中的隔离式集成电路13相同或相似的电路架构，故在此省略对于隔离式集成电路15的详细说明。

如图5所示，隔离式集成电路15与隔离式集成电路13之间的差异主要在于，隔离式集成电路15通过第一信号输入端P52接收第二输入信号IN-，并通过第二信号输入端P53接收第一输入信号IN+。换句话说，在一些实施例中，隔离式集成电路15中的信号延迟设定电路151会延迟第一输入信号IN+的下降缘RE+，使隔离式集成电路15产生输出信号OUT2。类似于输出信号OUT1，输出信号OUT2的每个周期都有致能期间DTEN2(对应致能位准的输出信号OUT2)以及禁能期间DTDE2(对应禁能位准的输出信号OUT2)。

此外，图5中同样以粗虚线表示在隔离式集成电路15没有在的一次侧电路中对第一输入信号IN+延迟的情况下，输出信号OUT2的上升缘。在此情况下，隔离式集成电路15所输出信号的每个周期都有致能期间TEN2以及禁能期间TDE2。由图5可知，相较于没有在隔离式集成电路15的一次侧电路中对第一输入信号IN+延迟所产生的输出信号OUT2，有在隔离式集成电路15的一次侧电路中对第一输入信号IN+延迟所产生的输出信号OUT2具有较低的占空比(即，致能期间DTEN2在输出信号OUT2的一周期中所占的比例)。前述“较低的占空比”可避免高侧开关17及低侧开关19同时导通，此功效将在后述段落中配合图6详细说明。

在上述实施例中，图1的高侧开关17依据致能位准的输出信号OUT1(对应图4的致能期间DTEN1)导通，并依据禁能位准的输出信号OUT1(对应图4的禁能期间DTDE1)关断。图1的低侧开关19依据致能位准的输出信号OUT2(对应图5的致能期间DTEN2)导通，并依据禁能位准的输出信号OUT2(对应图5的禁能期间DTDE2)关断。

接着搭配图6进一步说明输出信号OUT1及输出信号OUT2之间的关系，图6为依据本实用新型的一些实施例绘示的输出信号OUT1及输出信号OUT2的时序图。由上述说明可知，信号延迟设定电路131控制隔离式集成电路13产生占空比较低的输出信号OUT1，且信号延迟设定电路151控制隔离式集成电路15产生占空比较低的输出信号OUT2。据此，如图6所示，高侧开关17会在期间QON1(对应输出信号OUT1的致能期间DTEN1)导通，而低侧开关19则会在期间QON2(对应输出信号OUT2的致能期间DTEN2)导通。期间QON1及期间QON2并无重叠，此代表高侧开关17及低侧开关19不会同时导通。期间QON1及期间QON2之间的期间DZ通常被称为死区或停滞时间(dead time)。

在述实施例中，如图2所示，逻辑电路337耦接于信号延迟电路315及逻辑电路333之间，但本实用新型并不以此为限制。举例来说，在一些实施例中，逻辑电路337耦接于第二信号输入端P33及信号延迟电路315之间。在此配置下，逻辑电路337将第二输入信号IN-反相后传输至信号延迟电路315。信号延迟电路315接着依据延迟时间DT延迟反相的第二输入信号IN-的多个上升缘，如此也可产生如图4所示的输出信号OUT1。

在上述实施例中，如图2所示，信号延迟电路315用以延迟来自第二信号输入端P33的第二输入信号IN-，但本实用新型并不以此为限制。举例来说，在一些实施例中，信号延迟电路315可改为串联连接在逻辑电路335之前或之后，并依据延迟时间DT延迟来自第一信号输入端P32的第一输入信号IN+的多个上升缘，且来自第二信号输入端P33的第二输入信号IN-直接传递至逻辑电路337，如此也可产生如图4所示的输出信号OUT1。

由上述说明可知，本实用新型的信号延迟电路315可在第一电源电压VCC1大于预设电压范围的上限值(即，超过欠压锁定电压UVLO)时，依据延迟时间DT延迟第一输入信号IN+及第二输入信号IN-中的一者，以控制输出信号OUT1的占空比。应当理解，上述说明也适用于隔离式集成电路15中的信号延迟设定电路151，即信号延迟设定电路151可依据延迟时间DT延迟第一输入信号IN+及第二输入信号IN-中的一者，以控制输出信号OUT2的占空比。由于可参考信号延迟设定电路131来针对信号延迟设定电路151进行配置，其余关于信号延迟设定电路151的细节说明在此省略。

在上述实施例中，如图2所示，逻辑控制电路331将中间信号MID1适当地处理(例如：信号缓冲、信号放大等)后耦合至隔离电路135。在一些进一步实施例中，逻辑控制电路331通过调变器，依据振荡器所提供的基频信号对中间信号MID1进行调变，以产生调变信号。隔离电路135将调变信号耦合至二次侧电路137。二次侧电路137通过解调器，对调变信号进行解调，以产生与中间信号MID1实质上相同的信号。

此外，本实用新型的延迟时间控制电路313也不限于图3所示的电路架构。举例来说，在一些实施例中，中控电路3131可通过其内部存储电路(图中未示)来接收并储存感测电压值VSEN，以提供感测电压值VSEN给延迟时间计算电路3137。在此些实施例中，存储电路3135可从图3中省略。

由上述本实用新型的实施方式可知，通过信号延迟设定电路131及信号延迟设定电路151分别控制隔离式集成电路13产生的输出信号OUT1的占空比及隔离式集成电路15产生的输出信号OUT2的占空比，本实用新型的电源转换电路系统100可有效产生停滞时间来避免高侧开关17及低侧开关19同时导通，故可达到保护高侧开关17及低侧开关19的功效。此外，相较于一些通过使用电阻电容电路设定或使用微调(trim)方式来产生停滞时间的相关技术，本实用新型的隔离式集成电路13、隔离式集成电路15及电源转换电路系统100具有低偏差、高可靠性、对于电路面积的需求小等优势。

虽然本实用新型已以实施方式揭露如上，然其并非用以限定本实用新型的范畴，所属技术领域技术人员在不脱离本实用新型的精神和范围内，当可作各种更动与润饰，因此本实用新型的保护范围当视所附的权利要求所界定者为准。

【符号说明】

11:控制器电路

13,15:隔离式集成电路

17:高侧开关

19:低侧开关

100:电源转换电路系统

131,151:信号延迟设定电路

133:一次侧电路

135:隔离电路

137:二次侧电路

311:压降产生电路

313:延迟时间控制电路

315:信号延迟电路

331:逻辑控制电路

333,335,337:逻辑电路

351:电容器

3131:中控电路

3133:电压感测电路

3135:存储电路

3137:延迟时间计算电路

3139:开关驱动电路

DIN-:延迟输入信号

DT:延迟时间

GND1,GND2:第一接地电压

HVDC:第三电源电压

ICS:电流产生电路

Id:侦测电流

IN+:第一输入信号

IN-:第二输入信号

MID1:中间信号

OUT1,OUT2:输出信号

P31,P51:第一电源端

P32,P52:第一信号输入端

P33,P53:第二信号输入端

P34,P54:第一接地端

P35,P55:第二电源端

P36,P56:信号输出端

P37,P57:输出/箝位端

P38,P58:第二接地端

POR:上电复位电压

QON1,QON2,DZ:期间

RDT:电阻元件

RE-,DRE-,RE+:下降缘

SEN:致能信号

SW:开关电路

SW1:第一开关

SW2:第二开关

TDE1,TDE2,DTDE1,DTDE2:禁能期间

TEN1,TEN2,DTEN1,DTEN2:致能期间

UVLO:欠压锁定电压

VCC1,VCC2:第一电源电压

VDD1,VDD2:第二电源电压

VDT:电压差

VEE1,VEE2:第二接地电压

VSEN:感测电压值。

Claims (10)

1.一种信号延迟设定电路，适用于隔离式集成电路，其特征在于，该隔离式集成电路包含第一信号输入端、第二信号输入端以及信号输出端，该第一信号输入端用以接收第一输入信号，该第二信号输入端用以接收第二输入信号，该信号输出端用以输出依据该第一输入信号及该第二输入信号产生的输出信号，且该信号延迟设定电路包含：

压降产生电路，用以在该第一信号输入端以及该第二信号输入端产生电压差；

延迟时间控制电路，耦接于该压降产生电路，并用以在第一电源电压位于预设电压范围内时，致能该压降产生电路产生该电压差，并用以依据该电压差取得延迟时间，其中该隔离式集成电路还包含第一电源端，该第一电源端用以接收该第一电源电压；以及

信号延迟电路，耦接于该延迟时间控制电路，并用以在该第一电源电压大于该预设电压范围的上限值时，依据该延迟时间延迟该第一输入信号及该第二输入信号中的一者，以控制该输出信号的占空比。

2.根据权利要求1所述的信号延迟设定电路，其特征在于，该压降产生电路包含：

电流产生电路，耦接于该第一电源端，并用以输出侦测电流；

电阻元件，耦接于该第一信号输入端及该第二信号输入端之间；以及

开关电路，耦接于该电流产生电路、该电阻元件以及第一接地电压，并用以在该延迟时间控制电路致能该压降产生电路时导通，以让该侦测电流流过该电阻元件，从而使该电压差在该电阻元件的两端产生。

3.根据权利要求2所述的信号延迟设定电路，其特征在于，该电阻元件配置于该隔离式集成电路的外部，而该电流产生电路及该开关电路配置于该隔离式集成电路的内部。

4.根据权利要求2所述的信号延迟设定电路，其特征在于，该开关电路包含：

第一开关，耦接于该电流产生电路及该第一信号输入端之间；以及

第二开关，耦接于该第二信号输入端及该隔离式集成电路的第一接地端之间，其中该第一接地端用以接收该第一接地电压。

5.根据权利要求1所述的信号延迟设定电路，其特征在于，该延迟时间控制电路包含：

电压感测电路，用以感测该第一信号输入端以及该第二信号输入端的该电压差，以输出对应于该电压差的感测电压值；

延迟时间计算电路，用以依据该感测电压值计算该延迟时间，以将该延迟时间输出至该信号延迟电路；

开关驱动电路，用以控制该压降产生电路中开关电路导通或关断；以及

中控电路，耦接于该电压感测电路、该延迟时间计算电路及该开关驱动电路，并用以控制该电压感测电路、该延迟时间计算电路及该开关驱动电路。

6.根据权利要求5所述的信号延迟设定电路，其特征在于，该延迟时间控制电路还包含：

存储电路，耦接于该电压感测电路、该延迟时间计算电路及该中控电路，并用以储存该感测电压值，以提供该感测电压值至该延迟时间计算电路。

7.根据权利要求1所述的信号延迟设定电路，其特征在于，该信号延迟电路耦接于该第二信号输入端，并用以让该第二输入信号的多个下降缘或反相的该第二输入信号的多个上升缘延迟该延迟时间。

8.根据权利要求1所述的信号延迟设定电路，其特征在于，该预设电压范围介于上电复位电压及欠压锁定电压之间。

9.一种隔离式集成电路，其特征在于，具有第一电源端、第一信号输入端、第二信号输入端及信号输出端，并包含：

一次侧电路，用以通过该第一电源端接收第一电源电压，用以通过该第一信号输入端接收第一输入信号，用以通过该第二信号输入端接收第二输入信号，用以依据该第一输入信号及该第二输入信号产生中间信号；

隔离电路，耦接于该一次侧电路，并用以传输该中间信号；

二次侧电路，耦接于该隔离电路，并用以通过该隔离电路接收该中间信号，并用以通过该信号输出端输出依据该中间信号产生的输出信号；以及

信号延迟设定电路，耦接于该一次侧电路，并用以在该第一电源电压位于预设电压范围内时，依据该第一信号输入端以及该第二信号输入端的电压差计算延迟时间，以及用以在该第一电源电压大于该预设电压范围的上限值时，依据该延迟时间延迟该第一输入信号及该第二输入信号中的一者，以控制该输出信号的占空比。

10.一种电源转换电路系统，其特征在于，包含：

高侧开关；

低侧开关；

控制器电路，用以输出第一输入信号及第二输入信号；

第一隔离式集成电路，耦接于该控制器电路及该高侧开关之间，具有第一信号输入端以及第二信号输入端，且包含第一信号延迟设定电路，其中该第一隔离式集成电路用以通过该第一信号输入端接收该第一输入信号，通过该第二信号输入端接收该第二输入信号，并依据该第一输入信号及该第二输入信号产生用以驱动该高侧开关的第一输出信号；以及

第二隔离式集成电路，耦接于该控制器电路及该低侧开关之间，具有第三信号输入端以及第四信号输入端，且包含第二信号延迟设定电路，其中该第二隔离式集成电路用以通过该第三信号输入端接收该第二输入信号，通过该第四信号输入端接收该第一输入信号，并依据该第一输入信号及该第二输入信号产生用以驱动该低侧开关的第二输出信号；

其中在第一电源电压位于预设电压范围内时，该第一信号延迟设定电路依据该第一信号输入端及该第二信号输入端的第一电压差计算第一延迟时间，且该第二信号延迟设定电路依据该第三信号输入端及该第四信号输入端的第二电压差计算第二延迟时间；

其中在该第一电源电压大于该预设电压范围的上限值时，该第一信号延迟设定电路依据该第一延迟时间延迟该第二输入信号以控制该第一输出信号的占空比，且该第二信号延迟设定电路依据该第二延迟时间延迟该第一输入信号以控制该第二输出信号的占空比，从而使该高侧开关与该低侧开关不会同时导通。