TWM624292U - 電感結構 - Google Patents

Abstract

一種電感結構，其於絕緣體中埋設複數電感線路及連接任二相鄰電感線路之複數牆狀之導電體，以藉由該複數層電感線路之各層均為類S形繞圈路徑之平面線圈之設計，提升電感值及品質因子，故本創作之電感結構無需使用習知導磁件及習知磁性粉末之混合物，即可滿足所需之要求。

Description

電感結構

本創作係有關一種電感結構，尤指一種可嵌埋於封裝基板中之基板型電感(Substrate-based Inductor)之複數層類S型線圈電感結構。

一般半導體應用裝置，例如通訊或高頻半導體裝置中，常需要將電阻器、電感器、電容器及振盪器(oscillator)等多數射頻(radio frequency)被動元件電性連接至所封裝之半導體晶片，俾使該半導體晶片具有特定之電流特性或發出訊號。例如：傳統電感有諸多之種類，有其各種應用(濾波、扼流、DC-DC converter等，但不限於上述)及其優劣勢。

以常用於具有射頻模組之裝置中的螺旋電感元件為例，在射頻模組高密度元件配置及微型化的需求下，縮小了各個元件之間的距離，同時也造成各個元件之間的容易產生電磁干擾，因此，如何避免各個元件之間的電磁干擾，且電感元件如何提供更佳的磁遮罩性、防電磁干擾的能力及電感元件本身的微型化，乃傳統的電感元件所面臨的問題。

又，螺旋電感元件在高頻應用時，如何提供較低的磁性損耗與渦流效應及較高的電感值，以得到較佳的Q值，進而降低電感元件能耗並提升效能，俾達到良好的電性，亦為傳統的電感元件另一個不斷要克服的課題。

基於上述問題，業界如TWI611439專利(如圖1所示)之使用磁性包覆件130提供磁遮罩及防電磁干擾能力，但於絕緣材中混合磁性粉末後其導磁率比起原磁性粉末相對地較低，致使該混合物對電感元件於提高電感值及磁遮罩及防電磁干擾能力依然有所限制。

再者，於絕緣材中混合磁性粉末，該混合物之均勻性較差，導致難以控制導磁性，且磁性粉末於載板成型後，因其材料特性不宜進行線路圖案化製程，故後續無法於該介電層或該磁性包覆件上進行增層線路之製作。

又，TWI611439專利之線圈元件100因採用射出成型、轉注成型或低溫共燒等方式製作，致使加工性不佳，因而僅只能進行小面積加工，無法大板面量產製作導致，電感之加工成本提高，且所製作出之線圈元件之幾何精度不佳，導致電感值之精度(Tolerance)不佳。

因此，如何克服上述習知技術之問題，實已成為目前業界亟待克服之課題。

有鑑於習知技術之問題，本創作提供一種電感結構，係包括：一絕緣體；複數層電感線路，係呈層狀間隔堆疊埋設於該絕緣體中，其中，該複數層電感線路之各層均為類S形繞圈路徑之平面線圈；至少一牆狀之導電體，係埋設於該絕緣體中並連接兩相鄰間隔堆疊之電感線路；一第一導電柱，係埋設於該絕緣體中並電性連接該最底層之電感線路，且該第一導電柱至少其中之一端面係露出於該絕緣體並連接一電性接觸墊；以及一第二導電柱，係埋設於該絕緣體 中並電性連接該最頂層之電感線路，且該第二導電柱至少其中之一端面係露出於該絕緣體並連接一電性接觸墊。

前述之電感結構中，該導電體之圖案形狀係對應該電感線路之局部弧形區段。例如，該絕緣體中埋設複數該導電體，且相間隔層之兩該導電體之位置係相互錯開。

前述之電感結構中，該導電體之圖案形狀係對應該電感線路之全部區段。

前述之電感結構中，該絕緣體中埋設複數該導電體，部分層之該導電體之圖案形狀係對應該電感線路之全部區段，而部分層之該導電體之圖案形狀係對應該電感線路之局部區段，且局部區段狀之各該導電體之位置係相互錯開。

前述之電感結構中，該第一導電柱之截面形狀係對應所連接之該電性接觸墊之圖案形狀。

前述之電感結構中，該第二導電柱之截面形狀係對應所連接之該電性接觸墊之圖案形狀。

前述之電感結構中，復包括嵌埋於該絕緣體中之遮蔽層，其係由若干彼此間並未電性連接之導電線段組合而成，且該遮蔽層係至少遮蔽該複數層電感線路之其中一外側面且未電性連接該電感線路。

由上可知，本創作之電感結構，主要藉由該複數層電感線路之各層均為類S形繞圈路徑之平面線圈之設計，以提升電感值及品質因子，故相較於習知技術，本創作之電感結構無需使用習知導磁件及習知磁性粉末之混合物，即可滿足所需之要求，因而得以克服習知技術之種種缺失。

100:線圈元件

130:磁性包覆件

2,3:電感結構

2a,3a:電感本體

20:絕緣體

20a:第一側

20b:第二側

21a,21b:接點

24a:第一導電柱

24b:第二導電柱

25a:第一電性接觸墊

25b:第二電性接觸墊

26:表面處理層

27b:絕緣保護層

33a,33b,43,53:導電體

51a,51b:遮蔽層

510:導電線段

42a,42b,42c,52a,52b,52c:電感線路

420,421,422:線圈

H,h,T:厚度

t:距離

圖1係為習知電感結構之剖面示意圖。

圖2係為本創作之電感結構之第一實施例之剖面示意圖。

圖2-1係為圖2之另一態樣之剖面示意圖。

圖3係為本創作之電感結構之第二實施例之剖面示意圖。

圖3-1係為圖3之另一態樣之剖面示意圖。

圖4係為圖2之其它態樣之剖面示意圖。

圖4-1係為圖4之另一態樣之剖面示意圖。

圖4A係為圖2-1之絕緣體之上視平面示意圖。

圖4B、圖4C及圖4D係為圖2之各層電感線路之上視平面示意圖。

圖4E係為圖2-1之絕緣體之內層之上視平面示意圖。

圖4F係為圖2之絕緣體之下視平面示意圖。

圖5-1至圖5-4係為圖4A之其它態樣之上視平面示意圖。

以下藉由特定的具體實施例說明本創作之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本創作之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本創作可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本創作所能產生之 功效及所能達成之目的下，均應仍落在本創作所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本創作可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本創作可實施之範疇。

圖2係為本創作之電感結構2之第一實施例之剖面示意圖。如圖2所示，所述之電感結構2係包括一絕緣體20、以及一埋設於該絕緣體20中之電感本體2a，且該電感本體2a係包含複數層(如三層)電感線路52a,52b,52c及連接各層電感線路52a,52b,52c之複數導電體53。

所述之絕緣體20係具有相對之第一側20a與第二側20b。於本實施例中，該絕緣體20係為介電材，如ABF(Ajinomoto Build-up Film)、感光型樹脂、聚醯亞胺(Polyimide，簡稱PI)、雙馬來醯亞胺三嗪(Bismaleimide Triazine，簡稱BT)、FR5之預浸材(Prepreg，簡稱PP)、模壓樹脂(Molding Compound)、膜狀環氧模壓樹脂(Epoxy Molding Compound，簡稱EMC)或其它適當材質。該絕緣體20之較佳之材料為易於做線路加工之PI、ABF或EMC。

所述之電感線路52a,52b,52c係為類S形繞圈路徑之平面線圈，且各層之電感線路52a,52b,52c之圖案形狀係大致相同，如圖4B至圖4D所示。

於本實施例中，各該電感線路52a,52b,52c之圖案形狀係呈半圓形彎曲線狀，且該電感本體2a之兩接點21a,21b係分別位於兩電感線路52a,52c之外端部(如圖4B及圖4D所示)，以作為輸入埠及輸出埠。例如，於該絕緣體20中埋設第一導電柱24a與第二導電柱24b，以令該第一導電柱24a連通該絕緣體20之第一側20a與第二側20b而連接其中一電感線路52a之其中一接點21a(如圖 4B所示)，且該第二導電柱24b連通該絕緣體20之第二側20b與另一電感線路52d以連接另一接點21b(如圖4D所示)。

再者，該第一導電柱24a之端面係連接一設於該絕緣體20第二側20b上之第一電性接觸墊25a，且該第二導電柱24b之端面係連接一設於該絕緣體20第二側20b上之第二電性接觸墊25b，以令該第一與第二電性接觸墊25a,25b用以外接其它電子元件，該第一與第二電性接觸墊25a,25b可設於該絕緣體20之單側或兩側。例如，該第一導電柱24a與第二導電柱24b係為實心不規則柱狀，且該第一與第二導電柱24a,24b之截面形狀係對應所連接之該第一與第二電性接觸墊25a,25b之圖案形狀，以接觸該第一與第二電性接觸墊25a,25b較多面積，藉以取得最大的導通面積。

另外，可於該第一與第二電性接觸墊25a,25b上形成一表面處理層26及/或焊錫材料，以利於接置其它電子元件，其中，形成該表面處理層26之材質係為鎳/金(Ni/Au)、鎳/鈀/金(Ni/Pd/Au)或有機保焊劑(OSP)等。例如，可於該絕緣體20之第二側20b上形成一絕緣保護層27b，並外露出該第一與第二電性接觸墊25a,25b或其上之表面處理層26，其中，形成該絕緣保護層27b之材質係為介電材、感光或非感光之有機絕緣材，如防焊材、ABF及EMC等。

應可理解地，可於該絕緣體20之第一側20a上形成另一絕緣保護層(圖未示)，且該另一絕緣保護層之材質係為介電材、感光或非感光之有機絕緣材，如防焊材、ABF及EMC等，但不限於上述。進一步，該絕緣保護層27b與該絕緣體20可為相同材質或不同材質，且為相同材質時，可簡化材料組合。

所述之導電體53之端面圖案形狀係對應該電感線路52a,52b,52c之局部弧形區段，如圖4B至圖4C所示之填滿黑色區域，並使相間隔層之兩該導電體53之位置相互錯開。

於本實施例中，該導電體53係呈牆狀，故相較於習知技術用雷射開圓孔之導電盲孔或通孔之方式，更能取得大面積接觸該些電感線路52a,52b,52c之需求。應可理解地，於其它實施例中，亦可令各該導電體43之端面圖案形狀對應該電感線路52a,52b,52c之全部區段(即類S形牆狀)，如圖4所示，以將該電感線路52a,52b,52c整合為單一厚度H增厚之電感線路。應可理解地，該導電體33a,33b,43之圖案形狀於同一電感本體3a中可依需求對應該電感線路52a,52b,52c之全部區段及/或局部區段，但局部區段狀之各該導電體53之位置係相互錯開，且有關該電感線路之厚度可依需求設計，並不限於上述。

於另一態樣中，如圖2-1及圖4-1所示，可於該電感結構2中配置遮蔽層51a,51b，其係由若干彼此間並未電性連接之導電線段510(如圖4A及圖4E所示)組合而成，且該遮蔽層51a,51b係至少遮蔽該複數電感線路52a,52c之其中一外側面且未電性連接該電感線路52a,52c。

所述之遮蔽層51a,51b係嵌埋於該絕緣體20之第一側20a及第二側20b中，以佈設於該電感本體2a之上下兩側而遮蔽該些電感線路52a,52c，且該遮蔽層51a,51b未電性連接該電感本體2a(或該電感線路52a,52b,52c)，其中，該遮蔽層51a,51b係包含複數不互相連接之導電線段510(如圖4A及圖4E所示)，且各該導電線段510之間的距離t可相同或不相同。

於本實施例中，該遮蔽層51a,51b係以電鍍、濺鍍(Sputtering)或物理氣相沉積(Physical Vapor Deposition，簡稱PVD)等方式沉積而成，且該些導電線段510可為排設成圓形輪廓、多邊形輪廓(如圖5-1所示)或其它輪廓等之圖案，亦可呈現輻射狀、多環狀(如圖5-2所示)或其它形狀等。例如，該遮蔽層51a,51b係以斜線方式排設成多邊形輪廓狀(如圖4A或圖4E所示)。應可理解地，該導電線段510之圖案可為對稱形式(如圖5-3所示所示)或非對稱形式(如圖5-4所示)。

再者，該遮蔽層51a,51b係為導磁性材料，其包含鐵(Fe)、鎳(Ni)、鈷(Co)、錳(Mn)、鋅(Zn)或其合金，亦或其它等磁性物質。此外，亦可組合導磁材料及銅(Cu)等非磁性金屬以形該遮蔽層51a,51b，例如，先電鍍或化學鍍銅(Cu)，再鍍上導磁材料，亦或先鍍上導磁層再鍍非磁性金屬。

又，其中一遮蔽層51b未外露於該絕緣體20之第二側20b(如圖4F所示)，而另一遮蔽層51a可外露於該絕緣體20之第一側20a。例如，於該絕緣體20之第一側20a上可依需求形成一絕緣保護層(圖未示)，以覆蓋該遮蔽層51a。較佳地，可藉由該遮蔽層51a凹陷於該第一側20a之設計，使該遮蔽層51a與該絕緣保護層之間具有較佳的結合力。

因此，該電感結構2在該電感本體2a之相對兩側之至少一側上形成一含有導磁材料之遮蔽層51a,51b，以覆蓋該些電感線路52a,52b,52c，較佳者為形成一組相對之遮蔽層51a,51b，藉以降地電磁干擾效應，並增加抗電磁干擾效應的能力，以提升電感值及品質因子(或電感之Q值，即ωL/R，其中，ω代表頻率，L為電感，R為電感之電阻)。進一步，為了提高Q值，在各該電感線路52a,52b,52c之層間之導通連接方式可採用微影圖案化電鍍金屬柱之方式製作該些導電體43,53，其形狀係對應各該電感線路52a,52b,52c之孤形，如圖4B至圖4C所示，以獲取較寬之導電面積而降低電感的電阻R及較高的熱傳導性能。

另外，該遮蔽層51a,51b可依電感值的需求選擇符合導磁率條件的導磁性材料。

圖3係為本創作之電感結構3之第二實施例之剖面示意圖。本實施例與上述實施例之主要差異在於電感本體3a之設計，其它構造大致相同，故以下不再贅述相同處。

如圖3所示，所述之電感線路42a,42b,42c係由多層銅材線圈421,422所構成，且該導電體53連接於各該電感線路42a,42b,42c之間，並如圖3-1所示，可於該電感結構4中配置遮蔽層51a,51b。

於本實施例中，該單圈螺旋狀線圈421,422之圖案係呈環狀，且將該些線圈421,422藉由牆形線圈420相疊接，以形成厚度T較第一實施例更厚(T>h)之電感線路42a,42b,42c。例如，該牆形線圈420之端側形狀係對應該些線圈421,422之形狀，使兩層線圈421,422及一層牆形線圈420疊接成單一電感線路42a,42b,42c，其中，該導電體53係連接於各該電感線路42a,42b,42c之間。

綜上所述，本創作之電感結構2,3，其可採用電路板(PCB)或載板的加工方式進行製作，以輕易地進行大板面量產，且採用無核心層(coreless)態樣之圖案化增層線路製法將導磁材料以電鍍或沈積方式形成，使該遮蔽層51a,51b之精度之控制極佳，故相較於習知技術，本創作之電感結構2,3之幾何圖案(如電感線路42a,42b,42c,52a,52b,52c之螺旋狀及遮蔽層51a,51b之圖案)之精度佳，且電感值之精度控制極佳。

再者，由於可輕易地使用導磁材料及絕緣體知各層絕緣層進行圖案化線路製程，故該電感結構2,3有利於各種設計及應用。

又，該遮蔽層51a,51b藉由不互相連接之導電線段510之設計，以提升磁屏蔽效應及其抗電磁(EMI)干擾之能力，並可降低渦電流及磁損耗對Q值的影響。

另外，相較於習知技術之鐵芯塊之配置，本創作之電感結構2,3之電感線路42a,42b,42c,52a,52b,52c之厚度H,h,T可依需求調整而無需配置鐵芯塊，因而更易於微型化，以利於終端產品符合微小化之需求。應可理解地，相較於習 知技術之磁粉介電層之配置，本創作之電感結構2,3之絕緣體20易於製作無需摻雜磁粉，因而更能降低製作成本，以利於終端產品符合經濟效益之需求。

上述實施例係用以例示性說明本創作之原理及其功效，而非用於限制本創作。任何熟習此項技藝之人士均可在不違背本創作之精神及範疇下，對上述實施例進行修改。因此本創作之權利保護範圍，應如後述之申請專利範圍所列。

2:電感結構

2a:電感本體

20:絕緣體

20a:第一側

20b:第二側

24a:第一導電柱

24b:第二導電柱

25a:第一電性接觸墊

25b:第二電性接觸墊

26:表面處理層

27b:絕緣保護層

52a,52b,52c:電感線路

53:導電體

h:厚度

Claims (8)

1. 一種電感結構，係包括：

   一絕緣體；

   複數層電感線路，係呈層狀間隔堆疊埋設於該絕緣體中，其中，該複數層電感線路之各層均為類S形繞圈路徑之平面線圈；

   至少一牆狀之導電體，係埋設於該絕緣體中並連接兩相鄰間隔堆疊之電感線路；

   一第一導電柱，係埋設於該絕緣體中並電性連接該最底層之電感線路，且該第一導電柱至少其中之一端面係露出於該絕緣體並連接一電性接觸墊；以及

   一第二導電柱，係埋設於該絕緣體中並電性連接該最頂層之電感線路，且該第二導電柱至少其中之一端面係露出於該絕緣體並連接一電性接觸墊。
2. 如請求項1所述之電感結構，其中，該導電體之圖案形狀係對應該電感線路之局部弧形區段。
3. 如請求項2所述之電感結構，其中，該絕緣體中埋設複數該導電體，且相間隔層之兩該導電體之位置係相互錯開。
4. 如請求項1所述之電感結構，其中，該導電體之圖案形狀係對應該電感線路之全部區段。
5. 如請求項1所述之電感結構，其中，該絕緣體中埋設複數該導電體，部分層之該導電體之圖案形狀係對應該電感線路之全部區段，而部分層之該導電體之圖案形狀係對應該電感線路之局部區段，且局部區段狀之各該導電體之位置係相互錯開。
6. 如請求項1所述之電感結構，其中，該第一導電柱之截面形狀係對應所連接之該電性接觸墊之圖案形狀。
7. 如請求項1所述之電感結構，其中，該第二導電柱之截面形狀係對應所連接之該電性接觸墊之圖案形狀。
8. 如請求項1所述之電感結構，復包括嵌埋於該絕緣體中之遮蔽層，其係由若干彼此間並未電性連接之導電線段組合而成，且該遮蔽層係至少遮蔽該複數層電感線路之其中一外側面且未電性連接該電感線路。

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