TWI856480B - 互連結構和其製造方法 - Google Patents
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Abstract
本公開揭示包括具有含氮表層的介電層的互連結構和其製造方法。方法包括在第一層間介電層中形成暴露下方導電特徵的第一互連開口,例如源極/汲極、閘極、接觸件、通孔或導線。方法包括在形成第一互連開口中的第一金屬接觸件之前,氮化由第一層間介電層所形成的第一互連開口的側壁。氮化步驟將一部分的第一層間介電層轉換成含氮表層。第一金屬接觸件可包括金屬插塞和金屬插塞與第一層間介電層的含氮表層之間的介電質間隔物。方法可包括在第二層間介電層中形成暴露第一金屬接觸件的第二互連開口,以及在第二互連開口中形成第二金屬接觸件。
Description
本公開是關於互連結構和其製造方法。
積體電路(integrated circuit,IC)產業經歷了指數型生長。積體電路材料和設計的技術發展產生了多個積體電路世代,其中各個世代比先前的世代具有更小且更複雜的電路。在積體電路發展過程中,減少的幾何尺寸(亦即,積體電路特徵及/或積體電路特徵之間間隙的尺寸及/或大小)普遍增加功能密度(亦即,每晶片面積的互連積體電路裝置數量)。通常而言,尺寸的縮小僅受到微影定義積體電路特徵的能力限制,使積體電路特徵具有越來越小的幾何尺寸。然而,為了達到積體電路的更快運作速度(例如,藉由減少電子訊號的移動距離)而減少幾何尺寸,電阻電容(resistance-capacitance,RC)延遲成為嚴峻的挑戰,從而抵銷了尺寸縮小帶來的一些優勢且限制了積體電路的進一步尺寸縮減。電阻電容延遲一般而言表示經過由電阻(resistance,R)(亦即,材料對電子電流的抵抗)和電容
(capacitance,C)(亦即,材料儲存電子電荷的能力)所形成的積體電路的電子訊號速度延遲。因此,減少電阻和電容兩者被期望可以減少電阻電容延遲,且最佳化尺寸縮減的積體電路的表現。積體電路的互連結構物理性及/或電性連接積體電路組件及/或積體電路的積體電路特徵,且互連結構特別容易造成電阻電容延遲的問題,尤其是隨著積體電路技術節點尺寸而持續漸少的鄰近互連結構之間的距離。因此,極需改善積體電路的互連結構及/或製造積體電路的互連結構的方法。
根據本公開的一實施例,一種製造互連結構的方法包括以下步驟。在介電層中形成源極/汲極接觸件開口,其中源極/汲極接觸件開口暴露源極/汲極。在介電層上執行氮電漿處理,以將一部分的介電層轉換成含氮表層。在執行氮電漿處理之後,在介電層中形成源極/汲極接觸件,其中含氮表層在源極/汲極接觸件的多個側壁和介電層之間。
根據本公開的一實施例,一種製造互連結構的方法包括以下步驟。形成第一層間介電層。在第一層間介電層中形成第一互連開口,其中第一互連開口暴露下方的導電特徵。在氮化由第一層間介電層所形成的第一互連開口的多個側壁之後,在第一互連開口中形成第一金屬接觸件。在第一層間介電層上方形成第二層間介電層。在第二層間
介電層中形成第二互連開口,其中第二互連開口暴露第一金屬接觸件。在第二層間介電層中形成第二金屬接觸件,其中第二金屬接觸件物理性接觸第一金屬接觸件。
根據本公開的一實施例,一種互連結構包括具有含氮表層的介電層以及設置在介電層中的源極/汲極接觸件,其中源極/汲極接觸件包括金屬插塞和多個接觸件間隔物,其中接觸件間隔物設置在金屬插塞的多個側壁和介電層的含氮表層之間。
10:方法
15,20,25,30,32,34,36,40,45,50,55:步驟
100:裝置
105A,105B:主動區域
110A,110B,110C,110D:閘極線
115:基板
120:隔離特徵
130:通道層
135A,135B:磊晶源極/汲極
140A,140B,140C,140D:閘極堆疊
145:閘極間隔物
150:層間介電層
150':含氮表層
155:層間介電層
155':含氮表層
160:圖案化遮罩層
160A,160B,160C:開口
165A,165B,165C:源極/汲極接觸件開口
168A,168B,168C,168D:自對準接觸特徵
170:氮電漿處理
174:介電質接觸件內襯
174S:接觸件間隔物
176A,176B:矽化物層
178:接觸件插塞材料
178A,178B,178C:金屬插塞
180A,180B,180C:源極/汲極接觸件
182:接觸蝕刻停止層
184:層間介電層
184':含氮表層
186A,186B:源極/汲極通孔開口
188A,188B:閘極通孔開口
190:對接接觸件開口
192A,192B:源極/汲極通孔
194A,194B:閘極通孔
196:對接接觸件
200:裝置
210:洩漏路徑
300:裝置
305:基板
315:摻雜區域
320:通道層
325:隔離特徵
330:閘極堆疊
332:閘極電極
334:閘極介電質
336:閘極間隔物
340:磊晶源極/汲極
350:絕緣層
400:裝置
500:裝置
502:接觸蝕刻停止層
504:層間介電層
504':含氮表層
510A,510B:金屬導線
B-B,C-C:線
CO:裝置層級接觸件層
DL:裝置層
D1,D2:距離
MD:源極/汲極接觸件
MLI:多層互連
M0,M1,M2,M3,MX:金屬層/導線
S:間隙
T:電晶體
T1,T2,T3:厚度
VD:源極/汲極通孔
VG/VD:裝置層級通孔層
V0,V1,V2,V(X-1):通孔層/通孔
W1,W2:寬度
X,Y,Z:方向
當結合附圖閱讀時,從以下詳細描述中可以最好地理解本公開的各方面。應注意,根據工業中的標準方法,各種特徵未按比例繪製。實際上,為了清楚地討論,可任意增加或減少各種特徵的尺寸。
第1圖是根據本公開的多個態樣製造包括具有含氮表層的介電層的互連結構的部分或整體方法流程圖。
第2A圖至第13A圖是根據本公開的多個態樣在互連結構的多個製造階段的部分或整體裝置片斷俯視圖,其中互連結構包括具有含氮表層的介電層(例如與第1圖的方法有關)。
第2B圖至第13B圖和第2C圖至第13C圖根據本公開的多個態樣分別是第2A圖至第13A圖在互連結構的多個製造階段的部分或整體裝置概略截面圖。
第14圖根據本公開的多個態樣提供包括具有含氮表層
的介電層的互連結構的部分或整體裝置,以及包括不具有含氮表層的介電層的互連結構的部分或整體裝置的概略截面圖。
第15A圖和第15B圖是根據本公開的多個態樣的另一個包括具有含氮表層的介電層的互連結構的部分或整體裝置概略截面圖。
第16圖是根據本公開的多個態樣的部分或整體裝置多個層級(level)的概略截面圖。
第17A圖和第17B圖是根據本公開的多個態樣的另一個包括具有含氮表層的介電層的互連結構的部分或整體裝置概略截面圖。
第18A圖和第18B圖是根據本公開的多個態樣的又另一個包括具有含氮表層的介電層的互連結構的部分或整體裝置概略截面圖。
本公開整體上是關於積體電路裝置,且更特定而言是關於積體電路裝置的互連結構。
為了實現提及主題的不同特徵,以下公開內容提供了許多不同的實施例或示例。以下描述組件、配置等的具體示例以簡化本公開。當然,這些僅僅是示例,而不是限制性的。例如,在以下的描述中,在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例,並且還可以包括在第一特徵和第二特徵之間
形成附加特徵,使得第一特徵和第二特徵可以不直接接觸的實施例。此外,本文可以使用空間相對術語,諸如「低於」、「高於」、「水平」、「垂直」、「在…上方」、「在…上面」、「在…下面」、「在…下方」、「上」、「下」、「上部」、「底部」等,以便於描述一個元件或特徵與如圖所示的另一個元件或特徵的關係。空間相對術語是用於涵蓋包括特徵的裝置的不同面向。本公開也可以在各種示例中重複參考數字和/或字母。此重複是為了簡單和清楚的目的,並且本身並不表示所討論的各種實施例和/或配置之間的關係。
另外,當數值或數值範圍以「約」、「近似」和類似者描述,這些術語是用於考量本領域技術人員可理解在製造期間會固有產生的誤差而涵蓋合理範圍內的數值。例如,數值或數值範圍涵蓋的合理範圍包括所述數值和基於已知的製造公差,其中製造公差與製造具有數值關聯性質的特徵相關,例如在所述數值的正負10%範圍內。例如,具有厚度「約5nm」的材料層可以涵蓋4.5nm至5.5nm的尺寸範圍,其中本領域技術人員已知與沉積材料層有關的製造公差在正負10%範圍內。此外,已知任何製造製程中的固有誤差,當裝置特徵描述成具有「實質上」性質及/或特性時,這樣的術語是用於描述涵括在製造製程的公差內的性質及/或特性。例如,「實質上垂直」或「實質上水平」特徵是用於涵括在用於製造此特徵的製造製程的公差內大約垂直和水平的特徵,而非數學上或完美的垂直和水
平。
通常而言,尺寸的縮小僅受到微影定義積體電路特徵的能力限制,使積體電路特徵具有越來越小的幾何尺寸。然而,為了達到積體電路的更快運作速度(例如,藉由減少電子訊號的移動距離)而減少幾何尺寸,電阻電容(resistance-capacitance,RC)延遲成為嚴峻的挑戰,從而抵銷了尺寸縮小帶來的一些優勢且限制了積體電路的進一步尺寸縮減。例如,當積體電路技術節點成長至20nm和以下時,積體電路裝置層(例如,閘極長度、閘極間距、鰭片間距等)的臨界尺寸(critical dimension,CD)縮水造成積體電路的多層互連(multi-layer interconnect,MLI)特徵的互連結構臨界尺寸(例如,裝置層級接觸件尺寸、通孔尺寸、金屬導線尺寸、裝置層級接觸件間距、通孔間距、金屬導線間距等)的對應縮水。考量到互連結構對電阻電容延遲的影響程度,互連結構縮水逐漸變成問題。因此,減少互連結構相關的電阻和電容兩者的解法被期望可以減少電阻電容延遲且最佳化尺寸縮減的積體電路的表現。
電阻電容延遲一般而言表示經過由電阻(resistance,R)(材料對電子電流的抵抗)和電容(capacitance,C)(材料儲存電子電荷的能力)所形成的積體電路的電子訊號速度延遲。針對任何兩個鄰近的互連結構,電容是環繞兩個互連結構的介電材料的介電常數和互連結構之間距離的函數。由於漸少互連結構之間的距離
(空隙)造成積體電路的尺寸縮減(且因此造成增加的電容),目前減少電容的技術集中在降低互連結構的絕緣材料的介電常數。舉例而言,發展低介電常數介電材料(例如具有介電常數小於二氧化矽(SiO2)的介電材料)以減少寄生電容(parasitic capacitance)及/或互連結構和鄰近的導電特徵之間(例如鄰近的互連結構或鄰近的裝置特徵(例如,閘極))耦合的電容。藉由使用漸少電阻及/或促進增加的電子電流的互連材料及/或互連配置,可達成減少互連結構相關的電阻。舉例而言,由於銅互連結構相對於鋁互連結構展現較低的電阻、較高的導電度和較高的電子遷移抗性,銅互連結構經常取代鋁互連結構,以減少電阻電容延遲且從而增加積體電路速度。也可使用其他金屬材料(例如鎢、鈷、釕、鉬或上述的組合)以實現較低的互連電阻及/或改善互連結構的表現。
即使如此,互連結構的金屬離子/原子可能容易擴散進低介電常數介電材料,且形成互連結構之間不希望存在的電性連接。分隔不遠(例如尺寸縮減的積體電路技術節點所需)的互連結構特別容易受到源於金屬離子/原子擴散/穿透進環繞的低介電常數介電材料所造成的互連件至互連件漏電流路徑及/或互連件至互連件短路影響。擴散/阻障層可以整合進互連結構中以減少(或避免)金屬原子/離子從互連結構的金屬層擴散進低介電常數介電材料。然而,這樣的整合會減少互連結構的導電部分(例如金屬層)的尺寸及/或體積,使得互連電阻不希望地增加。此外,氟基製
程(例如使用氟基前驅物的沉積製程及/或使用氟基蝕刻劑的蝕刻製程)可能損壞低介電常數介電材料、擴散/阻障層及/或下方的導電特徵,因此可能進一步降低互連結構的金屬阻擋能力。
為了克服這些難題,本公開揭示一種包括具有含氮表層(crust)的層間介電層(interlayer dielectric,ILD)的互連結構,其中含氮表層在互連結構的導電部分(例如其金屬插塞)和層間介電層之間。含氮表層可以改善互連結構的金屬阻擋性質,且免於減少互連結構的導電部分的尺寸、體積或接觸面積。所揭示的含氮表層對金屬穿透/擴散具有抗性,且比不具有含氮表層的層間介電層展現更好的金屬阻擋特性。所揭示的含氮表層也對氟攻擊(例如可能來自氟基金屬沉積前驅物及/或氟基蝕刻劑)具有抗性。因此,本文揭示的互連結構展現改良的金屬阻擋特性及/或氟抗性且免於增加互連結構的電阻,從而改善具有此種互連結構的裝置的整體表現。下文將詳細描述互連結構和其製造方法。不同的實施例可以具有不同的優勢,且並非任何實施例皆需要具有某種特定的優勢。
參考至第1圖,第1圖是根據本公開的多個態樣用於製造互連結構的方法10的部分或整體流程圖,其中互連結構包括具有含氮表層的介電層。在步驟15和步驟20,方法10包括在裝置基板上方形成第一介電層(例如,層間介電層),以及在第一介電層中形成第一互連開口以暴露下方的導電特徵。下方的導電特徵可以是裝置特徵(例如閘極
或源極/汲極)或互連特徵(例如多層互連的接觸件、通孔或導線)。在步驟25,在第一介電層上執行氮電漿處理,以將部分的第一介電層轉換成含氮表層。因此,第一介電層具有未處理部分和經處理部分(例如,含氮表層)。第一介電層的含氮表層形成第一互連開口的側壁。在步驟30,在第一互連開口中形成第一互連件。例如,在步驟32時沿著第一互連開口的側壁形成介電質內襯(例如,接觸件間隔物)、在步驟34時在第一互連開口中的介電質內襯上方形成導電的擴散/黏附阻障層,以及在步驟36時在第一互連開口中形成導電插塞。在一些實施例中,第一互連件省略介電質內襯及/或導電的擴散/黏附阻障層。在一些實施例中,在導電插塞上方形成覆蓋層。在步驟40,在第一互連件和第一介電層上方形成第二介電層。第二介電層可包括設置在蝕刻停止層上方的層間介電層。在步驟45,在第二介電層中形成第二互連開口,以暴露第一互連件。在步驟50,方法10包括在第二介電層上執行氮電漿處理,以將部分的第二介電層轉換成含氮表層。因此,第二介電層具有未處理部分和經處理部分(例如,含氮表層)。第二介電層的含氮表層形成第二互連開口的側壁,其中含氮表層可以是部分的層間介電層,但不會是接觸蝕刻停止層。在步驟55,在第二互連開口中形成第二互連件。在一些實施例中,在第二介電層上未執行氮電漿處理。在方法10之前、期間和之後可以提供額外的步驟,且方法10的其他實施例可以移動、取代或刪減一些所述步驟。
根據本公開的多個態樣,第2A圖至第13A圖是在互連結構的多個製造階段(例如與第1圖的方法10相關的製造階段)中部分或整體的裝置100的片斷俯視圖。根據本公開的多個態樣,第2B圖至第13B圖和第2C圖至第13C圖是在互連結構的多個製造階段中部分或整體的裝置100的片斷概略截面圖。第2B圖至第13B圖是沿著第2A圖至第13A圖的線B-B,且第2C圖至第13C圖是沿著第2A圖至第13A圖的線C-C。第2B圖至第13B圖和第2C圖至第13C圖分別提供y-z截面圖和x-z截面圖,且可以因此分別稱為y截面和x截面。裝置100的主動區域的縱軸方向沿著x方向,且裝置100的閘極的縱軸方向沿著y方向。裝置100可以包括在微處理器、記憶體、體電路(integrated circuit,IC)裝置或上述的組合中。在一些實施例中,裝置100是包括多個被動和主動微電子裝置的積體電路晶片及/或晶片上系統(system-on-chip,SoC)的一部分,其中微電子裝置例如是電阻器、電容器、電感器、二極體、p型場效應電晶體(p-type field effect transistor,PFET)、n型場效應電晶體(n-type field effect transistor,NFET)、金屬氧化物半導體場效應電晶體(metal-oxide-semiconductor field effect transistor,MOSFET)、互補式金屬氧化物半導體(complementary metal-oxide-semiconductor,CMOS)電晶體、雙極接合電晶體(bipolar junction transistor,BJT)、橫向擴散金屬氧化物半導體
(laterally diffused metal-oxide-semiconductor,LDMOS)電晶體、高電壓電晶體、高頻率電晶體、其他適合的組件或上述的組合。電晶體可以是平面電晶體或非平面電晶體,例如鰭片場效應電晶體(fin-like field effect transistor)或閘極全環繞(gate-all-around,GAA)電晶體。為了更好理解本公開的發明概念,已簡化第2A圖至第13A圖、第2B圖至第13B圖和第2C圖至第13C圖。裝置100中可添加額外的特徵,且在裝置100的其他實施例中可以取代、修改或刪減下方所述的一些特徵。
參考至第2A圖至第2C圖,裝置100包括在基板(晶圓)115上方具有兩個主動(擴散(oxide diffussion,OD))區域(例如主動區域105A和主動區域105B)和四個閘極(多晶矽(poly))線(例如閘極線110A、閘極線110B、閘極線110C和閘極線110D)的裝置層DL。基板115包括元素半導體(例如矽及/或鍺)、化合物半導體(例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦或上述的組合)、合金半導體(例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或上述的組合)或上述的組合。在繪示的實施例中,基板115包括矽。基板115可包括在基板115中的多個摻雜區域,例如p型摻雜區域(例如,p阱)、n型摻雜區域(例如,n阱)或上述的組合。N阱包括n型摻雜劑,例如磷、砷、其他n型摻雜劑或上述的組合。P阱包括p型摻雜劑,例如
硼、銦、其他p型摻雜劑或上述的組合。在一些實施例中,形成在基板115中的摻雜區域包括p型摻雜劑和n型摻雜劑的組合。多個摻雜區域可以直接形成在基板115上及/或基板115中以提供例如p阱結構、n阱結構、雙阱結構、抬升結構或上述的組合。
主動區域105A和主動區域105B實質上彼此平行,且縱軸沿著x方向延伸(亦即,長度沿著x方向,寬度沿著y方向,且高度沿著z方向)。隔離特徵120分離主動區域105A和主動區域105B,且分離主動區域105A(主動區域105B)與裝置100的其他主動及/或被動裝置區域。在一些實施例中,隔離特徵120環繞主動區域105A和主動區域105B。隔離特徵120包括氧化矽、氮化矽、氮氧化矽、其他適合的隔離材料(包括例如矽、氧、氮、碳或其他適合的隔離成分)或上述的組合。在一些實施例中,隔離特徵120包括設置在介電質內襯(例如,氮化矽內襯)上方的塊材介電層(例如,氧化物層)。在一些實施例中,隔離特徵120包括設置在摻雜內襯(包括例如硼矽酸鹽玻璃(boron silicate glass,BSG)及/或磷矽酸鹽玻璃(phosphosilicate glass,PSG))上方的介電層。隔離特徵120可以配置成淺溝槽隔離(shallow trench isolation,STI)結構、深溝槽隔離(deep trench isolation,DTI)結構、矽局部氧化(local oxidation of silicon,LOCOS)結構、其他適合的隔離結構或上述的組合。
主動區域105A和主動區域105B包括通道區域、源極區域和汲極區域。源極區域和汲極區域集體稱為源極/汲極區域。在繪示的實施例中,主動區域105A和主動區域105B是基於平面的主動區域。例如,通道區域形成在部分的基板115中(例如,通道層130)且源極/汲極區域形成在磊晶源極/汲極中(例如,磊晶源極/汲極135A及/或磊晶源極/汲極135B)。主動區域105A具有各自的通道層130延伸在各自的磊晶源極/汲極135A之間,且主動區域105B具有各自的通道層130延伸在各自的磊晶源極/汲極135B之間。閘極線110A至閘極線110D設置在各自的通道層130上和在各自的磊晶源極/汲極135A、磊晶源極/汲極135B之間,例如閘極線110C設置在各自的通道層130上(例如,在其中形成通道的部分基板115上)和在各自的磊晶源極/汲極135A之間。主動區域105A和主動區域105B因此成為基於平面的主動區域,且裝置層DL包括平面電晶體(亦即,電晶體具有通道形成在各自的源極/汲極之間的基板中和各自的閘極堆疊設置在通道上)。在一些實施例中,主動區域105A、主動區域105B是基於閘極全環繞的主動區域,且裝置層DL包括閘極全環繞電晶體。在這樣的實施例中,主動區域105A、主動區域105B的源極/汲極區域形成在磊晶源極/汲極135A、磊晶源極/汲極135B中,主動區域105A、主動區域105B的通道區域形成在懸浮於基板115上方且延伸在各自的磊晶源極/汲極135A、磊晶源極/汲極135B之間的半導體
層中,以及閘極線110A至閘極線110D設置在懸浮的半導體層上且環繞懸浮的半導體層(亦即,懸浮的通道層)。在一些實施例中,主動區域105A、主動區域105B是基於鰭片場效應電晶體的主動區域,且裝置層DL包括鰭片場效應電晶體。在這樣的實施例中,主動區域105A、主動區域105B的源極/汲極區域形成在磊晶源極/汲極135A、磊晶源極/汲極135B中,主動區域105A、主動區域105B的通道區域形成在從基板115延伸且延伸在各自的磊晶源極/汲極135A、磊晶源極/汲極135B之間的半導體鰭片中,以及閘極線110A至閘極線110D設置在半導體鰭片的通道區域上且環繞半導體鰭片的通道區域(亦即,鰭片通道層)。取決於設計需求,裝置層DL可以配置平面電晶體及/或非平面電晶體。
磊晶源極/汲極135A、磊晶源極/汲極135B包括矽、鍺、其他適合的半導體材料或上述的組合。磊晶源極/汲極135A、磊晶源極/汲極135B摻雜n型摻雜劑及/或p型摻雜劑。在一些實施例中(例如,針對n型電晶體),磊晶源極/汲極135A、磊晶源極/汲極135B包括摻雜碳、磷、砷、其他n型摻雜劑或上述組合的矽(例如,Si:C磊晶源極/汲極、Si:P磊晶源極/汲極或Si:C:P磊晶源極/汲極)。在一些實施例中(例如,針對p型電晶體),磊晶源極/汲極135A、磊晶源極/汲極135B包括摻雜硼、其他p型摻雜劑或上述組合的矽鍺或鍺(例如,Si:Ge:B磊晶源極/汲極)。在一些實施例中,磊晶源極/汲極135A、
磊晶源極/汲極135B包括可以在各自通道區域(例如通道層130)中達到期望的拉應力及/或壓應力的材料及/或摻雜劑。在一些實施例中,磊晶源極/汲極135A和磊晶磊晶源極/汲極135B具有相同的成分。在一些實施例中,磊晶源極/汲極135A和磊晶磊晶源極/汲極135B具有不同的成分。例如,磊晶磊晶源極/汲極135A可以形成部分的第一類型電晶體且具有最佳化第一類型電晶體的表現的第一成分(例如,n型電晶體的Si:C),以及磊晶磊晶源極/汲極135B可以形成部分的第二類型電晶體且具有最佳化第二類型電晶體的表現的第二成分(例如,p型電晶體的Si:Ge:B)。
閘極線110A至閘極線110D實質上彼此平行且縱軸沿著y方向延伸(亦即,長度沿著y方向,寬度沿著x方向,且高度沿著z方向)。閘極線110A至閘極線110D實質上垂直於主動區域105A和主動區域105B。閘極線110A至閘極線110D(也稱為閘極結構)各個包括閘極堆疊(例如,分別是閘極堆疊140A、閘極堆疊140B、閘極堆疊140C和閘極堆疊140D)和沿著閘極堆疊側壁設置的閘極間隔物145。閘極堆疊140A至閘極堆疊140D設置在主動區域105A及/或主動區域105B的通道區域(亦即,各自的通道層130)上方且進一步設置在主動區域105A及/或主動區域105B各自的源極/汲極區域(亦即,各自的磊晶源極/汲極135A、磊晶源極/汲極135B)之間。在x-z平面中,閘極堆疊140A至閘極堆疊140D覆蓋通道層
130的頂表面。在y-z平面中,取決於裝置100的電晶體是平面電晶體或非平面電晶體,閘極堆疊140A至閘極堆疊140D覆蓋通道層130的頂表面、底表面、側壁或上述的組合(例如,閘極堆疊140A至閘極堆疊140D環繞鰭片場效應電晶體的通道層及/或環繞閘極全環繞的通道層)。在第2A圖至第2C圖中,閘極堆疊140C接合通道層130,使得電流在操作期間可以分別在各自的磊晶磊晶源極/汲極135A之間流動。
閘極堆疊140A至閘極堆疊140D(也稱為金屬閘極及/或高介電常數/金屬閘極)配置成根據設計需求達到期望的功能。閘極堆疊140A至閘極堆疊140D可包括閘極介電質(例如,閘極介電層)和閘極介電質上方的閘極電極(例如,功函數層和塊材導電層)。閘極堆疊140A至閘極堆疊140D可包括多個其他層,例如覆蓋層、界面層、擴散層、阻障層、硬遮罩層或上述的組合。閘極堆疊140A至閘極堆疊140D的閘極介電質及/或閘極電極可包括相同或不同的層數量、層配置、層材料或上述的組合。
閘極堆疊140A至閘極堆疊140D的閘極介電質包括高介電常數介電層,其包括高介電常數介電材料,例如具有介電常數大於二氧化矽的介電材料。例如,高介電常數介電層包括HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlO、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、
BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適合金屬閘極堆疊的高介電常數介電材料或上述的組合。在一些實施例中,閘極介電質包括設置在高介電常數介電層和通道區域之間的界面層。界面層包括介電材料,例如SiO2、HfSiO、SiON、其他適合的介電材料或上述的組合。
閘極堆疊140A至閘極堆疊140D的閘極電極包括導電材料,例如多晶矽、鋁、銅、鈦、鉭、鎢、鉬、鈷、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其他導電材料或上述的組合。在一些實施例中,閘極電極包括功函數層和塊材導電層。功函數層可以是調整成具有期望的功函數(例如,n型功函數或p型功函數)的金屬層,且塊材層可以是形成在功函數層上方的塊材金屬層。在一些實施例中,功函數層包括n型功函數材料,例如Ti、銀、錳、鋯、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、其他適合的n型功函數材料或上述的組合。在一些實施例中,功函數層包括p型功函數材料,例如釕、Mo、Al、TiN、TaN、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他適合的p型功函數材料或上述的組合。塊材(或填充)導電層包括適合的導電材料,例如Al、W、Ti、Ta、多晶矽、Cu、金屬合金、其他適合的材料或上述的組合。
閘極間隔物145設置在鄰近於閘極堆疊140A至閘極堆疊140D。閘極間隔物145包括介電材料,其可包
括矽、氧、碳、氮、其他適合的材料或上述的組合(例如,氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、氧碳化矽、氧碳氮化矽或上述的組合)。在一些實施例中,閘極間隔物145包括多層結構,例如包括氧化矽的第一介電層和包括氮化矽的第二介電層。在一些實施例中,閘極間隔物145包括多於一組間隔物,例如密封間隔物、偏離(offset)間隔物、犧牲間隔物、虛擬間隔物及/或主要間隔物。
層間介電層150設置在基板115上方且在鄰近的閘極線110A至閘極線110D之間。在繪示的實施例中,層間介電層150是包括矽和氧的介電層。例如,層間介電層150是SiOx層,其中x是氧原子數量。在一些實施例中,SiOx層是多孔的氧化矽層,其可以配置成具有介電常數小於約2.5。在另一個示例中,層間介電層150是摻雜碳的氧化物層(亦即,SiOC層)。摻雜碳的氧化物層可包括基於SiOCH的材料,例如具有Si-CH3鍵及/或可以配置成具有介電常數小於約2.5。在一些實施例中,層間介電層150是低介電常數介電層(亦即,層間介電層150包括具有介電常數低於二氧化矽的介電常數(k約等於3.9)的介電材料)或極低介電常數(extreme low-k,ELK)介電層(亦即,層間介電層150包括具有介電常數小於約2.5的介電材料)。在一些實施例中,層間介電層150包括氧化矽、摻雜碳的氧化物、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethylorthosilicate,TEOS)、磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻雜硼的磷矽酸鹽玻璃(boron-doped
PSG,BPSG)、摻雜氟的矽酸鹽玻璃(fluorine-doped silicate glass,FSG)、Black Diamond®(自加州聖克拉拉的應用材料公司)、乾凝膠(xerogel)、氣凝膠(aerogel)、非晶態氟化碳、聚對二甲苯(parylene)、基於苯並環丁烯(benzocyclobutene,BCB)的介電材料、SiLK(自密歇根密德蘭的陶氏公司)、聚醯亞胺、其他適合的介電材料或上述的組合。層間介電層150可包括具有多個介電材料的多層結構。
接觸蝕刻停止層(contact etch stop layer,CESL)可以設置在層間介電層150與基板115、隔離特徵120、磊晶源極/汲極135A、磊晶源極/汲極135B和閘極間隔物145之間。接觸蝕刻停止層包括的材料不同於層間介電層150,例如不同於層間介電層150的介電材料。例如,當層間介電層150包括矽和氧(例如,SiOx或SiCOH),接觸蝕刻停止層可包括矽和氮及/或碳(例如,SiN、SiCN、SiCON、SiON、SiC或上述的組合)。接觸蝕刻停止層可包括具有多個介電材料的多層結構。
參考至第3A圖至第3C圖,層間介電層155形成在層間介電層150上方,圖案化遮罩層160形成在層間介電層155上方,且源極/汲極接觸件開口165A至源極/汲極接觸件開口165C藉由圖案化製程形成在層間介電層155和層間介電層150中。源極/汲極接觸件開口165A和源極/汲極接觸件開口165B延伸穿過層間介電層155和層間介電層150以暴露各自的磊晶源極/汲極135A,且
源極/汲極接觸件開口165C延伸穿過層間介電層155和層間介電層150以暴露各自的磊晶源極/汲極135B。在y-z平面(第3B圖)中,源極/汲極接觸件開口165A至源極/汲極接觸件開口165C具有各自的磊晶源極/汲極135A、磊晶源極/汲極135B所形成的底部以及層間介電層155和層間介電層150所形成的側壁。在x-z平面(第3C圖)中,源極/汲極接觸件開口165A至源極/汲極接觸件開口165C具有各自的磊晶源極/汲極135A、磊晶源極/汲極135B所形成的底部以及層間介電層155和各自的閘極間隔物145所形成的側壁。在一些實施例中,在第3C圖中,圖案化製程之後的部分層間介電層150保留在鄰近的閘極線110A至閘極線110D之間。在這樣的實施例中,層間介電層150取代閘極間隔物145形成源極/汲極接觸件開口165A至源極/汲極接觸件開口165C的側壁,或者在一些實施例中,層間介電層150及閘極間隔物145形成源極/汲極接觸件開口165A至源極/汲極接觸件開口165C的側壁。
源極/汲極接觸件開口165A至源極/汲極接觸件開口165C具有沿著y方向(第3B圖)的寬度W1和沿著x方向(第3C圖)的寬度W2。源極/汲極接觸件開口165A至源極/汲極接觸件開口165C在y-z平面(第3B圖)中具有錐形(tapered)側壁和梯形截面輪廓/形狀,以及在x-z平面(第3C圖)中具有實質上筆直/垂直側壁和矩形截面輪廓/形狀。在一些實施例中,源極/汲極接觸件開口165A
至源極/汲極接觸件開口165C的寬度沿著它們的高度漸少。例如,寬度W1從位於源極/汲極接觸件開口165A至源極/汲極接觸件開口165C的頂部(接近層間介電層155的頂表面)的第一寬度漸少至位於源極/汲極接觸件開口165A至源極/汲極接觸件開口165C的底部(接近磊晶源極/汲極135A、磊晶源極/汲極135B的頂表面)的第二寬度。在一些實施例中,源極/汲極接觸件開口165A至源極/汲極接觸件開口165C具有其他形狀/輪廓及/或側壁輪廓。在一些實施例中,源極/汲極接觸件開口165A至源極/汲極接觸件開口165C具有不同的寬度。
層間介電層155的配置及/或形成類似於層間介電層150。例如,層間介電層155所包括的介電材料可以是與層間介電層150相同的介電材料或不同的介電材料。層間介電層155的厚度小於層間介電層150。藉由化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)、高密度電漿化學氣相沉積(high density plasma CVD,HDPCVD)、金屬有機化學氣相沉積(metal organic CVD,MOCVD)、遠程電漿化學氣相沉積(remote plasma CVD,RPCVD)、電漿增強化學氣相沉積(plasma enhanced CVD,PECVD)、低壓化學氣相沉積(low pressure CVD,LPCVD)、原子層化學氣相沉積(atomic layer CVD,ALCVD)、常壓化學氣相沉積(atmospheric pressure
CVD,APCVD)、電漿增強原子層沉積(plasma enhanced ALD,PEALD)、其他適合的方法或上述的組合,形成層間介電層155在層間介電層150和閘極線110A至閘極線110D上方。在一些實施例中,層間介電層155是藉由電漿增強化學氣相沉積所形成的SiOx層或SiOC層(亦即,層間介電層155包括矽和氧)。在一些實施例中,在沉積之後,在層間介電層155上執行平坦化製程。
圖案化製程可包括執行微影製程以在層間介電層155上方形成具有開口160A至開口160C在其中的圖案化遮罩層160,以及執行蝕刻製程以將圖案化遮罩層160中定義的圖案轉移至層間介電層155及/或層間介電層150。微影製程可包括在層間介電層155上方形成光阻層(例如,藉由旋轉塗佈)、執行曝光前烘烤製程、使用遮罩執行曝光製程、執行曝光後烘烤製程,以及執行顯影製程。在曝光製程期間,光阻層暴露於輻射能量(例如紫外光(ultraviolet,UV)),其中取決於遮罩的遮罩圖案及/或遮罩類型,遮罩阻擋、透射及/或反射輻射至光阻層,使得對應於遮罩圖案的影像投射在光阻層上。由於光阻層對輻射能量具有敏感性,光阻層的暴露部分進行化學變化,且取決於光阻層特性和用於顯影製程中的顯影溶液特性,在顯影製程期間溶解光阻層的暴露(或未暴露)部分。在顯影之後,圖案化光阻層包括對應於遮罩的光阻圖案。可以藉由其他方法實行或取代曝光製程,例如無遮罩微影、電子
束寫入(electron-beam writing)及/或離子束寫入。
蝕刻製程移除圖案化遮罩層160的開口160A至開口160C所暴露的部分層間介電層155及/或層間介電層150。蝕刻製程可包括乾式蝕刻(例如,反應性離子蝕刻(reactive ion etch,RIE))、濕式蝕刻、其他蝕刻製程或上述的組合。在一些實施例中,圖案化光阻層是圖案化遮罩層160,且圖案化光阻層用作蝕刻遮罩。在一些實施例中,在形成光阻層之前形成遮罩層在層間介電層155上方,圖案化光阻層形成在遮罩層上方,且圖案化光阻層用作蝕刻遮罩以移除層間介電層155上方的部分的遮罩層。在這樣的實施例中,經圖案化的遮罩層是圖案化遮罩層160,且經圖案化的遮罩層用作蝕刻遮罩。在一些實施例中,使用單一蝕刻劑蝕刻製程移除層間介電層155和層間介電層150,例如當層間介電層155和層間介電層150具有相同或實質上相似的成分時。在一些實施例中,使用不同的蝕刻劑蝕刻製程移除層間介電層155和層間介電層150,例如當層間介電層155和層間介電層150具有不同的成分時。在一些實施例中,蝕刻製程是多步驟製程。例如,相對於圖案化遮罩層160和下方的接觸蝕刻停止層,第一蝕刻選擇性地移除層間介電層155和層間介電層150,以及相對於層間介電層155、層間介電層150、磊晶源極/汲極135A和磊晶源極/汲極135B,第二蝕刻選擇性地移除接觸蝕刻停止層。第一蝕刻在遇到接觸蝕刻停止層時停止,且第二蝕刻在遇到磊晶源極/汲極135A、磊晶源極/
汲極135B時停止。在另一個示例中,相對於圖案化遮罩層160和層間介電層150,第一蝕刻選擇性地移除層間介電層155,以及相對於磊晶源極/汲極135A、磊晶源極/汲極135B和層間介電層155,第二蝕刻選擇性地移除層間介電層150。第一蝕刻在遇到層間介電層150時停止,且第二蝕刻在遇到磊晶源極/汲極135A、磊晶源極/汲極135B時停止。
在一些實施例中,在沉積層間介電層155之前,凹陷及/或回蝕閘極堆疊140A至閘極堆疊140D,使得閘極堆疊140A至閘極堆疊140D的頂表面低於層間介電層150的頂表面(第3C圖),以及自對準接觸(self-aligned contact,SAC)特徵168A至自對準接觸特徵168D分別形成在閘極堆疊140A至閘極堆疊140D上方。在這樣的實施例中,閘極堆疊140A至閘極堆疊140D的頂表面和層間介電層150的頂表面之間具有距離D1,以及自對準接觸特徵168A至自對準接觸特徵168D位於層間介電層150的頂表面下方、分別位於閘極堆疊140A至閘極堆疊140D的頂表面上方且位於各自的閘極間隔物145之間。在一些實施例中,凹陷/回蝕閘極堆疊140A至閘極堆疊140D形成具有閘極間隔物145所形成的側壁和經凹陷/回蝕閘極堆疊140A至閘極堆疊140D的頂表面所形成的底部的凹槽(或開口),以及自對準接觸特徵168A至自對準接觸特徵168D形成在凹槽中。在一些實施例中,凹陷閘極堆疊140A至閘極堆疊140D包括移除閘極堆疊
140A至閘極堆疊140D的硬遮罩。在這樣的實施例中,蝕刻製程可以具有調整成選擇性蝕刻指定介電材料(亦即,硬遮罩)的蝕刻劑,而不會(或最低限度)蝕刻其他介電材料(亦即,層間介電層150、閘極間隔物145或上述的組合)和金屬材料(亦即,閘極堆疊140A至閘極堆疊140D的閘極電極)。在一些實施例中,凹陷閘極堆疊140A至閘極堆疊140D包括藉由乾式蝕刻、濕式蝕刻、其他適合的蝕刻或上述組合來回蝕閘極堆疊140A至閘極堆疊140D。蝕刻製程可以配置成選擇性蝕刻閘極堆疊140A至閘極堆疊140D,而不會(或最低限度)蝕刻層間介電層150、閘極間隔物145或上述的組合。例如,蝕刻劑可以調整成選擇性蝕刻金屬材料(亦即,閘極堆疊140A至閘極堆疊140D的閘極電極)及/或高介電常數介電材料(亦即,閘極堆疊140A至閘極堆疊140D的閘極介電質),而不會(或最低限度)蝕刻其他介電材料(亦即,層間介電層150、閘極間隔物145或上述的組合)。在一些實施例中,也凹陷及/或回蝕閘極間隔物145。
自對準接觸特徵168A至自對準接觸特徵168D包括的材料不同於層間介電層150及/或隨後形成的層間介電層,以達到在後續蝕刻製程期間的蝕刻選擇性。在一些實施例中,自對準接觸特徵168A至自對準接觸特徵168D包括矽和氮及/或碳,例如氮化矽、氮氧化矽、碳化矽、氧碳化矽、碳氮化矽、氧碳氮化矽、其他氮化矽、其他碳化矽或上述的組合。在一些實施例中,自對準接觸特
徵168A至自對準接觸特徵168D包括金屬和氧及/或氮,例如氧化鋁(例如,AlO或Al2O3)、氮化鋁(例如,AlN)、氮氧化鋁(例如,AlON)、氧化鋯、氮化鋯、氧化鉿(例如,HfO或HFO2)、氧化鋯鋁(例如,ZrAlO)、其他金屬氧化物、其他金屬氮化物或上述的組合。在一些實施例中,自對準接觸特徵168A至自對準接觸特徵168D包括非晶態半導體材料,例如非晶矽。在一些實施例中,形成自對準接觸特徵168A至自對準接觸特徵168D是藉由在裝置100上方沉積自對準接觸材料,其中自對準接觸材料填充在閘極堆疊140A至閘極堆疊140D上方的凹槽(例如,具有閘極間隔物145所形成的側壁和經凹陷閘極堆疊140A至閘極堆疊140D所形成的底部的凹槽),以及平坦化自對準接觸材料(例如,藉由化學機械研磨(chemical mechanical polishing,CMP)製程從的頂表面移除自對準接觸材料)。藉由化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠程電漿化學氣相沉積、電漿增強化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、其他適合的方法或上述的組合形成自對準接觸材料。
參考至第4A圖至第4C圖,裝置100可以經歷清洗製程以移除來自裝置100的原生氧化物(native oxide)、化學氧化物、其他汙染或上述的組合,例如可能在磊晶源極/汲極135A、磊晶源極/汲極135B、層間介電層150、層間介電層155或上述組合上的汙染。清洗製程
可以是濕式清洗、乾式清洗、其他適合的清洗或上述的組合。在一些實施例中,清洗製程對裝置100施加乾式清洗氣體(例如,蝕刻氣體)的乾式清洗,包括在源極/汲極接觸件開口165A至源極/汲極接觸件開口165C中。乾式清洗氣體可包括氟氫酸(HF)和氨氣(NH3)的混合。在這樣的實施例中,清洗製程是化學氧化物移除(chemical oxide removal,COR)製程。乾式清洗氣體可包括其他氣態混合物。在一些實施例中,清洗製程是對裝置100施加濕式清洗溶液的濕式清洗,包括在源極/汲極接觸件開口165A至源極/汲極接觸件開口165C中。濕式清洗溶液可包括水(H2O,可以是去離子水(deionized water,DIW)或臭氧去離子水(ozonated de-ionized water,DIWO3))、臭氧(O3)、硫酸(H2SO4)、過氧化氫(H2O2)、氫氧化銨(NH4OH)、鹽酸(HCl)、HF、稀釋的氟氫酸(diluted HF,DHF)、硝酸(HNO3)、磷酸(H3PO4)、氫氧化四甲基銨(tetramethylammonium hydroxide,TMAH)、其他適合的化學劑或上述的組合(例如,標準清洗溶液1(standard clean 1,SC1)(亦即,NH4OH、H2O2和DIW的混合)、標準清洗溶液2(standard clean 2,SC2)(亦即,HCl、H2O2和DIW的混合)、硫酸與過氧化氫混合物(sulfuric peroxide mix,SPM)(亦即,H2SO4和H2O2的混合)、硫酸與臭氧混合物(sulfuric oxide mix,SOM)(亦即,H2SO4和O3的混合)、其他混合物或上述的組合)。在濕式清洗期間,可以使用超音波
或任何其他技術搖動裝置100及/或濕式清洗溶液以促進清洗製程。相似地,在濕式清洗及/或乾式清洗期間,可以加熱以促進清洗。
在一些實施例中,在清洗製程之前且在蝕刻層間介電層155、層間介電層150、接觸蝕刻停止層或上述的組合(例如,藉由光阻剝離製程或蝕刻製程)之後,移除圖案化遮罩層160。在一些實施例中,藉由清洗製程移除圖案化遮罩層160。在一些實施例中,在蝕刻層間介電層155、層間介電層150、接觸蝕刻停止層或上述的組合期間至少部分移除圖案化遮罩層160。在一些實施例中,清洗製程移除殘留的圖案化遮罩層160(例如在蝕刻層間介電層155、層間介電層150、接觸蝕刻停止層或上述的組合之後及/或在移除圖案化遮罩層160之後的殘留物)。
參考至第5A圖至第5C圖,執行氮電漿處理170以將層間介電層150的暴露表面(例如形成源極/汲極接觸件開口165A至源極/汲極接觸件開口165C的側壁的表面)轉換成含氮表層150'。在繪示的實施例中,層間介電層150包括矽和氧(例如,SiOx或SiOC),含氮表層150'包括矽、氧和氮(例如,SiON或SiOCN)。含氮表層150'(亦即,經處理部分)形成層間介電層150(亦即,未處理部分)的外殼,此外殼對金屬穿透具有如本文所述的抗性。例如,含氮表層150'避免(或顯著阻止)金屬成分從隨後形成的源極/汲極接觸件及/或其他互連件穿透進層間介電層150。含氮表層150'具有厚度T1。在一些實施例中,
厚度T1約1nm至約5nm。具有厚度小於約1nm的含氮表層可能無法如本文所述充分阻擋金屬成分/避免金屬成分擴散進層間介電層150,及/或例如本文所述在隨後製程期間充分抵抗氟基攻擊(fluorine-based attack)。具有厚度大於約5nm的含氮表層可能將層間介電層150的整體介電常數增加至高於期望值,從而不希望地增加電容及/或電阻電容延遲(RC delay),及/或可能需要增長裝置100暴露於氮電漿處理170的時間,從而不希望地改變裝置100的電子及/或物理性質。由於氮電漿處理170將一部分的層間介電層150轉換成含氮表層150',氮電漿處理170不會改變源極/汲極接觸件開口165A至源極/汲極接觸件開口165C的尺寸。例如,在氮電漿處理170之後,源極/汲極接觸件開口165A至源極/汲極接觸件開口165C具有寬度W1(第5B圖)和寬度W2(第5C圖)。在一些實施例中,氮電漿處理170也將層間介電層155的暴露表面轉換成含氮表層155'。含氮表層155'包括層間介電層155的成分以外的氮。例如,層間介電層155包括矽和氧(例如,SiOx或SiOC),含氮表層155'包括矽、氧和氮(例如,SiON或SiOCN)。
含氮表層150'具有的氮濃度約3原子百分比(atomic percent,at%)至約30at%。具有氮濃度小於約3at%的含氮表層可能無法充分阻擋金屬成分/避免金屬成分擴散進層間介電層150,及/或在隨後的製程期間充分抵抗氟基攻擊。具有氮濃度大於約30at%的含氮表
層可能將層間介電層150的整體介電常數增加至高於期望值,從而不希望地增加電容及/或電阻電容延遲,及/或可能需要增長裝置100暴露至氮電漿處理170的時間,從而不希望地改變裝置100的電子及/或物理性質。在一些示例中,具有氮濃度大於約30at%的含氮表層可能損壞磊晶源極/汲極135A、磊晶源極/汲極135B及/或改變磊晶源極/汲極135A、磊晶源極/汲極135B的特性,例如透過氮化及/或氧化磊晶源極/汲極。這樣的損壞/改變可能造成高的接觸件源極/汲極電阻。
在一些實施例中,含氮表層150'的氮濃度沿著厚度T1是實質上均勻的。例如,從含氮表層150'的暴露表面(其形成源極/汲極接觸件開口165A至源極/汲極接觸件開口165C的側壁)至層間介電層150(亦即,層間介電層150的經處理部分和未處理部分之間的界面)的氮濃度是實質上相同的。在一些實施例中,含氮表層150'的氮濃度具有漸變輪廓,其中氮濃度沿著從含氮表層150'的暴露表面(其成源極/汲極接觸件開口165A至源極/汲極接觸件開口165C的側壁)至層間介電層150的厚度T1漸少(或增加)。在一些實施例中,含氮表層150'具有其他氮濃度輪廓,例如階梯狀輪廓、線性連續輪廓、非線性連續輪廓、鐘形曲線(bell-curved)輪廓、鋸齒(saw-tooth)輪廓或其他適合的輪廓。
氮電漿處理170可以將充足的氮量引至層間介電層150中充足的深度,使得氮電漿處理170為層間介電層
150提供含氮表層。含氮表層可充分地避免金屬從源極/汲極接觸件穿透/擴散進層間介電層150,及/或含氮表層可抵抗在隨後的氟基金屬化製程期間的氟攻擊。在一些實施例中,氮電漿處理170包括將含氮氣體和承載氣體流入製程腔室、從其中產生含氮電漿,以及使用含氮電漿的電漿激發含氮物質撞擊層間介電層150。含氮氣體可包括N2(雙原子氮)、NH3(氨)、N2O(一氧化二氮)、其他適合的含氮前驅物或上述的組合。承載氣體可以是鈍氣,例如含氬氣體、含氦氣體、含氙氣體、其他適合的氣體或上述的組合。在一些實施例中,氮電漿處理170進一步包括將含氫氣體(例如H2)及/或其他適合的氣體流入製程腔室。在一些實施例中,氮電漿處理170是從N2產生含氮電漿的N2電漿處理。在這樣的實施例中,含氮電漿可包括激發的含氮中性分子(例如,N2*)、含氮離子化分子(例如,N2 +)、含氮原子(例如,N)、離子化原子(N+)或上述的組合(一般而言全部稱為電漿激發含氮物質)。
調整氮電漿處理170的參數以提供具有目標氮原子百分比(例如,約3at%至30at%)、目標厚度(例如,約1nm至約5nm)、目標氮鍵結量、其他目標特性或上述組合的含氮表層150'。參數可包括含氮前驅物氣體的流速及/或濃度、承載氣體的流速及/或濃度、含氫前驅物氣體的流速及/或濃度、含氮前驅物氣體與承載氣體及/或含氫前驅物氣體的流速比例、含氮前驅物氣體與承載氣體及/或含氫前驅物氣體的濃度比例、射頻(radio frequency,
RF)源的功率、直流電流(direct current,DC)源的功率、偏電壓(例如,激發電漿及/或加速電漿朝向層間介電層150的射頻偏電壓及/或直流電流偏電壓)、傾斜角度、壓力、時長、其他適合的參數或上述的組合。在一些實施例中,用於產生含氮電漿的射頻功率約80W至約3000W。在一些實施例中,氮電漿處理170的時長約10秒至約500秒。在一些實施例中,執行氮電漿處理170的壓力約1torr至約20torr及/或溫度約250℃至約550℃。
參考至第6A圖至第6C圖,介電質接觸件內襯174沉積在層間介電層155上方且部分填充源極/汲極接觸件開口165A至源極/汲極接觸件開口165C。介電質接觸件內襯174設置在層間介電層155的頂表面(尤其是含氮表層155')上、源極/汲極接觸件開口165A至源極/汲極接觸件開口165C的側壁上和源極/汲極接觸件開口165A至源極/汲極接觸件開口165C的底部上。例如,介電質接觸件內襯174覆蓋層間介電層155的側壁(尤其是含氮表層155')、層間介電層150的側壁(尤其是含氮表層150')和閘極間隔物145,從而形成源極/汲極接觸件開口165A至源極/汲極接觸件開口165C的側壁。介電質接觸件內襯174進一步覆蓋磊晶源極/汲極135A、磊晶源極/汲極135B,從而形成源極/汲極接觸件開口165A至源極/汲極接觸件開口165C的底部。沉積介電質接觸件內襯174是藉由化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠程
電漿化學氣相沉積、電漿增強化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、其他沉積製程或上述的組合。例如,藉由原子層沉積共形地沉積介電質接觸件內襯174,使得介電質接觸件內襯174在裝置100的表面上方具有實質上均勻的厚度。
介電質接觸件內襯174包括不同於層間介電層150的介電材料,且可防止及/或避免金屬成分從隨後形成的源極/汲極接觸件擴散進層間介電層150。介電材料可以是半導體氧化物、半導體氮化物(例如,SiN)、半導體碳化物(例如,SiC)、半導體氮氧化物(例如,SiON)、半導體氧碳化物(例如,SiOC)、半導體氧碳氮化物(例如,SiOCN)、金屬氧化物(例如,AlO)、其他適合的介電材料或上述的組合。在繪示的實施例中,層間介電層150包括矽和氧(例如,SiOx或SiOC),介電質接觸件內襯174包括矽和氮,例如氮化矽層(例如,SiN)。在這樣的實施例中,介電質接觸件內襯174具有的氮濃度大於含氮表層150'的氮濃度。在一些實施例中,介電質接觸件內襯174具有的氮濃度約40at%至約60at%。介電質接觸件內襯174具有厚度T2。在一些實施例中,厚度T2約2nm至約4nm。
在第7A圖至第7C圖中,藉由蝕刻製程移除部分的介電質接觸件內襯174,例如乾式蝕刻、濕式蝕刻、其他適合的蝕刻製程或上述的組合。介電質接觸件內襯174的剩餘部分形成接觸件間隔物174S,接觸件間隔物174S
覆蓋源極/汲極接觸件開口165A至源極/汲極接觸件開口165C的側壁。因此,在蝕刻製程之後,源極/汲極接觸件開口165A至源極/汲極接觸件開口165C具有接觸件間隔物174S所形成的側壁以及磊晶源極/汲極135A、磊晶源極/汲極135B所形成的底部。接觸件間隔物174S的縱軸沿著z方向延伸且具有厚度T3(在此為沿著y方向和x方向)。在繪示的實施例中,厚度T3約等於厚度T2。在一些實施例中,蝕刻製程沿著x方向及/或y方向輕微蝕刻介電質接觸件內襯174,使得厚度T3小於厚度T2。在一些實施例中,厚度T3沿著其長度是實質上均勻的。例如,厚度T3從源極/汲極接觸件開口165A至源極/汲極接觸件開口165C的頂部至底部是實質上相同的。在一些實施例中,厚度T3沿著其長度漸縮(taper)。例如,厚度T3從源極/汲極接觸件開口165A至源極/汲極接觸件開口165C的頂部至底部可以漸少或增加。
蝕刻製程可以配置成選擇性蝕刻介電質接觸件內襯174,而不會(或最低限度)蝕刻層間介電層155及/或層間介電層150。例如,介電質接觸件內襯174是氮化矽層(例如,SiN或SiON)且層間介電層155及/或層間介電層150是氧化物層(例如,SiOx或SiOC)時,可以調整蝕刻劑來選擇性蝕刻氮化矽,而不會(或最低限度)蝕刻氧化矽和半導體材料。在這樣的實施例中,蝕刻製程可以從層間介電層155的頂部部分或整體移除含氮表層155'。在一些實施例中,蝕刻製程是各向異性蝕刻製程,一般而
言表示蝕刻製程在不同方向上具有不同的蝕刻速率,使得蝕刻製程移除特定方向上的材料。例如,蝕刻具有的垂直蝕刻速率大於水平蝕刻速率(在一些實施例中,水平蝕刻速率等於0)。因此,各向異性蝕刻製程移除實質上垂直方向(在此為z方向)的材料,而最低限度(甚至沒有)移除水平方向(在此為x方向及/或y方向)的材料。在這樣的實施例中,各向異性蝕刻移除裝置100的水平方向表面上(亦即,從層間介電層155的頂表面和磊晶源極/汲極135A、磊晶源極/汲極135B的頂表面)的部分介電質接觸件內襯174,但不會移除或最低限度移除垂直方向表面(亦即,層間介電層155的側壁、層間介電層150的側壁和閘極間隔物145的側壁)上的部分介電質接觸件內襯174。
在一些實施例中,在蝕刻介電質接觸件內襯174之前,執行佈植製程以將摻雜劑引入磊晶源極/汲極135A及/或磊晶源極/汲極135B。佈植製程可在及/或接近磊晶源極/汲極135A及/或磊晶源極/汲極135B將物理性接觸隨後形成源極/汲極接觸件的表面增加摻雜劑濃度,從而可減少源極/汲極接觸件電阻,因此改善裝置100的表現。在一些實施例中,佈植製程可以沿著磊晶源極/汲極135A、磊晶源極/汲極135B的頂部形成摻雜區域,摻雜區域具有的摻雜劑濃度大於下方的部分磊晶源極/汲極135A、磊晶源極/汲極135B的摻雜劑濃度。佈植製程可將硼、磷、砷、其他適合的摻雜劑或上述的組合引入磊晶源極/汲極135A及/或磊晶源極/汲極135B。在一些實施例中,佈植製程是
基於電漿的摻雜製程,即摻雜製程從摻雜劑氣體(包括例如B2H6、BF3、AsH3、PH3、其他適合的摻雜劑氣體前驅物或上述的組合)和稀釋氣體前驅物(包括例如Ar、He、Ne、H2、O2、N2、其他適合的稀釋氣體前驅物或上述的組合)產生電漿。可執行退火製程以活化藉由佈植製程引入磊晶源極/汲極135A及/或磊晶源極/汲極135B的摻雜劑。本公開也考量在蝕刻介電質接觸件內襯174之後執行佈植製程的實施例。
參考至第8A圖至第8C圖和第9A圖至第9C圖,源極/汲極接觸件180A至源極/汲極接觸件180C形成在剩餘的源極/汲極接觸件開口165A至源極/汲極接觸件開口165C中。源極/汲極接觸件180A包括各自的矽化物層176A和各自的金屬插塞178A,源極/汲極接觸件180B包括各自的矽化物層176A和各自的金屬插塞178B,且源極/汲極接觸件180C包括各自的矽化物層176B和各自的金屬插塞178C。接觸件間隔物174S分離金屬插塞178A至金屬插塞178C與層間介電層150的含氮表層150'。含氮表層150'(亦即,層間介電層150的經處理部分)和接觸件間隔物174S分離金屬插塞178A至金屬插塞178C與層間介電層150的未處理部分。在一些實施例中,金屬插塞178A至金屬插塞178C包括金屬塊材層和金屬內襯,其中金屬內襯在金屬塊材層和接觸件間隔物174S之間。在一些實施例中,金屬內襯在金屬塊材層和矽化物層176A、矽化物層176B之間。在一些實施例中,金屬
插塞178A至金屬插塞178C不具有金屬內襯(也稱為金屬阻障層)在金屬塊材層和環繞的介電材料(在此為層間介電層150和接觸件間隔物174S)之間。在這樣的實施例中,金屬插塞178A至金屬插塞178C的金屬塊材層的側壁直接、物理性接觸介電層(在繪示的實施例中為接觸件間隔物174S),且源極/汲極接觸件180A至源極/汲極接觸件180C可稱為無金屬阻障層/內襯接觸件。
在第8A圖至第8C圖中,矽化物層176A和矽化物層176B分別形成在磊晶源極/汲極135A和磊晶源極/汲極135B上方。形成矽化物層176A、矽化物層176B可藉由沉積金屬層在磊晶源極/汲極135A、磊晶源極/汲極135B上方和使用例如退火製程加熱裝置100,使磊晶源極/汲極135A、磊晶源極/汲極135B的成分(例如,矽及/或鍺)與金屬層中的金屬成分反應。金屬層包括促進矽化物形成的任何金屬組成,例如鎳、鉑、鈀、釩、鈦、鈷、鉭、鐿、鋯、其他適合的金屬或上述的組合。因此,矽化物層176A、矽化物層176B包括金屬成分和磊晶源極/汲極135A、磊晶源極/汲極135B的成分(例如,矽及/或鍺)。在一些實施例中,金屬層是含鈦層、含鈷層或含鎳層,且矽化物層176A、矽化物層176B包括鈦、鈷、或鎳和矽及/或鍺。在這樣的實施例中,矽化物層176A、矽化物層176B可以是矽化鈦層、矽化鎳層或矽化鈷層。在一些實施例中,在矽化(silicidation)製程期間,部分的磊晶源極/汲極135A及/或部分的磊晶源極/汲極135B分別轉換成
矽化物層176A和矽化物層176B。藉由適合的製程選擇性地移除任何未反應金屬(例如金屬層的剩餘部分),例如蝕刻製程。
在形成矽化物層176A、矽化物層176B之後,接觸件插塞材料178形成在層間介電層155、接觸件間隔物174S、矽化物層176A和矽化物層176B上方。接觸件插塞材料178填充剩餘的源極/汲極接觸件開口165A至源極/汲極接觸件開口165C。接觸件插塞材料178包括鎢、釕、鈷、鉬、銅、鋁、鈦、鉭、銥、鈀、鉑、鎳、錫、金、銀、其他適合的金屬、上述的合金或上述的組合。在繪示的實施例中,形成接觸件插塞材料178包括沉積金屬塊材材料,例如鎢、鈷或釕。在這樣的實施例中,金屬插塞178A至金屬插塞178C的金屬塊材層是鎢插塞、鈷插塞或釕插塞。形成金屬塊材材料是藉由毯覆沉積製程,例如毯覆化學氣相沉積。例如,金屬塊材材料毯覆沉積在層間介電層155上方且填充源極/汲極接觸件開口165A至源極/汲極接觸件開口165C。毯覆沉積製程可包括將含金屬前驅物(例如含鎢前驅物(如WF6或WCl5))和反應劑前驅物(例如,H2、其他適合的反應氣體(reactant gas)或上述的組合)流入製程腔室。在一些實施例中,承載氣體用於將含金屬前驅物氣體及/或反應氣體傳遞至製程腔室。承載氣體可以是鈍氣,例如含氬氣體、含氦氣體、含氙氣體、其他適合的鈍氣或上述的組合。在一些實施例中,毯覆沉積製程是物理氣相沉積、原子層沉積、電鍍、無電電鍍、其他
適合的製程或上述的組合。
在一些實施例中,形成金屬塊材材料是藉由從下而上(bottom-up)的沉積製程,一般而言代表沉積製程從底部至頂部填充源極/汲極接觸件開口165A至源極/汲極接觸件開口165C。毯覆沉積製程(例如選擇性化學氣相沉積或選擇性原子層沉積)可包括將含金屬前驅物(例如,含鎢前驅物(如WF6或WCl5))、反應劑前驅物(例如,H2、其他適合的反應氣體或上述的組合)和承載氣體流入製程腔室,且調整沉積參數以從矽化物層176A、矽化物層176B(或形成在矽化物層176A、矽化物層176B上方的金屬種子層及/或金屬內襯)選擇性生長金屬塊材材料,同時限制(或避免)從層間介電層155和接觸件間隔物174S生長金屬塊材材料。沉積參數可包括沉積的前驅物(例如,金屬前驅物及/或反應劑)、沉積前驅物流速、沉積溫度、沉積時間、沉積壓力、電源功率、射頻偏電壓、射頻偏壓功率、其他適合的沉積參數或上述的組合。在一些實施例中,從下而上沉積製程包括多個沉積/蝕刻循環,各個循環可包括依次沉積導電材料(例如,鎢、釕或鈷)和回蝕導電材料。
在金屬插塞178A至金屬插塞178C包括金屬內襯的實施例中,形成接觸件插塞材料178包括在形成金屬塊材材料之前,在層間介電層155、接觸件間隔物174S、矽化物層176A和矽化物層176B上方沉積阻障層/內襯材料。阻障層/內襯材料部份填充且內襯源極/汲極接觸件開
口165A至源極/汲極接觸件開口165C。阻障層/內襯材料可促進接觸件間隔物174S和金屬插塞178A至金屬插塞178C的金屬塊材層之間的黏附,及/或避免金屬成分從金屬塊材層擴散進層間介電層150及/或接觸件間隔物174S。例如,阻障層/內襯材料包括鉭、氮化鉭、氮化鉭鋁、矽氮化鉭、碳化鉭、鈦、氮化鈦、矽氮化鈦、氮化鈦鋁、碳化鈦、鎢、氮化鎢、碳化鎢、氮化鉬、鈷、氮化鈷、釕、鈀或上述的組合。
在第9A圖至第9C圖中,在接觸件插塞材料178上執行化學機械研磨製程及/或其他平坦化製程。執行化學機械研磨製程直到抵達且暴露層間介電層150。在這樣的實施例中,化學機械研磨製程移除層間介電層155(和其含氮表層155')、多餘的接觸件插塞材料178(例如延伸在層間介電層150的頂表面上方及/或以上)和延伸在層間介電層150的頂表面上方及/或以上的部分接觸件間隔物174S。剩餘的接觸件插塞材料178分別形成源極/汲極接觸件180A至源極/汲極接觸件180C的金屬插塞178A至金屬插塞178C。在一些實施例中,化學機械研磨製程移除多餘的阻障層/內襯材料(例如延伸在層間介電層150的頂表面上方及/或以上的部分),且剩餘的阻障層/內襯材料形成源極/汲極接觸件180A至源極/汲極接觸件180C的金屬內襯。在一些實施例中,層間介電層150、自對準接觸特徵168A至自對準接觸特徵168D、閘極間隔物145、接觸件間隔物174S或上述的組合作為化學機械研磨停止層。
在一些實施例中,化學機械研磨製程執行充分的時間以從層間介電層150上方移除層間介電層155及/或抵達自對準接觸特徵168A至自對準接觸特徵168D。化學機械研磨製程可平坦化層間介電層150的頂表面(包括其含氮表層150'的頂表面)、自對準接觸特徵168A至自對準接觸特徵168D的頂表面、閘極間隔物145的頂表面、接觸件間隔物174S的頂表面和金屬插塞178A至金屬插塞178C的頂表面。在化學機械研磨製程之後,這些表面可以形成實質上平坦的表面。
參考至第10A圖至第10C圖和第11A圖至第11C圖,接觸蝕刻停止層182形成在層間介電層150上方,且層間介電層184形成在接觸蝕刻停止層182上方。層間介電層184類似於層間介電層150及/或層間介電層155,因此包括例如本文所述的介電材料。例如,層間介電層184包括矽和氧(例如,SiOx或SiOC)。接觸蝕刻停止層182包括的材料不同於層間介電層184,以在隨後的蝕刻製程期間實現蝕刻選擇性。接觸蝕刻停止層182可稱為中間接觸蝕刻停止層(middle CESL,MCESL)。在層間介電層184是SiOx層的實施例中,接觸蝕刻停止層182可包括矽和氮及/或碳。例如,接觸蝕刻停止層182可以是SiN層、SiON層、SiC層、SiOC層或SiOCN層。在層間介電層184是SiOC層的實施例中,接觸蝕刻停止層182可包括矽和氮。例如,接觸蝕刻停止層182可以是SiN層或SiON層。在一些實施例中,接觸蝕刻停止
層182包括金屬和氧及/或氮,例如氧化鋁、氮化鋁、氮氧化鋁、氧化鋯、氮化鋯、氧化鉿、氧化鋯鋁、其他金屬氧化物、其他金屬氮化物或上述的組合。例如,接觸蝕刻停止層182可以是AlOy層,其中y是氧原子數量。形成接觸蝕刻停止層182和層間介電層184是藉由化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、高縱深比沉積製程(high aspect ratio process,HARP)、流動式化學氣相沉積(flowable CVD,FCVD)、金屬有機化學氣相沉積、遠程電漿化學氣相沉積、電漿增強化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、其他適合的方法或上述的組合。在一些實施例中,形成接觸蝕刻停止層182及/或層間介電層184是藉由化學氣相沉積、電漿增強化學氣相沉積、低壓化學氣相沉積或高密度電漿化學氣相沉積。在沉積接觸蝕刻停止層182及/或層間介電層184之後,可以執行化學機械研磨製程及/或其他平坦化製程。
在一些實施例中,在製造接觸蝕刻停止層182及/或製造層間介電層184期間的金屬插塞178A至金屬插塞178C可能收縮(例如,源於粒徑(grain size)改變),使得金屬插塞178A至金屬插塞178C的頂表面低於層間介電層150的頂表面,如第10B圖和第10C圖中所繪示。在這樣的實施例中,金屬插塞178A至金屬插塞178C的頂表面和層間介電層150的頂表面之間具有距離D2,且部分的接觸蝕刻停止層182從層間介電層150的頂表面下
方延伸至金屬插塞178A至金屬插塞178C的頂表面。部分的接觸蝕刻停止層182進一步在各自的接觸件間隔物174S之間。在繪示的實施例中,距離D2小於距離D1。在一些實施例中,距離D2約3nm至約5nm。在一些實施例中,距離D2等於距離D1。
參考至第12A圖至第12C圖,執行圖案化製程以在層間介電層184和接觸蝕刻停止層182中形成源極/汲極通孔開口、閘極通孔開口和對接接觸件開口。例如,源極/汲極通孔開口186A延伸穿過層間介電層184和接觸蝕刻停止層182以暴露源極/汲極接觸件180A,源極/汲極通孔開口186B延伸穿過層間介電層184和接觸蝕刻停止層182以暴露源極/汲極接觸件180C,閘極通孔開口188A延伸穿過層間介電層184、接觸蝕刻停止層182和自對準接觸特徵168A以暴露閘極堆疊140A,閘極通孔開口188B延伸穿過層間介電層184、接觸蝕刻停止層182和自對準接觸特徵168C以露閘極堆疊140C,且對接接觸件開口190延伸穿過層間介電層184、接觸蝕刻停止層182和自對準接觸特徵168D以暴露閘極堆疊140D和源極/汲極接觸件180B。
源極/汲極通孔開口186A和源極/汲極通孔開口186B具有上部(位於金屬插塞178A至金屬插塞178C上方)和下部(延伸進金屬插塞178A至金屬插塞178C)。上部連接至下部,上部具有層間介電層184和接觸蝕刻停止層182所形成的側壁,下部具有各自的金屬插塞178A至
金屬插塞178C及/或各自的接觸件間隔物174S所形成的側壁,且下部具有各自的金屬插塞178A至金屬插塞178C所形成的底部。上部在y-z平面和x-z平面中具有梯形,然而本公開也考量具有其他形狀(例如長方形)的上部。在這樣的實施例中,層間介電層184和接觸蝕刻停止層182的側壁傾斜,且上部的寬度沿著z方向從頂部至底部漸少。在繪示的實施例中,上部在y-z平面(第12B圖)中延伸至層間介電層150的頂表面下方(例如,以距離D2)且在x-z平面(第12C圖)中延伸至層間介電層150的頂表面,以及下部延伸至層間介電層150的頂表面下方的距離大於距離D2且小於距離D1。下部在y-z平面中具有半圓形狀且在x-z平面中具有梯形,然而本公開也考量具有其他形狀的下部。在這樣的實施例中,在x-z平面中,金屬插塞178A至金屬插塞178C及/或接觸件間隔物174S的側壁傾斜,且下部寬度沿著z方向從頂部至底部漸少,以及在y-z平面中,金屬插塞178A至金屬插塞178C及/或接觸件間隔物174S的側壁彎曲,且下部寬度沿著z方向從頂部至底部變化。例如,在y-z平面中,下部寬度沿著z方向從頂部至底部增加。在另一個示例中,在y-z平面中,下部寬度從頂部的第一寬度增加至最大寬度且接著從最大寬度漸少至底部的第二寬度。
閘極通孔開口188A具有閘極堆疊140A所形成的底部以及層間介電層184、接觸蝕刻停止層182和自對準接觸特徵168A所形成的側壁。閘極通孔開口188B具
有閘極堆疊140C所形成的底部和層間介電層184、接觸蝕刻停止層182和自對準接觸特徵168C所形成的側壁。在一些實施例中,閘極通孔開口188A及/或閘極通孔開口188B的側壁進一步由閘極間隔物145所形成。閘極通孔開口188A和閘極通孔開口188B具有梯形(如第12C圖),然而本公開也考量具有其他形狀(例如長方形)的閘極通孔開口188A和閘極通孔開口188B。在這樣的實施例中,針對閘極通孔開口188A,層間介電層184、接觸蝕刻停止層182、自對準接觸特徵168A和閘極間隔物145的側壁傾斜,且閘極通孔開口188A的寬度沿著z方向從頂部至底部漸少。相似地,針對閘極通孔開口188B,層間介電層184、接觸蝕刻停止層182、自對準接觸特徵168C和閘極間隔物145的側壁傾斜,且閘極通孔開口188B的寬度沿著z方向從頂部至底部漸少。
對接接觸件開口190具有上部(位於層間介電層150上方)、第一下部(位於層間介電層150下方)和第二下部(位於層間介電層150下方)。上部連接至第一下部和第二下部。上部具有層間介電層184和接觸蝕刻停止層182所形成的側壁。上部在y-z平面(如第12C圖)中具有梯形,然而本公開也考量具有其他形狀(例如長方形)的上部。在這樣的實施例中,層間介電層184和接觸蝕刻停止層182的側壁傾斜,且上部寬度沿著z方向從頂部至底部漸少。第一下部具有金屬插塞178B所形成的底部和金屬插塞178B及/或接觸件間隔物174S所形成的側壁。第二
下部具有閘極堆疊140D所形成的底部和自對準接觸特徵168D及/或閘極間隔物145所形成的側壁。第一下部和第二下部在y-z平面(如第12C圖)中具有梯形,然而本公開也考量具有其他形狀(例如長方形)的第一下部及/或第二下部。在這樣的實施例中,金屬插塞178B、接觸件間隔物174S、自對準接觸特徵168D、閘極間隔物145或上述組合的側壁傾斜,且第一下部和第二下部的寬度沿著z方向從頂部至底部漸少。在繪示的實施例中,第二下部比第一下部更延伸至層間介電層150下方。例如,第二下部以約距離D1延伸至層間介電層150下方,以及第一下部延伸的距離是大於距離D2且小於距離D1。
圖案化製程可括執行如本文所述的微影製程,以形成層間介電層184上方具有開口的圖案化遮罩層,其中開口定義將形成在層間介電層184和接觸蝕刻停止層182中的源極/汲極通孔、閘極通孔及/或對接接觸件的位置及/或尺寸,以及執行蝕刻製程以將圖案化遮罩層中定義的圖案轉移至層間介電層184和接觸蝕刻停止層182。在一些實施例中,圖案化遮罩層是在微影製程期間形成的圖案化光阻層,且圖案化光阻層用作蝕刻遮罩以移除圖案化光阻層中的開口所暴露的部分層間介電層184和接觸蝕刻停止層182。在一些實施例中,在形成和圖案化光阻層之前,形成遮罩層在層間介電層184上方,圖案化光阻層用作蝕刻遮罩以移除部分的遮罩層且提供圖案化遮罩層,以及圖案化遮罩層用作蝕刻遮罩以移除圖案化遮罩層中的開口所暴
露的部分層間介電層184和接觸蝕刻停止層182。在一些實施例中,在蝕刻製程之後,從層間介電層184移除圖案化遮罩層。在一些實施例中,在蝕刻層間介電層184及/或接觸蝕刻停止層182期間移除圖案化遮罩層。
蝕刻製程移除圖案化遮罩層中的開口所暴露的部分層間介電層184及/或接觸蝕刻停止層182。蝕刻製程可以進一步移除圖案化遮罩層中的開口所暴露的部分自對準接觸特徵168A至自對準接觸特徵168D。蝕刻製程包括乾式蝕刻、濕式蝕刻、其他蝕刻製程或上述的組合。在一些實施例中,蝕刻製程是例如反應性離子蝕刻的乾式蝕刻,相對於圖案化遮罩層及/或金屬插塞178A至金屬插塞178C(例如,含金屬材料),乾式蝕刻使用含氟蝕刻氣體以更高的速率移除層間介電層184(例如,包括矽和氧的介電材料)、接觸蝕刻停止層182(例如,包括矽和氮的介電材料)(亦即,蝕刻劑針對層間介電層184和接觸蝕刻停止層182具有高蝕刻選擇性)。在一些實施例中,乾式蝕刻配置成從含氟蝕刻氣體產生含氟電漿,使得乾式蝕刻使用電漿激發含氟物質移除層間介電層184和接觸蝕刻停止層182。含氟蝕刻氣體包括氟(F2)、氯化甲烷(fluoromethane)(例如,CH3F)、二氯甲烷(例如,CH2F2)、三氯甲烷(例如,CHF3)、四氯甲烷(例如,CF4)、六氯乙烷(例如,C2F6)、六氟化硫(例如,SF6)、三氟化氮(例如,NF3)、其他含氟蝕刻劑或上述的組合。在一些實施例中,乾式蝕刻使用的蝕刻氣體單獨包括CF4或者結
合O2、N2、H2或上述的組合。可以調整CF4流速、O2流速、N2流速、H2流速、CF4對O2或N2或H2或上述的組合流速及/或濃度比例、蝕刻時長、蝕刻溫度、蝕刻壓力、射頻功率或上述組合以達到期望的蝕刻選擇性。乾式蝕刻可以替代或額外使用含氫蝕刻氣體(例如,H2及/或CH4)、含氮蝕刻氣體(例如,N2及/或NH3)、含氯蝕刻氣體(例如,Cl2、CHCl3、CCl4及/或BCl3)、含氧蝕刻氣體(例如,O2)、含溴蝕刻氣體(例如,HBr及/或CHBr3)、含碘蝕刻氣體、其他蝕刻氣體或上述的組合。在一些實施例中,使用例如本文所述的承載氣體傳遞含氟蝕刻氣體及/或其他蝕刻氣體。
在一些實施例中,蝕刻製程是多步驟蝕刻製程,包括選擇性蝕刻層間介電層184的第一蝕刻步驟和選擇性蝕刻接觸蝕刻停止層182的第二蝕刻步驟。例如,第一蝕刻步驟配置成移除層間介電層184但不移除或不實質上移除接觸蝕刻停止層182,使得第一蝕刻在抵達接觸蝕刻停止層182時停止,而第二蝕刻步驟配置成移除接觸蝕刻停止層182但不移除或不實質上移除層間介電層184和金屬插塞178A至金屬插塞178C,使得第二蝕刻在抵達金屬插塞178A至金屬插塞178C時停止。在一些實施例中,第二蝕刻步驟可以進一步移除自對準接觸特徵168A至自對準接觸特徵168D,但不移除閘極堆疊140A至閘極堆疊140D,使得第二蝕刻步驟也可在抵達閘極堆疊140A至閘極堆疊140D時停止。在一些實施例中,多步蝕刻製程可
進一步包括第三蝕刻步驟,其中第三蝕刻步驟配置成移除自對準接觸特徵168A至自對準接觸特徵168D但不移除或不實質上移除層間介電層184、接觸蝕刻停止層182、金屬插塞178A至金屬插塞178C、閘極堆疊140A至閘極堆疊140D或上述的組合,使得第三蝕刻在閘極堆疊140A至閘極堆疊140D時停止。可調整多個蝕刻參數以達到層間介電層184和接觸蝕刻停止層182的選擇性蝕刻。例如,針對第一蝕刻步驟,選擇蝕刻劑以比蝕刻接觸蝕刻停止層182更高的速率蝕刻層間介電層184(亦即,蝕刻劑針對層間介電層184具有高蝕刻選擇性)。針對第二蝕刻步驟,選擇蝕刻劑以比蝕刻層間介電層184更高的速率蝕刻接觸蝕刻停止層182(亦即,蝕刻劑針對接觸蝕刻停止層182具有高蝕刻選擇性)。在一些實施例中,第一蝕刻步驟和第二蝕刻步驟可使用相同的蝕刻劑(例如,含氟蝕刻氣體)但具有不同的蝕刻劑成分流速及/或濃度。在一些實施例中,第一蝕刻步驟及/或第二蝕刻步驟可以配置成輕微過蝕刻。例如,第一蝕刻步驟可以部份蝕刻接觸蝕刻停止層182及/或第二蝕刻步驟可以部份蝕刻自對準接觸特徵168A至自對準接觸特徵168D及/或源極/汲極接觸件180A至源極/汲極接觸件180C。在接觸蝕刻停止層182包括多個層的實施例中,第二蝕刻步驟可以包括多個步驟以選擇性蝕刻接觸蝕刻停止層182的各個層,其中各個步驟配置成選擇性蝕刻接觸蝕刻停止層182的各個單一層。
在一些實施例中,例如圖式中所繪示,執行蝕刻製
程以凹陷源極/汲極接觸件180A至源極/汲極接觸件180C。這樣的製程可稱為接觸件回蝕、接觸件凹陷及/或插塞凹陷(或回蝕)。蝕刻製程包括乾式蝕刻、濕式蝕刻、其他蝕刻製程或上述的組合。在一些實施例中,接觸件回蝕是使用濕式蝕刻劑溶液的濕式蝕刻,其中濕式蝕刻劑溶液用於以比移除介電材料(亦即,層間介電層184、接觸蝕刻停止層182、接觸件間隔物174S、自對準接觸特徵168A至自對準接觸特徵168D、閘極間隔物145或上述的組合)更高的速率移除金屬材料(亦即,金屬插塞178A至金屬插塞178C)(亦即,蝕刻劑針對金屬插塞178A至金屬插塞178C具有高蝕刻選擇性)。例如,濕式蝕刻製程使用包括HF、HNO3、HCl、NH4OH、H2O2、DIW、其他適合的濕式蝕刻劑溶液成分或上述組合的濕式蝕刻劑溶液。可以調整濕式蝕刻劑溶液的酸鹼值、蝕刻溫度、蝕刻時長、其他濕式蝕刻參數或上述的組合以達到期望的蝕刻選擇性。接觸件回蝕可增加源極/汲極接觸件180A至源極/汲極接觸件180C與隨後形成的通孔之間的接觸面積在之間,從而可改善裝置100的表現及/或改善通孔的結構完整性。在一些實施例中,為了保護閘極堆疊140A至閘極堆疊140D不受到接觸件回蝕,在蝕刻層間介電層184和接觸蝕刻停止層182之後但蝕刻自對準接觸特徵168A至自對準接觸特徵168D之前執行接觸件回蝕。在這樣的實施例中,在接觸件回蝕之後,蝕刻/移除自對準接觸特徵168A至自對準接觸特徵168D以暴露閘極堆疊140A至
閘極堆疊140D。在一些實施例中,接觸件回蝕使用圖案化遮罩層作為蝕刻遮罩。
參考至第13A圖至第13C圖,源極/汲極通孔、閘極通孔和對接接觸件分別形成在源極/汲極通孔開口、閘極通孔開口和對接接觸件開口中。例如,源極/汲極通孔192A形成在源極/汲極通孔開口186A中,源極/汲極通孔192B形成在源極/汲極通孔開口186B中,閘極通孔194A形成在閘極通孔開口188A中,閘極通孔194B形成在閘極通孔開口188B中,且對接接觸件196(或通孔)形成在對接接觸件開口190中。源極/汲極通孔192A物理性接觸源極/汲極接觸件180A(尤其是金屬插塞178A),源極/汲極通孔192B物理性接觸源極/汲極接觸件180C(尤其是金屬插塞178C),閘極通孔194A物理性接觸閘極堆疊140A,閘極通孔194B物理性接觸閘極堆疊140C,且對接接觸件196(或通孔)物理性接觸源極/汲極接觸件180B(尤其是金屬插塞178B)和閘極堆疊140D。由於通孔和對接接觸件延伸至層間介電層150下方,含氮表層150'和接觸件間隔物174S在源極/汲極通孔192A和源極/汲極通孔192B的下部與層間介電層150的未處理部分之間(如第13B圖),閘極間隔物145及/或接觸件間隔物174S在源極/汲極通孔192A和源極/汲極通孔192B的下部與自對準接觸特徵168A至自對準接觸特徵168D之間(如第13C圖),閘極間隔物145及/或自對準接觸特徵168A至自對準接觸特徵168D在閘極通孔
194A和閘極通孔194B與層間介電層150之間(如第13C圖),閘極間隔物145及/或自對準接觸特徵168A至自對準接觸特徵168D在對接接觸件196與層間介電層150之間(如第13C圖),以及閘極間隔物145及/或接觸件間隔物174S在對接接觸件196與自對準接觸特徵168A至自對準接觸特徵168D之間(如第13C圖)。此外,閘極間隔物145、自對準接觸特徵168A至自對準接觸特徵168D、接觸件間隔物174S或上述的組合在對接接觸件196的第一下部和第二下部之間(如第13C圖)。在一些實施例中,含氮表層150'和接觸件間隔物174S可以在對接接觸件196和層間介電層150的未處理部分之間。
形成源極/汲極通孔192A與源極/汲極通孔192B、閘極通孔194A與閘極通孔194B和對接接觸件196可以是藉由沉積阻障層材料在層間介電層184上方以部分填充源極/汲極通孔開口186A、源極/汲極通孔開口186B、閘極通孔開口188A、閘極通孔開口188B和對接接觸件開口190;沉積塊材(填充)金屬材料在阻障層材料上方,其中塊材金屬材料填充剩餘的源極/汲極通孔開口186A、源極/汲極通孔開口186B、閘極通孔開口188A、閘極通孔開口188B和對接接觸件開口190;以及執行平坦化製程(例如,化學機械研磨)以移除多餘的塊材金屬材料和多餘的阻障層材料,例如位於層間介電層184的頂表面上方的材料。剩餘的阻障層材料和塊材材料形成源極/汲極通孔192A與源極/汲極通孔192B、閘極通孔194A與
閘極通孔194B和對接接觸件196的阻障層和導電插塞(例如,金屬插塞),其中阻障層在導電插塞和環繞的介電材料(例如,層間介電層184、接觸蝕刻停止層182、接觸件間隔物174S、自對準接觸特徵168A至自對準接觸特徵168D或上述的組合)之間。沉積阻障層材料和塊材材料可以是藉由化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠程電漿化學氣相沉積、電漿增強化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、電漿增強原子層沉積、電鍍、無電電鍍、其他適合的方法或上述的組合。沉積阻障層材料和塊材材料可以使用含氟前驅物。
阻障層材料包括鉭、氮化鉭、氮化鉭鋁、矽氮化鉭、碳化鉭、鈦、氮化鈦、矽氮化鈦、氮化鈦鋁、碳化鈦、鎢、氮化鎢、碳化鎢、氮化鉬、鈷、氮化鈷、釕、鈀或上述的組合。在一些實施例中,阻障層材料包括多於一層,例如金屬氮化物層、第一金屬內襯和第二金屬內襯。塊材金屬材料、第一金屬內襯和第二金屬內襯包括鋁、銅、鈦、鉭、鎢、釕、鉬、鈷、銥、鈀、鉑、鎳、錫、金、銀、其他適合的金屬、上述的合金、上述的矽化物或上述的組合。在一些實施例中,源極/汲極通孔192A與源極/汲極通孔192B、閘極通孔194A與閘極通孔194B、對接接觸件196或上述的組合包括三層阻障層(亦即,氮化鈦層或氮化鉭層、鈷層和釕層)和銅插塞。在一些實施例中,源極/汲
極通孔192A與源極/汲極通孔192B、閘極通孔194A與閘極通孔194B、對接接觸件196或上述的組合包括鈷插塞、鎢插塞、釕插塞或銅插塞。在一些實施例中,源極/汲極通孔192A與源極/汲極通孔192B、閘極通孔194A與閘極通孔194B、對接接觸件196或上述的組合不包括導電阻障層及/或內襯層。在這樣的實施例中,源極/汲極通孔192A與源極/汲極通孔192B、閘極通孔194A與閘極通孔194B、對接接觸件196或上述的組合包括導電插塞,其中導電插塞具有側壁物理性接觸層間介電層184及/或接觸蝕刻停止層182或導電插塞和層間介電層184及/或接觸蝕刻停止層182之間的介電質阻障層(例如接觸件間隔物)。
用於沉積源極/汲極通孔192A與源極/汲極通孔192B,閘極通孔194A與閘極通孔194B,對接接觸件196或上述組合的金屬層(例如上述的金屬插塞)的氟基金屬前驅物已發現會攻擊下方的導電特徵(例如源極/汲極接觸件180A至源極/汲極接觸件180C)及/或下方的介電質特徵(例如層間介電層150及/或接觸件間隔物174S)。用於形成源極/汲極通孔開口186A、源極/汲極通孔開口186B、閘極通孔開口188A、閘極通孔開口188B、對接接觸件開口190或上述組合的氟基蝕刻劑也發現會攻擊下方的導電特徵及/或下方的介電質特徵。參考至繪示不具有含氮表層150'的裝置200的第14圖,已發現氟攻擊會損壞層間介電層150及/或接觸件間隔物174S,使得金屬成
分更容易擴散/穿透進層間介電層150且降低裝置表現。例如,金屬成分擴散/穿透進接觸件間隔物174S及/或層間介電層150可能導致源極/汲極通孔192A和源極/汲極通孔192B之間的訊號/電流洩漏路徑210(亦即,通孔至通孔洩漏),特別是源極/汲極通孔192A和源極/汲極通孔192B之間的間隙隨著積體電路技術節點的尺寸漸少。在一些示例中,金屬成分擴散/穿透可能形成源極/汲極通孔192A和源極/汲極通孔192B之間的金屬連接,從而可能導致短路。小於約25nm的間隙S更可能造成通孔至通孔洩漏及/或短路,例如在一些實施例中的間隙S約17nm至約23nm。
增加裝置200中的接觸件間隔物174S的厚度(亦即,增加厚度T3)是一種增強裝置200的互連件的金屬阻擋能力的方式。然而,增加接觸件間隔物174S的厚度會對應漸少源極/汲極接觸件180A至源極/汲極接觸件180C的金屬層的尺寸(例如,寬度及/或長度)及/或體積,從而也減少源極/汲極接觸件180A至源極/汲極接觸件180C和源極/汲極通孔192A與源極/汲極通孔192B之間的接觸面積(亦即,接觸件著陸面積(landing area))。較小的互連件尺寸及/或體積伴隨較小的接觸件著陸面積已發現會不希望地增加互連件的寄生電阻(parasitic resistance)。因此,增加接觸件間隔物174S的厚度以改善互連件的金屬阻擋性質,可能需要面臨任何可能源於互連件的金屬層尺寸、體積及/或接觸面積縮減造成的寄生
電阻增加。
藉由改善互連件的金屬阻擋性質而不會減少互連件的金屬層尺寸、體積或接觸面積,裝置100的包括具有含氮表層150'和接觸件間隔物174S的金屬阻擋結構的互連件彌補這樣的取捨。如本文所述,取代在金屬層(例如,金屬插塞178A至金屬插塞178C)和層間介電層150之間插入另一個擴散/阻障層及/或增加接觸件間隔物174S的厚度,而是以將部分的層間介電層150轉換成含氮表層150'來改善互連件的金屬阻擋能力。含氮表層150'對金屬穿透/擴散具有抗性且比層間介電層150的未處理部分展現更好的金屬阻擋能力。含氮表層150'也對氟攻擊具有抗性,例如可能來自在沉積期間的氟基金屬前驅物及/或在蝕刻期間的氟基蝕刻劑。此外,由於金屬阻擋結構包括含氮表層150'和接觸件間隔物174S以取代單獨的接觸件間隔物174S,接觸件間隔物174S的厚度T3可小於約2.5nm。在一些實施例中,接觸件間隔物174S的厚度T3約0.8nm至約2nm。具有這樣的厚度的接觸件間隔物174S可加強互連件的金屬阻擋能力而不會佔據太多空間,從而最大化互連件導電部分的尺寸及/或體積,特別是針對20nm和以下的積體電路技術節點。因此,裝置100的互連件的金屬阻擋能力及/或氟抗性比裝置200良好,且可以在不增加寄生電阻的情況下實現這樣的改善。在一些實施例中,可從源極/汲極接觸件180A至源極/汲極接觸件180C刪減接觸件間隔物174S,且源極/汲極接觸件180A至源極
/汲極接觸件180C的導電部分(例如,金屬插塞178A至金屬插塞178C)可物理性接觸含氮表層150'。不同的實施例可以具有不同的優勢,且並非任何實施例皆需要具有某種特定的優勢。
在一些實施例中,藉由分開的製程形成源極/汲極通孔192A與源極/汲極通孔192B、閘極通孔194A與閘極通孔194B、對接接觸件196或上述的組合。例如,形成源極/汲極通孔192A與源極/汲極通孔192B、閘極通孔194A與閘極通孔194B、對接接觸件196或上述的組合是藉由分開的沉積製程。在一些實施例中,藉由分開的製程形成源極/汲極通孔開口186A、源極/汲極通孔開口186B、閘極通孔開口188A、閘極通孔開口188B、對接接觸件開口190或上述的組合。例如,形成源極/汲極通孔開口186A、源極/汲極通孔開口186B、閘極通孔開口188A、閘極通孔開口188B、對接接觸件開口190或上述的組合是藉由分開的圖案化製程。在一些實施例中,製造可包括形成源極/汲極通孔開口186A、源極/汲極通孔開口186B及/或源極/汲極通孔192A與源極/汲極通孔192B的第一組製程,形成閘極通孔開口188A、閘極通孔開口188B及/或閘極通孔194A與閘極通孔194B的第二組製程,以及形成對接接觸件開口190及/或對接接觸件196的第三組製程。第一組製程、第二組製程和第三組製程可具有至少一個共同步驟(例如,相同的沉積製程)或沒有共同步驟(例如,形成源極/汲極通孔時的遮罩步驟可用
於覆蓋閘極通孔區域和對接接觸件區域等)。
在一些實施例中,例如第15A圖和第15B圖中所繪示,層間介電層155可以不形成在層間介電層150上方且氮電漿處理170可以將層間介電層150的頂部轉換成含氮表層150'。在這樣的實施例中,含氮表層150'形成層間介電層150的頂表面,含氮表層150'位於介電層(例如,層間介電層184及/或接觸蝕刻停止層182)和層間介電層150的未處理部分之間,以及含氮表層150'可以物理性接觸接觸蝕刻停止層182。
本公開也考量在多層互連的多個層級上,實行層間介電層的氮電漿處理及/或提供具有含氮表層的層間介電層,例如如本文所述。根據本公開的多個態樣,第16圖是可用於形成裝置300或部分裝置300而在基板(晶圓)305(類似於基板115)上方製造的多個層級(level)的片斷概略截面圖。在第16圖中,多個層級包括裝置層DL和設置在裝置層DL上方的多層互連MLI。裝置層DL可包括藉由前段(front-end-of-line,FEOL)製程製造於其上及/或其上方的電路,且多層互連MLI可包括藉由中段(middle-of-line,MOL)製程及/或後段(back-end-of-line,BEOL)製程製造於裝置層DL上及/或上方的電路。裝置300可以包括在微處理器、記憶體、積體電路裝置或上述的組合中。在一些實施例中,裝置300是包括多個被動和主動微電子裝置的積體電路晶片及/或SoC的一部分,微電子裝置例如是電阻器、電容器、電感
器、二極體、p型場效應電晶體、n型場效應電晶體、金屬氧化物半導體場效應電晶體、互補式金屬氧化物半導體電晶體、雙極接合電晶體、橫向擴散金屬氧化物半導體電晶體、高電壓電晶體、高頻率電晶體、其他適合的組件或上述的組合。為了清楚繪示,第16圖經簡化以更好地理解本公開的發明概念。裝置300中可以添加額外的特徵,且在裝置300的其他實施例中可以取代、修改或刪減下方所述的一些特徵。
裝置層DL可包括被動微電子裝置及/或主動微電子裝置,例如電阻器、電容器、電感器、二極體、p型場效應電晶體、n型場效應電晶體、金屬氧化物半導體場效應電晶體、互補式金屬氧化物半導體電晶體、雙極接合電晶體、橫向擴散金屬氧化物半導體電晶體、高電壓電晶體、高頻率電晶體、其他裝置或上述的組合。多個微電子裝置可以配置成提供積體電路的不同功能區域,例如邏輯區域(亦即,核心區域)、記憶體區域、類比區域、周邊區域(例如,輸入/輸出區域)、虛擬區域、其他適合的區域或上述的組合。邏輯區域可以配置標準單元,各個標準單元可提供邏輯裝置及/或邏輯功能,例如反相器(inverter)、及閘(AND gate)、反及閘(NAND gate)、或閘(OR gate)、反或閘(NOR gate)、反閘(NOT gate)、互斥或閘(XOR gate)、互斥反或閘(XNOR gate)、其他適合的邏輯裝置或上述的組合。記憶體區域可以配置記憶體單元,各個記憶體單元可提供存儲裝置及/或存儲功能,例如快閃記憶體、
非揮發性隨機存取記憶體(non-volatile random-access memeory)、靜態隨機存取記憶體、動態隨機存取記憶體、其他揮發性記憶體、其他非揮發性記憶體、其他適合的記憶體或上述的組合。在一些實施例中,記憶體單元及/或邏輯單元包括結合的電晶體和互連結構以分別提供存儲裝置/功能和邏輯裝置/功能。
裝置層DL包括裝置組件,例如基板305(類似於基板115)、摻雜區域315(例如,n阱及/或p阱)、設置於基板305上方及/或其中的通道層320(類似於通道層130)、隔離特徵325(類似於隔離特徵120)、具有閘極電極332和閘極介電質334的閘極堆疊330(類似於閘極堆疊140A至閘極堆疊140D)、沿著閘極堆疊330的側壁的閘極間隔物336(類似於閘極間隔物145)、磊晶源極/汲極340(類似於磊晶源極/汲極135A、磊晶源極/汲極135B)、其他裝置組件/特徵或上述的組合。在繪示的實施例中,裝置層DL包括具有懸浮於基板305上方且延伸在磊晶源極/汲極340之間的通道層320的電晶體T,其中電晶體T的閘極堆疊330設置在通道層320上且環繞通道層320。在這樣的實施例中,裝置層DL的電晶體T是閘極全環繞電晶體。取決於設計需求,裝置層DL的多個電晶體可以配置為平面電晶體或非平面電晶體。
多層互連MLI電性連接裝置層DL的裝置(例如,電晶體T)、裝置層DL的組件、多層互連MLI中的裝置(例如,記憶體裝置)、多層互連MLI的組件或上述的組合,
使得多個裝置及/或組件可特別根據裝置300的設計需求運作。多層互連MLI包括配置為形成互連(佈線(routing))結構的介電層(普遍繪示為絕緣層350)和導電層(例如,導線、導電通孔、導電接觸或上述的組合所形成的圖案化金屬層)的組合。導電層形成連接多層互連MLI的不同層/層級(或不同的平面)中的水平互連結構(例如導線)的垂直互連結構(例如裝置層級接觸件及/或通孔)。在一些實施例中,互連結構提供裝置層DL及/或多層互連MLI的裝置及/或組件之間的電子訊號的路線。在一些實施例中,互連結構將電子訊號(例如,時脈訊號(clock signal)、電壓訊號及/或接地訊號)分布至裝置層DL及/或多層互連MLI的裝置及/或裝置組件。
在第16圖中,多層互連MLI包括裝置層級接觸件層CO(CO level)、裝置層級通孔層VG/VD(VG/VD level)、金屬層M0(M0 level)、通孔層V0(V0 level)、金屬層M1(M1 level)、通孔層V1(V1 level)、金屬層M2(M2 level)、通孔層V2(V2 level)、金屬層M3(M3 level)和接續至通孔層V(X-1)(V(X-1)level)和金屬層MX(MX level)。X是大於或等於1的整數。多層互連MLI的各個層級包括設置在各自絕緣層(例如,層間介電層及/或接觸蝕刻停止層)中的各自導電層(例如,導線、導電通孔、導電接觸或上述的組合)。例如,裝置層級接觸件層CO包括具有源極/汲極接觸件MD(例如,源極/汲極接觸件180A至源極/汲極接觸件180C)設置於其
中的部分絕緣層350。裝置層級通孔層VG/VD包括具有閘極通孔VG(例如,閘極通孔194A與閘極通孔194B)、源極/汲極通孔VD(例如,源極/汲極通孔192A與源極/汲極通孔192B)和對接接觸件(例如,對接接觸件196)設置於其中的部分絕緣層350。金屬層M0包括具有導線M0設置於其中的部分絕緣層350,其中閘極通孔VG連接閘極堆疊330至導線M0,源極/汲極通孔VD連接源極/汲極接觸件MD至導線M0,以及對接接觸件連接源極/汲極接觸件MD和閘極堆疊330至導線M0。通孔層V0包括具有通孔V0設置於其中的部分絕緣層350,其中通孔V0連接導線M0至導線M1。金屬層M1包括具有導線M1設置於其中的部分絕緣層350。通孔層V1包括具有通孔V1設置於其中的部分絕緣層350,其中通孔V1連接導線M1至導線M2。金屬層M2包括具有導線M2設置於其中的部分絕緣層350。通孔層V2包括具有通孔V2設置於其中的部分絕緣層350,其中通孔V2連接導線M2至導線M3。金屬層M3包括具有導線M3設置於其中的部分絕緣層350。通孔層V(X-1)包括具有通孔V(X-1)設置於其中的部分絕緣層350,其中通孔V(X-1)連接導線M(X-1)至導線MX。金屬層MX包括具有導線MX設置於其中的部分絕緣層350。
多層互連MLI的層級(level/layer)的一或多個互連件包括具有含氮表層的層間介電層。例如,多層互連MLI的指定層級的部分絕緣層350可包括一層具有本文
所述的含氮表層的層間介電層,其中層間介電層的含氮表層分離指定層級的互連件導電部分與層間介電層的未處理部分。在一些實施例中,指定層級的部分絕緣層350進一步包括接觸蝕刻停止層。接觸蝕刻停止層可以設置在層間介電層和多層互連MLI的下方層級的層間介電層之間。
根據本公開的多個態樣,第17A圖和第17B圖是部分或整體裝置400的片斷概略截面圖,其中裝置400具有多層互連MLI的裝置層級接觸件層CO/源極/汲極接觸件MD層級和裝置層級通孔層VG/VD,且多層互連MLI包括具有含氮表層的層間介電層。裝置400在很多部分類似於第13A圖至第13C圖的裝置100。因此為了清楚繪示和簡化,第17A圖、第17B圖和第13A圖至第13C圖中相似的特徵標示為相同的參考符號。為了清楚繪示,第17A圖和第17B圖經簡化以更好地理解本公開的發明概念。裝置400中可以添加額外的特徵,且在裝置400的其他實施例中可以取代、修改或刪減下方所述的一些特徵。
製造裝置400類似於製造裝置100,但在製造裝置400期間,在形成源極/汲極通孔開口186A、源極/汲極通孔開口186B、閘極通孔開口188A、閘極通孔開口188B和對接接觸件開口190之後,在層間介電層184上執行類似於氮電漿處理170的氮電漿處理,使得部分層間介電層184轉換成含氮表層184'。含氮表層184'在源極/汲極通孔192A與源極/汲極通孔192B的側壁和層間介
電層184的未處理部分之間、閘極通孔194A與閘極通孔194B的側壁和層間介電層184的未處理部分之間,以及對接接觸件196的側壁和層間介電層184的未處理部分之間。在一些實施例中,含氮表層184'形成層間介電層184的頂表面。在層間介電層184包括矽和氧(例如,SiOx層或SiOC層)的實施例中,含氮表層184'包括矽、氧和氮(例如,SiON表層或SiOCN表層)。在一些實施例中,在源極/汲極通孔192A和源極/汲極通孔192B與層間介電層184之間提供含氮表層184',但不在閘極通孔194A和閘極通孔194B與層間介電層184之間及/或對接接觸件196與層間介電層184之間。在一些實施例中,在閘極通孔194A和閘極通孔194B與層間介電層184之間提供含氮表層184',但不在源極/汲極通孔192A和源極/汲極通孔192B與層間介電層184之間及/或對接接觸件196與層間介電層184之間。在一些實施例中,在對接接觸件196與層間介電層184之間提供含氮表層184',但不在源極/汲極通孔192A和源極/汲極通孔192B與層間介電層184之間及/或閘極通孔194A和閘極通孔194B與層間介電層184之間。
含氮表層184'可避免及/或阻止來自源極/汲極通孔192A與源極/汲極通孔192B、閘極通孔194A與閘極通孔194B、對接接觸件196或上述組合的金屬成分穿透進層間介電層184。含氮表層184'也可抵抗在製造源極/汲極通孔192A與源極/汲極通孔192B、閘極通孔194A
與閘極通孔194B、對接接觸件196或上述組合期間的氟基攻擊。此外,含氮表層184'改善互連件的裝置層級通孔層VG/VD的金屬擴散/穿透阻擋能力,而不會減少互連件導電部分的體積及/或尺寸,例如源極/汲極通孔192A與源極/汲極通孔192B、閘極通孔194A與閘極通孔194B、對接接觸件196或上述組合的金屬層的體積及/或尺寸。因此,含氮表層184'可改善互連件的裝置層級通孔層VG/VD的金屬擴散/穿透阻擋能力,而不會增加寄生接觸電阻。不同的實施例可以具有不同的優勢,且並非任何實施例皆需要具有某種特定的優勢。
根據本公開的多個態樣,第18A圖和第18B圖是部分或整體裝置500的片斷概略截面圖,其中裝置500具有多層互連MLI的裝置層級接觸件層CO/源極/汲極接觸件MD、裝置層級通孔層VG/VD和金屬層M0,且多層互連MLI包括具有含氮表層的層間介電層。裝置500在很多部分類似於第13A圖至第13C圖的裝置100和第17A圖和第17B圖的裝置400。因此為了清楚繪示和簡化,第18A圖、第18B圖、第13A圖至13C、第17A圖和第17B圖中相似的特徵標示為相同的參考符號。為了清楚繪示,第18A圖和第18B圖經簡化以更好地理解本公開的發明概念。裝置500中可以添加額外的特徵,且在裝置500的其他實施例中可以取代、修改或刪減下方所述的一些特徵。
製造裝置500類似於製造裝置100及/或裝置
400。裝置500進一步包括金屬層M0,其中金屬層M0包括接觸蝕刻停止層502(配置及/或製造類似於接觸蝕刻停止層182)、層間介電層504(配置及/或製造類似於層間介電層184)和導線M0(例如金屬導線510A和金屬導線510B)。金屬導線510A延伸穿過層間介電層504和接觸蝕刻停止層502以物理性接觸源極/汲極通孔192A,且金屬導線510B延伸穿過層間介電層504和接觸蝕刻停止層502以物理性接觸源極/汲極通孔192B。金屬導線510A和金屬導線510B可配置成及/或製造類似於源極/汲極通孔192A與源極/汲極通孔192B、閘極通孔194A與閘極通孔194B、對接接觸件196或上述的組合。在製造金屬層M0期間,在層間介電層504中形成接觸件開口之後且在接觸件開口中形成金屬導線之前,在層間介電層504上執行類似於氮電漿處理170的氮電漿處理。氮電漿處理配置成將部分層間介電層504轉換成含氮表層504'。含氮表層504'在金屬導線510A、金屬導線510B的側壁與層間介電層504的未處理部分之間。在一些實施例中,含氮表層504'形成層間介電層504的頂表面。在一些實施例中,含氮表層184'形成層間介電層184的頂表面,使得含氮表層184'在接觸蝕刻停止層502與層間介電層184的未處理部分之間。在層間介電層504包括矽和氧(例如,SiOx層或SiOC層)的實施例中,含氮表層504'包括矽、氧和氮(例如,SiON表層或SiOCN表層)。在一些實施例中,裝置500具有含氮表層504'但不具有含氮表層
184'及/或含氮表層150'。
含氮表層504'可避免及/或防止金屬成分從金屬導線510A、金屬導線510B穿透進層間介電層504。含氮表層504'也可抵抗在製造金屬導線510A、金屬導線510B期間的氟基攻擊。此外,含氮表層504'改善金屬層的互連件的金屬擴散/穿透阻擋能力,但不會減少互連件導電部分的體積及/或尺寸,例如金屬導線510A、金屬導線510B的導電部分的體積及/或尺寸。因此,含氮表層504'可改善金屬層M0的互連件的金屬擴散/穿透阻擋能力,但不會增加寄生接觸電阻。不同的實施例可以具有不同的優勢,且並非任何實施例皆需要具有某種特定的優勢。
本公開提供許多不同的實施例。本文揭示包括具有含氮表層的介電層的互連結構和其製造方法。一種示例方法包括在第一層間介電層中形成暴露下方導電特徵(例如源極/汲極、閘極、接觸件、通孔或導線)的第一互連開口。方法包括在形成第一互連開口中的第一金屬接觸件之前,氮化由第一層間介電層所形成的第一互連開口的側壁。氮化步驟將部分的第一層間介電層轉換成含氮表層。第一金屬接觸件可包括金屬插塞和在金屬插塞與第一層間介電層的含氮表層之間的介電質間隔物。方法可包括在第二層間介電層中形成暴露第一金屬接觸件的第二互連開口,以及形成第二互連開口中的第二金屬接觸件。在一些實施例中,方法進一步包括在形成第二金屬接觸件之前,氮化由第二層間介電層所形成的第二互連開口的側壁。在一些實施例
中,方法進一步包括在形成第一金屬接觸件之前,形成第一互連開口中的介電質內襯。
在一些實施例中,方法進一步包括在第一層間介電層上方形成接觸蝕刻停止層、在接觸蝕刻停止層上方形成第二層間介電層,以及將第二互連開口延伸穿過接觸蝕刻停止層。在一些實施例中,方法可進一步包括氮化第一層間介電層的頂表面。在一些實施例中,氮化由第一層間介電層所形成的第一互連開口的側壁及/或氮化由第二層間介電層所形成的第二互連開口的側壁包括將第一層間介電層暴露於N2電漿。在一些實施例中,形成第二金屬接觸件包括將第二層間介電層暴露於氟基金屬前驅物。
另一個示例方法包括在介電層中形成暴露源極/汲極的源極/汲極接觸件開口、在介電層上執行氮電漿處理以將部分的介電層轉換成含氮表層,以及在執行氮電漿處理之後形成介電層中的源極/汲極接觸件。含氮表層在源極/汲極接觸件的側壁和介電層之間。在一些實施例中,在執行氮電漿處理之後形成介電層中的源極/汲極接觸件包括沿著源極/汲極接觸件開口的側壁形成介電質接觸件間隔物,以及形成源極/汲極和介電質接觸件間隔物上方的金屬層。金屬層填充源極/汲極接觸件開口的剩餘部分,且介電層的含氮表層形成源極/汲極接觸件開口的側壁。在一些實施例中,形成介電質接觸件間隔物包括沉積氮化矽層和蝕刻氮化矽層。
在一些實施例中,介電層是第一介電層。在這樣的
實施例中,方法可進一步包括在第一介電層上方形成第二介電層、在第二介電層中形成暴露源極/汲極接觸件的源極/汲極通孔開口、將源極/汲極通孔開口延伸進源極/汲極接觸件,以及在源極/汲極通孔開口中形成源極/汲極通孔。在一些實施例中,形成源極/汲極通孔開口、延伸源極/汲極通孔開口或形成源極/汲極通孔之中至少一者包括使用含氟前驅物。在一些實施例中,氮電漿處理是第一氮電漿處理,含氮表層是第一含氮表層,且方法進一步包括在形成源極/汲極通孔之前在第二介電層上執行第二氮電漿處理,以將部分的第二介電層轉換成第二含氮表層。在一些實施例中,第二介電層包括設置在接觸蝕刻停止層上方的層間介電層,且第二含氮電漿處理將部分的層間介電層轉換成第二含氮表層。
在一些實施例中,形成介電層中的源極/汲極接觸件開口包括在源極/汲極上方形成第一層間介電層、在第一層間介電層上方形成第二層間介電層,以及圖案化第二層間介電層和第一層間介電層。源極/汲極接觸件開口具有由源極/汲極所形成的底部以及由第一層間介電層和第二層間介電層所形成的側壁。在一些實施例中,在介電層上執行氮電漿處理以將部分的介電層轉換成含氮表層包括將部分的第一層間介電層轉換成第一含氮表層以及將部分的第二層間介電層轉換成第二含氮表層,使得第一含氮表層和第二含氮表層形成源極/汲極接觸件開口的側壁。在一些實施例中,執行氮電漿處理之後在介電層中形成源極/汲極接
觸件包括在第二層間介電層上方沉積金屬材料,其中金屬材料填充源極/汲極接觸件開口,並執行平坦化製程以移除第二層間介電層和多餘的金屬材料,從而形成源極/汲極接觸件的金屬插塞。
一種示例互連結構包括具有含氮表層的介電層以及設置在介電層中的源極/汲極接觸件。源極/汲極接觸件包括金屬插塞和接觸件間隔物。接觸件間隔物設置在金屬插塞的側壁和介電層的含氮表層之間。在一些實施例中,介電層包括矽和氧,含氮表層包括矽、氧和氮,接觸件間隔物包括矽和氮,且金屬插塞包括鈷、釕或鎢。在一些實施例中,含氮表層的氮濃度是約3%至約30%。在一些實施例中,接觸件間隔物物理性接觸金屬插塞和介電層的含氮表層。在一些實施例中,互連結構進一步包括源極/汲極通孔延伸進源極/汲極接觸件。接觸件間隔物進一步設置在源極/汲極通孔和介電層的含氮表層之間。
前面概述一些實施例的特徵,使得本領域技術人員可更好地理解本公開的觀點。本領域技術人員應該理解,他們可以容易地使用本公開作為設計或修改其他製程和結構的基礎,以實現相同的目的和/或實現與本文介紹之實施例相同的優點。本領域技術人員還應該理解,這樣的等同構造不脫離本公開的精神和範圍,並且在不脫離本公開的精神和範圍的情況下,可以進行各種改變、替換和變更。
105A,105B:主動區域
115:基板
120:隔離特徵
135A,135B:磊晶源極/汲極
150:層間介電層
150':含氮表層
174S:接觸件間隔物
176A,176B:矽化物層
178A,178C:金屬插塞
182:接觸蝕刻停止層
184:層間介電層
184':含氮表層
192A,192B:源極/汲極通孔
500:裝置
502:接觸蝕刻停止層
504:層間介電層
504':含氮表層
510A,510B:金屬導線
X,Y,Z:方向
Claims (10)
- 一種製造互連結構的方法,包括:在一介電層中形成一源極/汲極接觸件開口,其中該源極/汲極接觸件開口暴露一源極/汲極;在該介電層上執行一氮電漿處理,以將一部分的該介電層轉換成一含氮表層;在執行該氮電漿處理之後,在該介電層中形成一源極/汲極接觸件,其中該含氮表層在該源極/汲極接觸件的多個側壁和該介電層之間;及在該源極/汲極接觸件上方形成一源極/汲極通孔,其中該源極/汲極通孔延伸至該源極/汲極接觸件的一頂表面下方,該含氮表層在該源極/汲極通孔的一側壁和該介電層之間。
- 如請求項1所述之方法,其中該介電層是一第一介電層,且方法進一步包括:在該第一介電層上方形成一第二介電層;在該第二介電層中形成一源極/汲極通孔開口,其中該源極/汲極通孔開口暴露該源極/汲極接觸件;將該源極/汲極通孔開口延伸進該源極/汲極接觸件;及在該源極/汲極通孔開口中形成該源極/汲極通孔。
- 如請求項2所述之方法,其中形成該源極/汲極通孔開口、延伸該源極/汲極通孔開口或形成該源極/汲 極通孔之中至少一者包括使用含氟前驅物。
- 如請求項1所述之方法,其中:在該介電層中形成該源極/汲極接觸件開口包括:在該源極/汲極上方形成一第一層間介電層,在該第一層間介電層上方形成一第二層間介電層,及圖案化該第二層間介電層和該第一層間介電層,其中該源極/汲極接觸件開口具有由該源極/汲極所形成的一底部以及由該第一層間介電層和該第二層間介電層所形成的多個側壁;及在該介電層上執行該氮電漿處理以將該部分的該介電層轉換成該含氮表層包括將部分的該第一層間介電層轉換成一第一含氮表層且將部分的該第二層間介電層轉換成一第二含氮表層,使得該第一含氮表層和該第二含氮表層形成該源極/汲極接觸件開口的該些側壁。
- 一種製造互連結構的方法,包括:形成一第一層間介電層;在該第一層間介電層中形成一第一互連開口,其中該第一互連開口暴露下方的一導電特徵;在氮化由該第一層間介電層所形成的該第一互連開口的多個側壁之後,在該第一互連開口中形成一第一金屬接觸件;在該第一層間介電層上方形成一第二層間介電層; 在該第二層間介電層中形成一第二互連開口,其中該第二互連開口暴露該第一金屬接觸件;及在該第二層間介電層中形成一第二金屬接觸件,其中該第二金屬接觸件物理性接觸該第一金屬接觸件。
- 如請求項5所述之方法,進一步包括在形成該第二金屬接觸件之前,氮化由該第二層間介電層所形成的該第二互連開口的多個側壁。
- 如請求項5所述之方法,其中氮化由該第一層間介電層所形成的該第一互連開口的該些側壁包括將該第一層間介電層暴露於N2電漿。
- 一種互連結構,包括:一介電層,具有一含氮表層;一源極/汲極接觸件,設置在該介電層中,其中該源極/汲極接觸件包括一金屬插塞和多個接觸件間隔物,其中該些接觸件間隔物設置在該金屬插塞的多個側壁和該介電層的該含氮表層之間;及一源極/汲極通孔,延伸至該源極/汲極接觸件的一頂表面下方,其中該些接觸件間隔物設置在該源極/汲極通孔和該介電層的該含氮表層之間。
- 如請求項8所述之互連結構,其中該含氮表 層的一氮濃度為3%至30%。
- 如請求項8所述之互連結構,其中該些接觸件間隔物物理性接觸該金屬插塞和該介電層的該含氮表層。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202263318462P | 2022-03-10 | 2022-03-10 | |
| US63/318,462 | 2022-03-10 | ||
| US17/833,395 | 2022-06-06 | ||
| US17/833,395 US12564028B2 (en) | 2022-03-10 | 2022-06-06 | Dielectric layers having nitrogen-containing crusted surfaces |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202401663A TW202401663A (zh) | 2024-01-01 |
| TWI856480B true TWI856480B (zh) | 2024-09-21 |
Family
ID=87760064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW112101101A TWI856480B (zh) | 2022-03-10 | 2023-01-10 | 互連結構和其製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US12564028B2 (zh) |
| DE (1) | DE102023102448A1 (zh) |
| TW (1) | TWI856480B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12432899B2 (en) | 2022-03-29 | 2025-09-30 | Nanya Technology Corporation | Method of preparing semiconductor structure having low dielectric constant layer |
| US12205825B2 (en) * | 2022-03-29 | 2025-01-21 | Nanya Technology Corporation | Method of preparing semiconductor structure having low dielectric constant layer |
| TWI862129B (zh) * | 2023-09-01 | 2024-11-11 | 友達光電股份有限公司 | 顯示面板及其製造方法 |
| US20250126856A1 (en) * | 2023-10-13 | 2025-04-17 | Avago Technologies International Sales Pte. Limited | Semiconductor device with increased operating voltage characteristics |
| JP2025136580A (ja) * | 2024-03-07 | 2025-09-19 | キオクシア株式会社 | 半導体装置およびその製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201816940A (zh) * | 2016-07-28 | 2018-05-01 | 美商格羅方德半導體公司 | 具有界面襯裡的ic結構及其形成方法 |
| TW202015106A (zh) * | 2018-06-29 | 2020-04-16 | 台灣積體電路製造股份有限公司 | 半導體裝置及其形成方法 |
| TW202112590A (zh) * | 2019-09-18 | 2021-04-01 | 亞慶股份有限公司 | 高爾夫球車煞車系統的自駕煞車暨手駕煞車連接組件 |
| US20210257293A1 (en) * | 2020-02-19 | 2021-08-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Nitrogen Plasma Treatment For Improving Interface Between Etch Stop Layer And Copper Interconnect |
| TW202145583A (zh) * | 2020-05-29 | 2021-12-01 | 台灣積體電路製造股份有限公司 | 互連結構、半導體結構以及製造半導體結構的方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10867788B2 (en) * | 2016-12-28 | 2020-12-15 | Asm Ip Holding B.V. | Method of forming a structure on a substrate |
| US10818543B2 (en) * | 2018-07-30 | 2020-10-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Source/drain contact spacers and methods of forming same |
-
2022
- 2022-06-06 US US17/833,395 patent/US12564028B2/en active Active
-
2023
- 2023-01-10 TW TW112101101A patent/TWI856480B/zh active
- 2023-02-01 DE DE102023102448.5A patent/DE102023102448A1/de active Pending
-
2025
- 2025-07-21 US US19/275,533 patent/US20250349600A1/en active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201816940A (zh) * | 2016-07-28 | 2018-05-01 | 美商格羅方德半導體公司 | 具有界面襯裡的ic結構及其形成方法 |
| TW202015106A (zh) * | 2018-06-29 | 2020-04-16 | 台灣積體電路製造股份有限公司 | 半導體裝置及其形成方法 |
| TW202112590A (zh) * | 2019-09-18 | 2021-04-01 | 亞慶股份有限公司 | 高爾夫球車煞車系統的自駕煞車暨手駕煞車連接組件 |
| US20210257293A1 (en) * | 2020-02-19 | 2021-08-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Nitrogen Plasma Treatment For Improving Interface Between Etch Stop Layer And Copper Interconnect |
| TW202145583A (zh) * | 2020-05-29 | 2021-12-01 | 台灣積體電路製造股份有限公司 | 互連結構、半導體結構以及製造半導體結構的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20250349600A1 (en) | 2025-11-13 |
| US12564028B2 (en) | 2026-02-24 |
| KR20230133171A (ko) | 2023-09-19 |
| US20230290674A1 (en) | 2023-09-14 |
| TW202401663A (zh) | 2024-01-01 |
| DE102023102448A1 (de) | 2023-09-14 |
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