TWI853406B - 半導體結構及其形成方法 - Google Patents
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Abstract
本揭露實施例描述具有前側與後側電源供應內連線的結
構。結構包括設置於基底中的電晶體結構，其中電晶體結構包括源極/汲極區。結構還包括基底的頂面上方的前側電源供應線，其中前側電源供應線電性連接到電源供應金屬線。結構還包括位於基底的底面下方的背側電源供應線。前側金屬通孔將前側電源供應線電性連接到源極/汲極區的前表面。後側金屬通孔將背側電源供應線電性連接到源極/汲極區的背面。
Description
本發明實施例是有關於一種半導體結構及其形成方法。
靜態隨機存取記憶體(SRAM)是一種半導體記憶體，用於需要諸如高速資料存取的計算應用。舉例來說，緩存記憶體應用使用SRAM來儲存經常存取的資料，例如由中央處理單元存取的資料。
SRAM的單元結構和架構能達到高速資料存取。SRAM單元可以包括具有例如4到10個電晶體的雙穩態觸發器結構。SRAM架構可以包括一個或多個記憶單元陣列和支持電路。每個SRAM陣列排列成列和行，分別稱為“字元線”和“位元線”。支持電路包括通過字元線和位元線用於存取每個SRAM單元以進行各種SRAM操作的位址和驅動器電路。
根據本發明的一實施例，一種半導體結構包括基底、第
一電晶體結構、第二電晶體結構、第一前側金屬通孔、第二前側金屬通孔、第一背側金屬通孔、第二背側金屬通孔、前側金屬線以及背側金屬線。第一電晶體結構設置在所述基底中且包括第一源極/汲極區。第二電晶體結構設置在所述基底中且包括第二源極/汲極區。第一前側金屬通孔與所述第一源極/汲極區的前表面接觸，其中所述第一源極/汲極區的所述前表面與所述基底的頂面共面。第二前側金屬通孔與所述第二源極/汲極區的前表面接觸，其中所述第二源極/汲極區的所述前表面與所述基底的所述頂面共面。第一背側金屬通孔與所述第一源極/汲極區的背面接觸，其中所述第一源極/汲極區的所述背面與所述第一源極/汲極區的所述前表面相對。第二背側金屬通孔與所述第二源極/汲極區的背面接觸，其中所述第二源極/汲極區的所述背面與所述第二源極/汲極區的所述前表面相對。前側金屬線位於所述基底的所述頂面上方並與所述第一和第二前側金屬通孔接觸。背側金屬線位於所述基底的底面下方並與所述第一背側金屬通孔接觸，其中所述基底的所述底面與所述基底的所述頂面相對。
根據本發明的一實施例，一種半導體結構包括電晶體結構、前側電源供應線、背側電源供應線、前側金屬通孔以及背側金屬通孔。電晶體結構位於基底中且包括源極/汲極區。前側電源供應線位於所述基底的頂面上方。背側電源供應線位於所述基底的底面下方，其中所述基底的所述底面與所述基底的所述頂面相對。前側金屬通孔電性連接到所述源極/汲極區的前表面和所述前
側電源供應線，其中所述源極/汲極區的所述前表面和所述基底的所述頂面共面。背側金屬通孔電性連接到所述源極/汲極區的背面和所述背側電源供應線，其中所述源極/汲極區的所述背面與所述源極/汲極區的所述前表面相對。
根據本發明的一實施例，一種半導體結構的形成方法包括以下步驟。在基底中形成電晶體結構，其中所述電晶體結構包括源極/汲極區。在所述基底的頂面上方形成前側內連結構。在形成前側內連結構時，形成與所述源極/汲極區的前表面接觸的前側金屬通孔，其中所述源極/汲極區的所述前表面與所述基底的所述頂面共面。形成與所述前側金屬通孔接觸的前側金屬線。在所述基底的底面下方形成背側內連結構，其中所述底面與所述基底的所述頂面相對。在形成背側內連結構時，形成與所述源極/汲極區的背面接觸的背側金屬通孔，其中所述背面與所述源極/汲極區的所述前表面相對。形成與所述背側金屬通孔接觸的背側金屬線。
100:SRAM裝置
110,115:記憶單元電源供應器
120:列解碼器
130:字元線驅動器
135:字元線驅動器輸出
140:行解碼器
150:行多工器
160:讀取/寫入電路
1700-170N:行
180:SRAM陣列
190:記憶單元
220,230:通道裝置
240,250:下拉裝置
260,2600,2601,2602,2603,270,2700,2701,2702,2703:上拉裝置
310,320:電源供應內連線
400,500,600,800,900,1000:剖視圖
410,810:基底
420,430,440,440:前側內連結構
422,4320,4321,4420,4421,4422:前側金屬線
4240,4340,6840:側壁金屬通孔
4241,4341,4440,4441,4442,4443,4444,4445:前側金屬通孔
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4520,4521,4522,4523,682:背側金屬線
4540,4541,4542,4543,4544,4545,4546,4547,6841:背側金屬通孔
460,660:第一電流
470,670,670:第二電流
560,560:電流
700:方法
710,720,730:操作
920,930,1050:ILD層
940:層
1100:製造系統
1120:設計室
1122:IC設計佈局圖
1130:罩幕室
1132:資料預備
1144:罩幕製造
1145:罩幕
1150:IC製造廠
1152:晶圓製造
1153:半導體晶圓
1160:IC裝置
BL,BLB:位元線
在結合隨附圖式閱讀下方詳細描述時會最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，可出於論述清楚起見而任意增大或減小各種特徵的尺寸。
圖1是根據本公開的一些實施例的靜態隨機存取記憶體(SRAM)裝置與記憶單元電源供應器的圖式。
圖2是根據本公開的一些實施例的具有記憶單元電源供應器的實例SRAM電路佈局的圖式。
圖3是根據本公開的一些實施例的記憶單元陣列的上層級電源供應內連佈線的圖式。
圖4是根據本公開的一些實施例的記憶單元的電源供應內連佈線的剖視圖的圖式。
圖5是根據本公開的一些實施例的記憶單元的電源供應內連佈線的另一個剖視圖的圖式。
圖6是根據本公開的一些實施例的記憶單元的電源供應內連佈線的又一個剖視圖的圖式。
圖7是根據本公開的一些實施例的用於記憶單元的電源供應內連結構的形成方法的圖式。
圖8是根據本公開的一些實施例的形成在基底中的SRAM陣列的部分的剖視圖的圖式。
圖9是根據本公開的一些實施例的具有前側內連結構的SRAM陣列的部分的剖視圖的圖式。
圖10是根據本公開的一些實施例的具有前側和背側內連結構的SRAM陣列的部分的剖視圖的圖式。
圖11是根據本公開的一些實施例的積體電路製造系統和相關的積體電路製造流程的圖式。
下方公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。為簡化本公開，下文闡述裝置及佈置的具體實例。當然，這些僅為實例而非旨在進行限制。例如，下方說明中將第二特徵形成在第一特徵“之上”或第一特徵“上”可包括其中第二特徵與第一特徵被形成為直接接觸的實施例，且也可包括其中第二特徵與第一特徵之間可形成有附加特徵、進而使得所述第二特徵與所述第一特徵可能不直接接觸的實施例。此外，本公開可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡明及清晰的目的，且自身並不表示所論述的各種實施例及/或配置之間的關係。
下方公開描述了例如靜態隨機存取記憶體(SRAM)裝置的電性裝置的各方面，其具有將從電源供應的來源至電源供應的目的地的電阻增加的電源供應內連佈線。舉例來說，本公開描述了用於記憶單元的電源供應內連線，其在記憶體裝置中的記憶單元(例如，SRAM陣列中的記憶單元)的基底上方和下方佈線。隨著佈線在基底的上方和下方的電源供應內連線，從電源供應的來源至記憶單元的內連線電阻可以增加，導致記憶單元的壓降增加，諸如記憶單元處的較低電源供應電壓位準。由於從“0”或邏輯低值(例如，接地或0V)到“1”或邏輯高值(例如，記憶單元處的較低電源供應電壓位準)的轉換時間或反之的轉換時間會更短，因此較低電源供應電壓位準可以提高在記憶單元中寫入操作的性能。
雖然下面的描述是關於SRAM裝置，但這裡描述的電源供應內連佈線實施例適用於其他類型的電性裝置，例如中央處理單元、圖形處理單元和專用積體電路。
圖1是根據本公開的一些實施例的SRAM裝置100與記憶單元電源供應器110的圖式。SRAM裝置100包括列解碼器120、字元線驅動器130、行解碼器140、行多工器(MUX)150、讀取/寫入電路160和SRAM陣列180。SRAM陣列180包括數行1700-170N的SRAM單元。SRAM裝置100可以包括未繪示於圖1中的其他電路構件和控制電路。
使用存取記憶體位址存取SRAM陣列180中的每個SRAM單元，以例如進行記憶體讀取和記憶體寫入操作。根據記憶體位址，列解碼器120通過字元線驅動器130的字元線驅動器輸出135選擇一列記憶單元進行存取。此外，根據記憶體位址，行解碼器140通過行MUX150選擇一行1700-170N的記憶單元進行存取。對於記憶體讀取操作，讀取/寫入電路160感測位元線對BL/BLB上的電壓位準。對於記憶體寫入操作，讀取/寫入電路160產生用於記憶單元的行1700-170N中的位元線對BL/BLB的電壓。符號“BL”指的是位元線，符號“BLB”指的是互補位元線。記憶單元的存取列和存取行的相交導致單個記憶單元190的存取。
記憶單元中的每個行1700-170N包括多個記憶單元190。記憶單元190可以在SRAM裝置100中排列成一個或多個陣列。在本揭露中，繪示單個SRAM陣列180是為了簡化對所揭露的實
施例的描述。SRAM陣列180具有“M”個列和“N”個行。符號“19000”指的是位於列‘0’、行1700中的記憶單元190。類似地，符號“190MN”指的是位於列‘M’、行170N中的記憶單元190。
在一些實施例中，記憶單元190可以有六個電晶體(“6T”)電路佈局。圖2是根據本公開的一些實施例的記憶單元190與記憶單元電源供應器115的實例6T電路佈局的圖式。6T電路佈局包括n型場效電晶體(NFET)通道裝置220和230、NFET下拉裝置240和250以及p型FET(PFET)上拉裝置260和270。FET裝置(例如，NFET裝置和PFET裝置)可以是平面金屬氧化物半導體FET、finFET、環閘FET、任何合適的FET或它們的組合。四個電晶體(“4T”)、八個電晶體(“8T”)和十個電晶體(“10T”)電路佈局等其他記憶單元佈局都在本公開的範圍內。
字元線驅動器輸出135控制NFET通道裝置220和230，以將來自位元線對BL/BLB的電壓傳遞到由NFET下拉裝置240和250以及PFET上拉裝置260和270形成的雙穩態觸發器結構。位元線對BL/BLB電壓可以在記憶體讀取操作和記憶體寫入操作期間使用。在記憶體讀取操作期間，由字元線驅動器輸出135施加到NFET通道裝置220和230的閘極端的電壓可以處於足夠的電壓位準，例如邏輯高值(例如，電源供應電壓，例如1.0V、1.2V、1.8V，2.4V、3.3V、5V或任何其他合適的電壓)，以將儲存在雙穩態觸發器結構中的電壓傳遞到可以被讀取/寫入電路160感測的BL和BLB。舉例來說，如果將“1”或邏輯高值(例如，電源供
應電壓，例如1.0V、1.2V、1.8V、2.4V、3.3V、5V和任何其他合適的電壓)傳遞到BL，以及將“0”或邏輯低值(例如，接地或0V)傳遞到BLB，讀取/寫入電路160可以感知(或讀取)這些值。在記憶體寫入操作期間，如果BL處於“1”或邏輯高值並且BLB處於“0”或邏輯低值，則字元線驅動器130施加到NFET通道裝置220和230的閘極端的電壓可以處於足夠的電壓位準，以將BL的邏輯高值和BLB的邏輯低值傳遞給雙穩態觸發器結構。因此，這些邏輯值被寫入(或編程)到雙穩態觸發器結構中。
在一些實施例中，記憶單元電源供應器110提供電源供應到SRAM陣列180中的記憶單元190。在一些實施例中，SRAM裝置100可以在單個電源供應域中運作，其中列解碼器120、字元線驅動器130、行解碼器140、MUX150、讀取/寫入電路160和SRAM陣列180接收標稱電源供應(nominal power supply)電壓。標稱電源供應電壓在本文中也稱為“電源供應電壓VDD”。舉例來說、電源供應電壓VDD可以是1.0V、1.2V、1.8V、2.4V、3.3V、5V或任何其他合適的電壓。
在一些實施例中，SRAM裝置100可以在多個電源供應域中運作，其中對列解碼器120、字元線驅動器130、行解碼器140、MUX150和讀取/寫入電路160提供電源供應電壓VDD和對SRAM陣列180提供較低電源供應電壓。所述較低電源供應電壓在本文中也稱為“電源供應電壓VDDAI”。電源供應電壓VDDAI的電壓位準可以是位於不會影響記憶體寫入操作的訊號完整性、
噪聲容限或其他性能因素的位準。舉例來說，電源供應電壓VDDAI的電壓位準可以比電源供應電壓VDD的電壓位準低大約100mV到大約200mV。使用電源供應電壓VDDAI的較低電壓位準，可以改進SRAM裝置100的記憶體寫入操作，因為從“0”或邏輯低值(例如，接地或0V)到“1”或邏輯高值(例如，電源供應電壓VDDAI)的轉換時間或反之的轉換時間會更短。
在一些實施例中，通過在此描述的電源供應內連佈線技術，在SRAM陣列180中的記憶單元190接收到的電源供應電壓位準可以低於電源供應電壓VDD(對於單個電源供應域SRAM裝置100)或電源供應電壓VDDAI(對於多電源供應域SRAM裝置100)。在一些實施例中，可以通過在記憶單元的基底上方和下方佈線電源供應內連線，來延長從記憶單元電源供應器110到記憶單元190的內連佈線，從而使從記憶單元電源供應器110到記憶單元190的內連線電阻增加。如此一來，可以實現從記憶單元電源供應器110到記憶單元190的壓降增加。將記憶單元190處的電源供應設置為較低電壓位準，可以進一步改進SRAM裝置100的記憶體寫入操作，因為從“0”或邏輯低值(例如，接地或0V)到“1”或邏輯高值(例如，低於電源供應電壓VDD或電源供應電壓VDDAI的電源供應電壓位準)的轉換時間或反之的轉換時間會更短。
在此描述的電源供應內連佈線實施例的一個優點在於記憶體寫入操作期間不需要額外的電路來實現相同的寫入輔助目標
(write-assist goals)。這些額外的寫入輔助電路會增加SRAM裝置100的複雜性，而所揭露的電源供應內連佈線實施例中沒有引入額外的寫入輔助電路。這些複雜性包括電路時序考慮(circuit timing considerations)和功率/電路面積管理(power/circuit area overhead)。或者，在一些實施例中，本文描述的電源供應內連佈線實施例可以基於SRAM裝置100的設計而與附加的寫輔助電路一同來實現。
這裡描述的實施例的另一個優點是增加了下層級內連佈線區域，例如電晶體層級正上方的內連佈線區域，例如在金屬化M0層級。這是因為此處描述的電源供應內連線實施例在記憶單元的基底上方和下方佈線，從而緩解了電晶體層級上方的內連佈線擁塞。
雖然下面的電源供應內連佈線實施例是針對SRAM裝置描述，但這些實施例適用於其他類型的電路，例如中央處理單元、圖形處理單元和專用積體電路。
圖3是根據本公開的一些實施例的SRAM陣列180的上層級電源供應內連佈線的圖式。電源供應內連線310可以表示在第一方向(例如，沿y-軸，在金屬化M2層級處)佈線且電耦合到記憶單元電源供應器110的內連結構。在一些實施例中，根據SRAM裝置100的設計，記憶單元電源供應器110可以通過(例如在金屬化M3層級和/或更高金屬化層級處的)上層級內連結構網路提供電源供應電壓VDD或電源供應電壓VDDAI。
電源供應內連線320可以表示在第二方向(例如，沿x-軸)上和電源供應內連線310下方(例如，在金屬化M1層級處)佈線的內連結構。電源供應內連線320通過金屬通孔(圖3中未顯示)電性連接到電源供應內連線310。此外，電源供應內連線320可以電性連接到在第一方向上(例如，沿著y-軸)並且在電源供應內連線320下方(例如，在金屬化M0層級處)佈線的另一個內連結構。電源供應內連線320通過金屬通孔(未在圖3中顯示)電性連接到下層級內連結構。下層級內連結構未在圖3中顯示，因為在上視圖中其與電源供應內連線310(例如，也沿y-軸佈線)重疊。
電源供應內連線320下方的下層級內連結構通過金屬通孔電性連接到SRAM陣列180中的記憶單元190。在一些實施例中，金屬通孔與記憶單元190中的上拉電晶體的源極/汲極區(例如，圖2中的PFET上拉裝置260、270的源極/汲極區)接觸。此外，如下所述，根據本公開的一些實施例，用於SRAM陣列180的電源供應內連佈線可以包括在其上形成有SRAM陣列180中的記憶單元190的基底的底面之內和下方的內連佈線。如此一來，可以延長從記憶單元電源供應器110到記憶單元190的電源供應內連佈線，從而使從記憶單元電源供應器110到記憶單元190的內連線電阻增加。內連線電阻的增加導致從記憶單元電源供應器110到記憶單元190的壓降增加和在記憶單元190處的較低電源供應電壓位準。記憶單元190處的電源供應為較低電壓位準可以改
進SRAM裝置100的記憶體寫入操作，因為從“0”或邏輯低值(例如，接地或0V)到“1”或邏輯高值(例如，記憶單元190處的較低電源供應電壓位準)的轉換時間或反之的轉換時間會更短。
上述內連結構是示例性的。可以使用在其他金屬化層級的內連結構來實現從記憶單元電源供應器110到SRAM陣列180中的記憶單元190的電源供應電壓VDD或電源供應電壓VDDAI的佈線。
圖4是根據本公開的一些實施例的記憶單元190的電源供應內連佈線的剖視圖400的圖式。剖視圖400包括8個PFET上拉裝置(PFET上拉裝置2600-2603和2700-2703，其對應於SRAM陣列180中的四個記憶單元190中的PFET上拉裝置)的源極/汲極區的描述。如圖4所示，PFET上拉裝置2600-2603和2700-2703的源極/汲極區可以設置在基底410中。根據本公開的一些實施例，PFET上拉裝置2600-2603和2700-2703的源極/汲極區的前表面與基底的頂面(例如，沿著x-軸)共面。
根據本公開的一些實施例，剖視圖400包括在基底410的頂面上方的前側內連結構420、430和440以及在基底410的底面(與基底410的頂面相對)之內和下方的背側內連結構450。根據本公開的一些實施例，前側內連結構420、430和440可以分別在金屬化M2、M1和M0層級。前側內連結構420包括前側金屬線422和前側金屬通孔4240和4241。在一些實施例中，記憶單元電源供應器110可以通過(例如，在金屬化M3層級和/或更高的
金屬化層級處的)上層級前側內連結構網路提供電源供應電壓VDD或電源供應電壓VDDAI至前側內連結構420。
前側內連結構430包括前側金屬線4320和4321以及前側金屬通孔4340和4341。前側金屬線4320和4321分別通過前側金屬通孔4240和4241電性連接到前側金屬線422，所述前側金屬通孔4240和4241與前側金屬線422、4320和4321接觸。前側內連結構440包括前側金屬線4420-4423和前側金屬通孔4440-4445。前側金屬線4420和4422分別通過前側金屬通孔4340和4341電性連接到前側金屬線4320和4321，前側金屬通孔4340和4341與前側金屬線4320、4321、4420和4422接觸。此外，前側金屬線4422-4420通過前側金屬通孔4440-4445電性連接到PFET上拉裝置2601-2603和2700-2702的源極/汲極區的前表面，前側金屬通孔4440-4445與前側金屬線4420-4422和PFET上拉裝置2601-2603和2700-2702的源極/汲極區的前表面接觸。
在一些實施例中，PFET上拉裝置2600和2703的源極/汲極區的前表面和與前側內連結構420、430和440具有類似內連結構佈置的金屬通孔接觸。舉例來說，PFET上拉裝置2600的源極/汲極區的前表面可以與前側金屬通孔4445接觸，這與和前側內連結構420、430和440相似的內連結構佈置相關。PFET上拉裝置2703的源極/汲極區的前表面可以與前側金屬通孔4440接觸，前側金屬通孔4440與和前側內連結構420、430和440相似的另一個內連結構佈置相關。
參照圖4，根據本發明的一些實施例，剖視圖400包括背側內連結構450，其可以在背側金屬化BM0層級處。背側內連結構450包括背側金屬線4520-4523和背側金屬通孔4540-4547。背側金屬線4520-4523通過背側金屬通孔4540-4547電性連接到PFET上拉裝置2600-2603和2700-2703的源極/汲極的背面，背側金屬通孔4540-4547與背側金屬線4520-4523和PFET上拉裝置2600-2603和2700-2703的源極/汲極區的背面接觸。PFET上拉裝置2600-2603和2700-2703的源極/汲極區的背面與PFET上拉裝置2600-2603和2700-2703的源極/汲極區的前表面相對。
虛線箭頭表示從前側內連結構420中的前側金屬線422到PFET上拉裝置2701的源極/汲極區的第一電流460和第二電流470。以第一電流460來說，電流經過前側金屬線422、前側金屬通孔4240、前側金屬線4320、前側金屬通孔4340、前側金屬線4420、前側金屬通孔4441而到達PFET上拉裝置2601的源極/汲極區的前表面。來自第一電流460的電流進入前表面並離開PFET上拉裝置2601的源極/汲極區的背面，並進入背側內連結構450。在背側內連結構450中，來自第一電流460的電流經過背側金屬通孔4542、背側金屬線4521以及背側金屬通孔4543而到達PFET上拉裝置2701的源極/汲極區的背面。
以第二電流470來說，電流經過前側金屬線422、前側金屬通孔4241、前側金屬線4321、前側金屬通孔4341、前側金屬線4422以及前側金屬通孔4444而到達PFET上拉裝置2702的源極/
汲極區的前表面。來自第二電流470的電流進入前表面，且離開PFET上拉裝置2702的源極/汲極區的背面而進入背側內連結構450。在背側內連結構450中，來自第二電流470的電流經過背側金屬通孔4545、背側金屬線4522以及背側金屬通孔4544而到達PFET上拉裝置2602的源極/汲極區的背面。來自第二電流470的電流進入背面，且離開PFET上拉裝置2602的源極/汲極區的前表面而進入前側內連結構440。在前側內連結構440中，來自第二電流470的電流經過前側金屬通孔4443、前側金屬線4421以及前側金屬通孔4442而到達PFET上拉裝置2701的源極/汲極區的前表面。
與僅使用前側內連結構420、430和440的佈線相比，使用背側內連結構450可以延長第一電流460和第二電流470的路徑。第一電流460和第二電流470的加長電流路徑將從記憶單元電源供應器110到記憶單元190的內連線電阻增加。如此一來，可以實現從記憶單元電源供應器110到記憶單元190的壓降增加。由於從“0”或邏輯低值(例如，接地或0V)到“1”或邏輯高值(例如，記憶單元190處的較低電源供應電壓位準)的轉換時間或反之的轉換時間會更短，因此在記憶單元190處的較低電源供應電壓位準可以提升在SRAM裝置100的記憶體寫入操作。
圖5是根據本公開的一些實施例的記憶單元190的電源供應內連佈線的另一個剖視圖500的圖式。與圖4的剖視圖400相比，圖5的剖視圖500不包括前側內連結構440中的前側金屬
線4421和前側金屬通孔4442和4443。由於剖視圖500中的內連結構的不同，電流為單一路徑(例如，電流560)，其從前側內連結構420中的前側金屬線422到PFET上拉裝置2701中的源極/汲極區。
以電流560來說，電流經過前側金屬線422、前側金屬通孔4240、前側金屬線4320、前側金屬通孔4340、前側金屬線4420以及前側金屬通孔4441而到達PFET上拉裝置2601的源極/汲極區的前表面。來自電流560的電流進入前表面，且離開PFET上拉裝置2601的源極/汲極區的背面而進入背側內連結構450。在背側內連結構450中，來自電流560的電流經過背側金屬通孔4542、背側金屬線4521以及背側金屬通孔4543而到達PFET上拉裝置2701的源極/汲極區的背面。
在一些實施例中，由於剖視圖500的電流路徑與圖4的剖視圖400的電流路徑不同，因此從記憶單元電源供應器110到記憶單元190的內連線電阻可以不同。舉例來說，與圖5的電流560關聯的內連線電阻可以高於與圖4的第一電流460和第二電流470關聯的內連線電阻。根據本公開的一些實施例，基於與電流560關聯的較高內連線電阻，可以實現從記憶單元電源供應器110到記憶單元190的壓降的較大增加。與圖4的剖視圖400中的電源供應內連佈線相比，較大的壓降可以在記憶單元190處產生電源供應的較低電壓位準。
反之，與圖5的電流560關聯的內連線電阻可以低於與
圖4的第一電流460和第二電流470關聯的內連線電阻。根據本公開的一些實施例，基於與電流560關聯的較低內連線電阻，可以實現從記憶單元電源供應器110到記憶單元190的壓降的較少增加。與圖4的剖視圖400中的電源供應內連佈線相比，較小的壓降可以在記憶單元190處產生電源供應的較高電壓位準。
圖6是根據本公開的一些實施例的記憶單元190的電源供應內連佈線的又一個剖視圖600的圖式。與圖5的剖視圖500相比，根據本公開的一些實施例，圖6的剖視圖600包括(例如位於背面金屬化BM1層級處的)另一個背側內連結構680。背側內連結構480包括背側金屬線682和背側金屬通孔6840和6841。基於剖視圖600中的不同內連結構，電流可以以兩種不同的路徑流動，即第一電流660和一個第二電流670，其從前側內連結構420的前側金屬線422到PFET上拉裝置2701的源極/汲極區。
以第一電流660來說，電流經過前側金屬線422、前側金屬通孔4240、前側金屬線4320、前側金屬通孔4340、前側金屬線4420以及前側金屬通孔4441而到達PFET上拉裝置2601的源極/汲極區的前表面。來自第一電流660的電流進入前表面，且離開PFET上拉裝置2601的源極/汲極區的背面而進入背側內連結構450。在背側內連結構450中，來自第一電流660的電流經過背側金屬通孔4542、背側金屬線4521、背側金屬通孔4543，到達PFET上拉裝置2701的源極/汲極區的背面。
以第二電流670來說，電流經過前側金屬線422、前側金
屬通孔4241、前側金屬線4321、前側金屬通孔4341、前側金屬線4422以及前側金屬通孔4444而到達PFET上拉裝置2702的源極/汲極區的前表面。來自第二電流670的電流進入前表面，且離開PFET上拉裝置2702的源極/汲極區的背面而進入背側內連結構450。在背側內連結構450中，來自第二電流670的電流經過背側金屬通孔4545和背側金屬線4522而到達背側內連結構680。在背側內連結構680中，來自第二電流670的電流經過背側金屬通孔6841、背側金屬線682以及背側金屬通孔6840而到達背側內連結構450。在背側內連結構450中，來自第二電流670的電流經過背側金屬線4521和背側金屬通孔4543而到達PFET上拉裝置2701的源極/汲極區的背面。
在一些實施例中，由於剖視圖600的電流路徑與圖4的剖視圖400和圖5的剖視圖500不同，因此從記憶單元電源供應器110到記憶單元190的內連線電阻可以不同。舉例來說，與圖6的第一電流660和第二電流670相關聯的內連線電阻可以是低於與圖4的第一電流460和第二電流470相關聯的內連線電阻和/或與圖5的電流560相關聯的內連線電阻。根據本公開的一些實施例，基於與第一電流660和第二電流670相關聯的較低內連線電阻，可以實現從記憶單元電源供應器110到記憶單元190的壓降的較少增加。與圖4的剖視圖400和圖5的剖視圖500中的電源供應內連佈線相比，較小的壓降可以在記憶單元190處產生更高的電源供應電壓位準。
相反，與圖6的第一電流660和第二電流670相關聯的內連線電阻可以是高於與圖4的第一電流460和第二電流470相關聯的內連線電阻和/或與圖5的電流560相關聯的內連線電阻。根據本公開的一些實施例，基於與第一電流660和第二電流670相關聯的較高內連線電阻，可以實現從記憶單元電源供應器110到記憶單元190的壓降的較大增加。與圖4的剖視圖400和圖5的剖視圖500中的電源供應內連佈線相比，較大的壓降可以在記憶單元190處產生更低的電源供應電壓位準。
圖4的剖視圖400、圖5的剖視圖500和圖6的剖視圖600中的電源供應內連佈線是示例性的，顯示在基底下方併入電源供應內連佈線可用於實現從記憶單元電源供應器110到記憶單元190的不同內連線電阻。因此，可以實現記憶單元190處的電源供應器的不同電壓位準。基於SRAM裝置100的所需內連佈線設計和記憶單元190處的電源供應器的所需電壓位準，在基底的上方和下方的金屬化層級的數目(例如，前側和背側內連結構的數目)以及在每個金屬化層中的金屬線和金屬通孔的數目可以變化。
圖7是根據本公開的一些實施例的用於記憶單元的形成電源供應內連結構的方法700的圖式。出於說明目的，將參考圖8至圖10和參考圖4的剖視圖400來描述方法700的操作。方法700的操作也適用於如圖5的剖視圖500和圖6的剖視圖600所示的其他電源供應內連佈線。方法700的一些操作可以同時執行或以不同的順序執行。需要注意的是，方法700可能不會產生完整裝
置。因此，可以理解的是，可以在方法700之前、期間和之後提供其他的操作，並且在此可能僅簡要描述一些其他操作。
在操作710中，在基底中形成電晶體結構，其中電晶體結構包括源極/汲極區。圖8是根據本公開的一些實施例的形成在基底810中的部分SRAM陣列180的剖視圖800的圖式。剖視圖800包括8個PFET上拉裝置(PFET上拉裝置2600-2603和2700-2703)的源極/汲極區的描述，其對應於SRAM陣列180中的四個記憶單元190中的PFET上拉裝置。PFET上拉裝置2600-2603和2700-2703可以是平面金屬氧化物半導體FET、finFET、環閘FET、任何合適的FET或其組合。
在一些實施例中，基底810可以包括半導體材料，例如矽(Si)。在一些實施例中，基底810可以包括絕緣體上矽(SOI)基底(例如，SOI晶圓)。在一些實施例中，基底410可以包括(i)元素半導體，例如鍺(Ge)；(ii)化合物半導體，包括矽碳化物(SiC)、矽砷化物(SiAs)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、銦砷化物(InAs)、銦銻化物(InSb)以及/或III-V半導體材料；(iii)合金半導體，包括矽鍺(SiGe)、矽鍺碳化物(SiGeC)、鍺錫(GeSn)、矽鍺錫(SiGeSn)、砷化鎵(GaAsP)、磷化鎵銦(GaInP)、砷化鎵銦(GaInAs)，銦砷化鎵(GaInAsP)、鋁銦化砷(AlInAs)和/或鋁砷化鎵(AlGaAs)；(iv)絕緣體上矽鍺(SiGeOI)結構；(v)絕緣體上鍺(GeOI)結構；或(vi)其組合。此外，可以根據設計要求(例如，p型基底或n型基底)摻
雜基底410。在一些實施例中，基底410可以摻雜有p型摻雜劑(例如硼、銦、鋁或鎵)或n型摻雜劑(例如磷或砷)。
在一些實施例中，基底810可以有大約20奈米和大約500奈米之間的厚度。低於這個厚度範圍，基底810的厚度可能不足以形成SRAM裝置100的構件(例如，PFET上拉裝置2600-2603和2700-2703)。另一方面，如果基底810比500奈米厚，則製造通過基底810的底面(例如圖4的背側內連結構450)的SRAM陣列180的裝置的時間和成本增加。
在操作720中，前側內連結構形成在基底的頂面上方。圖9是根據本公開的一些實施例的具有前側內連結構SRAM陣列180的部分的剖視圖900的圖式。根據本公開的一些實施例，剖視圖900包括前側內連結構420、430和440，它們可以分別位於金屬化M2、M1和M0層級。在一些實施例中，記憶單元電源供應器110可以通過(例如，在金屬化M3層級和/或更高的金屬化層級處的)上層級前側內連結構網路提供電源供應電壓VDD或電源供應電壓VDDAI到前側內連結構420。
根據本公開的一些實施例，可以依序形成前側內連結構420、430和440。首先，參照圖9，前側內連結構440(例如，在金屬化M0層級處)形成在基底810的頂面上方。舉例來說，層間電介質(ILD)層940形成在基底810的頂面上方(例如，在PFET上拉裝置2603-2600和2703-2700的源極/汲極區正上方)。ILD層940可以包括絕緣材料，例如氧化矽、氮化矽(SiN)、矽氮化碳
(SiCN)、矽碳氮化物(SiOCN)和矽鍺氧化物。在ILD層940形成之後，由單鑲嵌製程或雙鑲嵌製程形成前側金屬線4420-4422和前側金屬通孔4440-4445。在一些實施例中，前側金屬線4420-4422和前側金屬通孔4440-4445可以包括導電材料，例如銅(Cu)、Cu合金(例如，銅-釕合金、銅-鋁合金或銅-錳合金)以及任何其他適合金屬或合金。
接著，參照圖9，前側內連結構430(例如，在金屬化M1層級處)形成在前側內連結構440上方。舉例來說，在前側內連結構440上方形成ILD層930。ILD層930可以包括絕緣材料，例如前述針對前側內連結構440的ILD層940所描述的那些材料。形成ILD層930之後，單鑲嵌製程或雙鑲嵌製程形成前側金屬線4320和4321以及前側金屬通孔4340和4341。在一些實施例中，前側金屬線4320和4321以及前側金屬通孔4340和4341可以包括導電材料，例如前述針對前側內連結構440中的前側金屬線4420-4422和前側金屬通孔4440-4445所描述的那些材料。
然後，參照圖9，在前側內連結構430上方形成前側內連結構420(例如，在金屬化M2層級處)。舉例來說，在前側內連結構430上方形成ILD層920。ILD層920可以包括絕緣材料，例如前述針對前側內連結構440的ILD層940所描述的那些材料。形成ILD層920之後，由單鑲嵌製程或雙鑲嵌製程形成前側金屬線422和前側金屬通孔4240以及4241。在一些實施例中，前側金屬線422和前側金屬通孔4240以及4241可以包括導電材料，例如
前述針對前側內連結構440中的前側金屬線4420-4422和前側金屬通孔4440-4445所描述的那些材料。
可以使用其他製程來形成剖視圖900中所示的前側內連結構(其可包括前側內連結構420、430和440)，且其在本公開的範圍內。此外，未限制剖視圖900中所示的金屬化層級數目，並且可以基於SRAM裝置100的期望內連佈線設計和記憶單元190處的電源供應器的期望電壓位準而變化。
在操作730中，在基底的底面下方形成一個背側內連結構。圖10是根據本公開的一些實施例的具有前側和背側內連結構的SRAM陣列180的部分的剖視圖1000的圖式。根據本公開的一些實施例，剖視圖1000包括背側內連結構450，其可以在金屬化BM0層級的背面。
參照圖10，根據本公開的一些實施例，在形成背側內連結構450之前，將圖9所示的基底810的厚度減薄，以形成具有約20奈米至約500奈米的厚度T2的基底410。減薄製程可以包括下方順序操作：(i)在基底810的底面上執行機械研磨製程以將基底減薄至約20μm至約26μm的厚度，(ii)在減薄的部分上執行乾式蝕刻製程使基底進一步減薄至約2μm至約5μm的厚度，以及(iii)對減薄的基底執行化學機械拋光(CMP)製程以將其進一步減薄至約20奈米至約500奈米的厚度，從而形成基底410。
在進行基底減薄製程之後，如圖10所示，在基底410的底面上形成背側內連結構450。舉例來說，在基底410的底面下方
形成ILD層1050。ILD層1050可以包括絕緣材料，例如氧化矽、SiN、SiCN、SiOCN和矽鍺氧化物。在ILD層1050形成之後，由單個鑲嵌製程或雙鑲嵌製程形成背側金屬線4520-4523和背側金屬通孔4540-4547。在一些實施例中，背側金屬通孔4540-4547形成在(或嵌入)在基底410中，其中背側金屬通孔4540-4547沿與基底410的底面共面的背側金屬線4520-4523的表面與背側金屬線4520-4523接觸。在一些實施例中，背側金屬線4520-4523和背側金屬通孔4540-4547可以包括導電材料，例如Cu、Cu合金(例如，銅-釕合金、銅-鋁合金或銅-錳合金)，以及任何其他合適的金屬或合金。
可以使用其他製程來形成剖視圖1000中所示的背側內連結構(其可包括背側內連結構450)，且其在本公開的範圍內。此外，未限制剖視圖1000中所示的金屬化層級數目，並且可以基於SRAM裝置100的期望內連佈線設計和記憶單元190處的電源供應器的期望電壓位準而變化。
圖11是根據本公開的一些實施例的積體電路(IC)製造系統1100和相關的積體電路製造流程的圖式。在一些實施例中，基於佈局圖，使用IC製造系統1100製造半導體積體電路(例如，圖1的SRAM裝置100)的層中的一個或多個半導體罩幕中的至少一個或至少一個組件。
在圖11中，IC製造系統1100包括實體，例如設計室1120、罩幕室1130和IC製造廠(IC製造商/製造商，又稱為“fab”)
1150，它們在設計、開發和製造週期和/或與製造和IC裝置1160(例如圖1的SRAM裝置100)相關的服務中彼此互動。IC製造系統1100中的整體通過通訊網路連接。在一些實施例中，通訊網路是單個網路。在一些實施例中，通訊網路是各種不同的網路，如內部網路和網際網路。通訊網路包括有線和/或無線通訊管道。每個實體與一個或多個其他實體互動，並且向一個或多個其他實體提供服務和/或從一個或多個其他實體接收服務。在一些實施例中，設計室1120、罩幕室1130和IC晶圓廠1150中的兩個或更多由單個實體擁有。在一些實施例中，設計室1120、罩幕室1130和IC晶圓廠1150中的兩個或更多個共存於共同機構中並使用共同資源。
設計室(或設計團隊)1120生成IC設計佈局圖1122。IC設計佈局圖1122包括為IC裝置1160(諸如圖1的SRAM裝置100)設計的各種幾何圖案，諸如與圖4的剖視圖400、圖5的剖視圖500和圖6的剖視圖600相關的IC佈局。幾何圖案對應於構成要製造的IC裝置1160的各種組件的金屬、氧化物或半導體層的圖案。各種層組合成各種IC特徵。舉例來說，一部分的IC設計佈局圖1122包括各種IC特徵，如主動區、閘電極、源極和汲極、導電段或層間互連的通孔，其將被形成在半導體基底(如矽片)和設置在半導體基底上的各種材料層中。設計室1120執行適當的設計程序以形成IC設計佈局圖1122。設計過程包括邏輯設計、物理設計或佈局佈線中的一種或多種。IC設計佈局圖1122呈
現在一個或多個具有幾何圖案訊息的資料文件中。舉例來說，IC設計佈局圖1122可以表示為GDSII文件格式或DFII文件格式。
罩幕室1130包括資料預備1132和罩幕製造1144。罩幕室1130使用IC設計佈局圖1122製造一個或多個罩幕1145，罩幕1145用於製造根據IC設計佈局圖1122的IC裝置1160的各種層。罩幕室1130執行罩幕資料預備1132，其中IC設計佈局圖1122被轉換為代表性資料文件(“RDF”)。罩幕資料預備1132提供RDF到罩幕製造1144。罩幕製造1144包括一個罩幕寫入器。罩幕寫入器將RDF轉換為基底上的影像，例如罩幕(標線)1145或半導體晶圓1153。IC設計佈局圖1122由罩幕資料預備1132操作以符合罩幕寫入器的特定特性和/或IC晶圓廠1150的要求。在圖11中，資料預備1132和罩幕製造1144被示為分別的構件。在一些實施例中，資料預備1132和罩幕製造1144可以統稱為“罩幕資料預備”。
在一些實施例中，資料預備1132包括光學鄰近校正(OPC)，它使用微影增強技術來補償影像錯誤，例如由衍射、干涉和其他製程效應引起的影像錯誤。OPC調整IC設計佈局圖1122。在一些實施例中，資料預備1132還包括分辨率增強技術(RET)，例如關閉軸照明、次分辨率輔助特徵、相移罩幕、其他合適的技術或它們的組合。在一些實施例中，也可以使用將OPC視為逆成像問題的逆微影技術(ILT)。
在一些實施例中，資料預備1132包括一個罩幕規則檢
查器(MRC)，它使用一組罩幕創建規則檢查在OPC中經歷了製程的IC設計佈局圖1122，其中包含某些幾何和/或連接限制，以確保足夠的餘量(margins)並考慮半導體製造中的變異性。在一些實施例中，MRC修改IC設計佈局圖1122以補償罩幕製造1144期間的限制，這可能會撤消OPC為滿足罩幕創建規則而執行的部分修改。
在一些實施例中，資料預備1132包括微影製程檢查(LPC)，它模擬將由IC晶圓廠1150實施以製造IC裝置1160的處理。LPC以IC設計佈局圖1122為基礎模擬此處理，以創建模擬製造的裝置，例如IC裝置1160。LPC仿真中的處理參數可以包括與IC製造循環的各種製程相關的參數、與用於IC製造的工具相關的參數和/或製造過程的其他方面。LPC考慮了各種因素，例如空間影像對比度、焦深(“DOF”)、罩幕誤差增強因子(“MEEF”)、其他合適的因素或它們的組合。在一些實施例中，在LPC創建了模擬製造的裝置之後，如果模擬的裝置的形狀還不夠相似因而無法滿足設計規則，則可以重複OPC和/或MRC以更細化IC設計佈局圖1122。
應當理解，為了清楚起見，對資料預備1132的上述描述已被簡化。在一些實施例中，資料預備1132包括額外特徵，例如邏輯操作(LOP)以根據製造規則修改IC設計佈局圖1122。此外，在資料預備1132期間應用於IC設計佈局圖1122的製程可以以各種不同的順序執行。
在資料預備1132之後和罩幕製造1144期間，在改進的IC設計佈局圖1122的基礎上，製造一個罩幕1145或一組罩幕1145。在一些實施例中，罩幕製造1144包括基於IC設計佈局圖1122執行一次或多次微影曝光。在一些實施例中，採用電子束(e-beam)或多束電子束的機制，在改進的IC設計佈局圖1122的基礎上，在罩幕(光掩模或掩模版)1145上形成圖案。罩幕1145可以用各種技術形成。在一些實施例中，罩幕1145是使用二進制技術形成的。在一些實施例中，罩幕圖案包括不透明的區和透明的區。用於曝光已經塗覆在晶圓上的影像敏感材料層(例如，光阻)的輻射束(例如紫外(UV)束)會被不透明的區阻擋並且透射通過透明的區。在一個實例中，罩幕1145的二進制罩幕版本包括透明基底(例如，熔融石英)和塗在二進制罩幕的不透明區中的不透明材料(例如，鉻)。在另一個實例中，罩幕1145是使用相移技術形成的。在罩幕1145的相移罩幕(PSM)版本中，在相移罩幕上形成的圖案中的各種特徵被配置為具有適當的相位差以提高分辨率和成像質量。在各種實例中，相移罩幕可以是衰減PSM或交替PSM。罩幕製造1144生成的罩幕用於各種製程。舉例來說，這樣的罩幕用於離子植入製程中以在半導體晶圓1153中形成各種摻雜的區，在蝕刻製程中以在半導體晶圓1153中形成各種蝕刻區，和/或在其他合適的製程中。
IC晶圓廠1150包括晶圓製造1152。IC晶圓廠1150是一家IC製造企業，包括一個或多個製造機構，用於各種不同IC
產品的製造。在一些實施例中，IC晶圓廠1150是半導體代工廠。舉例來說，可能有一個製造機構提供多個IC產品的前端(FEOL)製造，而第二製造機構可能提供用於互連和封裝IC產品的後端(BEOL)製造，以及第三製造機構可為代工業務提供其他服務。
IC晶圓廠1150使用罩幕室1130製造的罩幕1145來製造IC裝置1160。因此，IC晶圓廠1150至少間接使用IC設計佈局圖1122來製造IC裝置1160。在一些實施例中，半導體晶圓1153由IC晶圓廠1150使用罩幕1145製造以形成IC裝置1160。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖1122執行一次或多次微影曝光。半導體晶圓1153包括其上形成有材料層的矽基底或其他適當的基底。半導體晶圓1153還包括(在隨後的製造步驟中形成的)各種摻雜區、電介質特徵和多級內連結構中的一種或多種。
本揭露中的實施例描述記憶體裝置，例如圖1中的SRAM裝置100，其具有改進的記憶體寫入操作的電源供應內連佈線。具體地，本公開描述了用於記憶單元且例如在記憶單元的基底上方和下方佈線的電源供應內連線，如圖4的剖視圖400、圖5的剖視圖500和圖6的剖視圖600所示的電源供應內連佈線。由於具有在基底的上方和下方佈線的電源供應內連線，從電源供應器的來源(例如圖1的記憶單元電源供應器110)到記憶單元(例如圖1的記憶單元190)的內連線電阻可以增加，從而導致在記憶單元處的壓降增加，例如，在記憶單元處具有較低電源供應電壓
位準。較低電源供應電壓位準可以提高在記憶單元中寫入操作的性能，因為從“0”或邏輯低值(例如，接地或0V)到“1”或邏輯高值(例如，在記憶單元處的較低電源供應電壓位準)的轉換時間或反之的轉換時間會更短。
本揭露中的實施例包括半導體結構，其具有基底、第一電晶體結構、第二電晶體結構、第一前側金屬通孔、第二前側金屬通孔、第一背側金屬通孔、第二背側金屬通孔、前側金屬線以及背側金屬線。第一電晶體結構設置在所述基底中且包括第一源極/汲極區。第二電晶體結構設置在所述基底中且包括第二源極/汲極區。第一前側金屬通孔與所述第一源極/汲極區的前表面接觸，其中所述第一源極/汲極區的所述前表面與所述基底的頂面共面。第二前側金屬通孔與所述第二源極/汲極區的前表面接觸，其中所述第二源極/汲極區的所述前表面與所述基底的所述頂面共面。第一背側金屬通孔與所述第一源極/汲極區的背面接觸，其中所述第一源極/汲極區的所述背面與所述第一源極/汲極區的所述前表面相對。第二背側金屬通孔與所述第二源極/汲極區的背面接觸，其中所述第二源極/汲極區的所述背面與所述第二源極/汲極區的所述前表面相對。前側金屬線位於所述基底的所述頂面上方並與所述第一和第二前側金屬通孔接觸。背側金屬線位於所述基底的底面下方並與所述第一背側金屬通孔接觸，其中所述基底的所述底面與所述基底的所述頂面相對。
在一實施例中，所述半導體結構還包括另一背側金屬
線，位於所述基底的所述底面下方且與所述第二背側金屬通孔接觸，其中所述另一背側金屬線與所述基底的所述底面下方的所述背側金屬線為相同金屬化層級。
在一實施例中，所述半導體結構還包括：第三前側金屬通孔，與所述前側金屬線接觸；以及另一前側金屬線，與所述第三前側金屬通孔接觸。
在一實施例中，所述半導體結構還包括：第四前側金屬通孔，與所述另一前側金屬線接觸；以及第三前側金屬線，與所述第四前側金屬通孔接觸，其中所述第三前側金屬線電性連接到電源供應金屬線。
在一實施例中，所述半導體結構還包括：第三電晶體結構，設置在所述基底中且包括第三源極/汲極區；第三前側金屬通孔，與所述第三源極/汲極區的前表面接觸，其中所述第三源極/汲極區的所述前表面與所述基底的所述頂面共面；第三背側金屬通孔，與所述第三源極/汲極區的背面和所述背側金屬線接觸，其中所述第三源極/汲極區的所述背面與所述第三源極/汲極區的所述前表面相對；以及另一前側金屬線，位於所述基底的所述頂面上方且與所述第三前側金屬通孔接觸，其中所述另一前側金屬線與所述基底的所述頂面上方的所述前側金屬線為相同金屬化層級。
在一實施例中，所述半導體結構還包括：第三電晶體結構，設置在所述基底中且包括第三源極/汲極區；以及第三背側金
屬通孔，與所述第三源極/汲極區的背面和所述背側金屬線接觸，其中所述第三源極/汲極區的所述背面與所述基底的所述頂面相對。
在一實施例中，所述半導體結構還包括：第三背側金屬通孔，與所述背側金屬線接觸；以及另一背側金屬線，位於所述背側金屬線下方並與所述第三背側金屬通孔接觸。
在一實施例中，其中所述第一和第二背側金屬通孔嵌入所述基底中，並且其中所述第一背側金屬通孔沿與所述基底的所述底面共面的所述背側金屬線的表面與所述背側金屬線接觸。
本揭露中的實施例包括半導體結構，其具有電晶體結構、前側電源供應線、背側電源供應線、前側金屬通孔以及背側金屬通孔。電晶體結構位於基底中且包括源極/汲極區。前側電源供應線位於所述基底的頂面上方。背側電源供應線位於所述基底的底面下方，其中所述基底的所述底面與所述基底的所述頂面相對。前側金屬通孔電性連接到所述源極/汲極區的前表面和所述前側電源供應線，其中所述源極/汲極區的所述前表面和所述基底的所述頂面共面。背側金屬通孔電性連接到所述源極/汲極區的背面和所述背側電源供應線，其中所述源極/汲極區的所述背面與所述源極/汲極區的所述前表面相對。
在一實施例中，所述半導體結構還包括：另一電晶體，設置在所述基底中且包括另一源極/汲極區；另一背側電源供應線，位於所述基底的所述底面下方且與所述背側電源供應線為相
同金屬化層級；以及另一背側金屬通孔，電性連接到所述另一源極/汲極區的背面與所述另一背側電源供應線，其中所述另一源極/汲極區的所述背面與所述基底的所述頂面相對。
在一實施例中，所述半導體結構還包括：另一前側金屬通孔，與所述前側電源供應線接觸；以及另一前側電源供應線，與所述另一前側金屬通孔接觸。
在一實施例中，所述半導體結構還包括：第三前側金屬通孔，與所述另一前側電源供應線接觸；以及第三前側電源供應線，與所述第三前側金屬通孔接觸，其中所述第三前側電源供應線電性連接到電源供應金屬線。
在一實施例中，所述半導體結構還包括：另一背側金屬通孔，與所述背側電源供應線接觸；以及另一背側電源供應線，位於所述背側電源供應線下方並與所述另一背側金屬通孔接觸。
在一實施例中，其中所述背側金屬通孔嵌入所述基底中，並且其中所述背側金屬通孔沿與所述基底的所述底面共面的所述背側電源供應線的表面與所述背側電源供應線接觸。
在一實施例中，其中所述電晶體結構是p型電晶體結構。
本揭露中的實施例包括半導體結構的形成方法，用以形成對應記憶單元的電源供應內連結構。方法包括在基底中形成電晶體結構，其中所述電晶體結構包括源極/汲極區。方法還包括在所述基底的頂面上方形成前側內連結構。在形成前側內連結構時，形成與所述源極/汲極區的前表面接觸的前側金屬通孔，其中
所述源極/汲極區的所述前表面與所述基底的所述頂面共面。還形成與所述前側金屬通孔接觸的前側金屬線。方法還包括在所述基底的底面下方形成背側內連結構，其中所述底面與所述基底的所述頂面相對。在形成背側內連結構時，形成與所述源極/汲極區的背面接觸的背側金屬通孔，其中所述背面與所述源極/汲極區的所述前表面相對。還形成與所述背側金屬通孔接觸的背側金屬線。
在一些實施例中，所述方法還包括將所述前側金屬線電性連接到電源供應金屬線。
在一些實施例中，所述方法還包括在所述基底中形成另一電晶體結構，其中所述另一電晶體包括另一源極/汲極區。
在一些實施例中，其中形成所述前側內連結構還包括形成與所述另一源極/汲極區的前表面和所述前側金屬線接觸的另一前側金屬通孔，其中所述另一源極/汲極區的所述前表面與所述基底的所述頂面共面。
在一些實施例中，其中形成所述背側內連結構還包括：在所述基底的所述底面下方形成另一背側金屬線；以及形成與所述另一源極/汲極區的背面和所述另一背側金屬線接觸的另一背側金屬通孔。
應當理解，詳細描述部分而不是公開內容的摘要部分旨在用於解釋請求項。公開部分的摘要可以闡述發明人所設想的本揭露中的一個或多個但不是所有可能的實施例，因此，不旨在以任何方式限制所附請求項。
前文概述若干實施例的特徵，以使得所屬領域中具通常知識者可更佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可容易地使用本揭露作為設計或修改用於執行本文中所引入的實施例的相同目的及/或實現相同優勢的其他製程及結構的基礎。所屬領域中具有通常知識者亦應認識到，此類等效構造不脫離本揭露的精神及範疇，且所屬領域中具有通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中進行各種改變、替代以及更改。
2600,2601,2602,2603,2700,2701,2702,2703:上拉裝置
400:剖視圖
410:基底
420,430,440,440:前側內連結構
422,4320,4321,4420,4421,4422:前側金屬線
4240,4340:側壁金屬通孔
4241,4341,4440,4441,4442,4443,4444,4445:前側金屬通孔
450:背側內連結構
4520,4521,4522,4523:背側金屬線
4540,4541,4542,4543,4544,4545,4546,4547,6841:背側金屬通孔
460:第一電流
470:第二電流
Claims (10)
- 一種半導體結構，包括：基底；第一電晶體結構，設置在所述基底中且包括第一源極/汲極區；第二電晶體結構，設置在所述基底中且包括第二源極/汲極區；第一前側金屬通孔，與所述第一源極/汲極區的前表面接觸，其中所述第一源極/汲極區的所述前表面與所述基底的頂面共面；第二前側金屬通孔，與所述第二源極/汲極區的前表面接觸，其中所述第二源極/汲極區的所述前表面與所述基底的所述頂面共面；第一背側金屬通孔，與所述第一源極/汲極區的背面接觸，其中所述第一源極/汲極區的所述背面與所述第一源極/汲極區的所述前表面相對；第二背側金屬通孔，與所述第二源極/汲極區的背面接觸，其中所述第二源極/汲極區的所述背面與所述第二源極/汲極區的所述前表面相對；前側金屬線，位於所述基底的所述頂面上方並以單條金屬線的形式與所述第一和第二前側金屬通孔接觸；以及背側金屬線，位於所述基底的底面下方並與所述第一背側金屬通孔接觸，其中所述基底的所述底面與所述基底的所述頂面相對。
- 如請求項1所述的半導體結構，還包括另一背側金屬線，位於所述基底的所述底面下方且與所述第二背側金屬通孔接觸，其中所述另一背側金屬線與所述基底的所述底面下方的所述背側金屬線為相同金屬化層級。
- 如請求項1所述的半導體結構，還包括：第三前側金屬通孔，與所述前側金屬線接觸；以及另一前側金屬線，與所述第三前側金屬通孔接觸。
- 如請求項1所述的半導體結構，還包括：第三電晶體結構，設置在所述基底中且包括第三源極/汲極區；第三前側金屬通孔，與所述第三源極/汲極區的前表面接觸，其中所述第三源極/汲極區的所述前表面與所述基底的所述頂面共面；第三背側金屬通孔，與所述第三源極/汲極區的背面和所述背側金屬線接觸，其中所述第三源極/汲極區的所述背面與所述第三源極/汲極區的所述前表面相對；以及另一前側金屬線，位於所述基底的所述頂面上方且與所述第三前側金屬通孔接觸，其中所述另一前側金屬線與所述基底的所述頂面上方的所述前側金屬線為相同金屬化層級。
- 如請求項1所述的半導體結構，還包括：第三電晶體結構，設置在所述基底中且包括第三源極/汲極區；以及 第三背側金屬通孔，與所述第三源極/汲極區的背面和所述背側金屬線接觸，其中所述第三源極/汲極區的所述背面與所述基底的所述頂面相對。
- 如請求項1所述的半導體結構，還包括：第三背側金屬通孔，與所述背側金屬線接觸；以及另一背側金屬線，位於所述背側金屬線下方並與所述第三背側金屬通孔接觸。
- 一種半導體結構，包括：電晶體結構，位於基底中且包括源極/汲極區；前側電源供應線，位於所述基底的頂面上方；背側電源供應線，位於所述基底的底面下方，其中所述基底的所述底面與所述基底的所述頂面相對；前側金屬通孔，電性連接到所述源極/汲極區的前表面和所述前側電源供應線，其中所述源極/汲極區的所述前表面和所述基底的所述頂面共面；以及背側金屬通孔，電性連接到所述源極/汲極區的背面和所述背側電源供應線，其中所述源極/汲極區的所述背面與所述源極/汲極區的所述前表面相對，其中所述前側金屬通孔的寬度隨著接近所述基底而減小，且所述背側金屬通孔的寬度隨著接近所述基底而減小。
- 如請求項7所述的半導體結構，還包括：另一電晶體，設置在所述基底中且包括另一源極/汲極區；另一背側電源供應線，位於所述基底的所述底面下方且與所述背側電源供應線為相同金屬化層級；以及 另一背側金屬通孔，電性連接到所述另一源極/汲極區的背面與所述另一背側電源供應線，其中所述另一源極/汲極區的所述背面與所述基底的所述頂面相對。
- 一種半導體結構的形成方法，包括：在基底中形成電晶體結構，其中所述電晶體結構包括源極/汲極區；在所述基底的頂面上方形成前側內連結構，包括：形成與所述源極/汲極區的前表面接觸的前側金屬通孔，其中所述源極/汲極區的所述前表面與所述基底的所述頂面共面；以及形成與所述前側金屬通孔接觸的前側金屬線；以及在所述基底的底面下方形成背側內連結構，其中所述底面與所述基底的所述頂面相對，其中形成所述背側內連結構包括：形成與所述源極/汲極區的背面接觸的背側金屬通孔，其中所述背面與所述源極/汲極區的所述前表面相對，其中所述前側金屬通孔的寬度隨著接近所述基底而減小，且所述背側金屬通孔的寬度隨著接近所述基底而減小；以及形成與所述背側金屬通孔接觸的背側金屬線。
- 如請求項9所述的方法，還包括將所述前側金屬線電性連接到電源供應金屬線。
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