TWI842540B - 薄膜電晶體及其製造方法 - Google Patents

Abstract

一種薄膜電晶體包括半導體層、閘絕緣層、閘極、源極及汲極。半導體層具有第一重摻雜區、第二重摻雜區、第三重摻雜區、本徵區及輕摻雜區。閘極遮蔽本徵區及第一重摻雜區的第一部。第一重摻雜區的第二部位於閘極的面積外。源極及汲極分別電性連接至半導體層的第二重摻雜區及第三重摻雜區。源極與汲極在第一方向上排列。第一重摻雜區的第一部與閘極具有重疊區。重疊區在第一方向上的長度大於本徵區在第一方向上的長度。此外，上述薄膜電晶體的製造方法也被提出。

Description

薄膜電晶體及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種薄膜電晶體及其製造方法。

顯示面板包括薄膜電晶體基板、對向基板和電性連接至薄膜電晶體基板的多個發光元件。發光元件是利用的薄膜電晶體基板的薄膜電晶體來驅動。若發光元件為電流驅動元件，薄膜電晶體須提供較大的開電流。為增加薄膜電晶體的開電流，可縮短薄膜電晶體的通道長度。一般而言，薄膜電晶體的通道長度多由薄膜電晶體的閘極線寬來決定。但受限於黃光製程能力，閘極線寬的縮減有限，造成薄膜電晶體的開電流無法進一步提升。

本發明提供一種薄膜電晶體的製造方法，能製作出通道長度短的薄膜電晶體。

本發明提供一種薄膜電晶體，通道長度短且開電流大。

本發明的薄膜電晶體的製造方法，包括下列步驟：於基板上形成本徵半導體層；進行第一離子佈植，以於本徵半導體層形成第一重摻雜區和第一重摻雜區外的本徵區；於第一重摻雜區及本徵區上形成閘絕緣層；於閘絕緣層上形成準閘極，其中第一重摻雜區包括第一部及第二部，本徵區包括第一部、第二部及第三部，第一重摻雜區的第一部與本徵區的第一部直接地連接，第一重摻雜區的第二部位於本徵區的第二部與第一重摻雜區的第一部之間，本徵區的第一部位於第一重摻雜區的第一部與本徵區的第三部之間，準閘極遮蔽第一重摻雜區的第一部及本徵區的第一部，第一重摻雜區的第二部、本徵區的第二部及本徵區的第三部位於準閘極的面積外；以準閘極為遮罩進行第二離子佈植，以於本徵區的第二部及本徵區的第三部形成第二重摻雜區及第三重摻雜區；形成源極及汲極，其中源極與汲極分別電性連接至第二重摻雜區與第三重摻雜區。

本發明的薄膜電晶體包括半導體層、閘絕緣層、閘極、源極及汲極。半導體層具有第一重摻雜區、第二重摻雜區、第三重摻雜區、本徵區及輕摻雜區。第一重摻雜區設置於第二重摻雜區與本徵區之間。本徵區設置於第一重摻雜區與輕摻雜區之間。輕摻雜區設置於本徵區與第三重摻雜區之間。本徵區與輕摻雜區具有分界。閘絕緣層設置於半導體層上。第一重摻雜區包括第一部及第二部。閘極遮蔽本徵區及第一重摻雜區的第一部。第一重摻雜區的第二部位於閘極的面積外。源極及汲極分別電性連接至半導體層的第二重摻雜區及第三重摻雜區。源極與汲極在第一方向上排列。第一重摻雜區的第一部與閘極具有重疊區。重疊區在第一方向上的長度大於本徵區在第一方向上的長度。

現將詳細地參考本發明的示範性實施例，示範性實施例的實例說明於附圖中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。

應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件“上”或“連接到”另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為“直接在另一元件上”或“直接連接到”另一元件時，不存在中間元件。如本文所使用的，“連接”可以指物理及/或電性連接。再者，“電性連接”或“耦合”可以是二元件間存在其它元件。

本文使用的“約”、“近似”、或“實質上”包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，“約”可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的“約”、“近似”或“實質上”可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

除非另有定義，本文使用的所有術語（包括技術和科學術語）具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。

圖1A至圖1I為本發明第一實施例之薄膜電晶體的製造流程的剖面示意圖。

請參照圖1A，首先，於基板110上形成本徵半導體層130。具體而言，在本實施例中，可選擇性地先在基板110上形成緩衝層120；然後，再於緩衝層120上形成本徵半導體層130；但本發明不以此為限。

在本實施例中，基板110的材質可為玻璃、石英、有機聚合物、不透光/反射材料（例如：導電材料、晶圓、陶瓷、或其它可適用的材料）、或是其它可適用的材料。在本實施例中，緩衝層120的材料可為無機材料（例如：氧化矽、氮化矽、氮氧化矽、或上述至少二種材料的堆疊層）、有機材料或上述之組合。在本實施例中，本徵半導體層130的材質例如是未摻雜的多晶矽，但本發明不以此為限。

請參照圖1B、圖1C及圖1D，接著，進行第一離子佈植，以於本徵半導體層130形成第一重摻雜區131和第一重摻雜區131外的本徵區132。具體而言，在本實施例中，可在本徵半導體層130上形成光阻層PR，其中光阻層PR具有暴露部分之本徵半導體層130的開口PRa；接著，以光阻層PR為遮罩進行第一離子佈植，以在重疊於開口PRa的部分本徵半導體層130形成第一重摻雜區131，在被光阻層PR遮蔽的另一部分本徵半導體層130形成本徵區132；然後，移除光阻層PR，以露出本徵區132。

請參照圖1E，接著，於第一重摻雜區131及本徵區132上形成閘絕緣層140。在本實施例中，閘絕緣層140的材料可為無機材料（例如：氧化矽、氮化矽、氮氧化矽、或上述至少二種材料的堆疊層）、有機材料或上述之組合。

請參照圖1E，接著，於閘絕緣層140上形成準閘極150，其中第一重摻雜區131包括第一部131a及第二部131b，本徵區132包括第一部132a、第二部132b及第三部132c，第一重摻雜區131的第一部131a與本徵區132的第一部132a直接地連接，第一重摻雜區131的第二部131b位於本徵區132的第二部132b與第一重摻雜區131的第一部131a之間，本徵區132的第一部132a位於第一重摻雜區131的第一部131a與本徵區132的第三部132c之間，準閘極150遮蔽第一重摻雜區131的第一部131a及本徵區132的第一部132a，第一重摻雜區131的第二部131b、本徵區132的第二部132b及本徵區132的第三部132c位於準閘極150的面積外。

在本實施例中，基於導電性的考量，準閘極150一般是使用金屬材料。但本發明不限於此，根據其他實施例，準閘極150也可以使用其他導電材料。例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。

請參照圖1E及圖1F，接著，以準閘極150為遮罩進行第二離子佈植，以於本徵區132的第二部132b及本徵區132的第三部132c形成第二重摻雜區132bh及第三重摻雜區132ch。第二重摻雜區132bh及第三重摻雜區132ch是於同一次離子佈植工序中形成，而第二重摻雜區132bh及第三重摻雜區132ch的摻雜濃度相同。第一重摻雜區131與第二重摻雜區132bh是分別於前後兩次的第一離子佈植工序及第二離子佈植工序中形成，而第一重摻雜區131與第二重摻雜區132bh的摻雜濃度可相同或相異。

請參照圖1F，舉例而言，在本實施例中。第一重摻雜區131與第二重摻雜區132bh的摻雜濃度可選擇地不同（例如：第一重摻雜區131的摻雜濃度高於第二重摻雜區132bh的摻雜濃度），而第一重摻雜區131的第二部131b與第二重摻雜區132bh可具有一分界I2。須說明的是，實際上，分界I2不可見，分界I2是摻雜濃度不同之兩區的虛擬界限。可利用儀器分析第一重摻雜區131的第二部131b及第二重摻雜區132bh的摻雜濃度，而摻雜濃度急遽變化處即所述虛擬界限（即，分界I2）所在位置。

請參照圖1F及圖1G，接著，蝕刻準閘極150，以形成面積較小的閘極152，其中本徵區132的第一部132a包括相連接的第一子部132a-1及第二子部132a-2，閘極152遮蔽本徵區132之第一部132a的第一子部132a-1，且本徵區132之第一部132a的第二子部132a-2位於閘極152的面積外。本徵區132之第一部132a的第二子部132a-2位於本徵區132之第一部132a的第一子部132a-1與第三重摻雜區132ch之間。

請參照圖1G及圖1H，接著，以閘極152為遮罩進行第三離子佈植，以於本徵區132之第一部132a的第二子部132a-2形成輕摻雜區132a-2l。請參照圖1H，輕摻雜區132a-2l的摻雜濃度高於本徵區132之第一部132a的第一子部132a-1的摻雜濃度，且輕摻雜區132a-2l的摻雜濃度低於第一重摻雜區131、第二重摻雜區132bh及第三重摻雜區132ch的摻雜濃度。

在本實施例中，本徵區132的第一子部132a-1與輕摻雜區132a-2l具有一分界I1，閘極152具有相對的第一邊緣152a及第二邊緣152b，本徵區132的第一子部132a-1和輕摻雜區132a-2l的分界I1與閘極152的第一邊緣152a實質上切齊。第一重摻雜區131的第二部131b與第二重摻雜區132bh的分界I2與閘極152的第二邊緣152b在第一方向d1上相隔一距離L3。閘極152的第二邊緣152b重疊於第一重摻雜區131的第一部131a。也就是說，閘極152的第二邊緣152b落在第一重摻雜區131的內部，而非落在第一重摻雜區131的邊緣。

請參照圖1I，接著，形成源極172及汲極174，其中源極172與汲極174分別電性連接至第二重摻雜區132bh與第三重摻雜區132ch。具體而言，在本實施例中，可先在閘極152及閘絕緣層140上形成中間介電層160；然後，在中間介電層160上形成源極172及汲極174，其中源極172及汲極174透過中間介電層160的接觸窗162、164分別電性連接至第二重摻雜區132bh與第三重摻雜區132ch。於此，便完成了本實施例的薄膜電晶體T。

在本實施例中，基於導電性的考量，源極172及汲極174一般是使用金屬材料。但本發明不限於此，根據其他實施例，源極172及汲極174也可以使用其他導電材料。例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。

圖2為本發明第一實施例之薄膜電晶體的俯視示意圖。圖1I對應圖2的剖線I-I’。圖3為本發明第一實施例之薄膜電晶體的俯視照片。

請參照圖1I、圖2及圖3，薄膜電晶體T包括半導體層SE、閘絕緣層140、閘極152、源極172及汲極174。半導體層SE具有第一重摻雜區131、第二重摻雜區132bh、第三重摻雜區132ch、本徵區132及輕摻雜區132a-2l，其中第一重摻雜區131設置於第二重摻雜區132bh與本徵區132之間，本徵區132設置於第一重摻雜區131與輕摻雜區132a-2l之間，輕摻雜區132a-2l設置於本徵區132與第三重摻雜區132ch之間，且本徵區132與輕摻雜區132a-2l具有一分界I1。

閘絕緣層140設置於半導體層SE上。閘極152設置於閘絕緣層140上。第一重摻雜區131包括第一部131a及第二部131b。閘極152遮蔽本徵區132及第一重摻雜區131的第一部131a。第一重摻雜區131的第二部131b位於閘極152的面積外。源極172及汲極174分別電性連接至半導體層SE的第二重摻雜區132bh及第三重摻雜區132ch。源極172與汲極174在第一方向d1上排列。第一重摻雜區131的第一部131a與閘極152具有重疊區R。重疊區R在第一方向d1上的長度L1大於本徵區132在第一方向d1上的長度L2。本徵區132即薄膜電晶體T的通道。本徵區132在第一方向d1上的長度L2即薄膜電晶體T的通道長度。

請參照圖1F、圖1G及圖1H，值得注意的是，在薄膜電晶體T的製造過程中，利用準閘極150與第一重摻雜區131的偏移（如圖1F所示）進而定義出做為薄膜電晶體T的通道使用的本徵區132（如圖1H所示）。準閘極150與第一重摻雜區131的偏移的可控精度高。因此，能製作出長度短的本徵區132（即，長度短的通道），提升薄膜電晶體T的開電流。請參照圖1I及圖2，舉例而言，在本實施例中，本徵區132在第一方向d1上的長度L2（即薄膜電晶體T的通道長度）可小於或等於1.5μm，但本發明不以此為限。

在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重述。

圖4為本發明第二實施例之薄膜電晶體的剖面示意圖。圖5為本發明第二實施例之薄膜電晶體的俯視照片。第二實施例之薄膜電晶體TA與第一實施例之薄膜電晶體T類似，兩者的差異在於：第二實施例之薄膜電晶體TA還多了另一閘極154，一閘極152及另一閘極154分別設置於半導體層SE的上下兩側。第一實施例的薄膜電晶體T為頂閘極型薄膜電晶體，而第二實施例的薄膜電晶體TA為雙閘極型薄膜電晶體。

圖6為比較例之薄膜電晶體的剖面示意圖。圖7為比較例之薄膜電晶體的俯視照片。比較例之薄膜電晶體T’與第一實施例之薄膜電晶體T類似，兩者的差異在於：兩者之半導體層SE、SE’的各區與閘極152、152’的相對位置不同。

具體而言，在圖6及圖7的比較例中，半導體層SE包括本徵區C、位於本徵區C兩側的第一輕摻雜區LDD1及第二輕摻雜區LDD2、位於第一輕摻雜區LDD1旁的第一重摻雜區HDD1及位於第二輕摻雜區LDD2旁的第二重摻雜區HDD2，閘極152’與本徵區C切齊，第一輕摻雜區LDD1、第二輕摻雜區LDD2、第一重摻雜區HDD1及第二重摻雜區HDD2位於閘極152’的面積外，源極172與汲極174分別電性連接至第一重摻雜區HDD1及第二重摻雜區HDD2。

表一列出比較例、第一實施例及第二實施例的薄膜電晶體的通道尺寸、種類及各項電性數值。圖8示出比較例、第一實施例及第二實施例的薄膜電晶體的閘極電壓與汲極電流的關係曲線。由表一及圖8可知，相較於比較例的薄膜電晶體T’，第一實施例及第二實施例的薄膜電晶體T、TA的通道長度L2較短，而第一實施例及第二實施例之薄膜電晶體T、TA的開電流分別為比較例之薄膜電晶體T’ 的開電流的3.12倍及4.42倍。此外，第一實施例及第二實施例之薄膜電晶體T、TA的其它電性也具有與比較例之薄膜電晶體T’相當的水準。

	比較例的 薄膜電晶體T’	第一實施例的 薄膜電晶體T	第二實施例的 薄膜電晶體TA
通道尺寸	寬度=12μm 長度L2=4μm	寬度=12μm 長度L2=1.5μm	寬度=12μm 長度L2=1.5μm
種類	頂部閘極型	頂部閘極型	雙閘極型
臨界電壓(V) (汲極電壓 Vd=-0.1V)	-1.11	-1.02	-0.90
次臨界擺幅 (V/dec)	0.18	0.18	0.18
載子遷移率(cm2/Vs)	66.19	81.93	111.72
開電流( μA) (汲極電壓=-5.1V，閘極電壓=-5V)	80.39	250.48	355.00

[表一]

110:基板 120:緩衝層 130:本徵半導體層 131、HDD1:第一重摻雜區 131a、132a:第一部 131b、132b:第二部 132、C:本徵區 132a-1:第一子部 132a-2:第二子部 132a-2l:輕摻雜區 132bh、HDD2:第二重摻雜區 132c:第三部 132ch:第三重摻雜區 140:閘絕緣層 150:準閘極 152、152’、154:閘極 152a:第一邊緣 152b:第二邊緣 160:中間介電層 162、164:接觸窗 172:源極 174:汲極 d1:第一方向 I1、I2:分界 L1、L2:長度 L3:距離 LDD1:第一輕摻雜區 LDD2:第二輕摻雜區 PR:光阻層 PRa:開口 R:重疊區 SE、SE’:半導體層 T、T’、TA:薄膜電晶體 I-I’:剖線

圖1A至圖1I為本發明第一實施例之薄膜電晶體的製造流程的剖面示意圖。 圖2為本發明第一實施例之薄膜電晶體的俯視示意圖。 圖3為本發明第一實施例之薄膜電晶體的俯視照片。 圖4為本發明第二實施例之薄膜電晶體的剖面示意圖。 圖5為本發明第二實施例之薄膜電晶體的俯視照片。 圖6為比較例之薄膜電晶體的剖面示意圖。 圖7為比較例之薄膜電晶體的俯視照片。 圖8示出比較例、第一實施例及第二實施例的薄膜電晶體的閘極電壓與汲極電流的關係曲線。

110:基板

120:緩衝層

131:第一重摻雜區

131a、132a:第一部

131b:第二部

132:本徵區

132a-1:第一子部

132a-2l:輕摻雜區

132bh:第二重摻雜區

132ch:第三重摻雜區

140:閘絕緣層

152:閘極

152a:第一邊緣

152b:第二邊緣

160:中間介電層

162、164:接觸窗

172:源極

174:汲極

d1:第一方向

I1、I2:分界

L1、L2:長度

L3:距離

R:重疊區

SE:半導體層

T:薄膜電晶體

I-I’:剖線

Claims (10)

1. 一種薄膜電晶體的製造方法，包括： 於一基板上形成一本徵半導體層； 進行一第一離子佈植，以於該本徵半導體層形成一第一重摻雜區和該第一重摻雜區外的一本徵區； 於該第一重摻雜區及該本徵區上形成一閘絕緣層； 於該閘絕緣層上形成一準閘極，其中該第一重摻雜區包括一第一部及一第二部，該本徵區包括一第一部、一第二部及一第三部，該第一重摻雜區的該第一部與該本徵區的該第一部直接地連接，該第一重摻雜區的該第二部位於該本徵區的該第二部與該第一重摻雜區的該第一部之間，該本徵區的該第一部位於該第一重摻雜區的該第一部與該本徵區的該第三部之間，該準閘極遮蔽該第一重摻雜區的該第一部及該本徵區的該第一部，該第一重摻雜區的該第二部、該本徵區的該第二部及該本徵區的該第三部位於該準閘極的面積外； 以該準閘極為遮罩進行一第二離子佈植，以於該本徵區的該第二部及該本徵區的該第三部形成一第二重摻雜區及一第三重摻雜區；以及 形成一源極及一汲極，其中該源極與該汲極分別電性連接至該第二重摻雜區與該第三重摻雜區。
2. 如請求項1所述的薄膜電晶體的製造方法，其中該源極及該汲極在一第一方向上排列，該第一重摻雜區的之該第一部與該閘極具有一重疊區，該重疊區在該第一方向上的一長度大於該本徵區在該第一方向上的一長度。
3. 如請求項1所述的薄膜電晶體的製造方法，更包括： 在形成該第二重摻雜區及該第三重摻雜區後，蝕刻該準閘極，以形成一閘極，其中該本徵區的該第一部包括相連接的一第一子部及一第二子部，該閘極遮蔽該本徵區之該第一部的該第一子部，且該本徵區之該第一部的該第二子部位於該閘極的面積外；以及 以該閘極為遮罩進行一第三離子佈植，以於本徵區之該第一部的該第二子部形成一輕摻雜區。
4. 如請求項3所述的薄膜電晶體的製造方法，其中該閘極具有相對的一第一邊緣及一第二邊緣，該本徵區和該輕摻雜區的一分界實質上與該閘極的該第一邊緣切齊，且該閘極的該第二邊緣重疊於該第一重摻雜區的該第一部。
5. 如請求項4所述的薄膜電晶體的製造方法，其中該閘極具有相對的一第一邊緣及一第二邊緣，該源極及該汲極在一第一方向上排列，該第一重摻雜區的該第二部與該第二重摻雜區的一分界與該閘極的該第二邊緣在該第一方向上相隔一距離。
6. 如請求項1所述的薄膜電晶體的製造方法，其中該源極及該汲極在一第一方向上排列，該本徵區在該第一方向上的該長度小於或等於1.5μm。
7. 一種薄膜電晶體，包括： 一半導體層，具有一第一重摻雜區、一第二重摻雜區、一第三重摻雜區、一本徵區及一輕摻雜區，其中該第一重摻雜區設置於該第二重摻雜區與該本徵區之間，該本徵區設置於該第一重摻雜區與該輕摻雜區之間，該輕摻雜區設置於該本徵區與該第三重摻雜區之間，且該本徵區與該輕摻雜區具有一分界； 一閘絕緣層，設置於該半導體層上； 一閘極，設置於該閘絕緣層上，其中該第一重摻雜區包括一第一部及一第二部，該閘極遮蔽該本徵區及該第一重摻雜區的該第一部，該第一重摻雜區的該第二部位於該閘極的面積外；以及 一源極及一汲極，分別電性連接至該半導體層的該第二重摻雜區及該第三重摻雜區，其中該源極與該汲極在一第一方向上排列，該第一重摻雜區的該第一部與該閘極具有一重疊區，該重疊區在該第一方向上的一長度大於該本徵區在該第一方向上的一長度。
8. 如請求項7所述的薄膜電晶體，其中該閘極具有相對的一第一邊緣及一第二邊緣，該本徵區和該輕摻雜區的該分界實質上與該閘極的該第一邊緣切齊，且該閘極的該第二邊緣重疊於該第一重摻雜區的該第一部。
9. 如請求項8所述的薄膜電晶體，其中該第一重摻雜區的該第二部與該第二重摻雜區的一分界與該閘極的該第二邊緣在該第一方向上相隔一距離。
10. 如請求項7所述的薄膜電晶體，其中該本徵區在該第一方向上的該長度小於或等於1.5μm。