TWI839043B

TWI839043B - 半導體結構及其製造方法

Info

Publication number: TWI839043B
Application number: TW111149924A
Authority: TW
Inventors: 黃子勳; 簡毅豪
Original assignee: 華邦電子股份有限公司
Priority date: 2022-12-26
Filing date: 2022-12-26
Publication date: 2024-04-11

Abstract

一種半導體結構，包括一基底、複數個埋入式字元線設置於基底內、位於基底上的一介電材料層、位於介電材料層上的一半導體材料層、以及複數個接觸件。基底包括複數個主動區和環繞此些主動區的複數個隔離部件。此些接觸件係鄰近前述之半導體材料層，且延伸穿過半導體材料層、介電材料層和一部分的基底，且此些接觸件分別位於對應的主動區中。

Description

半導體結構及其製造方法

本發明係有關於一種半導體結構及其製造方法，且特別係有關於一種動態隨機存取記憶體的半導體結構及其製造方法。

隨著動態隨機存取記憶體裝置的製造技術朝向微縮化發展時，許多挑戰隨之而生。例如，傳統對於半導體結構的陣列區與周邊區使用多道精密的步驟進行圖案製作，以因應縮小的元件尺寸，製程時間長且成本也相當昂貴。因此，業界仍需要改進動態隨機存取記憶體裝置的製造方法，特別是克服在縮小的元件尺寸下進行圖案化製程所可能產生的各種問題。

本揭露的一實施例提供一種半導體結構，包括基底、複數個埋入式字元線設置於基底內、位於基底上的介電材料層、位於介電材料層上的半導體材料層、以及複數個接觸件。基底包括複數個主動區和環繞此些主動區的複數個隔離部件。此些接觸件係鄰近前述之半導體材料層，且延伸穿過前述之半導體材料層、介電材料層和一部分的基底，且此些接觸件分別位於對應的主動區中。半導體結構還包括複數個摻雜區，其中此些摻雜區分別位於半導體材料層與各個接觸件之間，以使半導體材料層與此些接觸件可相隔開來。

本揭露的一實施例提供一種半導體結構的製造方法，包括提供基底；在基底上形成介電材料層；在介電材料層上形成半導體材料層；形成複數個接觸開口以穿過半導體材料層、介電材料層和一部分的基底，其中接觸開口係露出基底；以及於接觸開口中而形成複數個接觸件。其中基底包括複數個主動區和環繞此些主動區的複數個隔離部件，且複數個埋入式字元線係埋置於該基底內。且此些接觸件鄰近前述之半導體材料層，並分別對應於主動區中。再者，在形成前述之接觸開口後，還包括：形成複數個摻雜區於半導體材料層的側壁，其中摻雜區係暴露於前述之接觸開口中。

第1圖是根據本揭露之一實施例的半導體結構的中間階段對應的剖面示意圖。半導體結構10係包括一基底100。基底100包括多個摻雜區域以作為主動區101、環繞主動區101的隔離部件102、以及多條埋入式字元線104設置於基底100內。

基底100的材料例如可包含半導體材料。在一實施例中，基底100包括矽、砷化鎵、氮化鎵、矽化鍺或其組合。在其他實施例中，基底100為絕緣層上覆半導體(semiconductor-on-insulator，SOI)基底。各個主動區101大致沿著方向D1排列並與方向D1呈一夾角(未示出)。在一些實施例中，基底100還包含陣列區100-1和周邊區100-2。

在一實施例中，環繞主動區101的隔離部件102可以是淺溝槽隔離結構，或是包含隔離襯層與隔離填充物的隔離部件。隔離襯層與隔離填充物可包含氮化物或氧化物。隔離襯層與隔離填充物的形成可包含圖案化製程(例如微影製程和蝕刻製程)、沉積製程(例如化學氣相沉積)、平坦化製程(例如化學機械研磨)。應可理解的是，圖式中的隔離部件102僅為示例，本揭露不限於此。

在一實施例中，埋入式字元線104包括閘極介電層1041、阻障層1042和阻障層1044、功函數層1043和功函數層1045，如第1圖所示。此些字元線104是沿著方向D1延伸，且在方向D2上彼此相距，方向D1不同於方向D2。

在一實施例中，可先藉由圖案化製程在基底100的陣列區100-1中形成溝槽(未繪示)，並在溝槽中形成閘極介電層1041。在一實施例中，閘極介電層1041可為單層結構或多層結構，且其材料可包括氧化矽、氮化矽或其組合。

在一實施例中，阻障層1042形成於閘極介電層1041上，阻障層1044形成於功函數層1043和阻障層1042上。阻障層1042和阻障層1044可包含相同或不同的材料，且可包括導電金屬，例如金屬、金屬合金、金屬氮化物或金屬矽化物。在一實施例中，阻障層1042和阻障層1044的材料包括氮化鈦、氮化鈦矽、氮化鉭、氮化鎢、鉭、鈦、鎢、釕、鋁、或其他合適的導電材料。在一實施例中，阻障層1042和阻障層1044可通過使用一沉積製程，例如物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、或原子層沉積(ALD)等製程而形成。

在一實施例中，形成功函數層1043於阻障層1044上。功函數層1043的材料包括導電金屬，例如金屬、金屬合金、金屬氮化物或金屬矽化物。在一實施例中，功函數層1043的材料包括鎢、鉭、鈦、釕、鋁、氮化鎢、氮化鈦、氮化鈦矽、氮化鉭、或其他合適的導電材料。功函數層1043可通過使用一沉積製程，例如PVD、CVD、或ALD等製程而形成。在一實施例中，阻障層1042包含氮化鈦，而功函數層1043包含鎢。

在一實施例中，在沉積用於閘極介電層1041、阻障層1042和功函數層1043的材料之後，係對阻障層1042和功函數層1043進行回蝕，回蝕後的阻障層1042和功函數層1043的頂面低於基底100的頂面100a。之後，通過合適製程形成阻障層1044覆蓋功函數層1043和阻障層1042。

在一實施例中，形成功函數層1045於阻障層1044的上方。功函數層1045例如包括摻雜或未摻雜之多晶矽、或金屬、金屬合金、金屬氮化物、金屬矽化物等。在一實施例中，功函數層1045的材料包括多晶矽、氮化鈦、氮化鈦矽、氮化鉭、氮化鎢、鉭、鈦、鎢、釕、鋁等。在一實施例中，功函數層1045可通過沉積製程，例如PVD、CVD、ALD等製程而形成。在沉積用於形成功函數層1045的材料之後，例如以回蝕製程對其進行下凹，使功函數層1045的頂面低於基底100的頂面100a。因此，閘極介電層1041、阻障層1042和阻障層1044、功函數層1043和功函數層1045係形成字元線104。在一實施例中，功函數層1045的材料係不同於阻障層1042和阻障層1044的材料以及不同於功函數層1043的材料。

再者，於溝槽中且位於在各個字元線104的上方(例如功函數層1045的上方)形成一絕緣層1046。絕緣層1046覆蓋功函數層1045和閘極介電層1041。絕緣層1046可以是單層或多層的絕緣材料。為簡化圖式，係繪示單層的絕緣層1046以利說明。

在一實施例中，絕緣層1046的材料例如包括氮化物、氧化物或其組合。絕緣層1046的材料例如包括氮化矽、氧化矽或其組合。絕緣層1046可以是單層或多層絕緣材料。絕緣層1046可包含與閘極介電層1041不同的絕緣材料。再者，絕緣層1046可以是通過PVD、CVD、ALD、旋轉塗佈製程或前述製程之組合而形成。

之後，在基底100上方形成一介電材料層。且形成的介電材料層係延伸於基底100的陣列區100-1和周邊區100-2。在一實施例中，介電材料層包括不同介電材料之複合層。在此示例中，介電材料層例如包括位於基底100的頂面100a上的一氮化層(例如氮化矽)112，以及位於氮化層112上的一氧化層(例如氧化矽)114。

接著，在介電材料層(例如包括氮化層112和氧化層114)上方形成一半導體材料層116。且形成的半導體材料層116係延伸於基底100的陣列區100-1和周邊區100-2。

在一實施例中，半導體材料層116係為一非摻雜半導體層。在另一實施例中，半導體材料層116係為一摻雜半導體層，其可摻雜有p型摻質或n型摻質。半導體材料層116的摻質可視實際應用需求而選擇。在一示例中，半導體材料層116係為一多晶矽層。

在一實施例中，此半導體材料層116係包括半導體材料部116-1和半導體材料部116-2分別位於基底100的陣列區100-1和周邊區100-2。再者，半導體材料部116-1和半導體材料部116-2可以包含相同或不同的摻質。

在一實施例中，延伸至周邊區100-2的半導體材料部116-2可以在後續製程中形成週邊導線的一部分。根據一些實施例之製程，在形成半導體材料層116後，可以無須去除陣列區100-1的半導體材料部116-1，以降低製造成本。

之後，於基底100的陣列區100-1中，在半導體材料層116和介電材料層(例如氮化層112和氧化層114)形成複數個接觸開口，此些接觸開口沿著方向D3延伸以移除一部分的基底100。之後，於此些接觸開口中填入導電材料，並經適當製程後而形成接觸件132。

第2A、2B圖是根據本揭露的一實施例之製造半導體結構的不同中間階段所對應的剖面示意圖。第2A、2B圖與第1圖中相同或相似之元件係以相同或相似之元件標號表示。為簡化說明，關於相同或類似於第1圖所繪示的元件及其形成步驟，不再重述。

在一實施例中，在提供的基底100(包括主動區101、隔離部件102及埋入式字元線104)上方形成介電材料層(例如氮化層112和氧化層114)和半導體材料層116後，形成遮罩材料於半導體材料層116上。如第2A圖所示，遮罩材料可包括半導體材料層116上的遮罩層118和遮罩層120。

遮罩層118的材料可包括氧化矽、氮化矽或其組合。遮罩層120的材料例如是一硬質遮罩的材料。在一實施例中，遮罩層120係為包括碳化物的一含碳層，例如類金剛石碳、非晶形碳膜、高選擇透明含碳層。在此示例中，遮罩層118包括氧化層，例如一四乙氧基矽烷(TEOS)層，而遮罩層120包括一含碳層。

請再參照第2A圖，之後，於基底100的陣列區100-1處形成多個接觸開口121。在此示例中，接觸開口121係沿著方向D3向下延伸並穿過遮罩層120、遮罩層118、半導體材料層116及介電材料層(氧化層114和氮化層112)，且此些接觸開口121並去除了一部分的基底100。因此，形成的此些接觸開口121在方向D2上彼此相距，且接觸開口121露出基底100的主動區101。

之後，參照第2B圖，去除遮罩層120，以露出遮罩層118之頂面。接著，沉積一導電材料層1320於基底100的上方，且此導電材料層1320覆蓋遮罩層118並填入此些接觸開口121。導電材料層1320包含摻雜多晶矽、金屬、或金屬氮化物。在一實施例中，導電材料層1320可通過沉積製程例如PVD、CVD、ALD 、或其他合適的方式而形成。後續再平坦化導電材料層1320，以在接觸開口121中形成接觸件(未示出)。

然而，對於尺寸較小的半導體結構而言，接觸開口121的寬度較窄，在接觸開口121中沉積用以形成接觸件的導電材料時，容易在接觸開口121中產生無法填滿而形成空隙(seams)133的情況，如第2B圖所示。因此，本揭露的一實施例提出可避免產生空隙133的半導體結構的製造方法，以改善在接觸開口121中沉積導電材料層時無法填滿接觸開口121的問題。

第3A-3H圖是根據本揭露的另一實施例之製造半導體結構的不同中間階段所對應的剖面示意圖。第3A-3H圖與第1、2A、2B圖中相同或相似之元件係以相同或相似之元件標號表示。再者，為簡化圖式與說明，第3A-3H圖係省略周邊區的繪製，僅示出陣列區，以說明實施例。

如第3A圖所示，在提供的基底100(包括主動區101、隔離部件102以及埋入式字元線104)上方形成介電材料層(氮化層112和氧化層114)和半導體材料層116，之後形成遮罩材料於半導體材料層116上。如圖所示，遮罩材料可包括遮罩層118和遮罩層120。遮罩層118例如是TEOS層，遮罩層120例如是含碳層。

之後，於基底100的陣列區100-1處形成多個接觸開口121。接觸開口121穿過遮罩層120、遮罩層118、半導體材料層116、介電材料層(氧化層114和氮化層112)以及去除了部分的基底100。如第3A圖所示，在方向D2上彼此相距的此些接觸開口121分別暴露出了基底100的主動區101。

在一實施例中，係對半導體材料層116暴露於接觸開口121中的側壁116s進行表面處理，使半導體材料層116的側壁116s與導電材料層的材料之間不易迅速產生良好鍵結，以減緩在接觸開口121中所沉積的導電材料層在半導體材料層116上的沉積速率。在一實施例中，前述表面處理例如包括使半導體材料層116的側壁116s粗糙化、非晶化、形成一異質材料層或前述處理之組合。

如第3B圖所示，在形成接觸開口121後，在半導體材料層116的側壁116s處形成非晶形區域(amorphous region)，例如是形成非晶形的摻雜區126。此摻雜區126暴露於接觸開口121中。若自基底100的上方視之，各摻雜區126例如是圍繞接觸開口121的側壁而形成一封閉形狀。

在一示例中，係對暴露於接觸開口121中的半導體材料層116的側壁116s進行一預非晶化離子佈植(pre-amorphized implantation，PAI)124，以形成摻雜區126。在一實施例中，如第3B圖的箭頭所示，進行預非晶化離子佈植(PAI)124時，係植入鍺、矽以及/或碳。在其他實施例中，係可摻雜惰性氣體，例如氖、氬、氪、氙和氡。對半導體材料層116的側壁116s進行前述之預非晶化離子佈植，可以改變半導體材料層116的佈植區域(摻雜區126)的晶格結構，使至少半導體材料層116在接觸開口121中的暴露部分改變為非晶狀態。在一示例中，形成的摻雜區126亦可稱為非晶形區域。

上述摻雜區126可包括鍺、矽、碳或其組合。在此示例中，形成的摻雜區126例如包括鍺。

在一實施例中，形成的摻雜區126的底面126b係接觸介電材料層，例如接觸氧化層114的頂面。如第3B圖所示，在此步驟中，摻雜區126的頂面126a例如可接觸遮罩層118。而在後續製程中，形成位元線142(第3H圖)後，摻雜區126的頂面126a例如是接觸位元線142之底面142b。因此，這些非晶狀態的摻雜區126可使後續形成的接觸件與半導體材料層116達到物性和電性上的隔絕。

在一實施例中，可藉由調整非晶化離子佈植的佈植角度θ，以至少對半導體材料層116的側壁116s進行離子佈植。如第3B圖所示，所形成的摻雜區126至少自介電材料層的頂面(例如氧化層114的頂面)延伸至遮罩材料的底面(例如遮罩層118的底面)。佈植角度θ以能改變半導體材料層116的側壁116s的表面狀態(例如由多晶狀態改變為非晶狀態)並且不會損傷到主動區101表面的範圍即可。

在進行如前述之預非晶化離子佈植124之前或之後，可對接觸開口121進行清潔製程。也可在進行如前述之預非晶化離子佈植124之前和之後，分別對接觸開口121進行第一清潔製程和第二清潔製程。本揭露並不對清潔製程的進行順序多作限制。

之後，參照第3C圖，去除遮罩層120，以露出遮罩層118之頂面。接著，沉積一導電材料層1320於基底100的上方，且此導電材料層1320覆蓋遮罩層118並填滿接觸開口121。在此步驟中，接觸開口121中的導電材料層1320係接觸遮罩層118的側壁、摻雜區126、介電材料層(氧化層114和氮化層112)、字元線104上方的絕緣層1046以及基底100的主動區101。

導電材料層1320包含摻雜多晶矽、金屬或金屬氮化物，且可通過一沉積製程如PVD、CVD、ALD等方式而形成。在一示例中，導電材料層1320為具有可包含n型或p型摻質的多晶矽，以降低與後續形成的位元線的接觸電阻。

若半導體材料層116為一多晶矽層，則原本多晶形態的半導體材料層116的側壁116s在進行預非晶化離子佈植(PAI)後，整個側壁116s處可轉變成具有非晶化形態的摻雜區126。因此，導電材料層1320不易與非晶化形態的摻雜區126的材料產生良好的鍵結，因而可減緩導電材料層1320在鄰近於半導體材料層116的側壁116s處的沉積速率，以改善導電材料層1320在填滿接觸開口121時可能出現的空隙133問題(第2B圖)。

之後，參照第3D圖，去除導電材料層1320在遮罩層118的頂面118a上的部份，而導電材料層1320的留下部分則為導電層1320’填滿接觸開口121。去除部分的導電材料層1320後，留下的導電層1320’的頂面例如與遮罩層118的頂面共平面。可利用CMP製程去除部分的導電材料層1320。

接著，參照第3E圖，下凹在接觸開口121中的導電層1320’以形成接觸件132。例如以回蝕製程對導電層1320’進行下凹，使導電層1320’的留下部分(接觸件132)的頂面低於遮罩層118的頂面118a。如第3E圖所示，凹陷的導電層1320’露出遮罩層118的側壁。形成的接觸件132的頂面132a例如與半導體材料層116的頂面116a大致上在相同的平面上。

之後，參照第3F圖，去除遮罩層118，以暴露出半導體材料層116的頂面。接觸件132的頂面132a、摻雜區126的頂面126a與半導體材料層116的頂面116a大致上位於相同平面。

參照第3G圖，在半導體材料層116和接觸件132上形成位元線堆疊層1420。位元線堆疊層1420由下而上依序包括導電層1421、導電層1423和介電層1425。

導電層1421和導電層1423包含摻雜的多晶矽、金屬或金屬氮化物，例如鎢、鈦、氮化鈦或其他合適的材料。在一示例中，導電層1421為氮化鈦層，導電層1423為金屬鎢層。

介電層1425例如包含氮化矽、氧化矽或其他合適之介電材料。介電層1425可以是單層或多層的介電結構。在此係繪示單層介電結構的介電層1425，以利清楚說明。

在一實施例中，位元線堆疊層1420的導電層1421、導電層1423和介電層1425的形成方法係包含如前所述的沉積製程，在此不再贅述。

接著，對位元線堆疊層1420進行圖案化製程，以形成位元線142。參照第3H圖，對位元線堆疊層1420的導電層1421、導電層1423和介電層1425進行圖案化製程，所形成的位元線142係包括圖案化導電層1421’、圖案化導電層1423’和圖案化介電層1425’。再者，圖案化製程後，所形成的位元線142係在方向D2上延伸，而在方向D1上具有較窄的寬度(未示出)。再者，位元線142與下方的接觸件132、摻雜區126和半導體材料層116接觸。

之後，可進行後續製程以製作半導體結構的其他元件。例如，可於位元線側壁處形成介電襯層、電容接觸件以及電容、金屬層等額外部件，以完成一記憶體裝置(例如DRAM)的製作。

綜合上述，本揭露之實施例所提出的半導體結構及其製造方法，在基底100上方的半導體材料層116係自陣列區100-1延伸至周邊區100-2，其中半導體材料層116係位於位元線142和基底100之間。半導體材料層116在周邊區100-2的部份可以在後續製程中形成週邊導線的一部分，而半導體材料層116在陣列區100-1的部份亦無須去除，因而可降低半導體結構的製造成本。再者，根據本揭露的一些實施例，係對半導體材料層116暴露於接觸開口121中的側壁116s進行表面處理，例如形成非晶形的摻雜區126，此摻雜區126與導電材料層(後續形成接觸件132)不易迅速產生良好鍵結，而得以減緩導電材料層沉積於接觸開口121時在半導體材料層116上的沉積速率，以避免空隙133(第2B圖)的產生。綜合而言，實施例所提出的半導體結構及其製造方法，特別是小尺寸的半導體結構的應用，可以節省成本且製程簡易。再者，製得的半導體結構亦具有廓形良好的相關構件(例如不具空隙的接觸件132)，而具有優異的電子特性，因此應用實施例的半導體結構的一記憶體裝置可具有良好的可靠度及穩定的操作表現。

10:半導體結構 100:基底 100a,116a,118a,126a,132a:頂面 100-1:陣列區 100-2:周邊區 101:主動區 102:隔離部件 104:字元線(埋入式字元線) 1041:閘極介電層 1042,1044:阻障層 1043,1045:功函數層 1046:絕緣層 112:氮化層 114:氧化層 116:半導體材料層 116s:側壁 116-1, 116-2:半導體材料部 118,120:遮罩層 121:接觸開口 124:預非晶化離子佈植 126:摻雜區 126b,142b:底面 1320:導電材料層 1320’:導電層 132:接觸件 133:空隙

1420:位元線堆疊層

142(BL):位元線

1421,1423:導電層

1421’,1423’:圖案化導電層

1425:介電層

1425’:圖案化介電層

D1,D2,D3:方向

θ:佈植角度

第1圖是根據本揭露之一實施例的半導體結構的中間階段所對應的剖面示意圖。第2A、2B圖是根據本揭露的一實施例之製造半導體結構的不同中間階段對應的剖面示意圖。第3A、3B、3C、3D、3E、3F、3G、3H圖是根據本揭露的另一實施例之製造半導體結構的不同中間階段對應的剖面示意圖。

10:半導體結構

100:基底

100a:頂面

100-1:陣列區

100-2:周邊區

101:主動區

102:隔離部件

104:字元線(埋入式字元線)

1041:閘極介電層

1042,1044:阻障層

1043,1045:功函數層

1046:絕緣層

112:氮化層

114:氧化層

116:半導體材料層

116-1,116-2:半導體材料部

132:接觸件

D1,D2,D3:方向

Claims

一種半導體結構，包括：一基底，包括複數個主動區和環繞該些主動區的複數個隔離部件；複數個埋入式字元線，設置於該基底內；一介電材料層，位於該基底上；一半導體材料層，位於該介電材料層之上；以及複數個接觸件，鄰近該半導體材料層並延伸穿過該半導體材料層、該介電材料層和一部分的該基底，且該些接觸件分別位於對應的該些主動區中。
如請求項1所述之半導體結構，其中該基底包含一陣列區和一周邊區，該半導體材料層係延伸於該陣列區和該周邊區，其中該些主動區和該些接觸件係位於該陣列區，延伸於該周邊區的該半導體材料層的部分則為週邊導線的一部分。
如請求項1所述之半導體結構，其中該些接觸件的頂面係與該半導體材料層的頂面位於相同平面。
如請求項1所述之半導體結構，其中該些接觸件和該半導體材料層係包括相同材料。
如請求項1所述之半導體結構，更包括複數個摻雜區，其中該些摻雜區分別位於該半導體材料層與各個接觸件之間，以使該半導體材料層與該些接觸件相隔開來。
如請求項5所述之半導體結構，更包括：複數條位元線位於該些接觸件和該半導體材料層之上，且該些摻雜區的頂面係接觸該些位元線之底面，其中該些埋入式字元線係沿著第一方向延伸，該些位元線係沿著第二方向延伸，該第一方向不同於該第二方向。
一種半導體結構的製造方法，包括：提供一基底，其中該基底包括複數個主動區和環繞該些主動區的複數個隔離部件，且複數個埋入式字元線係埋置於該基底內；在該基底上形成一介電材料層；在該介電材料層上形成一半導體材料層；形成複數個接觸開口以穿過該半導體材料層、該介電材料層和一部分的該基底，其中該些接觸開口露出該基底；以及於該些接觸開口中而形成複數個接觸件，其中該些接觸件鄰近該半導體材料層，並分別對應於該些主動區中。
如請求項7所述之半導體結構的製造方法，其中該基底包含一陣列區和一周邊區，形成的該半導體材料層係為一多晶矽層延伸於該陣列區和該周邊區，其中該些主動區和後續形成的該些接觸件係位於該陣列區。
如請求項7所述之半導體結構的製造方法，其中形成的該些接觸件的頂面與該半導體材料層的頂面位於同平面。
如請求項7所述之半導體結構的製造方法，其中在形成該些接觸開口後，更包括：形成複數個摻雜區於該半導體材料層的側壁，其中該些摻雜區係暴露於該些接觸開口中。
如請求項10所述之半導體結構的製造方法，其中係對暴露於該些接觸開口中的該半導體材料層的該些側壁進行一預非晶化離子佈植，以形成該些摻雜區。
如請求項10所述之半導體結構的製造方法，其中在形成該些接觸件之後，該些摻雜區分別位於該半導體材料層與各個接觸件之間，以使該半導體材料層與該些接觸件相隔開來。
如請求項10所述之半導體結構的製造方法，更包括：形成複數條位元線於該些接觸件和該半導體材料層的上方，且該些摻雜區的頂面係接觸該些位元線之底面，其中，該基底內的該些埋入式字元線係沿著第一方向延伸，該些位元線係沿著第二方向延伸，該第一方向不同於該第二方向。
如請求項10所述之半導體結構的製造方法，更包括：在該半導體材料層上形成一第一遮罩層和一第二遮罩層於該第一遮罩層上；形成該些接觸開口以穿過該第二遮罩層、該第一遮罩層、該半導體材料層、該介電材料層和一部分的該基底，其中該些接觸開口露出該基底；去除該第二遮罩層，以露出該第一遮罩層之頂面；沉積一導電材料層於該基底上方，且該導電材料層覆蓋該第一遮罩層並填滿該些接觸開口；去除該導電材料層在該第一遮罩層的該頂面上的部份，在該些接觸開口的各個中該導電材料層的留下部分係為一導電層；下凹在該些接觸開口中的該些導電層，以形成該些接觸件，並露出該第一遮罩層的側壁；以及去除該第一遮罩層。