TWI837811B - 半導體結構及其形成方法 - Google Patents

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張哲豪
志安 徐
盧永誠
林文凱
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台灣積體電路製造股份有限公司
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Abstract

提供半導體結構及其形成方法，此半導體結構包含彼此隔開且堆疊於基底之上的多個奈米結構、環繞奈米結構的閘極堆疊、以及與奈米結構被閘極堆疊橫向隔開的介電鰭結構，介電鰭結構包含襯層、以及襯層上的填充層，襯層介於填充層與閘極堆疊之間，襯層由含碳介電材料形成，且襯層的碳濃度在閘極堆疊至填充層的方向上是變化的。

Description

半導體結構及其形成方法
本發明實施例是關於一種半導體結構及其形成方法，且特別是有關於具有介電鰭結構的半導體結構及其形成方法。
電子工業對越來越小且越快的電子裝置的需求不斷增長，這些電子裝置同時能夠支持更多越來越複雜且精密的功能。因此，製造低成本、高性能和低功率積體電路(integrated circuit，IC)是半導體工業持續的趨勢。迄今為止，透過縮小半導體積體電路的尺寸(例如，最小特徵尺寸)，並由此提高生產效率且降低相關成本，在很大程度上已實現了這些目標。然而，這種小型化亦使半導體製造製程更趨複雜。因此，實現半導體積體電路和裝置的持續發展要求在半導體製造製程和技術上有相似的發展。
最近導入多閘極(multi-gate)裝置，以致力於透過增加閘極-通道耦合(gate-channel coupling)來改善閘極控制，減少截止(OFF)狀態電流，並且減少短通道效應(short-channel effect，SCE)。已導入的一種多閘極裝置是全繞式閘極(gate-all-around，GAA)電晶體。全繞式閘極裝置名稱緣由是它的閘極結構可以環繞通道區延伸，從而自兩側或四側開啟通道。全繞式閘極裝置能與傳統的互 補式金屬-氧化物-半導體(complementary metal oxide semiconductor，CMOS)製程兼容，並且這種結構允許它們在保持閘極控制和減輕短通道效應的同時大幅縮小尺寸。全繞式閘極裝置在矽納米線(nanowire)中提供通道。
本發明實施例提供半導體結構，半導體結構包含彼此隔開且堆疊於基底之上的多個奈米結構、環繞奈米結構的閘極堆疊、以及與奈米結構被閘極堆疊橫向隔開的介電鰭結構，介電鰭結構包含襯層、以及襯層上的填充層，襯層介於填充層與閘極堆疊之間，襯層由含碳介電材料形成，且襯層的碳濃度在閘極堆疊至填充層的方向上是變化的。
本發明實施例提供半導體結構，半導體結構包含鄰接多個第一奈米結構的第一源極/汲極部件、鄰接多個第二奈米結構的第二源極/汲極部件、以及介於第一源極/汲極部件與第二源極/汲極部件之間的介電鰭結構，介電鰭結構包含填充層以及襯層，襯層包含介於填充層與第一源極/汲極部件之間的第一部分、以及介於填充層與第二源極/汲極部件之間的第二部分，襯層包含碳，襯層的第一部分的碳濃度從第一源極/汲極部件朝向填充層降低。
本發明實施例提供半導體結構的形成方法，此方法包含以下步驟：形成第一半導體鰭結構和第二半導體鰭結構於基底之上，形成襯層以部分填充第一半導體鰭結構與第二半導體鰭結構之間的間隙，形成填充層於襯層之上，蝕刻第一半導體鰭結構以形成第一源極/汲極凹陷以及蝕刻第二半導體鰭結構以形成第二源極/汲極凹陷，形成襯層的步驟包含進行多個沉積循環，每一個沉積循環包含導入含碳前驅物持續第一段時間、以及導入含矽前驅物持續第二 段時間，第一段時間對第二段時間的比值隨著沉積循環進行降低，第一源極/汲極凹陷暴露出襯層的第一側壁，且第二源極/汲極凹陷暴露出襯層的第二側壁。
100:半導體結構
102:基底
104:半導體鰭結構
104L:下部鰭元件
105:溝槽
106:第一半導體層
108:第二半導體層(或奈米結構)
110:圖案化硬遮罩層
112:圖案化硬遮罩層
114:介電襯層
116:半導體襯層
118:絕緣材料
119:溝槽
120:隔離結構
122:半導體蓋層
124:襯層
126:填充層
128:保護層
130:介電鰭結構
130A:介電鰭結構
132:凹陷
134:虛設閘極結構
136:虛設閘極介電層
138:虛設閘極電極層
140:閘極間隔層
142:源極/汲極凹陷
144:缺口
145:缺口
146:內間隔層
148:源極/汲極部件
150:接觸蝕刻停止層
152:層間介電層
154:閘極溝槽
156:間隙
157:間隙
158:最終閘極堆疊
1581:最終閘極堆疊的區段
1582:最終閘極堆疊的區段
160:界面層
162:閘極介電層
164:金屬閘極電極層
166:閘極隔離結構
200:半導體結構
202:圖案化遮罩元件
300:半導體結構
400:半導體結構
t1j:第一段時間
t2j:第二段時間
t3j:第三段時間
X1:碳濃度
X2:碳濃度
X3:碳濃度
X4:碳濃度
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)僅用於說明目的，並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1A至1K是根據本發明的一些實施例，繪示形成半導體結構在各個中間階段的透視示意圖。
第1F-1、1G-1、1H-1、1I-1、1J-1、1K-1、1K-2和1K-3、1L-1、1L-2和1L-3、1M-1、1M-2和1M-3、1N-1、1N-2和1N-3、1O-1、1O-2和1O-3、1P-1、1P-2和1P-3、以及1Q-1、1Q-2和1Q-3圖是根據本發明的一些實施例，繪示形成半導體結構在各個中間階段的剖面示意圖。
第2圖是根據本發明的一些實施例，顯示形成襯層的原子層沉積(atomic layer deposition，ALD)的沉積循環的示意圖。
第3A-3E圖是根據本發明的一些實施例，顯示在退火製程之前襯層的各種碳濃度的示意圖。
第4A-4E圖是根據本發明的一些實施例，顯示在退火製程之後襯層的各種碳濃度的示意圖。
第5A-1、5A-2和5A-3、5B-1、5B-2和5B-3、5C-1、5C-2和5C-3、以及5D-1、5D-2和5D-3圖是根據本發明的一些實施例，繪示形成半導體結構在各個中間階 段的剖面示意圖。
第6A以及6B-1、6B-2和6B-3圖是根據本發明的一些實施例，繪示形成半導體結構在各個中間階段的剖面示意圖。
第7A-1、7A-2和7A-3以及7B-1、7B-2和7B-3圖是根據本發明的一些實施例，繪示形成半導體結構在各個中間階段的剖面示意圖。
以下內容提供了多個不同的實施例或範例，用於實現本發明實施例的不同部件。組件和配置的具體實施例或範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件上(或之上)，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，它們本身並非代表所討論各種實施例及/或配置之間有特定的關係。
本文描述實施例的一些變化。在各種示意圖與圖示實施例中，使用相似元件符號來表示相似元件。應注意的是，方法的前中後可提供額外步驟，並且對於其他一些方法實施例，可以取代或刪減一些步驟。
可透過任何適合方法圖案化以下所述的全繞式閘極(GAA)電晶體結構。舉例而言，可使用一或多道微影製程圖案化此結構，微影製程包含雙圖案(double patterning)或多圖案(multi-patterning)製程。一般而言，雙圖案或多圖案製程結合了微影與自對準(self-aligned)製程，其與直接的單微影製程所得到的圖 案相比，得以創造出更小的節距(pitch)的圖案。舉例而言，在一實施例中，形成犧牲層於基底之上，並使用微影製程將其圖案化。使用自對準製程形成間隔物於圖案化犧牲層旁邊。接著移除犧牲層，留下的間隔物之後用來圖案化全繞式閘極(GAA)結構。
本文提供半導體結構的實施例。舉例而言，一些實施例提供具有介電鰭結構的半導體結構。介電鰭結構包含襯層、以及嵌入襯層內的填充層。襯層的碳濃度是變化的，例如，碳濃度可從面向源極/汲極部件的第一側朝向面向填充層的第二側降低。如此，襯層可呈現出在第一側良好的蝕刻抵抗性、在第二側良好的氧化抵抗性。因此，可以擴大製造半導體裝置的製程容許度，並且可以提升所得到的半導體裝置的製造良率(yield)。
第1A圖是根據一些實施例顯示半導體結構100的透視圖。根據一些實施例，半導體結構100包含基底102、以及位於基底102之上的半導體鰭結構104，如第1A圖所示。儘管第1A圖中顯示兩個半導體鰭結構104，但數量可不限於二。
基底102可以是半導體晶圓(wafer)的一部分、半導體晶片(chip)或晶粒(die)、或類似基底。在一些實施例，基底102是矽基底。在一些實施例中，基底102包含元素半導體(例如，鍺)；化合物半導體(例如，氮化鎵(GaN)、碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)、及/或銻化銦(InSb))；合金半導體(例如，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP)；或前述之組合。此外，基底102可選地包含磊晶(epi)層，可施以應變(strain)以強化性能，可包含絕緣體上覆矽(SOI)基底，及/或具有其他適合的性能特徵。
為了較佳地理解半導體結構100，在本文圖式中提供X-Y-Z參考座標。X軸和Y軸基本上指向平行於基底102主表面的橫向(或水平)方向。Y軸橫跨X軸，例如Y軸大致垂直X軸。Z軸基本上指向垂直於基底102主表面(或X-Y平面)的垂直方向。
根據一些實施例，半導體鰭結構104具有平行於X方向的長軸方向。根據一些實施例，半導體鰭結構104包含通道區和源極/汲極區，通道區界定於源極/汲極區之間。在本文中，源極/汲極指的是源極及/或汲極。應注意的是，在本發明實施例中，源極和汲極可互換使用，並且它們的結構大致上相同。X方向也可稱為通道延伸方向。所得到的半導體裝置的電流(例如，奈米結構電晶體)在X方向上流經通道。閘極結構或閘極堆疊將會形成具有平行於Y方向的長軸方向，並且延伸橫跨且/或圍繞鰭結構104的通道區。Y方向也可稱為閘極延伸方向。
根據一些實施例，每一個半導體鰭結構104包含由基底102的一部分形成的下部鰭元件104L、以及由包含交替的第一半導體層106與第二半導體層108的磊晶堆疊形成的上部鰭元件，如第1A圖所示。
根據一些實施例，半導體鰭結構104的形成包含使用磊晶成長製程形成磊晶堆疊於基底102之上。根據一些實施例，磊晶堆疊包含交替的第一半導體層106與第二半導體層108。磊晶成長製程可以是分子束磊晶法(molecular beam epitaxy，MBE)、金屬有機化學氣相沉積(metal organic chemical vapor deposition，MOCVD)、或氣相磊晶法(vapor phase epitaxy，VPE)、或其他適合技術。
在一些實施例中，第一半導體層106由第一半導體材料形成，而第二半導體層108由第二半導體材料形成。根據一些實施例，用於第一半導體層 106的第一半導體材料具有與用於第二半導體層108的第二半導體材料不同的晶格常數。在一些實施例中，第一半導體材料具有與第二半導體材料不同的氧化速率及/或蝕刻速率。在一些實施例中，第一半導體層106由矽鍺(SiGe)形成，其中鍺(Ge)在矽鍺中的百分比範圍在約20原子/%至約50原子/%，而第二半導體層108由純的或大致上純的矽形成。在一些實施例中，第一半導體層106是Si1-xGex(其中x大於0.3)，或者是Ge(x=1)，而第二半導體層108是Si1-yGey(其中y小於0.4)，並且x>y。
根據一些實施例，第一半導體層106配置為犧牲層並且將會被移除形成間隙，以容納閘極材料，而第二半導體層108將會形成橫向延伸於源極/汲極部件之間的奈米結構(例如，奈米線(nanowires)或奈米片(nanosheets))，並且作為所得到的半導體裝置(例如，奈米結構電晶體)的通道。在本文中，「奈米結構」一詞表示具有柱狀(cylindrical shape)、棒狀(bar shape)及/或片狀(sheet shape)的半導體層。根據一些實施例，閘極結構和閘極堆疊將會橫跨奈米結構形成，並且環繞奈米結構。
在一些實施例中，每一個第一半導體層106的厚度範圍在約3奈米(nm)至約20奈米，例如約4奈米至約12奈米。在一些實施例中，每一個第二半導體層108的厚度範圍在約3奈米至約20奈米，例如約4奈米至約12奈米。第二半導體層108的厚度可以大於、等於、或小於第一半導體層106，這取決於移除第一半導體層106而形成的空間中所需填入的閘極材料的量。在一些實施例中，第一半導體層106的數量比第二半導體層108的數量多一個。也就是說，磊晶堆疊的最底層和最頂層皆是第一半導體層106。儘管第1A圖中顯示四個第一半導體層106與三個第二半導體層108，但數量不限於此。透過調整半導體層的數量，可 調整所得到的奈米結構裝置的驅動電流。
根據一些實施例，將磊晶堆疊(包含第一半導體層106和第二半導體層108)、以及下方的基底102圖案化為半導體鰭結構104。在一些實施例中，圖案化製程包含形成圖案化硬遮罩層110和112於磊晶堆疊之上。在一些實施例中，圖案化硬遮罩層110由氧化物形成(例如，氧化矽)，而圖案化硬遮罩層112由氮化物形成(例如，氮化矽)。根據一些實施例，圖案化製程還包含進行蝕刻製程，以移除磊晶堆疊以及基底102未被圖案化硬遮罩層110和112覆蓋的部分，從而形成溝槽105、以及自溝槽之間突出的半導體鰭結構104。蝕刻製程可以是異向性蝕刻製程，例如乾式電漿蝕刻。
根據一些實施例，基底102自溝槽105之間突出的部分形成半導體鰭結構104的下部鰭元件104L。根據一些實施例，磊晶堆疊(包含第一半導體層106和第二半導體層108)的剩餘部分形成半導體鰭結構104的上部鰭元件，其位於下部鰭元件104L之上。在一些實施例中，半導體鰭結構104配置為半導體結構100的主動區，也可稱為氧化物定義(oxide definition，OD)。
第1B圖是根據一些實施例顯示形成介電襯層114和半導體襯層116之後的半導體結構100的透視圖。根據一些實施例，依序形成介電襯層114和半導體襯層116於半導體結構100之上，以部分填充溝槽105，如第1B圖所示。在一些實施例中，介電襯層114由介電材料形成，例如氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、其他適合絕緣材料、前述之多層、及/或前述之組合。在一些實施例中，半導體襯層116由半導體材料形成，例如矽(例如，多晶矽)及/或矽鍺(例如，多晶矽鍺)。在一實施例中，介電襯層114由氧化矽(SiO)形成，而半導體襯層116由多晶矽形成。在一些實施例中，使用化學氣相沉積(CVD)(電漿增強化 學氣相沉積(plasma-enhanced CVD，PECVD)、低壓化學氣相沉積(low-pressure CVD，LPCVD)、高密度電漿化學氣相沉積(high density plasma CVD，HDP-CVD)、或高縱深比填溝製程(high aspect ratio process，HARP))、原子層沉積(ALD)、其他適合技術、及/或前述之組合，順應性地沉積介電襯層114和半導體襯層116。
第1C圖是根據一些實施例顯示形成絕緣材料118之後的半導體結構100的透視圖。根據一些實施例，形成絕緣材料118於半導體襯層116之上，以過量填充溝槽105，如第1C圖所示。在一些實施例中，絕緣材料118包含氧化矽(SiO2)、氮化矽(SiN)、氮氧化矽(SiON)、其他適合絕緣材料、前述之多層、及/或前述之組合。在一些實施例中，使用化學氣相沉積(CVD)(低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)、高縱深比填溝製程(HARP)、或可流動化學氣相沉積(flowable CVD，FECVD))、原子層沉積(ALD)、其他適合技術、及/或前述之組合，形成絕緣材料118。在一些實施例中，絕緣材料118可以是雙層或是多層，例如，襯層、以及襯層之上的主體層(bulk layer)。
根據一些實施例，接著對絕緣材料118進行平坦化製程，以移除絕緣材料118高於半導體襯層116的頂面的部分，直到半導體襯層116暴露出來。在一些實施例中，平坦化製程可以是回蝕刻製程(例如，乾式電漿蝕刻及/或濕式化學蝕刻)、及/或化學機械研磨(chemical mechanical polishing，CMP)製程。
第1D圖是根據一些實施例顯示蝕刻製程之後的半導體結構100的透視圖。根據一些實施例，使用蝕刻製程，例如，異向性蝕刻(例如，乾式電漿蝕刻)、等向性蝕刻(例如，乾式化學蝕刻、遠端電漿蝕刻或濕式化學蝕刻)、及/ 或前述之組合，凹蝕絕緣材料118，以形成溝槽119於半導體鰭結構104之間。根據一些實施例，溝槽119的底面大致上齊平於下部鰭元件104L的頂端。
根據一些實施例，絕緣材料118的剩餘部分稱為隔離結構120，如第1D圖所示。根據一些實施例，隔離結構120圍繞下部鰭元件104L。根據一些實施例，隔離結構120配置以電性隔離半導體結構100的主動區(例如，半導體鰭結構104)，並且也可稱為淺溝槽隔離(shallow trench isolation，STI)部件。
第1E圖是根據一些實施例顯示形成半導體蓋層122之後的半導體結構100的透視圖。根據一些實施例，使用磊晶成長製程形成半導體蓋層122沿著半導體襯層116暴露出來的上部，以部分填充溝槽119，如第1E圖所示。磊晶成長製程可以是分子束磊晶法(MBE)、金屬有機化學氣相沉積(MOCVD)、或氣相磊晶法(VPE)、其他適合技術、或前述之組合。在一些實施例中，半導體蓋層122由半導體材料形成，例如矽及/或矽鍺。在一實施例中，半導體襯層116由矽形成，而半導體蓋層122由矽鍺形成。
在一些實施例中，半導體襯層116暴露出來的上部提供半導體表面給半導體蓋層122於其上成長。根據一些實施例，在磊晶成長製程期間，半導體襯層116暴露出來的上部併入半導體蓋層122，因而形成為半導體蓋層122的一部分。在一些實施例中，由於磊晶成長製程的特性，半導體蓋層122可大致上不形成於隔離結構120的介電表面。
第1F圖是根據一些實施例顯示形成襯層124之後的半導體結構100的透視圖。第1F-1圖是根據一些實施例顯示半導體結構100切穿平面Y-Z的剖面示意圖。根據一些實施例，順應性地形成襯層124於半導體結構100之上，以覆蓋半導體蓋層122的上表面和側壁和隔離結構120的上表面，如第1F和1F-1圖 所示。根據一些實施例，襯層124部分填充溝槽119。
在一些實施例中，襯層124包含含碳介電材料，例如，氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、及/或氧摻雜氮碳化矽(Si(O)CN)。在一些實施例中，襯層124的介電常數(k)可低於7。在一些實施例中，襯層124的介電常數(k)可低於氧化矽(SiO)的介電常數，例如低於4.2、等於或低於約3.9、例如範圍在約3.5至約3.9。在一些實施例中，襯層124的碳濃度是變化的，例如，從與半導體蓋層122和隔離結構120界面相接的內表面朝向外表面降低。
在一些實施例中，在原子層沉積(ALD)腔室中使用原子層沉積(ALD)製程順應性地沉積襯層124。在一些實施例中，形成襯層124的原子層沉積(ALD)製程包含多次沉積循環。每一次沉積循環包含一或多個步驟，例如，沉積步驟、沖淨(purge)步驟、及/或其他適用步驟(例如，泵抽(pumping-down)步驟、電漿(plasma)步驟等)。
在一些實施例中，每一次沉積循環的沉積步驟包含導入(例如，流送(flowing)或脈衝(pulsing))反應性氣體，例如含碳前驅物、含矽前驅物、以及含氮前驅物，至原子層沉積(ALD)腔室中。在一些實施例中，在一次循環的一個沉積步驟中，一起導入含碳前驅物、含矽前驅物、以及含氮前驅物。在其他實施例中，在一次循環的分開的沉積步驟中，依序進行導入含碳前驅物、導入含矽前驅物、以及導入含氮前驅物，並且這些沉積步驟的順序可以改變。
此外，在一次循環中，可以在循環開始、或在循環結束、及/或在沉積步驟之間進行沖淨步驟。沖淨步驟的氣體可以是惰性氣體，例如氬氣(Ar)或氦氣(He)。
在一些實施例中，含碳前驅物是或包含CH4、C2H4、及/或C3H6， 並且提供襯層124的碳組成。在一些實施例中，含矽前驅物是或包含SiH4、Si2H6、及/或二氯乙烷(DCS)，並且提供襯層124的矽組成。在一些實施例中，含氮前驅物是或包含NH3及/或N2，並且提供襯層124的氮組成。在一些實施例中，可以流送載體氣體(例如，惰性氣體，例如氬氣(Ar)或氦氣(He))伴隨反應性前驅物。原子層沉積(ALD)腔室可配置多條管線，每一條管線皆配置控制閥，從而控制導入各個氣體(例如，反應性前驅物、載體氣體、沖淨氣體等)的時間。
前驅物彼此反應以形成襯層124材料的單分子層(monolayer)。重複進行沉積循環數次，從而層層堆疊單分子層直到襯層124具有期望厚度。在一些實施例中，襯層124具有範圍在約3奈米(nm)至約7奈米的厚度。
第2圖是根據本發明的一些實施例，顯示形成襯層124的原子層沉積(ALD)的沉積循環的一個實施例的示意圖。根據一些實施例，在一次循環中，導入含碳前驅物持續第一段時間t1j，導入含矽前驅物持續第二段時間t2j，且導入含氮前驅物持續第三段時間t3j，如第2圖所示。下標「j」表示該次沉積的次序，並且是從1(第一次循環)至n(最後一次循環)的整數。在一些實施例中，原子層沉積(ALD)製程的沉積循環可以重複60至100次(即，n是60至100)。
在一些實施例中，導入含碳前驅物的第一段時間t1j隨著沉積循環進行是變化的。舉例而言，根據一些實施例，隨著沉積循環進行，導入含碳前驅物的第一段時間t1j從第一次循環(j=1)朝向最後一次循環(j=n)降低，同時導入含矽前驅物的第二段時間t2j從第一次循環(j=1)朝向最後一次循環(j=n)保持定值，如第2圖所示。
舉例而言，第一次循環的第一段時間t11可以從約50秒至約300秒，隨著沉積循環進行，第一段時間t1逐漸降低，並且最後一次循環的第一段時 間t1n可以少於約60秒。在一些實施例中，在最後一次循環、或在最後幾次的循環，沒有含碳前驅物導入原子層沉積(ALD)腔室中(例如，t1n是零)。在一些實施例中，導入含矽前驅物的第二段時間t2j範圍在約10秒至約60秒。在一些實施例中，導入含氮前驅物的第三段時間t3j範圍在約5秒至約100秒。
在一些實施例中，第一段時間t11對第二段時間t2j的比值(t1j/t2j)隨著沉積循環進行降低。在一些實施例中，第一段時間t11對第二段時間t2j的比值(t1j/t2j)在第一次循環時起始於約5-7，並且在最後一次循環時降低至小於2。在一些實施例中，第一段時間t11對第三段時間t3j的比值(t1j/t3j)隨著沉積循環進行降低。在一些實施例中，第一段時間t11對第三段時間t3j的比值(t1j/t3j)在第一次循環時起始於約5-7，並且在最後一次循環時降低至小於2。
在一些實施例中，在相同的沉積步驟中導入含碳前驅物、含矽前驅物和含氮前驅物。舉例而言，導入含碳前驅物的管線的控制閥、導入含矽前驅物的管線的控制閥、和導入含氮前驅物的管線的控制閥同時開啟，並且根據各自的時間t1、t2和t3關閉。
在一些實施例中，含碳前驅物的流速範圍在約10每分鐘標準立方公分(standard cubic centimeter per minute，sccm)至約10000每分鐘標準立方公分；含矽前驅物的流速範圍在約10每分鐘標準立方公分至約10000每分鐘標準立方公分；且含氮前驅物的流速範圍在約10每分鐘標準立方公分至約10000每分鐘標準立方公分。在一些實施例中，沉積循環在1托耳(Torr)至約15托耳的壓力下進行。在一些實施例中，原子層沉積(ALD)製程進行100分鐘至約240分鐘。
如此，襯層124的碳濃度從第一層單分子層(形成於半導體蓋層122和隔離結構120提供的表面上)至最後一層單分子層(暴露於環境氣氛)降低。也就 是說，襯層124的碳濃度從面向與半導體蓋層122和隔離結構120的內表面朝向暴露的外表面降低。值得注意的是，碳濃度的降低可以是連續的，基於例如線性、正弦、拋物線或橢圓函數之類的數學函數，或者可以是階梯式的(stepwise)。
根據一些實施例，襯層124具有在半導體蓋層122與襯層124之間的界面處的高碳濃度，因此襯層124具有對於後續蝕刻製程良好的蝕刻抵抗性。根據一些實施例，襯層124具有在它暴露出來的外表面處的低碳濃度，因此襯層124具有良好的氧化抵抗性，以防止半導體蓋層122和半導體層106和108免於受到氧化。這部分將於後續詳細討論。
第1G圖是根據一些實施例顯示形成填充層126之後的半導體結構100的透視圖。第1G-1圖是根據一些實施例顯示半導體結構100切穿平面Y-Z的剖面示意圖。根據一些實施例，形成填充層126於襯層124之上以過量填充溝槽119的剩餘部分，如第1G和1G-1之上。
在一些實施例中，填充層126由介電材料形成，例如氧化矽(SiO2)、氮化矽(SiN)、氮氧化矽(SiON)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氧摻雜碳氮化矽(Si(O)CN)、或前述之組合。在一些實施例中，使用化學氣相沉積(CVD)(例如，可流動化學氣相沉積(FCVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)、或高縱深比填溝製程(HARP))、原子層沉積(ALD)、其他適合技術、及/或前述之組合，沉積填充層126。在一些實施例中，填充層126由介電常數(k)低於7的介電材料形成。在一些實施例中，填充層126的介電常數可等於或低於氧化矽(SiO)的介電常數，例如低於4.2、等於或低於約3.9、例如範圍在約3.5至約3.9。
在一些實施例中，填充層126和襯層124由不同材料形成。在一些實施例中，填充層126由氧化物形成(例如，可流動化學氣相沉積(FCVD)形成的氧化矽)，而襯層124由含碳介電材料形成(例如，氮碳化矽(SiCN))。在一些實施例中，填充層126的介電常數低於襯層124的介電常數。
根據一些實施例，在沉積填充層126之後，對半導體結構100進行退火(anneal)製程，以致密化填充層126。在一些實施例中，在退火製程中，半導體結構100放置於高溫腔室或管子內，沉浸於例如使用H2O與N2混合物、O2與N2混合物、H2O、O2與N2混合物的氧化氣氛。在一些實施例中，退火製程可以200℃至約600℃進行，持續範圍在約30秒至約300分鐘的一段時間。
在一些實施例中，在退火製程期間，來自高溫腔室的氧化氣體擴散至襯層124中，並且可能進一步氧化半導體蓋層122和半導體層106和108。如果半導體蓋層122和半導體層106和108被氧化，可能會增加後續製程的困難度及/或降低所得到的奈米結構的尺寸，從而惡化所得到的半導體裝置的性能。
在一些實施例中，具有低碳濃度的襯層124可具有阻擋氧化氣體擴散的較佳能力。襯層124具有在填充層126與襯層124之間的界面處的低碳濃度，從而增強在此側的氧化抵抗性，這可降低半導體蓋層122和半導體層106氧化的風險。
第1H圖是根據一些實施例顯示平坦化製程之後的半導體結構100的透視圖。第1H-1圖是根據一些實施例顯示半導體結構100切穿平面Y-Z的剖面示意圖。根據一些實施，對填充層126和襯層124進行平坦化製程，直到暴露出半導體蓋層122，如第1H和1H-1圖所示。在一些實施例中，平坦化製程是回蝕刻製程，例如乾式電漿製程及/或濕式蝕刻製程、及/或化學機械研磨(CMP)製程。
第1I圖是根據一些實施例顯示形成保護層128之後的半導體結構100的透視圖。第1I-1圖是根據一些實施例顯示半導體結構100切穿平面Y-Z的剖面示意圖。根據一些實施，蝕刻襯層124和填充層126以形成凹陷於半導體蓋層122之間，之後在凹陷中形成保護層128於蝕刻的襯層124和蝕刻的填充層126之上，如第1I和1I-1圖所示。蝕刻製程可以是異向性蝕刻(例如，乾式電漿蝕刻)、等向性蝕刻(例如，乾式化學蝕刻、遠端電漿蝕刻或濕式化學蝕刻)、及/或前述之組合。在一些實施例中，蝕刻的襯層124和蝕刻的填充層126的上表面的水平位置大致上等於最高的第一半導體層106的上表面的水平位置。
保護層128由介電常數高於約7的介電材料形成。在一些實施例中，用於保護層128的介電材料是Al2O3、HfO2、ZrO2、HfAlO、HfSiO、或前述之組合。在一些實施例中，保護層128由不同於襯層124和填充層126的材料形成。在一些實施例中，使用原子層沉積(ALD)、化學氣相沉積(CVD)(例如，低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)、高縱深比填溝製程(HARP)、或可流動化學氣相沉積(FCVD))、其他適合技術、及/或前述之組合，沉積用於保護層128的介電材料以過量填充凹陷。
根據一些實施例，對半導體結構100進行平坦化製程，以移除半導體蓋層122和介電襯層114高於圖案化硬遮罩層112的部分，直到暴露出圖案化硬遮罩層112的上表面，如第1I和1I-1圖所示。保護層128在圖案化硬遮罩層112之上的部分也被移除。在一些實施例中，平坦化製程可以是化學機械研磨(CMP)、回蝕刻製程、或前述之組合。
根據一些實施例，溝槽119中的保護層128、填充層126和襯層124 結合以形成介電鰭結構130。在一些實施例中，介電鰭結構130位於半導體鰭結構104之間，並且與半導體鰭結構104間隔開。在一些實施例中，介電鰭結構130在X方向延伸。根據一些實施例，介電鰭結構130的長軸平行於X方向且大致平行於半導體鰭結構104。在一些實施例中，介電鰭結構130包含襯層124、嵌入襯層124內的填充層126、以及覆蓋襯層124和填充層126上表面的保護層128。在一些實施例中，介電鰭結構130也可稱為混和鰭結構(hybrid fin structure)，並且配置為切割閘極堆疊的一部分。
第1J圖是根據一些實施例顯示一或多道蝕刻製程後的半導體結構100的透視圖。第1J-1圖是根據一些實施例顯示半導體結構100切穿平面Y-Z的剖面示意圖。根據一些實施例，對半導體結構100進行一或多道蝕刻製程，以凹蝕半導體蓋層122，且移除圖案化硬遮罩層112和110以及最高的第一半導體層106，從而暴露出最高的第二半導體層108，如第1J和1J-1圖所示。根據一些實施例，凹陷132形成於介電鰭結構130之間的半導體鰭結構104之上。在一些實施例中，襯層124的側壁從凹陷132部分暴露出來。
一或多道蝕刻製程可以是異向性蝕刻(例如，乾式電漿蝕刻)、等向性蝕刻(例如，乾式化學蝕刻、遠端電漿蝕刻或濕式化學蝕刻)、及/或前述之組合。在一些實施例中，一或多道蝕刻製程使用介電鰭結構130的保護層128作為蝕刻遮罩，而不需要額外的微影製程。
第1K圖是根據一些實施例顯示形成虛設閘極結構134和閘極間隔層140之後的半導體結構100的透視圖。第1K-1圖是根據一些實施例顯示半導體結構100切穿剖面I-I的剖面示意圖。第1K-2圖是根據一些實施例顯示半導體結構100切穿剖面II-II的剖面示意圖。第1K-3圖是根據一些實施例顯示半導體結構100 切穿剖面III-III的剖面示意圖。根據一些實施例，剖面I-I是平行於Y方向且通過虛設閘極結構134(或閘極堆疊)的平面。根據一些實施例，剖面II-II是平行於Y方向且通過閘極間隔層140的平面。根據一些實施例，剖面III-III是平行於Y方向且通過半導體鰭結構104的源極/汲極區的平面。這些參考剖面也用於後續圖示。
根據一些實施例，形成虛設閘極結構134於半導體結構100之上，如第1K和1K-1圖所示。根據一些實施例，虛設閘極結構134延伸於半導體鰭結構104的通道區、半導體蓋層122以及介電鰭結構130之上且將它們覆蓋，並且圍繞介電鰭結構130的上部。根據一些實施例，虛設閘極結構134配置為犧牲結構，並且將被主動閘極堆疊置換。
在一些實施例中，虛設閘極結構134在Y方向上延伸。也就是說，根據一些實施例，虛設閘極結構134具有平行於Y方向的長軸方向。為了說明，第1K圖顯示一個虛設閘極結構134，但並非以此為限。虛設閘極結構134的數量可以取決於半導體裝置設計需求及/或性能考量。
根據一些實施例，虛設閘極結構134包含虛設閘極介電層136、以及形成於虛設閘極介電層136之上的虛設閘極電極層138，如第1K和1K-1圖所示。在一些實施例中，虛設閘極介電層136由一或多個介電材料形成，例如氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、HfO2、HfZrO、HfSiO、HfTiO、HfAlO、及/或前述之組合。在一些實施例中，使用原子層沉積(ALD)、化學氣相沉積(CVD)、熱氧化、物理氣相沉積(physical vapor deposition，PVD)、其他適合技術、及/或前述之組合，形成介電材料。
在一些實施例中，虛設閘極電極層138由半導體材料形成，例如多晶矽、及/或多晶矽鍺。在一些實施例中，虛設閘極電極層138由導電材料形成， 例如金屬氮化物、金屬矽化物、金屬、及/或前述之組合。在一些實施例中，使用化學氣相沉積(CVD)、其他適合技術、及/或前述之組合，形成虛設閘極電極層138的材料。
在一些實施例中，形成虛設閘極結構134包含沉積用於虛設閘極介電層136的介電材料於半導體結構100之上，沉積用於虛設閘極電極層138的材料於介電材料之上，平坦化用於虛設閘極電極層138的材料，以及將介電材料及虛設閘極電極層138的材料圖案化為虛設閘極結構134。
根據一些實施例，圖案化製程可包含在形成圖案化硬遮罩層(未顯示)於用於虛設閘極電極層138的材料之上。根據一些實施例，圖案化硬遮罩層對應於且重疊半導體鰭結構104的通道區。在一些實施例中，圖案化硬遮罩層由一或多介電材料形成，例如氮化物(例如，氮化矽)及/或氧化矽(例如，氧化矽)。根據一些實施例，蝕刻移除用於虛設閘極電極層138的材料和介電材料未被圖案化硬遮罩層覆蓋的部分，直到半導體鰭結構104的源極/汲極區暴露出來。
根據一些實施例，接著形成閘極間隔層140於虛設閘極結構134的兩側，如第1K和1K-2圖所示。根據一些實施例，閘極間隔層140用來偏置(offset)後續形成的源極/汲極部件，並且隔開源極/汲極部件與閘極結構。在一些實施例中，閘極間隔層140由介電材料形成，例如含矽介電材料，例如氧化矽(SiO2)、氮化矽(SiN)、碳化矽(SiC)、氮氧化矽(SiON)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、及/或氧摻雜碳氮化矽(Si(O)CN)。
在一些實施例中，形成閘極間隔層140包含沉積用於閘極間隔層140的介電材料於半導體結構100之上。沉積製程包含原子層沉積(ALD)、化學氣相沉積(CVD)(低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、 高密度電漿化學氣相沉積(HDP-CVD)、高縱深比填溝製程(HARP)、或可流動化學氣相沉積(FECVD)、其他適合技術、及/或前述之組合。根據一些實施例，之後進行蝕刻製程移除(用於閘極間隔層140的)介電材料沿著虛設閘極結構134、半導體鰭結構104以及半導體蓋層122上表面、以及沿著介電鰭結構130上表面與側壁形成的部分。蝕刻製程可以是異向性蝕刻製程，例如乾式電漿蝕刻。在一些實施例中，蝕刻製程的進行不需要額外的微影製程。根據一些實施例，介電材料在虛設閘極結構134側壁上的剩餘部分作為閘極間隔層140。
第1L-1、1L-2和1L-3圖是根據一些實施例顯示形成源極/汲極凹陷142、以及缺口144和145之後的半導體結構100的剖面示意圖。根據一些實施例，第1L-1對應於剖面I-I；第1K-2圖對應於剖面II-II；第1L-3圖對應於剖面III-III。根據一些實施例，進行一或多道蝕刻製程凹蝕半導體鰭結構104的源極/汲極區、介電襯層114和半導體蓋層122，從而形成源極/汲極凹陷142，如第1L-3圖所示。根據一些實施例，進行蝕刻製程直到下部鰭元件104L和隔離結構120暴露出來。在一些實施例中，源極/汲極凹陷142暴露出介電鰭結構130的襯層124。
蝕刻製程可以是異向性蝕刻，例如乾式電漿蝕刻。根據一些實施例，閘極間隔層140以及虛設閘極結構134可作為蝕刻遮罩，使得源極/汲極凹陷142自對準地形成於虛設閘極結構134兩側。在一些實施例中，蝕刻製程的進行不需要額外的微影製程。
根據一些實施例，保護層128可保護下方的襯層124和填充層126免於受到凹蝕。在一些實施例中，在蝕刻製程期間，保護層128未被虛設閘極結構134以及閘極間隔層140覆蓋的部分被些許蝕刻或大致上未蝕刻。在其他實施例中，保護層128未被閘極間隔層140以及虛設閘極結構134覆蓋的部分被部分凹 蝕或完全移除。
在一些實施例中，在形成源極/汲極凹陷142的蝕刻製程期間，襯層124也暴露於蝕刻劑。如前所述，襯層124具有在半導體蓋層122與襯層124之間的界面處的高碳濃度(例如，在襯層124面向源極/汲極凹陷142的一側)，從而增強蝕刻抵抗性。高蝕刻抵抗性可降低介電鰭結構130的襯層124的消耗，並且防止/降低填充層126的損傷，從而防止/降低介電鰭結構130的塌陷、頸縮(necking)、及/或擺盪(wiggling)，且/或防止製程困難度的增加。
根據一些實施例，之後進行蝕刻製程，從源極/汲極凹陷142朝向通道區側向蝕刻半導體鰭結構104的第一半導體層106，以形成缺口144，並且側向凹蝕半導體蓋層122和介電襯層114，以形成缺口145，如第1L-2圖所示。在一些實施例中，蝕刻製程是等向性蝕刻，例如乾式化學蝕刻、遠端電漿蝕刻、濕式化學蝕刻、其他適合技術、及/或前述之組合。
根據一些實施例，缺口144形成於相鄰的第二半導體層108之間、以及最低的第二半導體層108與下部鰭元件104L之間。根據一些實施例，缺口145形成於介電鰭結構130與半導體鰭結構104的第二半導體層108之間。在一些實施例中，缺口144與缺口145彼此連通。在一些實施例中，缺口144和缺口145位於閘極介電層140正下方。
在一些實施例中，在形成缺口144和缺口145的蝕刻製程期間，襯層124也暴露於蝕刻劑。如前所述，襯層124具有在半導體蓋層122與襯層124之間的界面處的高碳濃度(例如，在襯層124面向源極/汲極凹陷142的一側)，從而增強蝕刻抵抗性。高蝕刻抵抗性可降低介電鰭結構130的襯層124的消耗，並且防止/降低填充層126的損傷，從而防止/降低介電鰭結構130的塌陷、頸縮、及/ 或擺盪，且/或防止後續製程困難度的增加。
第1M-1、1M-2和1M-3圖是根據一些實施例顯示形成內間隔層146和源極/汲極部件148之後的半導體結構100的剖面示意圖。根據一些實施例，第1M-1對應於剖面I-I；第1M-2圖對應於剖面II-II；第1M-3圖對應於剖面III-III。根據一些實施例，在缺口144和缺口145中，形成內間隔層146於第一半導體層106和半導體蓋層122的暴露側壁上，如第1M-2圖所示。在一些實施例中，內間隔層146形成於閘極間隔層140正下方。根據一些實施例，內間隔層146插入後續形成的源極/汲極部件與閘極堆疊之間，以避免源極/汲極部件與閘極堆疊直接接觸，並且可配置以降低閘極堆疊與源極/汲極部件之間的寄生電容(例如Cgs和Cgd)。
在一些實施例中，內間隔層146由含矽介電材料形成，例如氧化矽(SiO2)、氮化矽(SiN)、碳化矽(SiC)、氮氧化矽(SiON)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、及/或氧摻雜碳氮化矽(Si(O)CN)。在一些實施例中，內間隔層146由低介電常數(10w-k)的介電材料形成。舉例而言，內間隔層146的介電常數可低於氧化矽(SiO)的介電常數，例如低於4.2、等於或低於約3.9、例如範圍在約3.5至約3.9。
根據一些實施例，內間隔層146的形成包含沉積用於內間隔層146的介電材料於半導體結構100之上，以過量填充缺口144和145，並且接著回蝕刻介電材料，以移除缺口144和145之外的介電材料。根據一些實施例，介電材料留在缺口144和145中的部分形成內間隔層146。在一些實施例中，沉積製程包含原子層沉積(ALD)、化學氣相沉積(CVD)(例如，低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)、或高縱深比填溝製程(HARP))、其他適合技術、及/或前述之組合。在一些實施例中， 回蝕刻製程包含異向性蝕刻製程(例如，乾式電漿蝕刻)、等向性蝕刻(例如，乾式化學蝕刻、遠端電漿蝕刻或濕式化學蝕刻)、及/或前述之組合。
根據一些實施例，使用磊晶成長製程，在源極/汲極凹陷142中形成源極/汲極部件148於半導體鰭結構104的下部鰭元件104L之上，如第1M-3圖所示。磊晶成長製程可以是分子束磊晶法(MBE)、金屬有機化學氣相沉積(MOCVD)、氣相磊晶法(VPE)、其他適合技術、或前述之組合。根據一些實施例，源極/汲極部件148形成於虛設閘極結構134的兩側。
在一些實施例中，源極/汲極部件148在X方向上成長，以抵接且接觸半導體鰭結構104的第二半導體層108和內間隔層146。在一些實施例中，源極/汲極部件148在Y方向上成長，以抵接且接觸介電鰭結構130的襯層124。介電鰭結構130限制源極/汲極部件148(在Y方向上的)橫向成長，因此源極/汲極部件148具有在Y方向上較小的尺寸。
在未形成介電鰭結構130的情況下，由於橫向成長，源極/汲極部件會具有在Y方向上較寬的尺寸，甚至相鄰的源極/汲極部件可能會彼此融合。具有在Y方向上較窄尺寸的源極/汲極部件148可降低閘極堆疊與源極/汲極部件之間的寄身電容，從而增強半導體裝置的性能(例如，速度)。在一些實施例中，源極/汲極部件148的頂面的水平低於介電鰭結構130的頂面的水平。
在一些實施例中，源極/汲極部件148由任何適合用於n型半導體裝置及p型半導體裝置的材料形成。在半導體鰭結構104用於形成N型奈米裝置(例如，n通道-全繞式閘極場效電晶體)的一些實施例中，源極/汲極部件148由SiP、SiAs、SiCP、SiC、Si、GaAs、其他適合半導體材料、或前述之組合。在一些實施例中，在磊晶成長製程期間，以n型摻雜物摻雜源極/汲極部件148。舉例而言， n型摻雜物可以是磷(P)或是砷(As)。舉例而言，源極/汲極部件148可以是以磷(P)摻雜的磊晶成長的矽，以形成矽：磷(Si：P)源極/汲極部件；及/或以砷(As)摻雜的磊晶成長的矽，以形成矽：砷(Si：As)源極/汲極部件。
在半導體鰭結構104用於形成P型奈米裝置(例如，p通道-全繞式閘極場效電晶體)的一些實施例中，源極/汲極部件148由SiGe、Si、GaAs、其他適合半導體材料、或前述之組合。在一些實施例中，在磊晶成長製程期間，以p型摻雜物摻雜源極/汲極部件148。舉例而言，p型摻雜物可以是硼(B)或BF2。舉例而言，源極/汲極部件148可以是以硼(B)摻雜的磊晶成長的矽鍺(SiGe)，以形成矽鍺：硼(SiGe：B)源極/汲極部件。
第1N-1、1N-2和1N-3圖是根據一些實施例顯示形成接觸蝕刻停止層(contact etching stop layer，CESL)150和層間介電(interlayer dielectric，ILD)層152之後的半導體結構100的剖面示意圖。根據一些實施例，第1N-1對應於剖面I-I；第1N-2圖對應於剖面II-II；第1N-3圖對應於剖面III-III。根據一些實施例，形成接觸蝕刻停止層150於半導體結構100之上，如第1N-3圖所示。在一些實施例中，接觸蝕刻停止層150由介電材料形成，例如氧化矽(SiO2)、氮化矽(SiN)、氮氧化矽(SiON)、碳化矽(SiC)、氧摻雜碳化矽(SiC：O)、氧摻雜氮碳化矽(Si(O)CN)、或前述之組合。在一些實施例中，使用化學氣相沉積(CVD)(例如，低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)、或高縱深比填溝製程(HARP))、原子層沉積(ALD)、其他適合技術、及/或前述之組合，全面且順應性地沉積接觸蝕刻停止層150的介電材料於半導體結構100之上。
根據一些實施例，之後，形成層間介電層152於接觸蝕刻停止層 150之上，如第1N-3圖所示。在虛設閘極結構134數量大於二的一些實施例中，層間介電層152填充虛設閘極結構134之間的空間。
在一些實施例中，層間介電層152由介電材料形成，例如未摻雜的矽酸鹽玻璃(un-doped silicate glass，USG)、或摻雜的氧化矽，例如，硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、摻雜氟的矽酸鹽玻璃(fluoride-doped silicate glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、及/或其他適合介電材料。在一些實施例中，層間介電層152和接觸蝕刻停止層150由不同材料形成，並且可以具有較大的蝕刻選擇性差異。在一些實施例中，使用化學氣相沉積(CVD)(例如，高密度電漿化學氣相沉積(HDP-CVD)、電漿增強化學氣相沉積(PECVD)、高縱深比填溝製程(HARP)或可流動化學氣相沉積(FCVD))、其他適合方法、或前述之組合，沉積用於層間介電層152的介電材料。
根據一些實施例，之後，使用例如化學機械研磨(CMP)，移除用於接觸蝕刻停止層150和層間介電層152的介電材料高於虛設閘極電極層138上表面的部分，直到虛設閘極電極層138暴露出來。在一些實施例中，用於圖案化虛設閘極堆疊134的圖案化硬遮罩層也被移除。在一些實施例中，層間介電層152、虛設閘極電極層138以及閘極間隔層140的上表面大致上共平面。
第1O-1、1O-2和1O-3圖是根據一些實施例顯示形成閘極溝槽154和間隙156和157之後的半導體結構100的剖面示意圖。根據一些實施例，第1O-1對應於剖面I-I；第1O-2圖對應於剖面II-II；第1O-3圖對應於剖面III-III。根據一些實施例，使用一或多道蝕刻製程移除虛設閘極結構134，以形成閘極溝槽154，如第1O-1圖所示。在一些實施例中，閘極溝槽154暴露出半導體鰭結構104的通 道區、半導體蓋層122以及介電鰭結構130。在一些實施例中，閘極溝槽154也暴露出內間隔層146面向通道區的內側壁。
在一些實施例中，蝕刻製程包含一或多道蝕刻製程。舉例而言，當虛設閘極電極層138由多晶矽形成時，可以使用例如四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)溶液的濕式蝕刻劑，選擇性移除虛設閘極電極層138。舉例而言，可使用乾式電漿蝕刻、乾式化學蝕刻、及/或濕式蝕刻，接著移除虛設閘極介電層136。
根據一些實施例，之後，進行蝕刻製程移除半導體蓋層122和介電襯層114以形成間隙157，且移除半導體鰭結構104的第一半導體層106以形成間隙156，如第1O-1圖所示。在蝕刻製程中，可使用內間隔層146作為蝕刻製程中的蝕刻停止層，這可保護源極/汲極部件148免於損傷。
在一些實施例中，蝕刻製程包含選擇性濕式蝕刻製程，例如APM蝕刻製程(例如，氫氧化氨-過氧化氫-水混合物)。在一些實施例中，濕式蝕刻製程使用例如氫氧化銨(NH4OH)、四甲基氫氧化銨(TMAH)、乙二胺鄰苯二酚(EDP)、及/或氫氧化鉀(KOH)溶液的蝕刻劑。在一些實施例中，內間隔層146作為蝕刻製程中的蝕刻停止層。
根據一些實施例，間隙156形成於相鄰的第二半導體層108之間且形成於最低的第二半導體層108與下部鰭元件104L之間。根據一些實施例，間隙157形成於介電鰭結構130與半導體鰭結構104的第二半導體層108之間。在一些實施例中，間隙156和157也暴露出內間隔層146面對通道區的側壁。在一些實施例中，間隙156和間隙157彼此連通。
在一些實施例中，在形成間隙156和157的蝕刻製程期間，襯層124 也暴露於蝕刻劑。如前所述，襯層124具有在半導體蓋層122與襯層124之間的界面處的高碳濃度(例如，在襯層124面向間隙156和間隙157的一側)，從而增強蝕刻抵抗性。高蝕刻抵抗性可降低介電鰭結構130的襯層124的消耗，並且防止/降低填充層126的損傷，從而防止/降低介電鰭結構130的塌陷、頸縮(necking)、及/或擺盪(wiggling)，且/或防止製程困難度的增加。
根據一些實施例，在蝕刻製程之後，第二半導體層108的四個主表面暴露出來，如第1O-1圖所示。根據一些實施例，暴露出來的第二半導體層108形成奈米結構，奈米結構108可作用為所得到的半導體裝置(例如，奈米結構電晶體，例如全繞式閘極場效電晶體(GAA FET))的通道層。
第1P-1、1P-2和1P-3圖是根據一些實施例顯示形成最終閘極堆疊158之後的半導體結構100的剖面示意圖。根據一些實施例，第1P-1對應於剖面I-I；第1P-2圖對應於剖面II-II；第1P-3圖對應於剖面III-III。根據一些實施例，根據一些實施例，形成界面層160於奈米結構108以及下部鰭元件104L的暴露表面，如第1P-1圖所示。根據一些實施例，界面層160環繞奈米結構108。
在一些實施例中，界面層160是由化學形成的氧化矽所形成。在一些實施例中，使用一或多道清潔製程，例如包含臭氧(O3)、氫氧化銨-過氧化氫-水混合物、及/或鹽酸-過氧化氫-水混合物，形成界面層160。根據一些實施例，奈米結構108和下部鰭元件104L的半導體材料被氧化，而形成界面層160。
根據一些實施例，順應性地形成閘極介電層162沿著界面層160，以環繞奈米結構108，如第1P-1圖所示。根據一些實施例，閘極介電層162也順應性地沿著介電鰭結構130的上表面和側壁形成。根據一些實施例，閘極介電層162也順應性地沿著閘極間隔層140面向通道區的內側壁、以及內間隔層140面向通 道區的內側壁形成。
閘極介電層162可以是高介電常數(high-k)介電層。高介電常數介電層可以由具有高介電常數的介電材料形成，例如大於約3.9，在一些實施例中，高介電常數介電層包含氧化鉿(HfO2)、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化矽(SiON)、前述之組合、或其它適合材料。在一些實施例中，使用原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、及/或其他適合技術，形成高介電常數介電層。
根據一些實施例，形成金屬閘極電極層164於閘極介電層162之上，並且填充閘極溝槽154和間隙156和157的剩餘部分，如第1P-1圖所示。根據一些實施例，金屬閘極電極層164環繞奈米結構108。在一些實施例中，金屬閘極電極層164由多於一種導電材料形成，例如金屬、金屬合金、導電金屬氧化物、及/或金屬氮化物、其他適合導電材料、及/或前述之組合。舉例而言，金屬閘極電極層164可以由Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他適合導電材料、或前述之多層形成。
金屬閘極電極層164可以是具有以下層之多種組合的多層結構：擴散阻障層、針對n通道電晶體和p通道電晶體具有選定功函數的功函數層(增強裝置性能，例如臨界電壓)、蓋層(防止功函數層氧化)、膠黏層(將功函數層黏附至下一層)、以及金屬填充層(降低閘極堆疊的總電阻)、及/或其他適合層。可使用原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、電子束蒸鍍 (e-beam evaporation)、或其他適合製程，形成金屬閘極電極層164。對於使用不同功函數材料的n-通道奈米結構電晶體以及p-通道奈米結構電晶體，可分開形成金屬閘極電極層164。
根據一些實施例，對半導體結構100進行平坦化製程，例如化學機械研磨(CMP)，以移除閘極介電層162和金屬閘極電極層164形成於層間介電層152上表面上方的材料。根據一些實施例，在平坦化製程之後，金屬閘極電極層164、閘極間隔層140和層間介電層152的上表面大致上共平面。
根據一些實施例，界面層160、閘極介電層162與金屬閘極電極層164結合形成最終閘極堆疊158。在一些實施例中，最終閘極堆疊158在Y方向上延伸。也就是說，根據一些實施例，最終閘極堆疊158的長軸方向平行於Y方向。根據一些實施例，最終閘極堆疊158環繞每一個奈米結構108，並且插入源極/汲極部件148之間。
根據一些實施例，最終閘極堆疊158結合源極/汲極部件148形成奈米結構電晶體，例如，n-通道奈米結構電晶體或p-通道奈米結構電晶體。最終閘極堆疊158可接合奈米結構108的通道區，使得在操作期間，電流可在源極/汲極部件148之間流通。
第1Q-1、1Q-2和1Q-3圖是根據一些實施例顯示形成閘極隔離結構166之後的半導體結構100的剖面示意圖。根據一些實施例，第1Q-1對應於剖面I-I；第1Q-2圖對應於剖面II-II；第1Q-3圖對應於剖面III-III。根據一些實施例，形成閘極隔離結構166通過最終閘極堆疊158，如第1Q圖所示。根據一些實施例，閘極隔離結構166對準於介電鰭結構130的其中一個130A之上，並且落在介電鰭結構130A上。根據一些實施例，最終閘極堆疊158被閘極隔離結構166與介電鰭 結構130A分割為兩個區段1581和1582，最終閘極堆疊158的區段1581和1582彼此物理上隔開且電性上隔離。
在一些實施例中，閘極隔離結構166的形成包含圖案化最終閘極堆疊158以形成開口(閘極隔離結構166形成於其中)通過最終閘極堆疊158且暴露出介電鰭結構130A的保護層128。圖案化製程包含形成圖案化遮罩層(例如，圖案化硬遮罩層或圖案化光阻層)於最終閘極堆疊158之上，後續進行異向性蝕刻製程。由於介電鰭結構130A的存在，用於閘極隔離結構166的開口可以有較小深度，從而降低圖案化製程的製程困難度，例如疊對/關鍵尺寸(overlay/CD)的容許度。
在一些實施例中，閘極隔離結構166的形成也包含沉積用於閘極隔離結構166的介電材料於半導體結構100之上，以過量填充最終閘極堆疊158中的開口。閘極隔離結構166可以是雙層或是多層的，例如，襯層、以及襯層之上的主體層。在一些實施例中，閘極隔離結構166由介電材料形成，例如氮化矽(SiN)、氮氧化矽(SiON)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氧摻雜氮碳化矽(Si(O)CN)、氧化矽(SiO2)、或前述之組合。沉積製程可以是原子層沉積(ALD)、化學氣相沉積(CVD)(例如，低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)、或高縱深比填溝製程(HARP))、其他適合技術、及/或前述之組合。
在一些實施例中，接著對半導體結構100進行例如化學機械研磨(CMP)的平坦化製程，以移除高於最終閘極堆疊158上表面的介電材料。根據一些實施例，介電材料在開口中的剩餘部分作為閘極隔離結構166。在一些實施例中，在平坦化製程之後，閘極隔離結構166、金屬閘極電極層164、閘極間隔層 140以及層間介電層152的上表面大致上共平面。
半導體結構100可以經歷進一步的CMOS製程，以形成各種組件於半導體結構100之上，例如多層內連線結構，例如閘極及/或源極/汲極部件的接觸件(contact)、導孔(via)、導線(line)、金屬間介電層(inter metal layer)、鈍化層(passivation layer)等。
根據本發明實施例，襯層124具有在面向半導體蓋層122的第一側處的高碳濃度、以及在面向填充層126的第二側處的低碳濃度。如此，襯層124可具有在第一側良好的蝕刻抵抗性、在第二側良好的氧化抵抗性。因此，本發明實施例可以實現具有蝕刻抵抗性和氧化抵抗性之間的良好平衡的襯層124，從而擴大製造半導體裝置的製程容許度，並且可以提升所得到的半導體裝置的製造良率。
第3A-3E圖是根據本發明的一些實施例，顯示在填充層126的退火製程之前，根據一些實施例，襯層124的各種碳濃度的示意圖。襯層124的碳濃度從面向半導體蓋層122(以及隔離結構120)的內表面朝向面向填充層126的外表面降低，如第3A-3E圖所示。
剛沉積的襯層124具有位於半導體蓋層122與襯層124之間的界面處的碳濃度X1。在一些實施例中，碳濃度X1可以是襯層124碳濃度的最大值。在一些實施例中，碳濃度X1範圍在約10原子(atom)/%至約20原子%。儘管未顯示，襯層124位於隔離結構120與襯層124之間的界面處的碳濃度也是大致上等於碳濃度X1。在一些實施例中，如果碳濃度X1低於10原子%，在填充層126的退火製程之後，襯層124的碳濃度可能會太低以至於無法抵擋前面所述的蝕刻製程。在一些實施例中，如果碳濃度X1高於20原子%，襯層124可能沒有足夠的氧化抵 抗性來防止半導體蓋層122和半導體層106和108免於氧化。
剛沉積的襯層124具有位於填充層126與襯層124之間的界面處的碳濃度X2。在一些實施例中，碳濃度X2可以是襯層124碳濃度的最小值。在一些實施例中，碳濃度X2的範圍小於5原子%。在其他一些實施例，碳濃度X2可以大約為零。在一些實施例中，如果碳濃度X2高於5原子%，襯層124可以沒有足夠的氧化抵抗性來防止半導體蓋層122和半導體層106和108免於氧化。
在退火製程之前襯層124中的碳可具有變化的濃度分布。舉例而言，在一些實施例中，襯層124的碳濃度可以是線性的，如第3A圖所示。在一些實施例中，碳濃度的降低速率範圍在約1%/奈米至約6.7%/奈米。在一些實施例中，襯層124的碳濃度可以拋物線函數表示，拋物線函數開口朝上，如第3B圖所示，或者拋物線函數開口朝下，如第3C圖所示。
在一些實施例中，襯層124的碳濃度可以是階梯式的(stepwise)，如第3D或3E圖。如第3D圖所示，在一些實施例中，襯層124包含具有碳濃度X1的高碳部分、以及具有碳濃度X2的低碳部分，高碳部分與低碳部分兩者彼此緊密連接。如第3E圖所示，在一些實施例中，襯層124更包含高碳部分與低碳部分之間的數個中碳部分，中碳部分的碳濃度介於碳濃度X1與碳濃度X2之間。
透過調整形成襯層124的原子層沉積(ALD)製程的參數(例如，時間、流速、及/或其他適用參數)，可以調整襯層124具有各種碳濃度分布，並且碳濃度分布不限於第3A-3E圖所示的碳濃度分布。
第4A-4E圖是根據本發明的一些實施例，顯示在填充層126的退火製程之後，襯層124的各種碳濃度的示意圖。在一些實施例中，在退火製程期間，襯層124中的碳可與氧化氣體反應因而損耗。在一些實施例中，退火製程之後的 襯層124的平均碳濃度可以等於或低於退火製程之前的襯層124的平均碳濃度。
退火製程之後襯層124具有位於半導體蓋層122與襯層124之間的界面處的碳濃度X3。在一些實施例中，碳濃度X3可以是等於或低於第3A-3E圖所示的碳濃度X1。在一些實施例中，碳濃度X3可以是襯層124碳濃度的最大值。在一些實施例中，碳濃度X3範圍在約5原子/%至約20原子%。儘管未顯示，襯層124位於隔離結構120與襯層124之間的界面處的碳濃度也是大致上等於碳濃度X3。在一些實施例中，如果碳濃度X3低於5原子%，襯層124可能對前述的蝕刻製程沒有足夠的蝕刻抵抗性。
退火製程之後襯層124具有位於填充層126與襯層124之間的界面處的碳濃度X4。在一些實施例中，碳濃度X4可以是襯層124碳濃度的最小值。在一些實施例中，碳濃度X4的範圍小於5原子%。在一些實施例中，碳濃度X4可以是等於或低於第3A-3E圖所示的碳濃度X2。在其他一些實施例，碳濃度X4可以大約為零。
在退火製程之後襯層124中的碳可具有變化的濃度分布。舉例而言，在一些實施例中，襯層124的碳濃度是線性的，如第4A圖所示。在一些實施例中，碳濃度的降低速率範圍在約1%/奈米至約6.7%/奈米。在一些實施例中，襯層124的碳濃度可以拋物線函數表示，拋物線函數開口朝上，如第4B圖所示，或者拋物線函數開口朝下，如第4C圖所示。
在一些實施例中，襯層124的碳濃度可以是階梯式的，如第4D或4E圖。如第4D圖所示，在一些實施例中，襯層124包含具有碳濃度X3的高碳部分、以及具有碳濃度X4的低碳部分，高碳部分與低碳部分兩者彼此緊密連接。如第4E圖所示，在一些實施例中，襯層124更包含高碳部分與低碳部分之間的數 個中碳部分，中碳部分的碳濃度介於碳濃度X3與碳濃度X4之間。
第5A-1至5D-3圖是根據本發明的一些實施例，繪示形成半導體結構200在各個中間階段的剖面示意圖。第5A-1至5D-3圖的實施例相似於第1A至1Q-3圖的實施例，除了切割閘極堆疊158的步驟。
第5A-1、5A-2和5A-3圖是根據一些實施例顯示蝕刻製程之後的半導體結構200的剖面示意圖。根據一些實施例，第5A-1對應於剖面I-I；第5A-2圖對應於剖面II-II；第5A-3圖對應於剖面III-III。根據一些實施例，接續第1N-1、1N-2和1N-3圖，形成圖案化遮罩元件202於虛設閘極結構134之上，並且對準於介電鰭結構130A之上，接著使用圖案化遮罩元件202進行蝕刻製程，以凹蝕虛設閘極電極層138直到虛設閘極介電層136高於介電鰭結構130的部分暴露出來，如第5A-1圖所示。
在一些實施例中，圖案化遮罩元件202可以是圖案化硬遮罩層或是圖案化光阻層。蝕刻製程可以是異向性蝕刻(例如，乾式電漿蝕刻)、等向性蝕刻(例如，乾式化學蝕刻、遠端電漿蝕刻或濕式化學蝕刻)、及/或前述之組合。
第5B-1、5B-2和5B-3圖是根據一些實施例顯示蝕刻製程之後的半導體結構200的剖面示意圖。據一些實施例，第5B-1對應於剖面I-I；第5B-2圖對應於剖面II-II；第5B-3圖對應於剖面III-III。根據一些實施例，進行蝕刻製程移除虛設閘極介電層136高於介電鰭結構130的部分，以暴露出介電鰭結構130的保護層128。蝕刻製程還移除未被圖案化遮罩元件202覆蓋的介電鰭結構130的保護層128，直到介電鰭結構130的襯層124和填充層126暴露出來，如第5B-1圖所示。
蝕刻製程可以是異向性蝕刻(例如，乾式電漿蝕刻)、等向性蝕刻(例如，乾式化學蝕刻、遠端電漿蝕刻或濕式化學蝕刻)、及/或前述之組合。圖 案化遮罩元件202可以在蝕刻製程中被移除，或是透過額外製程移除，例如灰化(ashing)製程。
第5C-1、5C-2和5C-3圖是根據一些實施例顯示形成閘極溝槽154和間隙156和157的半導體結構200的剖面示意圖。根據一些實施例，第5C-1對應於剖面I-I；第5C-2圖對應於剖面II-II；第5C-3圖對應於剖面III-III。根據一些實施例，進行前面第1O-1、1O-2和1O-3圖所述的步驟，以移除虛設閘極結構134、半導體蓋層122、介電襯層114、以及半導體鰭結構104的第一半導體層106，從而形成閘極溝槽154和間隙156和157。
第5D-1、5D-2和5D-3圖是根據一些實施例顯示形成最終閘極堆疊的區段1581和1582的半導體結構200的剖面示意圖。根據一些實施例，第5D-1對應於剖面I-I；第5D-2圖對應於剖面II-II；第5D-3圖對應於剖面III-III。根據一些實施例，進行前面第1P-1、1P-2和1P-3圖所述的步驟，以形成包含界面層160、閘極介電層162以及金屬閘極電極層164的最終閘極堆疊158。
根據一些實施例，進行例如化學機械研磨(CMP)的平坦化製程，以移除閘極介電層162和金屬閘極電極層164形成於介電鰭結構130A的保護層128上表面上方的材料。根據一些實施例，如此，最終閘極堆疊158被介電鰭結構130A分割為兩個區段1581和1582，最終閘極堆疊158的區段1581和1582彼此隔開且電性上隔離。根據一些實施例，在平坦化製程之後，金屬閘極電極層164、保護層128、閘極間隔層140和層間介電層152的上表面大致上共平面。
第6A以及6B-1、6B-2和6B-3圖是根據本發明的一些實施例，繪示形成半導體結構300在各個中間階段的剖面示意圖。第6A以及6B-1、6B-2和6B-3圖的實施例相似於第1A至1Q-3圖的實施例，除了保護層128的一部分嵌入襯層 124內。
第6A圖是根據一些實施例顯示形成保護層128之後的半導體結構300對應平面Y-Z的剖面示意圖。根據一些實施例，接續第1H圖，蝕刻襯層124和填充層126以形成凹陷(保護層128形成於其中)於半導體蓋層122之間。根據一些實施例，蝕刻的襯層124的上表面的水平高於蝕刻的填充層126的上表面的水平，這可改善保護層128的間隙填充的容許度。根據一些實施例，接著在凹陷中形成保護層128於蝕刻的襯層124和蝕刻的填充層126之上，如第6A圖所示。
在一些實施例中，保護層128包含嵌入襯層124內的下部、以及覆蓋襯層124上表面的上部。在一些實施例中，在Y方向上，保護層128的上部比保護層128的下部寬。
第6B-1、6B-2和6B-3圖是根據一些實施例顯示形成閘極隔離結構166之後的半導體結構300的剖面示意圖。根據一些實施例，第6B-1對應於剖面I-I；第6B-2圖對應於剖面II-II；第6B-3圖對應於剖面III-III。根據一些實施例，進行前面第1J至1Q-1、1Q-2和1Q-3圖所述的步驟，以形成源極/汲極部件148、內間隔層146、接觸蝕刻停止層150、層間介電層152、最終閘極堆疊158的區段1581和1582、以及閘極隔離結構166。
第7A-1至7B-3圖是根據本發明的一些實施例，繪示形成半導體結構400在各個中間階段的剖面示意圖。第7A-1至7B-3圖的實施例相似於第1A至1Q-3圖的實施例，除了在形成源極/汲極凹陷142的蝕刻製程中，介電鰭結構130被部分移除。
第7A-1、7A-2和7A-3圖是根據一些實施例顯示形成源極/汲極凹陷142之後的半導體結構400的剖面示意圖。根據一些實施例，第7A-1對應於剖 面I-I；第7A-2圖對應於剖面II-II；第7A-3圖對應於剖面III-III。根據一些實施例，接續第1K-1、1K-2和1K-3圖，進行蝕刻製程凹蝕半導體鰭結構104的源極/汲極區、介電襯層114和半導體蓋層122，從而形成源極/汲極凹陷142，如第7A-3圖所示。
根據一些實施例，蝕刻製程期間，介電鰭結構130的保護層128也被部分移除，從而暴露出介電鰭結構130的襯層124和填充層126。根據一些實施例，之後進行進行蝕刻製程側向蝕刻半導體鰭結構104的第一半導體層106，以形成缺口144，並且側向凹蝕半導體蓋層122和介電襯層114，以形成缺口145。
第7B-1、7B-2和7B-3圖是根據一些實施例顯示形成閘極隔離結構166之後的半導體結構400的剖面示意圖。根據一些實施例，第7B-1對應於剖面I-I；第7B-2圖對應於剖面II-II；第7B-3圖對應於剖面III-III。根據一些實施例，進行前面第1M-1至1Q-1、1Q-2和1Q-3圖所述的步驟，以形成源極/汲極部件148、內間隔層146、接觸蝕刻停止層150、層間介電層152、最終閘極堆疊158的區段1581和1582、以及閘極隔離結構166。
如前所述，本發明實施例的觀點涉及具有介電鰭結構130的半導體結構。介電鰭結構130包含襯層124和嵌入襯層124內的填充層126。襯層124的碳濃度從面向源極/汲極部件148(或內間隔層146或最終閘極堆疊158)的第一側朝向面向填充層126的第二側降低。如此，襯層124可具有在第一側良好的蝕刻抵抗性、以及在第二側良好的氧化抵抗性。因此，擴大製造半導體裝置的製程容許度，並且可以提升所得到的半導體裝置的製造良率。
本文提供半導體結構及其形成方法。半導體結構可包含環繞奈米結構的閘極堆疊、以及介電鰭結構，其與奈米結構被閘極堆疊間隔開。介電鰭 結構可包含襯層、以及嵌入襯層內的填充層，襯層的碳濃度在從閘極堆疊至襯層的方向上是變化的。因此，襯層可具有蝕刻抵抗性和氧化抵抗性之間的良好平衡，從而擴大製造半導體裝置的製程容許度，並且可以提升所得到的半導體裝置的製造良率。
在一些實施例中，提供半導體結構。此半導體結構包含彼此隔開且堆疊於基底之上的多個奈米結構、環繞奈米結構的閘極堆疊、以及介電鰭結構，其與奈米結構被閘極堆疊橫向隔開，介電鰭結構包含襯層、以及襯層上的填充層，襯層介於填充層與閘極堆疊之間，襯層由含碳介電材料形成，且襯層的碳濃度在閘極堆疊至填充層的方向上是變化的。在一些實施例中，襯層中的碳具有在閘極堆疊與襯層之間的第一界面處的第一濃度、以及在填充層與襯層之間的第二界面處的第二濃度，第一濃度高於第二濃度。在一些實施例中，第一濃度範圍在約5%至約20%，且第二濃度小於約5%。在一些實施例中，襯層中的碳具有在襯層的內部的第三濃度，且第三濃度低於第一濃度且高於第二濃度。在一些實施例中，此半導體結構還包含位於最高的奈米結構之上的閘極間隔層、以及介於奈米結構之間的內間隔層，內間隔層延伸於奈米結構與介電鰭結構的襯層之間。在一些實施例中，此半導體結構還包含位於奈米結構之下的半導體鰭結構、以及位於半導體鰭結構之上且鄰接奈米結構的源極/汲極部件，源極/汲極部件具有與介電鰭結構的襯層接觸的側壁。在一些實施例中，介電鰭結構更包含位於襯層與填充層之上的保護層，保護層的介電常數高於襯層的介電常數且高於填充層的介電常數。在一些實施例中，保護層包含高於襯層的上表面的上部、以及低於襯層的上表面的下部，且保護層的上部比保護層的下部寬。在一些實施例中，此半導體結構還包含奈米結構之下的半導體鰭結構、以 及圍繞半導體鰭結構的隔離結構，介電鰭結構位於隔離結構之上，襯層中的碳具有在隔離結構與襯層之間的第一界面處的第一濃度、以及填充層與襯層之間的第二界面處的第二濃度，且第一濃度高於第二濃度。
在一些實施例中，提供半導體結構。此半導體結構包含鄰接多個第一奈米結構的第一源極/汲極部件、鄰接多個第二奈米結構的第二源極/汲極部件、以及介於第一源極/汲極部件與第二源極/汲極部件之間的介電鰭結構，介電鰭結構包含填充層以及襯層，襯層包含介於填充層與第一源極/汲極部件之間的第一部分、以及介於填充層與第二源極/汲極部件之間的第二部分，襯層包含碳，襯層的第一部分的碳濃度從第一源極/汲極部件朝向填充層降低。在一些實施例中，此半導體結構還包含位於第一奈米結構之下的第一半導體鰭結構、位於第二奈米結構之下的第二半導體鰭結構、以及介於第一半導體鰭結構與第二半導體鰭結構之間的第一隔離結構，且第一隔離結構延伸於介電鰭結構之下。在一些實施例中，此半導體結構還包含覆蓋第一源極/汲極部件、第二源極/汲極部件、以及介電鰭結構的接觸蝕刻停止層、以及位於接觸蝕刻停止層之上的層間介電層。在一些實施例中，接觸蝕刻停止層與襯層的頂面以及填充層的頂面接觸。在一些實施例中，此半導體結構還包含環繞第一奈米結構的第一閘極堆疊、以及環繞第二奈米結構的第二閘極堆疊，第一閘極堆疊包含與襯層的第一部分接觸的第一閘極介電層，且第二閘極堆疊包含與襯層的第二部分接觸的第二閘極介電層。在一些實施例中，此半導體結構還包含位於介電鰭結構之上的第二隔離結構，第二隔離結構和介電鰭結構將第一閘極堆疊與第二閘極堆疊隔開。在一些實施例中，襯層的第二部分的碳濃度從第二源極/汲極部件朝向填充層降低。
在一些實施例中，提供半導體結構的形成方法。此方法包含以下步驟：形成第一半導體鰭結構和第二半導體鰭結構於基底之上，形成襯層以部分填充第一半導體鰭結構與第二半導體鰭結構之間的間隙，形成填充層於襯層之上，蝕刻第一半導體鰭結構以形成第一源極/汲極凹陷以及蝕刻第二半導體鰭結構以形成第二源極/汲極凹陷，形成襯層的步驟包含進行多個沉積循環，每一個沉積循環包含導入含碳前驅物持續第一段時間、以及導入含矽前驅物持續第二段時間，第一段時間對第二段時間的比值隨著沉積循環進行降低，第一源極/汲極凹陷暴露出襯層的第一側壁，且第二源極/汲極凹陷暴露出襯層的第二側壁。在一些實施例中，此方法還包含形成隔離結構以圍繞第一半導體鰭結構的下部以及第二半導體鰭結構的下部、形成第一半導體蓋層和第二半導體蓋層分別於第一半導體鰭結構的上部和第二半導體鰭結構的上部之上，襯層介於第一半導體蓋層與第二半導體蓋層之間，且襯層延伸於隔離結構之上。在一些實施例中，第一半導體鰭結構的上部和第二半導體鰭結構的上部的每一個包含交替堆疊的多個第一半導體層和多個第二半導體層，此方法還包含以下步驟：凹蝕第一半導體蓋層和第二半導體蓋層、以及第一鰭結構和第二鰭結構的每一個的第二半導體層，以形成暴露出襯層的第一側壁的第一缺口、以及暴露出襯層的第二側壁的第二缺口，以及形成第一內間隔層於第一缺口中以及形成第二內間隔層於第二缺口中。在一些實施例中，形成填充層的步驟包含沉積氧化矽、以及退火氧化矽，襯層由含碳介電材料形成，在退火氧化矽之前襯層具有碳的第一平均濃度，在退火氧化矽之後襯層具有碳的第二平均濃度，且碳的第二平均濃度低於碳的第一平均濃度。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有 通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:半導體結構
102:基底
104L:下部鰭元件
108:奈米結構
116:半導體襯層
120:隔離結構
124:襯層
126:填充層
128:保護層
130:介電鰭結構
130A:介電鰭結構
1581:最終閘極堆疊的區段
1582:最終閘極堆疊的區段
160:界面層
162:閘極介電層
164:金屬閘極電極層
166:閘極隔離結構

Claims (15)

  1. 一種半導體結構，包括：多個奈米結構，彼此隔開且堆疊於一基底之上；一閘極堆疊，環繞該等奈米結構；以及一介電鰭結構，其與該等奈米結構被該閘極堆疊橫向隔開，其中該介電鰭結構包括：一襯層、以及該襯層上的一填充層，其中該襯層介於該填充層與該閘極堆疊之間，其中該襯層由一含碳介電材料形成，且其中該襯層的碳濃度在該閘極堆疊至該填充層的一方向上是變化的。
  2. 如請求項1之半導體結構，其中該襯層中的碳具有在該閘極堆疊與該襯層之間的一第一界面處的一第一濃度、以及在該填充層與該襯層之間的一第二界面處的一第二濃度，其中該第一濃度高於該第二濃度。
  3. 如請求項2之半導體結構，其中該第一濃度範圍在約5%至約20%，且該第二濃度小於約5%。
  4. 如請求項2之半導體結構，其中該襯層中的碳具有在該襯層的內部的一第三濃度，且該第三濃度低於該第一濃度且高於該第二濃度。
  5. 如請求項1或2之半導體結構，更包括：一閘極間隔層，位於該等奈米結構的一最高者之上；以及一內間隔層，介於該等奈米結構之間，其中該內間隔層延伸於該等奈米結構與該介電鰭結構的該襯層之間。
  6. 如請求項1或2之半導體結構，其中該介電鰭結構更包括：一保護層，位於該襯層與該填充層之上，其中該保護層的介電常數高於該襯層的介電常數且高於該填充層的介電常數。
  7. 一種半導體結構，包括：一第一源極/汲極部件，鄰接多個第一奈米結構；一第二源極/汲極部件，鄰接多個第二奈米結構；以及一介電鰭結構，介於該第一源極/汲極部件與該第二源極/汲極部件之間，其中該介電鰭結構包括：一填充層以及一襯層，該襯層包含：介於該填充層與該第一源極/汲極部件之間的一第一部分、以及介於該填充層與該第二源極/汲極部件之間的一第二部分，其中該襯層包括碳，其中該襯層的該第一部分的碳濃度從該第一源極/汲極部件朝向該填充層降低。
  8. 如請求項7之半導體結構，更包括：一第一半導體鰭結構，位於該等第一奈米結構之下；一第二半導體鰭結構，位於該等第二奈米結構之下；以及一第一隔離結構，介於該第一半導體鰭結構與該第二半導體鰭結構之間，且該第一隔離結構延伸於該介電鰭結構之下。
  9. 如請求項7或8之半導體結構，更包括：一接觸蝕刻停止層，覆蓋該第一源極/汲極部件、該第二源極/汲極部件、以及該介電鰭結構；以及一層間介電層，位於該接觸蝕刻停止層之上。
  10. 如請求項7或8之半導體結構，更包括：一第一閘極堆疊，環繞該等第一奈米結構，其中該第一閘極堆疊包括與該襯層的該第一部分接觸的一第一閘極介電層；以及一第二閘極堆疊，環繞該等第二奈米結構，其中該第二閘極堆疊包括與該襯層的該第二部分接觸的一第二閘極介電層。
  11. 如請求項10之半導體結構，更包括：一第二隔離結構，位於該介電鰭結構之上，其中該第二隔離結構和該介電鰭結構將該第一閘極堆疊與該第二閘極堆疊隔開。
  12. 一種半導體結構的形成方法，包括：形成一第一半導體鰭結構和一第二半導體鰭結構於一基底之上；形成一襯層以部分填充該第一半導體鰭結構與該第二半導體鰭結構之間的一間隙，其中形成該襯層的步驟包括進行多個沉積循環，其中該等沉積循環的每一個包括：導入一含碳前驅物持續一第一段時間；以及導入一含矽前驅物持續一第二段時間，其中該第一段時間對該第二段時間的比值隨著該等沉積循環進行降低；形成一填充層於該襯層之上；以及蝕刻該第一半導體鰭結構以形成一第一源極/汲極凹陷以及蝕刻該第二半導體鰭結構以形成一第二源極/汲極凹陷，其中該第一源極/汲極凹陷暴露出該襯層的一第一側壁，其中該第二源極/汲極凹陷暴露出該襯層的一第二側壁。
  13. 如請求項12之半導體結構的形成方法，更包括：形成一隔離結構以圍繞該第一半導體鰭結構的一下部以及該第二半導體鰭結構的一下部；以及形成一第一半導體蓋層和一第二半導體蓋層分別於該第一半導體鰭結構的一上部和該第二半導體鰭結構的一上部之上，其中該襯層介於該第一半導體蓋層與該第二半導體蓋層之間，其中該襯層延伸於該隔離結構之上。
  14. 如請求項13之半導體結構的形成方法，其中該第一半導體鰭結 構的該上部和該第二半導體鰭結構的該上部的每一個包括交替堆疊的多個第一半導體層和多個第二半導體層，該方法更包括：凹蝕該第一半導體蓋層和該第二半導體蓋層、以及該第一半導體鰭結構和該第二半導體鰭結構的每一個的該等第二半導體層，以形成暴露出該襯層的該第一側壁的一第一缺口、以及暴露出該襯層的該第二側壁的一第二缺口；以及形成一第一內間隔層於該第一缺口中以及形成一第二內間隔層於該第二缺口中。
  15. 如請求項12或13之半導體結構的形成方法，其中形成該填充層的步驟包括：沉積氧化矽；以及退火該氧化矽，其中該襯層由一含碳介電材料形成，其中在退火該氧化矽之前該襯層具有碳的一第一平均濃度，其中在退火該氧化矽之後該襯層具有碳的一第二平均濃度，其中碳的該第二平均濃度低於碳的該第一平均濃度。
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