TWI835955B - 相位調變器元件、其製造方法及包括其的電光調變器 - Google Patents

Abstract

提供一種相位調變器元件、其製造方法及包括其的電光調變器。所述相位調變器元件包括基層、第一型摻雜區以及第二型摻雜區。第一型摻雜區包括第一部分以及第二部分。第一部分位於基層中，且第二部分位於第一部分及基層上。第二型摻雜區包括第三部分、第四部分以及第五部分，其中第三部分位於基層中且與第一部分在橫向上鄰接，第四部分位於第三部分及基層上且與第三部分在橫向上鄰接，以及第五部分位於第四部分及第二部分上且與第二部分在縱向上鄰接。

Description

相位調變器元件、其製造方法及包括其的電光調變器

本揭露是有關於一種矽光子裝置及其製造方法，且特別是有關於一種相位調變器元件、其製造方法及包括其的電光調變器。

矽光子技術是未來降低高速電腦和資料中心耗電量的關鍵技術，矽光子晶片的光訊號需要傳導至光纖達到雙向訊號傳導的目的。矽電光調變器(silicon electro-optic modulator)是將電信號轉換成光信號的關鍵元件，其用於將電訊號載在雷射光上，並將帶有高頻訊號的雷射傳遞出去。

傳統的電光調變器是利用相位調變器元件中的側向p-n接面對光進行相位調變，其中p-n接面由p型半導體區域與n型半導體區域所形成，然而使用上述的電光調變器的調變效率較低，因此目前仍需要一種具有較高調變效率的電光調變器。

本揭露提供一種相位調變器元件，其具有良好的調變效率。

本揭露提供一種製造相位調變器元件的方法，所製造的相位調變器元件具有良好的調變效率。

本揭露提供一種電光調變器，其具有良好的調變效率。

本揭露提出一種相位調變器元件，包括基層、第一型摻雜區以及第二型摻雜區。第一型摻雜區包括第一部分以及第二部分。第一部分位於基層中。第二部分位於第一部分及基層上。第二型摻雜區包括第三部分、第四部分以及第五部分。第三部分位於基層中且與第一部分在橫向上鄰接。第四部分位於第三部分及基層上且與第三部分在橫向上鄰接。第五部分位於第四部分及第二部分上且與第二部分在縱向上鄰接。第二部分、第四部分及第五部分構成肋部。將第四部分的最大寬度設為W1，將第四部分的最小寬度設為W2，且第四部分的高度設為H時，滿足不等式0<(W1-W2)/H<0.1。

本揭露提出製造相位調變器元件的方法，其包括以下步驟。在半導體層中形成第一摻雜層及第二摻雜層，其中第二摻雜層鄰近於半導體層的表面且位於所述第一摻雜層上，第一摻雜層包括第一型摻質且第二摻雜層包括第二型摻質。將第二型摻質植入部分的半導體層、部分的第一摻雜層及的所述第二摻雜層中， 以形成植入摻雜區。進行回火製程，以將植入摻雜區中的第二型摻質擴散至第一摻雜層中。進行蝕刻製程，以移除部分的植入摻雜區、部分的第一摻雜層以及部分的半導體層，以形成第一型摻雜區以及第二型摻雜區，其中所述第一型摻雜區與所述第二型摻雜區在橫向上與縱向上鄰接。

本揭露提出一種電光調變器，包括上述的相位調變器元件以及第一電極與第二電極。第一電極與第二電極分別電性連接至相位調變器元件的第一型摻雜區及第二型摻雜區。

基於上述，本揭露將硬罩幕層同時作為植入罩幕與蝕刻罩幕，可進行自對準離子植入以及定義相位調變器元件的肋部的側壁。此外，本揭露藉由回火製程進行側向摻雜後，再進行蝕刻製程以形成肋部，可避免肋部的側壁下緣處的摻雜不完全的問題。此外，本揭露的具有L型的p-n接面的相位調變器元件的製造方法不僅可應用在製作長直型的相位調變器元件，亦可應用在製作彎曲的相位調變器結構。

10:相位調變器元件

20:電光調變器

100:基底結構層

101:矽基板

102:氧化物層

104:半導體層

105:基層

106:第一摻雜層

108:第二摻雜層

110:硬罩幕層

112:圖案化光阻層

114:開口

120:植入摻雜區

122、122a、122b:側向p-n接面

124:橫向p-n接面

126:第一型摻雜區

128:第二型摻雜區

126a:第一部分

126b:第二部分

128a:第三部分

128b:第四部分

128c:第五部分

130:肋部

200:主波導

202:輸入端

204:輸出端

300:相位調變器

310:光耦合區域

315:環狀突出部

A:區域

A1:中心點

L1:第一連接線

L2:第二連接線

W、W1、W2:寬度

T:厚度

H:高度

θ:夾角

圖1A至圖1H為依照本揭露的第一實施例所繪示的電光調變器的製作流程剖面示意圖。

圖2為圖1H的區域A的局部放大圖。

圖3為實施例1的相位調變器元件中的摻雜濃度的模擬結果。

圖4為比較例1的相位調變器元件中的摻雜濃度的模擬結果。

圖5為本揭露一實施例的微環型電光調變器的上視圖。

下列提供許多用於實施所提供標的之不同特徵的不同實施例或實例。為了簡化本揭露，於下描述組件及配置的具體實例。當然這些僅為實例而非意圖為限制性。例如，在下面說明中，形成第一特徵在第二特徵上方或上可包括其中第一特徵及第二特徵是經形成為直接接觸的實施例，以及也可包括其中額外特徵可形成在第一特徵與第二特徵之間而使得第一特徵及第二特徵不可直接接觸的實施例。此外，本揭露可重複圖式編號及/或字母於各種實例中。此重複是為了簡單與清楚之目的且其本身並不決定所討論的各種實施例及/或構形之間的關係。

再者，空間相關術語，例如“在...之下”、“下面”、“下”、“上面”、“上”和類似術語，可為了使說明書便於描述如圖式繪示的一個元件或特徵與另一個(或多個)元件或特徵的相對關係而使用於本文中。除了圖式中所畫的方位外，這些空間相對術語也意圖用來涵蓋裝置在使用中或操作時的不同方位。該設備可以其他方式定向(旋轉90度或於其它方位)，據此在本文中所使用的這些空間相關說明符可以類似方式加以解釋。

儘管用以闡述本揭露寬廣範疇的數值範圍和參數是近似值，但是係盡可能精確地報告在具體實例中所提出的數值。然而， 任何數值固有地含有某些必然自相應測試測量中發現的標準偏差所導致的誤差。亦，如本文中所使用，術語“約”一般意指在給定值或範圍的10%、5%、1%、或0.5%內。替代地，術語“約”意指在本技術領域具有通常知識者所認知之平均值的可接受標準誤差內。除操作/工作實例外，或除非有另行具體指明，否則在所有情況下，所有的數值範圍、量、值及百分比，諸如本文中所揭示之用於材料數量、時間持續期間、溫度、操作條件、量的比及類似者的那些，應理解成以術語“約”所修飾者。據此，除非有相反指示，否則本揭露及所附申請專利範圍中所提出之數值參數係可依所欲變化之近似值。最少，各數值參數應至少按照所報告之有效位數之數目且藉由施加習知四捨五入技術而解釋。本文中，範圍可表示成從一個端點至另一個端點或在兩個端點之間。除非有另行指明，否則本文的所有範圍係包含端點。

除非文中有特別加以指出，不然文中所描述的材料都可以任何合適的技術來形成，如旋塗法、刮塗法、浸塗法、毯覆式刮塗法、化學氣相沉積(CVD)、原子層沉積法(ALD)以及物理氣相沉積法(PVD)等，但不限於此。或者，材料可以在原位製程中(in-situ)直接生長。視所欲形成的特定材料而定，所屬技術領域具有通常知識者可以選擇要用來沉積或成長這些材料的技術。

除非本文中有特別加以指出，不然本文中所述關於材料的移除動作都可以任何合適的技術來達成，如蝕刻或磨平等作 法，但不限於此。

圖1A至圖1H為依照本揭露的第一實施例所繪示的電光調變器的製作流程剖面示意圖。應理解，為了更佳理解本揭露之實施例，圖1A至圖1H被簡化。

請參照圖1A，提供基底結構層100。基底結構層100例如是使用絕緣體上覆矽(silicon-on-insulator，SOI)的基底做為結構的基礎。基底結構層100包括矽基板101、位於矽基板101上的氧化物層102以及位於氧化物層102上的半導體層104。在本實施例中，氧化物層102例如是埋入氧化物(buried oxide，BOX)層。在一實施例中，氧化物層102的厚度例如是2微米至3微米。在一實施例中，半導體層104例如是矽層。半導體層104的厚度例如是220奈米至340奈米。在一實施例中，半導體層104的厚度例如是220奈米。

請參照圖1B，於半導體層104中形成第一摻雜層106及第二摻雜層108，其中第二摻雜層108鄰近於基底結構層100的表面且位於第一摻雜層106上。在本實施例中，第一摻雜層106包括第一型摻質，第二摻雜層108包括第二型摻質。在一實施例中，第一型摻質為P型摻質，第二型摻質為N型摻質。在另一實施例中，第一型摻質為N型摻質，第二型摻質為P型摻質。P型摻質例如是硼。N型摻質例如是磷或砷。在一實施例中，第一摻雜層106為P井，第二摻雜層108為N井。在另一實施例中，第一摻雜層106為N井，第二摻雜層108為P井。

在本實施例中，形成第一摻雜層106及第二摻雜層108的方法例如是先在基底結構層100上形成圖案化罩幕層(未繪示)以暴露部分的半導體層104，接著進行第一次離子植入製程，以將P型摻質摻雜至所暴露的半導體層104中以形成P井。然後，進行第二次離子植入製程，以將N型摻質摻雜至摻雜有P型摻質的半導體層104(即P井)中以形成N井，其中N井位於P井上。

請參照圖1C，於第二摻雜層108上形成硬罩幕層110。硬罩幕層110覆蓋部分的第二摻雜層108。在一實施例中，硬罩幕層110的材料例如是氧化矽。硬罩幕層110的厚度T例如是100奈米至150奈米。在一實施例中，硬罩幕層110的厚度T例如是100奈米。硬罩幕層110的寬度W例如是350奈米至450奈米。在一實施例中，硬罩幕層110的寬度W例如是400奈米。在本實施例中，形成在第二摻雜層108上的硬罩幕層110可用以定義後續形成的肋部。

請參照圖1D，於基底結構層100上形成圖案化光阻層112。圖案化光阻層112具有開口114，以暴露部分的硬罩幕層110、部分的第二摻雜層108以及部分的半導體層104。在本實施例中，開口114所暴露的區域用以定義後續離子植入製程的區域。在本實施例中，圖案化光阻層112覆蓋部分的硬罩幕層110。在一實施例中，圖案化光阻層112覆蓋至硬罩幕層110的中心線。

請參照圖1E，以硬罩幕層110及圖案化光阻層112作為植入罩幕，進行離子植入製程，將所述第二型摻質植入所暴露的 半導體層104、所暴露的第二摻雜層108以及部分的第一摻雜層106中，以在半導體層104中形成包括第二型摻質的植入摻雜區120。在本實施例中，由於硬罩幕層110及圖案化光阻層112可作為植入罩幕，因此可保護硬罩幕層110下方及圖案化光阻層112下方的第一摻雜層106及第二摻雜層108免於摻雜，而僅摻雜所暴露的區域，藉此達成自對準離子植入(self-aligned ion implantation)。在本實施例中，離子植入製程所摻雜的區域與硬罩幕層110下方及圖案化光阻層112下方的第二摻雜層108形成植入摻雜區120。

請參照圖1F，移除圖案化光阻層112。

請參照圖1G，進行回火製程，以使植入摻雜區120中的第二型摻質擴散至第一摻雜層106中。如圖1G所示，在本實施例中，在進行回火製程的過程中，第一摻雜層106左側的植入摻雜區120中的第二型摻質會向右擴散至第一摻雜層106中，而第一摻雜層106上方的植入摻雜區120中的第二型摻質會向下擴散至第一摻雜層106中。在本實施例中，回火製程的溫度例如是850℃至1100℃。

請參照圖1H，以硬罩幕層110為蝕刻罩幕，進行蝕刻製程，以移除部分的植入摻雜區120、部分的第一摻雜層106以及部分的半導體層104，以形成第二型摻雜區128、第一型摻雜區126以及基層105。在本實施例中，蝕刻製程例如是非等向性蝕刻製程。如圖1H所示，在本實施例中，在進行蝕刻製程之後，基層 105上的第一型摻雜區126及第二型摻雜區128構成肋部130。在本實施例中，肋部130的側面與硬罩幕層110的側面共平面。

在本實施例中，第一型摻雜區126與第二型摻雜區128在橫向上與縱向上鄰接，且第一型摻雜區126及第二型摻雜區128形成L型的p-n接面。具體來說，L型的p-n接面包括一側向p-n接面(lateral p-n junction)122以及一水平向p-n接面(horizonal p-n junction)124。在本實施例中，側向p-n接面122為第一型摻雜區126及第二型摻雜區128在橫向上彼此鄰接的區域之間的p-n接面。橫向p-n接面124為第一型摻雜區126及第二型摻雜區128在縱向上彼此鄰接的區域之間的p-n接面。

接著，將硬罩幕層110移除。至此，即完成本揭露的相位調變器元件10的製作。

在本實施例的相位調變器元件10的製作流程中，硬罩幕層110可同時作為植入罩幕與蝕刻罩幕，以進行自對準離子植入以及定義相位調變器元件10的肋部的側壁。

此外，本實施例的相位調變器元件10具有L型的p-n接面(包括側向p-n接面及橫向p-n接面)，因此具有較佳的調變效率。此外，由於本實施例是藉由回火製程進行側向摻雜後，再進行蝕刻製程以定義肋部的側壁，因此本實施例的肋部側壁下緣處仍具有良好的摻雜效率。

本實施例的製作具有L型的p-n接面的相位調變器元件的方法，不僅可應用在製作長直型的相位調變器元件，亦可應用 在製作彎曲的相位調變器結構。

以下，將參照圖1H說明本揭露的相位調變器元件的結構。圖2為圖1H的區域A的局部放大圖。

請參照圖1H以及圖2，相位調變器元件10為一肋形的相位調變器元件。相位調變器元件10包括基層105、第一型摻雜區126以及第二型摻雜區128，其中第一型摻雜區126與第二型摻雜區128構成P-N接面。在本實施例中，位於基層105上的第一型摻雜區126的部分與位於基層105上的第二型摻雜區128的部分構成肋部130。也就是說，肋部130位於基層105上。

在本實施例中，第一型摻雜區126包括第一部分126a以及第二部分126b，其中第一部分126a位於基層105中，第二部分126b位於第一部分126a上且位於肋部130中。在本實施例中，第二型摻雜區128包括第三部分128a、第四部分128b以及第五部分128c。第二型摻雜區128的第三部分128a位於基層105中且在橫向上與所述第一部分126a鄰接。

在本實施例中，第二型摻雜區128的第四部分128b位於第三部分128a上且位於肋部130中。第二型摻雜區128的第四部分128b在橫向上與第一型摻雜區126的第二部分126b鄰接。

在本實施例中，第二型摻雜區128的第五部分128c位於第四部分128b以及第一型摻雜區126的第二部分126b之上且位於肋部130中。第二型摻雜區128的第五部分128c在縱向上與第一型摻雜區126的第二部分126b鄰接。具體來說，第五部分128c 的下表面與第二部分126b的上表面鄰接。更具體來說，第五部分128c的部分下表面與第二部分126b的上表面鄰接。在本實施例中，第一型摻雜區126的第二部分126b、第二型摻雜區128的第四部分128b及第五部分128c構成肋部130。

在本實施例中，第一型摻雜區126的第一部分126a與第二型摻雜區128的第三部分128a在橫向上彼此鄰接的區域之間具有側向p-n接面(lateral p-n junction)122a。第一型摻雜區126的第二部分126b與第二型摻雜區128的第四部分128b在橫向上彼此鄰接的區域之間具有側向p-n接面(lateral p-n junction)122b。在本實施例中，側向p-n接面122a與側向p-n接面122b形成一連續的側向p-n接面122。

在本實施例中，第一型摻雜區126的第二部分126b與第二型摻雜區128的第五部分128c在縱向上彼此鄰接的區域之間具有橫向p-n接面124。側向p-n接面122與橫向p-n接面124形成L型的p-n接面。

圖3為實施例1的相位調變器元件中的摻雜濃度的模擬結果。圖4為比較例1的相位調變器元件中的摻雜濃度的模擬結果。

在實施例1中，依照本揭露的電光調變器的製作流程(如圖1A至圖1H)製作相位調變器元件。在比較例1中，使用傳統製作L型的p-n接面的方式製作相位調變器元件。具體來說，在比較例1中，是先定義出肋部的側壁後，再對肋部的側壁進行斜 向離子植入製程，以將摻質植入肋部中並形成L型的p-n接面。

由圖3可以看出，本揭露的實施例1的L型的p-n接面是藉由回火製程進行側向摻雜後，再進行蝕刻製程以形成肋部，因此可避免肋部的側壁下緣處的摻雜不完全的問題。此外，將本實施例1的第四部分128b的最大寬度設為W1、將第四部分128b的最小寬度設為W2、且第四部分128b的高度設為H時，可滿足不等式0<(W1-W2)/H<0.1。

由圖4可以看出，由於比較例1的L型的p-n接面是藉由對肋部的側壁進行斜向離子植入製程而形成，因此所形成的側向p-n接面為傾斜的接面。具體來說，由於斜向離子植入製程的斜向入射對於肋部的側壁下緣的摻雜效果較差，因此在肋部的側壁下緣處的摻雜不完全，因此在肋部的側壁下緣處向肋部的側壁內摻雜的深度(即第四部分的最小寬度W2)明顯會小於肋部的側壁上緣處向肋部的側壁內摻雜的深度(即第四部分的最大寬度W1)，即寬度W1明顯大於寬度W2。因此，比較例1無法滿足不等式0<(W1-W2)/H<0.1。

在本實施例中，相位調變器元件10可整合及/或應用在電光調變器，例如馬赫-陳爾德調變器(Mach Zehnder modulator)或微環型調變器(Microring modulator)及其他需要。

在本實施例中，電光調變器可包括相位調變器元件10以及位於第一型摻雜區126與第二型摻雜區128上的第一電極及第二電極(未繪示)。第一電極及第二電極分別與第一型摻雜區126 及第二型摻雜區128電性連接。更具體來說，第一電極位於第一型摻雜區126的遠離肋部130的一端，第二電極位於第二型摻雜區128的遠離肋部130的一端。

圖5為本揭露一實施例的微環型電光調變器的上視圖。

請參照圖5，微環型電光調變器20包括主波導(bus waveguide)200以及相位調變器300。在本實施例中，主波導200例如是一線形波導結構。主波導200具有一輸入端202與一輸出端204，光訊號從輸入端進入。相位調變器300與主波導200具有光耦合區域310，可以將具操作波長的輸入光訊號引入相位調變器300內。在本實施例中，由於在製作微環型電光調變器時，光耦合區域310有光阻覆蓋，因此在進行離子植入製程時，光耦合區域310不會被摻雜。

在本實施例中，沿圖5中的線X-X’截取的橫截面圖即為圖1H。請同時參照圖5及圖1H，相位調變器300包括本揭露的相位調變器元件的結構(如圖1H所示)。相位調變器300包括環狀突出部315以及位於環狀突出部315外邊的基層105及內邊的基層105。在本實施例中，相位調變器300即是在環形共振腔中有進行摻雜(N型或P型)的區域，而環狀突出部315即為本發明的相位調變器元件的肋部130。。肋部130內邊的基層的中心點A1沿相位調變器300的一邊界至主波導200定義為第一連接線L1，環狀突出部315內邊的半導體層的中心點A1沿相位調變器300的另一邊界至主波導200定義為第二連接線L2，第一連接線 L1與第二連接線L2具有一夾角θ。夾角θ為90度至270度。在本實施例中，僅在夾角θ範圍內的區域中摻雜離子，因此在夾角θ範圍內的環狀突出部315(即肋部130)才能進行光相位的調變。

綜上所述，本實施例將硬罩幕層同時作為植入罩幕與蝕刻罩幕，可進行自對準離子植入以及定義相位調變器元件的肋部的側壁。此外，本實施例藉由回火製程進行側向摻雜後，再進行蝕刻製程以定義肋部的側壁，因此可避免肋部的側壁下緣處的摻雜不完全的問題。此外，本實施例的具有L型的p-n接面的相位調變器元件的製造方法不僅可應用在製作長直型的相位調變器元件，亦可應用在製作彎曲的相位調變器結構。

雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾，故本揭露的保護範圍當視後附的申請專利範圍所界定者為準。

105:基層

122a、122b:側向p-n接面

124:橫向p-n接面

126:第一型摻雜區

126a:第一部分

126b:第二部分

128:第二型摻雜區

128a:第三部分

128b:第四部分

128c:第五部分

130:肋部

A:區域

H:高度

W1、W2:寬度

Claims (22)

1. 一種相位調變器元件，包括：基層；第一型摻雜區，包括第一部分以及第二部分，其中所述第一部分位於所述基層中，且所述第二部分位於所述第一部分及所述基層上；以及第二型摻雜區，包括第三部分、第四部分以及第五部分，其中所述第三部分位於所述基層中且與所述第一部分在橫向上鄰接，所述第四部分位於所述第三部分及所述基層上且與所述第二部分在橫向上鄰接，以及所述第五部分位於所述第四部分及所述第二部分上且與所述第二部分在縱向上鄰接，其中所述第二部分、所述第四部分及所述第五部分構成肋部，其中將所述第四部分的最大寬度設為W1，將所述第四部分的最小寬度設為W2，且所述第四部分的高度設為H時，滿足不等式0<(W1-W2)/H<0.1。
2. 如申請專利範圍第1項所述的相位調變器元件，更包括：側向p-n接面，位於所述第一型摻雜區與所述第二型摻雜區在橫向上彼此鄰接的區域之間；以及橫向p-n接面，位於所述第一型摻雜區與所述第二型摻雜區在縱向上彼此鄰接的區域之間。
3. 如申請專利範圍第2項所述的相位調變器元件，其中所述側向p-n接面包括： 第一側向p-n接面，位於所述第一部分與所述第三部分在橫向上彼此鄰接的區域之間；以及第二側向p-n接面，位於所述第二部分與所述第四部分在橫向上彼此鄰接的區域之間。
4. 如申請專利範圍第1項所述的相位調變器元件，其中所述第一型摻雜區包括N型摻質，所述第二型摻雜區包括P型摻質。
5. 如申請專利範圍第1項所述的相位調變器元件，其中所述第一型摻雜區包括P型摻質，所述第二型摻雜區包括N型摻質。
6. 如申請專利範圍第1項所述的相位調變器元件，其中所述基層包括矽。
7. 如申請專利範圍第2項所述的相位調變器元件，其中所述側向p-n接面與所述橫向p-n接面形成L型的p-n接面。
8. 如申請專利範圍第1項所述的相位調變器元件，其中所述相位調變器元件整合在馬赫-陳爾德調變器(Mach Zehnder modulator)或微環型調變器(Microring modulator)中。
9. 如申請專利範圍第2項所述的相位調變器元件，其中所述側向p-n接面與所述橫向p-n接面藉由回火製程形成。
10. 一種製造相位調變器元件的方法，包括：在半導體層中形成第一摻雜層及第二摻雜層，其中所述第二摻雜層鄰近於所述半導體層的表面且位於所述第一摻雜層上，所述第一摻雜層包括第一型摻質且所述第二摻雜層包括第二型摻質； 將所述第二型摻質植入部分的所述半導體層、部分的所述第一摻雜層及部分的所述第二摻雜層中，以形成植入摻雜區；進行回火製程，以將所述植入摻雜區中的所述第二型摻質擴散至所述第一摻雜層中，以及進行蝕刻製程，以移除部分的所述植入摻雜區、部分的所述第一摻雜層以及部分的所述半導體層，以形成第一型摻雜區以及第二型摻雜區，其中所述第一型摻雜區與所述第二型摻雜區在橫向上與縱向上鄰接。
11. 如申請專利範圍第10項所述的製造相位調變器元件的方法，其中形成所述植入摻雜區的步驟包括：於所述第二摻雜層上形成硬罩幕層，其中所述硬罩幕層覆蓋部分的所述第二摻雜層；於所述半導體層上形成圖案化光阻層，所述圖案化光阻層曝露部分的所述半導體層及部分的所述第二摻雜層；以及進行離子植入製程，將所述第二型摻質植入所暴露的所述半導體層、所暴露的所述第二摻雜層以及部分的所述第一摻雜層中，以形成所述植入摻雜區。
12. 如申請專利範圍第11項所述的製造相位調變器元件的方法，其中使用所述硬罩幕層作為所述蝕刻製程的蝕刻罩幕。
13. 如申請專利範圍第10項所述的製造相位調變器元件的方法，其中所述第一型摻雜區包括第一部分以及第二部分，所述 第一部分位於剩餘的所述半導體層中，且所述第二部分位於所述第一部分及剩餘的所述半導體層上，以及所述第二型摻雜區包括第三部分、第四部分以及第五部分，其中所述第三部分位於剩餘的所述半導體層中且與所述第一部分在橫向上鄰接，所述第四部分位於所述第三部分及剩餘的所述半導體層上且與所述第二部分在橫向上鄰接，以及所述第五部分位於所述第四部分及所述第二部分上且與所述第二部分在縱向上鄰接，其中所述第二部分、所述第四部分及所述第五部分構成肋部。
14. 如申請專利範圍第13項所述的製造相位調變器元件的方法，其中將所述第四部分的最大寬度設為W1，將所述第四部分的最小寬度設為W2，且所述第四部分的高度設為H時，滿足不等式0<(W1-W2)/H<0.1。
15. 如申請專利範圍第10項所述的製造相位調變器元件的方法，其中所述第一型摻雜區與所述第二型摻雜區形成側向p-n接面及橫向p-n接面，其中所述側向p-n接面位於所述第一型摻雜區與所述第二型摻雜區在橫向上彼此鄰接的區域之間，其中所述橫向p-n接面位於所述第一型摻雜區與所述第二型摻雜區在縱向上彼此鄰接的區域之間。
16. 如申請專利範圍第15項所述的製造相位調變器元件的方法，其中所述側向p-n接面與所述橫向p-n接面形成L型的p-n接面。
17. 如申請專利範圍第10項所述的製造相位調變器元件的方法，所述第一型摻質為N型摻質，所述第二型摻質為P型摻質。
18. 如申請專利範圍第10項所述的製造相位調變器元件的方法，所述第一型摻質為P型摻質，所述第二型摻質為N型摻質。
19. 如申請專利範圍第10項所述的製造相位調變器元件的方法，其中所述回火製程的溫度為850℃至1100℃。
20. 如申請專利範圍第10項所述的製造相位調變器元件的方法，其中所述半導體層包括絕緣體上覆矽基板。
21. 一種電光調變器，包括：如申請專利範圍第1項至第9項中任一項所述的相位調變器元件；以及第一電極與第二電極，分別電性連接至所述相位調變器元件的第一型摻雜區及第二型摻雜區。
22. 如申請專利範圍第21項所述的電光調變器，其中所述電光調變器包括馬赫-陳爾德調變器(Mach Zehnder modulator)或微環型調變器(Microring modulator)。

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