TWI834392B - 半導體記憶體裝置 - Google Patents

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Abstract

一種半導體記憶體裝置包括：位元線；通道圖案，包括位於位元線上的水平通道部分及自所述水平通道部分在垂直方向上突出的垂直通道部分；字元線，位於水平通道部分上及垂直通道部分的側壁上；以及閘極絕緣圖案，位於字元線與通道圖案之間。通道圖案包含氧化物半導體且包括依序堆疊的第一通道層、第二通道層及第三通道層。第一通道層至第三通道層包含第一金屬，且第二通道層更包含不同於第一金屬的第二金屬。第一通道層的至少一部分接觸位元線。

Description

半導體記憶體裝置
各種實例性實施例是有關於一種半導體記憶體裝置，且更具體而言，是有關於一種包括垂直通道電晶體（vertical channel transistor，VCT）的半導體記憶體裝置及/或一種製造所述半導體記憶體裝置的方法。 [相關申請案的交叉參考]
本專利申請案主張於2022年4月27日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0052115號的優先權，所述韓國專利申請案的全部內容併入本案供參考。
由於半導體裝置的設計規則已減小，因此已開發出製造技術來改善半導體裝置的積體密度、操作速度及/或良率（yield）。因此，已提出具有垂直通道的電晶體來提高電晶體的積體密度、電阻及/或電流驅動能力。
各種實例性實施例可提供一種能夠改善電性特性及/或積體密度的半導體記憶體裝置。
根據一些實例性實施例，一種半導體記憶體裝置可包括：位元線；通道圖案，包括位於位元線上的水平通道部分及自水平通道部分在垂直方向上突出的垂直通道部分；字元線，位於水平通道部分上及垂直通道部分的側壁上；以及閘極絕緣圖案，位於字元線與通道圖案之間。通道圖案可包含氧化物半導體且可包括依序堆疊的第一通道層、第二通道層及第三通道層。第一通道層至第三通道層可包含第一金屬，且第二通道層可包含不同於第一金屬的第二金屬。第一通道層的至少一部分可與位元線接觸。
根據一些實例性實施例，一種半導體記憶體裝置可包括：位元線；通道圖案，包括位於位元線上的水平通道部分以及自水平通道部分在垂直方向上突出且彼此面對的第一垂直通道部分與第二垂直通道部分；第一字元線及第二字元線，位於水平通道部分上以及第一垂直通道部分與第二垂直通道部分之間；閘極絕緣圖案，位於通道圖案與第一字元線及第二字元線之間；以及絕緣圖案，設置於第一字元線與第二字元線之間。通道圖案可包含氧化物半導體且可包括依序堆疊的第一通道層、第二通道層及第三通道層。第一通道層至第三通道層可包含第一金屬，且第二通道層可更包含不同於第一金屬的第二金屬。第一通道層的至少一部分可與位元線接觸。
根據一些實例性實施例，一種半導體記憶體裝置可包括：周邊電路結構，包括位於半導體基板上的周邊電路及覆蓋所述周邊電路的下部絕緣層；位元線，在周邊電路結構上在第一方向上延伸；第一絕緣圖案，界定在第二方向上延伸以與位元線相交的溝槽；通道圖案，在溝槽中在第二方向上彼此間隔開，其中通道圖案中的每一者包括彼此面對的第一垂直通道部分與第二垂直通道部分以及對第一垂直通道部分與第二垂直通道部分進行連接的水平通道部分；第一字元線及第二字元線，在通道圖案的水平通道部分上在第二方向上延伸，第一字元線相鄰於通道圖案的第一垂直通道部分，且第二字元線相鄰於通道圖案的第二垂直通道部分；閘極絕緣圖案，位於通道圖案與第一字元線及第二字元線之間且在第二方向上延伸；第二絕緣圖案，在溝槽中覆蓋第一字元線及第二字元線；第一資料儲存圖案，位於通道圖案的第一垂直通道部分上；以及第二資料儲存圖案，設置於通道圖案的第二垂直通道部分上。通道圖案中的每一者可包含氧化物半導體且可包括依序堆疊的第一通道層、第二通道層及第三通道層。第一通道層至第三通道層可包含第一金屬，且第二通道層可更包含不同於第一金屬的第二金屬。第一通道層的至少一部分可接觸位元線。
現將參照附圖來更全面地闡述本發明概念的實施例。
圖1是示出根據本發明概念一些實例性實施例的半導體記憶體裝置的方塊圖。
參照圖1，半導體記憶體裝置可包括記憶體胞元陣列1、列解碼器2、感測放大器3、行解碼器4及控制邏輯5。
記憶體胞元陣列1可包括以二維方式或三維方式佈置的多個記憶體胞元MC。記憶體胞元MC中的每一者可連接於彼此相交的字元線WL與位元線BL之間。
記憶體胞元MC中的每一者可包括選擇元件TR及資料儲存元件DS，且選擇元件TR與資料儲存元件DS可彼此電性串聯連接。選擇元件TR可連接於資料儲存元件DS與字元線WL之間，且資料儲存元件DS可經由選擇元件TR連接至位元線BL。選擇元件TR可為或可包括場效電晶體（field effect transistor，FET），且資料儲存元件DS可被達成為電容器、磁性穿隧接面圖案（magnetic tunnel junction pattern）、憶阻器（memristor）或可變電阻器中的一或多者。舉例而言，選擇元件TR可包括電晶體，所述電晶體的閘電極可連接至字元線WL，且所述電晶體的汲極/源極端子可分別連接至位元線BL及資料儲存元件DS。至少一些記憶體胞元MC可為冗餘記憶體胞元；然而，實例性實施例並非僅限於此。位元線BL的數目可與字元線WL的數目相同或不同（例如，小於或大於字元線WL的數目）。
列解碼器2可對自外部輸入的位址訊號進行解碼，以選擇記憶體胞元陣列1的字元線WL之中的一者。在列解碼器2中解碼的位址訊號可被提供至列驅動器（未示出），且所述列驅動器可因應於控制電路的控制訊號而分別向所選擇的字元線WL及未選擇的字元線WL提供特定的電壓，例如動態確定的（或者作為另外一種選擇，預先確定的）電壓。
感測放大器3可感測並放大由自行解碼器4解碼的位址訊號選擇的位元線BL與參考位元線（例如互補位元線）之間的電壓差，且可輸出經放大的電壓差。
行解碼器4可在感測放大器3與外部裝置（例如，記憶體控制器）之間提供資料傳輸路徑。行解碼器4可對自外部輸入的位址訊號進行解碼，以選擇位元線BL之中的一者。
控制邏輯5可產生用於控制將資料寫入至記憶體胞元陣列1/自記憶體胞元陣列1讀取資料的操作的控制訊號。
圖2及圖3是示意性地示出根據本發明概念一些實例性實施例的半導體記憶體裝置的立體圖。
參照圖2，半導體記憶體裝置可包括位於半導體基板100上的周邊電路結構PS及位於周邊電路結構PS上的胞元陣列結構CS。
周邊電路結構PS可包括形成於半導體基板100上的核心及周邊電路（core and peripheral circuit）。核心及周邊電路可包括參照圖1所述的列解碼器2及行解碼器4、感測放大器3及控制邏輯5。
參照圖3，胞元陣列結構CS可包括記憶體胞元陣列（參見圖1所示的1），所述記憶體胞元陣列包括以二維方式或三維方式佈置於第一半導體基板100上的記憶體胞元（參見圖1所示的MC）。如上所述，記憶體胞元陣列（參見圖1所示的1）可包括字元線WL、位元線BL及連接於其間的記憶體胞元MC。
周邊電路結構PS可包括形成於第二半導體基板200上的核心及周邊電路。核心及周邊電路可包括參照圖1所述的列解碼器2及行解碼器4、感測放大器3及控制邏輯5。
胞元陣列結構CS的最上層中可設置有下部金屬接墊LMP。下部金屬接墊LMP可電性連接至記憶體胞元陣列（參見圖1所示的1）。周邊電路結構PS的最上層中可設置有上部金屬接墊UMP。上部金屬接墊UMP可電性連接至核心及周邊電路（參見圖1所示的2、3、4及5）。
下部金屬接墊LMP與上部金屬接墊UMP可具有實質上相同的大小及/或實質上相同的佈置。舉例而言，下部金屬接墊LMP及上部金屬接墊UMP可包含銅（Cu）、鋁（Al）、鎳（Ni）、鈷（Co）、鎢（W）、鈦（Ti）、錫（Sn）或其任意合金。舉例而言，下部金屬接墊LMP可不包含上部金屬接墊UMP中所未包含的金屬，及/或上部金屬接墊UMP可不包含下部金屬接墊LMP中所未包含的金屬。
根據本發明概念的一些實例性實施例，可在第一半導體基板100上形成包括記憶體胞元的胞元陣列結構CS，可在不同於第一半導體基板100的第二半導體基板200上形成包括核心及周邊電路的周邊電路結構PS，且然後，可藉由接合方法（bonding method）將胞元陣列結構CS與周邊電路結構PS彼此連接以製造半導體記憶體裝置。舉例而言，可藉由接合方法將胞元陣列結構CS的下部金屬接墊LMP電性連接至及實體連接至周邊電路結構PS的上部金屬接墊UMP。舉例而言，下部金屬接墊LMP可與上部金屬接墊UMP直接接觸。
圖4是示出根據本發明概念一些實例性實施例的半導體記憶體裝置的平面圖。圖5A至圖5D是分別沿圖4所示的線A-A’、B-B’、C-C’及D-D’截取以示出根據本發明概念一些實例性實施例的半導體記憶體裝置的剖視圖。圖6A至圖6E是圖5A所示的部分「P1」的放大圖。
參照圖4及圖5A至圖5D，根據本發明概念一些實例性實施例的半導體記憶體裝置可包括周邊電路結構PS及位於周邊電路結構PS上的胞元陣列結構CS。
半導體基板100可為或者可包括單晶矽基板，且可為未經摻雜的或者可為經摻雜的，例如輕摻雜有例如硼及/或磷等雜質。核心及周邊電路SA可包括參照圖1所述的列解碼器2及行解碼器4、感測放大器3及控制邏輯5。舉例而言，核心及周邊電路SA可包括整合於半導體基板100上或半導體基板100中的n型金屬氧化物半導體（n-type metal oxide semiconductor，NMOS）電晶體及p型金屬氧化物半導體（p-type metal oxide semiconductor，PMOS）電晶體。核心及周邊電路SA可經由周邊電路互連線及周邊電路接觸插塞而電性連接至位元線BL。舉例而言，感測放大器可電性連接至位元線BL，且感測放大器中的每一者可放大並輸出自一對位元線BL感測的電壓位準之間的差。NMOS電晶體及PMOS電晶體可為平面電晶體；然而，實例性實施例並非僅限於此，且NMOS電晶體及/或PMOS電晶體可為三維電晶體。
下部絕緣層110可在半導體基板100上覆蓋核心及周邊電路SA、周邊電路互連線及周邊電路接觸插塞。下部絕緣層110可包括多個經堆疊的絕緣層。舉例而言，下部絕緣層110可包括氧化矽層、氮化矽層、氮氧化矽層及/或低介電常數（low-k）介電層中的一或多者。
胞元陣列結構CS可包括包含垂直通道電晶體（VCT）的記憶體胞元。垂直通道電晶體可具有通道長度在垂直於半導體基板100的頂表面的方向上延伸的結構。胞元陣列結構CS可包括多個位元線BL、通道圖案CP、第一字元線WL1及第二字元線WL2、閘極絕緣圖案Gox及資料儲存圖案DSP。
位元線BL可在下部絕緣層110上在第一方向D1上延伸，且可在第二方向D2上彼此間隔開。位元線BL之間的空間可填充有絕緣材料，例如但不限於氮化矽及/或氧化矽。位元線BL中的每一者可在第二方向D2上具有第一寬度W1，且第一寬度W1的範圍可介於約1奈米至約50奈米。
舉例而言，位元線BL可包含經摻雜複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其任意組合。位元線BL可由經摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其任意組合形成或者可包含該些材料，但不限於此。位元線BL可包括由前述材料形成的單層或多層。在一些實例性實施例中，位元線BL可包含二維半導體材料，且舉例而言，所述二維半導體材料可包括厚度為單一單層或多於單一單層的石墨烯、碳奈米管或其組合。
在一些實例性實施例中，位元線BL上可設置有第一絕緣圖案115，且第一絕緣圖案115可具有或界定溝槽，溝槽與位元線BL相交以在第二方向D2上延伸且在第一方向D1上彼此間隔開。
通道圖案CP可在溝槽T中的每一者中在第二方向D2上彼此間隔開。舉例而言，第一絕緣圖案115可設置於在第一方向D1上彼此相鄰的通道圖案CP之間。第一絕緣圖案115的頂表面可位於與通道圖案CP的第一垂直通道部分VCP1的頂表面及第二垂直通道部分VCP2的頂表面實質上相同的水平處。舉例而言，第一絕緣圖案115可包括氧化矽層、氮化矽層、氮氧化矽層及/或低介電常數介電層。
通道圖案CP可設置於位元線BL上。通道圖案CP可在位元線BL中的每一者上在第一方向D1上彼此間隔開。舉例而言，通道圖案CP可在彼此相交的第一方向D1與第二方向D2上以二維方式佈置。
通道圖案CP中的每一者可在第一方向D1上具有第一長度L1，且可在第二方向D2上具有第二寬度W2，第二寬度W2實質上大於或等於位元線BL的第一寬度W1。在第一方向D1上彼此相鄰的通道圖案CP之間的距離可不同於通道圖案CP在第一方向D1上的第一長度L1。舉例而言，在第一方向D1上彼此相鄰的通道圖案CP之間的距離可小於通道圖案CP在第一方向D1上的第一長度L1。作為另外一種選擇，在第一方向D1上彼此相鄰的通道圖案CP之間的距離可實質上等於通道圖案CP在第一方向D1上的第一長度L1。在第二方向D2上彼此相鄰的通道圖案CP之間的距離可實質上等於或小於通道圖案CP的第二寬度W2。
參照圖6A至圖6E，通道圖案CP中的每一者可包括設置於位元線BL上的水平通道部分HCP以及自水平通道部分HCP在垂直方向上突出且在第一方向D1上彼此面對的第一垂直通道部分VCP1與第二垂直通道部分VCP2。第一垂直通道部分VCP1及第二垂直通道部分VCP2中的每一者可具有彼此相對的內側壁與外側壁，且第一垂直通道部分VCP1的內側壁與第二垂直通道部分VCP2的內側壁可在第一方向D1上彼此面對。另外，彼此相鄰的通道圖案CP的第一垂直通道部分VCP1的外側壁與第二垂直通道部分VCP2的外側壁可彼此面對。通道圖案CP的第一垂直通道部分VCP1及第二垂直通道部分VCP2的外側壁可與第一絕緣圖案115的側壁接觸。
第一垂直通道部分VCP1及第二垂直通道部分VCP2中的每一者可在垂直於半導體基板100的頂表面的方向上具有垂直長度，且可在第一方向D1上具有寬度。第一垂直通道部分VCP1及第二垂直通道部分VCP2中的每一者的垂直長度的範圍可介於其寬度的約2倍至約10倍，但本發明概念的實例性實施例並非僅限於此。第一垂直通道部分VCP1及第二垂直通道部分VCP2中的每一者在第一方向D1上的寬度的範圍可介於數奈米（nm）至數十奈米（nm）。舉例而言，第一垂直通道部分VCP1及第二垂直通道部分VCP2中的每一者的寬度的範圍可介於1奈米至30奈米（更具體而言，介於1奈米至10奈米）。
通道圖案CP的水平通道部分HCP可與位元線BL的頂表面接觸或直接接觸。水平通道部分HCP在位元線BL的頂表面上的厚度可實質上等於第一垂直通道部分VCP1及第二垂直通道部分VCP2在第一絕緣圖案115的側壁上的厚度。
在通道圖案CP中的每一者中，水平通道部分HCP可包括共用源極/汲極區，第一垂直通道部分VCP1的頂端部分可包括第一源極/汲極區，且第二垂直通道部分VCP2的頂端部分可包括第二源極/汲極區。第一垂直通道部分VCP1可包括位於第一源極/汲極區與共用源極/汲極區之間的第一通道區，且第二垂直通道部分VCP2可包括位於第二源極/汲極區與共用源極/汲極區之間的第二通道區。在一些實例性實施例中，第一垂直通道部分VCP1的第一通道區可由第一字元線WL1控制，且第二垂直通道部分VCP2的第二通道區可由第二字元線WL2控制。
通道圖案CP可包含氧化物半導體，且舉例而言，所述氧化物半導體可包括In xGa yZn zO、In xGa ySi zO、In xSn yZn zO、In xZn yO、Zn xO、Zn xSn yO、Zn xO yN、Zr xZn ySn zO、Sn xO、Hf xIn yZn zO、Ga xZn ySn zO、Al xZn ySn zO、Yb xGa yZn zO、In xGa yO或其任意組合。舉例而言，通道圖案CP可包含氧化銦鎵鋅（indium gallium zinc oxide，IGZO）。通道圖案CP可包括由氧化物半導體形成的單層或多層。通道圖案CP可包含非晶氧化物半導體、單晶氧化物半導體或複晶氧化物半導體中的一或多者。在一些實例性實施例中，通道圖案CP可具有較矽的帶間隙能量（band gap energy）大的帶間隙能量。舉例而言，通道圖案CP可具有約1.5電子伏特至約5.6電子伏特的帶間隙能量。舉例而言，當通道圖案CP具有約2.0電子伏特至約4.0電子伏特的帶間隙能量時，通道圖案CP可具有最佳的通道效能。舉例而言，通道圖案CP可為複晶的或非晶的，但本發明概念的實施例並非僅限於此。在某些實施例中，通道圖案CP可包含二維半導體材料，且舉例而言，所述二維半導體材料可包括厚度為單一單層或多個單層的石墨烯、碳奈米管或其組合。
第一字元線WL1及第二字元線WL2可與位元線BL相交以在第二方向D2上延伸，且可在第一方向D1上交替佈置。在通道圖案CP中的每一者的第一垂直通道部分VCP1與第二垂直通道部分VCP2之間的水平通道部分HCP上可設置有一對第一字元線WL1與第二字元線WL2。
第一字元線WL1及第二字元線WL2中的每一者可具有內側壁及與所述內側壁相對的外側壁，且第一字元線WL1的內側壁與第二字元線WL2的內側壁可在水平通道部分HCP上彼此面對。第一字元線WL1的外側壁可相鄰於第一垂直通道部分VCP1的內側壁，且第二字元線WL2的外側壁可相鄰於第二垂直通道部分VCP2的內側壁。第一字元線WL1可相鄰於第一垂直通道部分VCP1的第一通道區，且第二字元線WL2可相鄰於第二垂直通道部分VCP2的第二通道區。第一字元線WL1及第二字元線WL2的頂表面可位於較通道圖案CP的第一垂直通道部分VCP1及第二垂直通道部分VCP2的頂表面低的水平處。
第一字元線WL1及第二字元線WL2中的每一者可在第一方向D1上具有第三寬度W3，第三寬度W3小於位元線BL的第一寬度W1。第一字元線WL1及第二字元線WL2中的每一者的第三寬度W3的範圍可介於約1奈米至約50奈米。
舉例而言，第一字元線WL1及第二字元線WL2可包含經摻雜複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其任意組合。第一字元線WL1及第二字元線WL2可由經摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其任意組合形成或者包含該些材料，但不限於此。第一字元線WL1及第二字元線WL2可包括為單一單層厚度或多個單層厚度的由前述材料形成的單層或多層。在某些實例性實施例中，第一字元線WL1及第二字元線WL2可包含二維半導體材料，且舉例而言，所述二維半導體材料可包括石墨烯、碳奈米管或其組合。
閘極絕緣圖案Gox可設置於通道圖案CP與第一字元線WL1及第二字元線WL2之間。閘極絕緣圖案Gox可以實質上均勻的厚度覆蓋通道圖案CP的表面。閘極絕緣圖案Gox可在通道圖案CP之間與下部絕緣層110的頂表面及第一絕緣圖案115的側壁直接接觸。
閘極絕緣圖案Gox可設置於通道圖案CP的水平通道部分HCP與第一字元線WL1及第二字元線WL2的底表面之間、第一字元線WL1的外側壁與第一垂直通道部分VCP1的內側壁之間、以及第二字元線WL2的外側壁與第二垂直通道部分VCP2的內側壁之間。
閘極絕緣圖案Gox可由氧化矽層、氮氧化矽層、介電常數高於氧化矽層的介電常數的高介電常數（high-k）介電層或其任意組合形成。高介電常數介電層可由金屬氧化物或金屬氮氧化物形成。舉例而言，可用作閘極絕緣層Gox的高介電常數介電層可由HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO 2、Al 2O 3或其任意組合形成，但不限於此。
參照圖6A至圖6E，通道圖案CP的第一垂直通道部分VCP1及第二垂直通道部分VCP2上可設置有著陸墊（landing pad）LP。著陸墊LP可與第一垂直通道部分VCP1及第二垂直通道部分VCP2直接接觸。換言之，著陸墊LP可與第一通道層至第三通道層CL1、CL2及CL3直接接觸。當在平面圖中觀察時，著陸墊LP中的每一者可具有例如圓形形狀、橢圓形形狀、矩形形狀、正方形形狀、菱形形狀及六邊形形狀等各種形狀中的至少一者。
著陸墊LP可由經摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其任意組合形成，但不限於此。
層間絕緣層150可在第一絕緣圖案115及第二絕緣圖案141上填充著陸墊LP之間的空間。
資料儲存圖案DSP可分別設置於著陸墊LP上。資料儲存圖案DSP可經由著陸墊LP分別電性連接至通道圖案CP的第一垂直通道部分VCP1及第二垂直通道部分VCP2。
在一些實例性實施例中，資料儲存圖案DSP中的每一者可為電容器，且可包括下部電極及上部電極以及設置於所述下部電極與所述上部電極之間的電容器介電層。在此種情形中，下部電極可與著陸墊LP接觸，且當在平面圖中觀察時，下部電極可具有例如圓形形狀、橢圓形形狀、矩形形狀、正方形形狀、菱形形狀及六邊形形狀等各種形狀中的至少一者。
在某些實施例中，資料儲存圖案DSP中的每一者可為可藉由施加至其上的電性脈衝在兩種電阻狀態之間切換的可變電阻圖案。舉例而言，資料儲存圖案DSP可包含相變材料、鈣鈦礦化合物、過渡金屬氧化物、磁性材料、鐵磁材料或反鐵磁材料中的至少一者，所述相變材料的晶體狀態可相依於施加至其上的電流的量而改變。
參照圖6A，當在平面圖中觀察時，通道圖案CP的一部分及閘極絕緣圖案Gox的一部分可位於第一字元線WL1與第二字元線WL2之間。通道圖案CP的水平通道部分HCP可將第一垂直通道部分VCP1及第二垂直通道部分VCP2共同電性連接至對應的位元線BL。換言之，半導體記憶體裝置可具有一對選擇電晶體共用單一位元線BL的結構。
參照圖6B，通道圖案CP的水平通道部分HCP上可設置有彼此分離的第一閘極絕緣圖案Gox1與第二閘極絕緣圖案Gox2。第一閘極絕緣圖案Gox1可位於第一字元線WL1的底表面與通道圖案CP的水平通道部分HCP之間以及第一字元線WL1的外側壁與通道圖案CP的第一垂直通道部分VCP1之間。第二閘極絕緣圖案Gox2可位於第二字元線WL2的底表面與通道圖案CP的水平通道部分HCP之間以及第二字元線WL2的外側壁與通道圖案CP的第二垂直通道部分VCP2之間。第一閘極絕緣圖案Gox1與第二閘極絕緣圖案Gox2可在第一方向D1上彼此鏡像對稱。
通道圖案CP的水平通道部分HCP可在第一字元線WL1與第二字元線WL2之間和第二絕緣圖案141接觸。
參照圖6C，第一通道圖案CP1與第二通道圖案CP2可在位元線BL上在第一方向D1上彼此間隔開，且可彼此鏡像對稱。第一通道圖案CP1可包括與位元線BL接觸的第一水平通道部分HCP1及自第一水平通道部分HCP1在垂直方向上突出從而與第一字元線WL1的外側壁相鄰的第一垂直通道部分VCP1。第二通道圖案CP2可包括與位元線BL接觸的第二水平通道部分HCP2及自第二水平通道部分HCP2在垂直方向上突出從而與第二字元線WL2的外側壁相鄰的第二垂直通道部分VCP2。
第一通道圖案CP1的第一水平通道部分HCP1的側壁及第一閘極絕緣圖案Gox1的側壁可與第一字元線WL1的內側壁對準或齊平。類似地，第二通道圖案CP2的第二水平通道部分HCP2的側壁及第二閘極絕緣圖案Gox2的側壁可與第二字元線WL2的內側壁對準或齊平。
位元線BL可在第一通道圖案CP1的第一水平通道部分HCP1與第二通道圖案CP2的第二水平通道部分HCP2之間和第二絕緣圖案141接觸。
另外，第一字元線WL1及第二字元線WL2可具有間隔件形狀（spacer shape）。換言之，第一字元線WL1及第二字元線WL2可具有修圓的頂表面。
參照圖6D，第一字元線WL1及第二字元線WL2中的每一者可具有實質上L形狀。換言之，第一字元線WL1及第二字元線WL2中的每一者可包括位於通道圖案CP的水平通道部分HCP上的第一水平部分HP1或第二水平部分HP2、以及位於通道圖案CP的第一垂直通道部分VCP1或第二垂直通道部分VCP2的內側壁上的第一垂直部分VP1或第二垂直部分VP2。因此，第一字元線WL1與第二字元線WL2可彼此鏡像對稱。閘極絕緣圖案Gox可共同設置於通道圖案CP與第一字元線WL1及第二字元線WL2之間。當在平面圖中觀察時，閘極絕緣圖案Gox的一部分可設置於第一字元線WL1與第二字元線WL2之間。在此種情形中，閘極絕緣圖案Gox的所述部分可與第二絕緣圖案141接觸。
參照圖6E，可進一步提供一對間隔件SP1與SP2。第一字元線WL1的第一水平部分HP1上可設置有第一間隔件SP1，且第二字元線WL2的第二水平部分HP2上可設置有第二間隔件SP2。第一間隔件SP1可與第一字元線WL1的第一水平部分HP1的側壁對準或齊平，且第二間隔件SP2可與第二字元線WL2的第二水平部分HP2的側壁對準或齊平。
第二絕緣圖案141可設置於第一間隔件SP1與第二間隔件SP2之間。第一間隔件SP1及第二間隔件SP2可防止或減少第一字元線WL1及第二字元線WL2在蝕刻製程中被暴露出。
圖7A是圖6A所示的部分「CL」的放大圖。圖7B是示出形成通道圖案的製程的流程圖。圖7C是示出根據圖6A所示的線I-I’的原子組成比的曲線圖。
參照圖7A，通道圖案CP的水平通道部分HCP可位於位元線BL上。閘極絕緣圖案Gox可位於通道圖案CP的水平通道部分HCP上。通道圖案CP可包括第一通道層CL1、第二通道層CL2及第三通道層CL3。第二通道層CL2可位於第一通道層CL1上。第二通道層CL2可設置於第一通道層CL1與第三通道層CL3之間。第一通道層CL1在第一方向D1上的厚度可為約1奈米。第二通道層CL2在第一方向D1上的厚度的範圍可介於約5奈米至約10奈米。第三通道層CL3在第一方向D1上的厚度可為約1奈米。舉例而言，第一通道層CL1與第三通道層CL3可在第一方向D1上具有實質上相同的厚度，且第二通道層CL2在第一方向D1上的厚度可大於第一通道層CL1或第三通道層CL3在第一方向D1上的厚度。
第一通道層至第三通道層CL1、CL2及CL3可包含第一金屬。第二通道層CL2可更包含第二金屬。第一通道層CL1及第三通道層CL3可不包含第二金屬。第一通道層CL1與第三通道層CL3可由實質上相同的材料形成。第二通道層CL2可包含與第一通道層CL1或第三通道層CL3的材料不同的材料。第一金屬可包括鎵（Ga），且第二金屬可包括銦（In）。第一通道層CL1及第三通道層CL3可不包含銦。
在一些實例性實施例中，第一通道層CL1及第三通道層CL3可由氧化鎵（GaO）形成，且可不包含銦。第二通道層CL2可由氧化銦鎵（indium gallium oxide，IGO）形成。第一通道層CL1及第三通道層CL3的鎵與氧（O）之間可具有強的鍵結強度（bonding strength），以防止或減少氧向外部的擴散及/或外部雜質的滲透。舉例而言，第一通道層CL1及第三通道層CL3可具有改善的或極佳的層穩定性，以保護第二通道層CL2。第一通道層CL1及第三通道層CL3可防止或減少第二通道層CL2被位元線BL的材料、閘極絕緣圖案Gox的材料或其他材料損壞的可能性或影響。由於第一通道層CL1及第三通道層CL3具有改善的或極佳的層穩定性，因此第二通道層CL2的載子密度及/或遷移率可不降低，而是可維持恆定。作為結果，可防止或減少第二通道層CL2的電性特性的劣化發生的可能性及/或發生的影響。
參照圖7B，形成通道圖案CP的方法可包括形成第一通道層（S10）、形成第二通道層（S20）及形成第三通道層（S30）。換言之，形成通道圖案CP的方法可包括依序沈積第一通道層至第三通道層CL1、CL2及CL3。
在一些實例性實施例中，可藉由原子層沈積（atomic layer deposition，ALD）製程來沈積第一通道層至第三通道層CL1、CL2及CL3。可藉由使用鎵前驅物及氧反應物的ALD製程來形成第一通道層CL1。可在第一通道層CL1上重複且交替地沈積藉由使用銦前驅物及氧反應物的ALD製程而形成的InO原子層與藉由和第一通道層CL1相同的方法形成的GaO原子層以形成第二通道層CL2。可藉由與第一通道層CL1實質上相同的方法在第二通道層CL2上形成第三通道層CL3。
在一些實施例中，可藉由物理氣相沈積（physical vapor deposition，PVD）製程來沈積第一通道層至第三通道層CL1、CL2及CL3中的至少一者。更具體而言，可使用多陰極（multi-cathode，MC）PVD製程。可製備GaO靶及InO靶，或者可製備GaO靶及IGO靶。可使用GaO靶而不使用InO靶或IGO靶來沈積第一通道層CL1。此後，可將GaO靶改變成IGO靶或者可將InO靶添加至GaO靶，以沈積第二通道層CL2。最後，可將靶改變成GaO靶以沈積第三通道層CL3。舉例而言，可藉由與第一通道層CL1實質上相同的方法來形成第三通道層CL3。
在某些實例性實施例中，可藉由化學氣相沈積（chemical vapor deposition，CVD）製程（例如低壓CVD（low-pressure CVD，LPCVD）製程及/或電漿增強型CVD（plasma enhanced CVD，PECVD）製程）來沈積第一通道層至第三通道層CL1、CL2及CL3中的至少一者。可藉由將鎵前驅物供應至爐中而不將銦前驅物供應至爐中來沈積第一通道層CL1。可藉由同時將鎵前驅物與銦前驅物供應至爐中來沈積第二通道層CL2。可藉由與第一通道層CL1實質上相同的方法來形成第三通道層CL3。
可在不移動的情況下在單一腔室或爐中依序沈積第一通道層至第三通道層CL1、CL2及CL3。舉例而言，可原位形成第一通道層至第三通道層CL1、CL2及CL3。
參照圖7C，可使用穿透式電子顯微鏡（transmission electron microscopy，TEM）能量分散X射線光譜術（energy-dispersive X-ray spectroscopy，EDX）來量測第一通道層至第三通道層CL1、CL2及CL3的原子組成比。根據一些實例性實施例，可使用TEM EDX來量測鎵及銦的組成比。第一通道層CL1及第三通道層CL3的銦組成比可實質上為零，或者可為由干擾雜訊引起的值。第二通道層CL2的銦組成比可高於第二通道層CL2的鎵組成比，且在與第一通道層CL1及第三通道層CL3相鄰的區中，第二通道層CL2的銦組成比可低於第二通道層CL2的鎵組成比。第一通道層CL1及第三通道層CL3的鎵組成比的範圍可介於約30原子%至約60原子%。第二通道層CL2的銦組成比的範圍可介於約30原子%至約90原子%。
圖8是示出根據本發明概念一些實例性實施例的半導體記憶體裝置的平面圖。
參照圖8，在某些實例性實施例中，資料儲存圖案DSP可以鋸齒形式（zigzag form）及/或蜂巢形式（honeycomb form）佈置。資料儲存圖案DSP可與著陸墊LP完全交疊或局部交疊（參見圖5A）。資料儲存圖案DSP中的每一者可與著陸墊LP中的每一者的整個頂表面或頂表面的一部分接觸（參見圖5A）。
圖9A是示出根據本發明概念一些實例性實施例的半導體記憶體裝置的剖視圖。圖9B是圖9A所示的部分「CL」的放大圖。
參照圖9A，基板100可包括自其頂表面的一部分凹陷的凹陷部（recess）。凹陷部可為溝槽區。凹陷部中可設置有通道圖案CP、閘極絕緣圖案Gox、字元線WL及頂蓋圖案230。凹陷部的上部部分與下部部分的寬度可實質上彼此相等，或者凹陷部的寬度可自其上部部分朝向其下部部分漸進地變小。基板100可包含單晶矽、氧化矽、氮化矽及/或氮氧化矽。
通道圖案CP可覆蓋基板100的凹陷部的內表面。通道圖案CP在凹陷部的上部部分與下部部分中的厚度可彼此實質上相等。通道圖案CP可與基板100接觸。通道圖案CP的頂表面可位於與基板100的頂表面實質上相同的水平處。
閘極絕緣圖案Gox可位於通道圖案CP上。換言之，通道圖案CP可設置於閘極絕緣圖案Gox與基板100之間。閘極絕緣圖案Gox可包含氧化物、氮化物及/或氮氧化物。閘極絕緣圖案Gox的頂表面可位於與通道圖案CP的頂表面及基板100的頂表面實質上相同的水平處。
字元線WL可位於閘極絕緣圖案Gox上。閘極絕緣圖案Gox可設置於字元線WL與通道圖案CP之間。字元線WL可設置於基板100的凹陷部的下部部分中。換言之，字元線WL可隱埋於基板100中。字元線WL可包含例如鎢（W）、銅（Cu）、鈦（Ti）或鉭（Ta）等金屬。
頂蓋圖案230可位於字元線WL及閘極絕緣圖案Gox上。閘極絕緣圖案Gox可設置於頂蓋圖案230與通道圖案CP之間。頂蓋圖案230的頂表面可位於與基板100的頂表面、閘極絕緣圖案Gox的頂表面及通道圖案CP的頂表面實質上相同的水平處。頂蓋圖案230可包括氧化矽層、氮化矽層及/或氮氧化矽層中的一或多者。
第一源極/汲極接觸件SD1及第二源極/汲極接觸件SD2可位於通道圖案CP的頂表面及閘極絕緣圖案Gox的頂表面上。第一源極/汲極接觸件SD1及第二源極/汲極接觸件SD2可覆蓋基板100的頂表面的部分及頂蓋圖案230的頂表面的部分。第一源極/汲極接觸件SD1與第二源極/汲極接觸件SD2可在側向上彼此間隔開。第一源極/汲極接觸件SD1及第二源極/汲極接觸件SD2可包含導電材料，例如經摻雜矽或金屬。
基板100、第一源極/汲極接觸件SD1、第二源極/汲極接觸件SD2及頂蓋圖案230上可設置有第一層間絕緣層300。第一層間絕緣層300可覆蓋第一源極/汲極接觸件SD1及第二源極/汲極接觸件SD2。第一層間絕緣層300可包括氧化矽層、氮化矽層及/或氮氧化矽層中的一或多者。
第一層間絕緣層300上可設置有位元線BL。位元線BL可經由穿透第一層間絕緣層300的第一接觸件400而連接至第一源極/汲極接觸件SD1。位元線BL可包含導電材料，例如經摻雜矽及/或金屬。第一接觸件400可將第一源極/汲極接觸件SD1電性連接至位元線BL。
第一層間絕緣層300及位元線BL上可設置有第二層間絕緣層500。第二層間絕緣層500可覆蓋位元線BL。獨立於第一層間絕緣層300，第二層間絕緣層500可包括氧化矽層、氮化矽層及/或氮氧化矽層中的一或多者。
第二接觸件600可穿透第一層間絕緣層300及第二層間絕緣層500，且可連接至第二源極/汲極接觸件SD2。第二接觸件600可包含導電材料，例如經摻雜矽或金屬。第二接觸件600可將第二源極/汲極接觸件SD2電性連接至電容器CA。
第二層間絕緣層500上可設置有連接至第二接觸件600的資料儲存元件。舉例而言，資料儲存元件可為電容器CA。
參照圖9B，通道圖案CP可設置於閘極絕緣圖案Gox與基板100之間，且通道圖案CP可包括第一通道層、第二通道層及第三通道層CL1、CL2及CL3。第二通道層CL2可位於第一通道層CL1與第三通道層CL3之間。第一通道層CL1的厚度可為約1奈米。第二通道層CL2的厚度的範圍可介於約5奈米至約10奈米。第三通道層CL3的厚度可為約1奈米。換言之，第一通道層CL1及第三通道層CL3的厚度可實質上彼此相等，且第二通道層CL2的厚度可大於第一通道層CL1或第三通道層CL3的厚度。
第一通道層至第三通道層CL1、CL2及CL3的特性及形成第一通道層至第三通道層CL1、CL2及CL3的方法可與參照圖7A至圖7C所述者實質上相同。
根據本發明概念的各種實例性實施例，可使用具有鏡像對稱結構的通道圖案來達成垂直通道電晶體。因此，可提高半導體記憶體裝置的積體密度。
由於使用沈積方法形成具有鏡像對稱結構的通道圖案，因此可能不會出現或者較不可能出現技術限制（例如，空隙（void）或接縫（seam））。因此，可改善電晶體的電性特性及可靠性。由於通道圖案是使用沈積方法來形成，因此可在單一通道圖案處達成一對電晶體，以減小單位記憶體胞元的大小。
此外，由多層形成的通道圖案可用於防止或減少通道圖案的劣化，且因此可維持或更容易維持通道圖案的高載子密度及遷移率。此外，周邊電路可與胞元陣列在垂直方向上交疊，且因此可提高半導體記憶體裝置的積體密度。
當在本說明書中結合數值使用用語「約（about）」或「實質上（substantially）」時，其旨在使相關聯的數值包括所陳述數值的製造或操作容差（例如，±10%）。此外，當詞語「大體上（generally）」及「實質上」與幾何形狀結合使用時，其旨在並不要求幾何形狀的精確性，而是所述形狀的寬容度亦處於本揭露的範圍內。此外，當詞語「大體上」及「實質上」與材料組成結合使用時，其旨在並不要求材料的準確性，而是所述材料的寬容度亦處於本揭露的範圍內。
此外，不管數值或形狀是被修飾為「約」還是「實質上」，應理解，該些值及形狀應被解釋為包括所陳述數值或形狀的製造或操作容差（例如，±10%）。因此，儘管在實例性實施例的說明中使用了用語「相同（same）」、「等同（identical）」或「相等（equal）」，然而應理解，可能存在一些不精確性。因此，當一個元素或一個數值被稱為與另一元素相同或與另一數值相等時，應理解，一元素或一數值與另一元素或另一數值是在所期望的製造或操作容差範圍（例如，±10%）內相同。
儘管已具體示出並闡述了本發明概念的各種實例性實施例，然而此項技術中具有通常知識者將理解，可在不背離隨附申請專利範圍的精神及範圍的條件下對其作出形式及細節上的變化。此外，實例性實施例未必彼此相互排斥。舉例而言，一些實例性實施例可包括參照一或多個圖闡述的一或多個特徵，且亦可包括參照一或多個其他圖闡述的一或多個其他特徵。
1:記憶體胞元陣列 2:列解碼器/核心及周邊電路 3:感測放大器/核心及周邊電路 4:行解碼器/核心及周邊電路 5:控制邏輯/核心及周邊電路 100:第一半導體基板/半導體基板/基板 110:下部絕緣層 115:第一絕緣圖案 141:第二絕緣圖案 150:層間絕緣層 200:第二半導體基板 230:頂蓋圖案 300:第一層間絕緣層 400:第一接觸件 500:第二層間絕緣層 600:第二接觸件 A-A’、B-B’、C-C’、D-D’、I-I’:線 BL:位元線 CA:電容器 CL、P1:部分 CL1:第一通道層 CL2:第二通道層 CL3:第三通道層 CP:通道圖案 CP1:第一通道圖案 CP2:第二通道圖案 CS:胞元陣列結構 D1:第一方向 D2:第二方向 DS:資料儲存元件 DSP:資料儲存圖案 Gox:閘極絕緣圖案 Gox1:第一閘極絕緣圖案 Gox2:第二閘極絕緣圖案 HCP:水平通道部分 HCP1:第一水平通道部分 HCP2:第二水平通道部分 HP1:第一水平部分 HP2:第二水平部分 L1:第一長度 LMP:下部金屬接墊 LP:著陸墊 MC:記憶體胞元 PS:周邊電路結構 S10、S20、S30:步驟 SA:核心及周邊電路 SD1:第一源極/汲極接觸件 SD2:第二源極/汲極接觸件 SP1:第一間隔件/間隔件 SP2:第二間隔件/間隔件 TR:選擇元件 UMP:上部金屬接墊 VCP1:第一垂直通道部分 VCP2:第二垂直通道部分 VP1:第一垂直部分 VP2:第二垂直部分 W1:第一寬度 W2:第二寬度 W3:第三寬度 WL:字元線 WL1:第一字元線 WL2:第二字元線
圖1是示出根據本發明概念一些實例性實施例的半導體記憶體裝置的方塊圖。 圖2及圖3是示意性地示出根據本發明概念一些實例性實施例的半導體記憶體裝置的立體圖。 圖4是示出根據本發明概念一些實例性實施例的半導體記憶體裝置的平面圖。 圖5A至圖5D是分別沿圖4所示的線A-A’、B-B’、C-C’及D-D’截取以示出根據本發明概念一些實例性實施例的半導體記憶體裝置的剖視圖。 圖6A至圖6E是圖5A所示的部分「P1」的放大圖。 圖7A是圖6A所示的部分「CL」的放大圖。 圖7B是示出形成通道圖案的製程的流程圖。 圖7C是示出根據圖6A所示的線I-I’的原子組成比的曲線圖。 圖8是示出根據本發明概念一些實例性實施例的半導體記憶體裝置的平面圖。 圖9A是示出根據本發明概念一些實例性實施例的半導體記憶體裝置的剖視圖。 圖9B是圖9A所示的部分「CL」的放大圖。
115:第一絕緣圖案
141:第二絕緣圖案
150:層間絕緣層
I-I’:線
BL:位元線
CL、P1:部分
CP:通道圖案
Gox:閘極絕緣圖案
HCP:水平通道部分
LP:著陸墊
VCP1:第一垂直通道部分
VCP2:第二垂直通道部分
WL1:第一字元線
WL2:第二字元線

Claims (10)

  1. 一種半導體記憶體裝置，包括： 位元線； 通道圖案，包括在所述位元線上的水平通道部分以及自所述水平通道部分在垂直方向上突出的垂直通道部分； 字元線，在所述水平通道部分上以及在所述垂直通道部分的側壁上；以及 閘極絕緣圖案，在所述字元線與所述通道圖案之間， 其中所述通道圖案包含氧化物半導體且包括依序堆疊的第一通道層、第二通道層及第三通道層， 所述第一通道層至所述第三通道層包含第一金屬， 所述第二通道層更包含不同於所述第一金屬的第二金屬，且 所述第一通道層的至少一部分接觸所述位元線。
  2. 如請求項1所述的半導體記憶體裝置，其中所述第三通道層接觸所述閘極絕緣圖案。
  3. 如請求項1所述的半導體記憶體裝置，其中 所述第一通道層的厚度等於所述第三通道層的厚度，且 所述第二通道層的厚度大於所述第一通道層的所述厚度或所述第三通道層的所述厚度。
  4. 如請求項1所述的半導體記憶體裝置，其中 所述第一金屬包括鎵（Ga），且 所述第二金屬包括銦（In）。
  5. 如請求項1所述的半導體記憶體裝置，其中所述第一通道層及所述第三通道層中的每一者中的所述第一金屬的組成比大於所述第二通道層中的所述第一金屬的組成比。
  6. 如請求項1所述的半導體記憶體裝置，其中 所述字元線包括在所述通道圖案的所述水平通道部分上的水平部分以及在所述通道圖案的所述垂直通道部分的所述側壁上的垂直部分，且 所述水平部分與所述垂直通道部分的內側壁對準。
  7. 如請求項6所述的半導體記憶體裝置，更包括： 間隔件，在所述字元線的所述水平部分上， 其中所述間隔件與所述字元線的所述水平部分的側壁對準。
  8. 如請求項1所述的半導體記憶體裝置，其中 所述通道圖案的所述水平通道部分在所述位元線上具有第一厚度， 所述通道圖案的所述垂直通道部分在所述字元線的外側壁上具有第二厚度，且 所述第一厚度與所述第二厚度彼此相等。
  9. 如請求項1所述的半導體記憶體裝置，其中所述字元線的頂表面在較所述通道圖案的所述垂直通道部分的頂表面低的水平處。
  10. 如請求項1所述的半導體記憶體裝置，更包括： 資料儲存圖案，電性連接至所述通道圖案的所述垂直通道部分；以及 著陸墊，在所述通道圖案的所述垂直通道部分與所述資料儲存圖案之間， 其中所述第一通道層至所述第三通道層接觸所述著陸墊。
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