TWI834099B - 電子裝置的複合層電路結構的製造方法 - Google Patents

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Abstract

本揭露提供一種電子裝置的複合層電路結構的製造方法，包括以下步驟。首先，在載板上形成第一導電層。接著，在第一導電層上形成第一光阻層，其中第一光阻層包括暴露出部分的第一導電層的多個第一開口。再來，在多個第一開口中形成第一電鍍層。然後，移除第一光阻層。之後，在第一導電層上形成第一絕緣層，其中第一絕緣層包括暴露出部分的第一電鍍層的多個第二開口。在上述的步驟中，在第一導電層上形成第一絕緣層之前，對第一電鍍層進行至少一熱處理製程，其中在進行至少一熱處理製程時的溫度為大於或等於40°C且小於或等於300°C。

Description

電子裝置的複合層電路結構的製造方法
本揭露是有關於一種電子裝置的製造方法，尤其是關於一種電子裝置的複合層電路結構的製造方法。
電子裝置通過導電層導電或傳送訊號等，因此導電層品質攸關電子裝置的可靠度。例如在面板級封裝中，導電層的物理性質對於電路結構的可靠度以及電性至關重要，舉例而言，電路結構因內應力不均而在過程中產生翹曲、電路結構針孔（pinhole）缺陷或者製造出的電路結構與其餘電子元件接合後變形等情況。該些缺陷將易導致電路結構短路和/或訊號傳輸異常，將使得製造出的電路結構的可靠度以及電性下降。
本揭露提供一種電子裝置的複合層電路結構的製造方法，其製造出的複合層電路結構可具有經提升的可靠度和/或電性。
根據本揭露的實施例提供的複合層電路結構的製造方法，其包括以下步驟。首先，在載板上形成第一導電層。接著，在第一導電層上形成第一光阻層，其中第一光阻層包括暴露出部分的第一導電層的多個第一開口。再來，在多個第一開口中形成第一電鍍層。然後，移除第一光阻層。之後，在第一導電層上形成第一絕緣層，其中第一絕緣層包括暴露出部分的第一電鍍層的多個第二開口。在上述的步驟中，在第一導電層上形成第一絕緣層之前，對第一電鍍層進行至少一熱處理製程，其中在進行至少一熱處理製程時的溫度為大於或等於40°C且小於或等於300°C，且進行至少一熱處理製程時的時間為小於或等於1小時。
為讓本揭露的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合附圖作詳細說明如下。
通過參考以下的詳細描述並同時結合附圖可以理解本揭露，須注意的是，為了使讀者能容易瞭解及附圖的簡潔，本揭露中的多張附圖只繪出電子裝置的一部分，且附圖中的特定元件並非依照實際比例繪圖。此外，圖中各元件的數量及尺寸僅作為示意，並非用來限制本揭露的範圍。
本揭露通篇說明書與後附的申請專利範圍中會使用某些詞彙來指稱特定元件。所屬領域中具通常知識者應理解，電子裝置製造商可能會以不同的名稱來指稱相同的元件。本文並不意在區分那些功能相同但名稱不同的元件。在下文說明書與申請專利範圍中，“包括”、“含有”、“具有”等詞為開放式詞語，因此其應被解釋為“含有但不限定為…”之意。因此，當本揭露的描述中使用術語“包括”、“含有”和/或“具有”時，其指定了相應的特徵、區域、步驟、操作和/或構件的存在，但不排除一個或多個相應的特徵、區域、步驟、操作和/或構件的存在。
本文中所提到的方向用語，例如：“上”、“下”、“前”、“後”、“左”、“右”等，僅是參考附圖的方向。因此，使用的方向用語是用來說明，而並非用來限制本揭露。在附圖中，各附圖示出的是特定實施例中所使用的方法、結構和/或材料的通常性特徵。然而，這些附圖不應被解釋為界定或限制由這些實施例所涵蓋的範圍或性質。舉例來說，為了清楚起見，各膜層、區域和/或結構的相對尺寸、厚度及位置可能縮小或放大。
當相應的構件（例如膜層或區域）被稱為“在另一個構件上”時，它可以直接在另一個構件上，或者兩者之間可存在有其他構件。另一方面，當構件被稱為“直接在另一個構件上”時，則兩者之間不存在任何構件。另外，當一構件被稱為“在另一個構件上”時，兩者在俯視方向上有上下關係，而此構件可在另一個構件的上方或下方，而此上下關係取決於裝置的取向（orientation）。
術語“大約”、“等於”、“相等”或“相同”、“實質上”或“大致上”一般解釋為在所給定的值或範圍的20%以內，或解釋為在所給定的值或範圍的10%、5%、3%、2%、1%或0.5%以內。
說明書與申請專利範圍中所使用的序數例如“第一”、“第二”等的用詞用以修飾元件，其本身並不意含及代表該（或該些）元件有任何之前的序數，也不代表某一元件與另一元件的順序、或是製造方法上的順序，該些序數的使用僅用來使具有某命名的元件得以和另一具有相同命名的元件能作出清楚區分。申請專利範圍與說明書中可不使用相同用詞，據此，說明書中的第一構件在申請專利範圍中可能為第二構件。
須知悉的是，以下所舉實施例可以在不脫離本揭露的精神下，可將數個不同實施例中的特徵進行替換、重組、混合以完成其他實施例。各實施例間特徵只要不違背發明精神或相衝突，均可任意混合搭配使用。
本揭露中所敘述的電性連接或耦接，皆可以指直接連接或間接連接，於直接連接的情況下，兩電路上元件的端點直接連接或以一導體線段互相連接，而於間接連接的情況下，兩電路上元件的端點之間具有開關、二極體、電容、電感、其他適合的元件，或上述元件的組合，但不限於此。
在本揭露中，厚度、長度與寬度的測量方式可以是採用光學顯微鏡測量而得，厚度則可以由電子顯微鏡中的剖面影像測量而得，但不以此為限。另外，任兩個用來比較的數值或方向，可存在著一定的誤差。若第一值等於第二值，其隱含著第一值與第二值之間可存在著約10%的誤差；若第一方向垂直於第二方向，則第一方向與第二方向之間的角度可介於80度至100度之間；若第一方向平行於第二方向，則第一方向與第二方向之間的角度可介於0度至10度之間。
電子裝置可具有本揭露實施例的複合層電路結構。本揭露的電子裝置可包括顯示、天線（例如液晶天線）、發光、感測、觸控、拼接、其他適合的功能、或上述功能的組合，但不以此為限。電子裝置包括可捲曲或可撓式電子裝置，但不以此為限。電子裝置可例如包括液晶（liquid crystal）、發光二極體（light emitting diode，LED）、量子點（quantum dot，QD）、螢光（fluorescence）、磷光（phosphor）、其他適合的材料或上述的組合。發光二極體可例如包括有機發光二極體（organic light emitting diode，OLED）、微型發光二極體（micro-LED、mini-LED）或量子點發光二極體（QLED、QDLED），但不以此為限。下文將以顯示裝置或拼接裝置作為電子裝置以說明本揭露內容，但本揭露不以此為限。電子元件可包括被動元件與主動元件，例如電容（capacitance）、電阻（resistor）、電感（inductance）、二極體（diodes）、電晶體、電路板、晶片（chip）、管芯（die）、積體電路（integrated circuits，IC）或上述元件的組合或其他合適的電子元件，不以此為限。二極體可包括發光二極體或光電二極體。發光二極體可例如包括有機發光二極體（organic light emitting diode，OLED）、次毫米發光二極體（mini LED）、微發光二極體（micro LED）或量子點發光二極體（quantum dot LED），但不以此為限。
以下舉例本揭露的示範性實施例，相同元件符號在附圖和描述中用來表示相同或相似部分。
圖1A至圖1M為本揭露第一實施例的複合層電路結構的製造方法的局部剖面示意圖，圖2為本揭露第一實施例的複合層電路結構的製造方法的流程圖，且圖3為本揭露一實施例的複合層電路結構的局部剖面示意圖。本揭露實施例提供的複合層電路結構例如是用於達成高密度積體電路（integrated circuit，IC）的重佈線路（redistribution layer），但不以此為限。本揭露實施例提供的複合層電路結構10可以包括多層導電層與多層介電層在載板C的法線方向上交替堆疊。
請同時參照圖1A至圖1M與圖2，在本實施例的步驟S100（圖1A）中，在載板C上形成第一導電層100。載板C的材料可例如是有機材料或無機材料，例如玻璃、石英、藍寶石（sapphire）、矽晶圓、不銹鋼、陶瓷、封裝膠體（molding compound）（例如聚碳酸酯（polycarbonate，PC）、聚醯亞胺（polyimide，PI）、聚對苯二甲酸乙二酯（polyethylene terephthalate，PET）、樹脂、環氧樹脂、有機矽化合物）、其它合適的基板材料、或前述的組合，但本揭露不以此為限。在一些實施例中，載板C可具有矩形的態樣，以應用至面板級封裝中。在本實施例中，在載板C上形成第一導電層100之前，可在載板C上先形成離型層RL。離型層RL的設置可使後續設置於載板C上的構件輕易地從其上被分離。離型層RL可通過雷射製程或加熱製程使其與載板C或構件分離。離型層RL例如具有耐熱性佳的特性，以承受後續將進行的熱處理製程。離型層RL的材料可例如選用合適的有機材料，本揭露不以此為限。第一導電層100的形成方法可例如是利用物理氣相沉積製程或化學氣相沉積製程，本揭露不以此為限。第一導電層100的材料可例如是金屬，且可例如具有單層結構或具有由不同金屬形成的多個子層的複合層結構，其中該些子層彼此層疊。舉例而言，本實施例的第一導電層100可包括鈦層110以及層疊於鈦層110上的銅層120，而具有複合層結構，但本揭露不以此為限。在本實施例中，第一導電層100作為晶種層使用。
在本實施例的步驟S110（圖1B）中，在第一導電層100上形成第一光阻層PL1，其中第一光阻層PL1包括暴露出部分的第一導電層100的多個第一開口OP1。第一光阻層PL1的形成方法可例如包括進行以下步驟。首先，在第一導電層100上形成第一光阻材料層（未示出），其中第一光阻材料層可例如是利用旋轉塗布製程或其餘合適的製程形成，本揭露不以此為限。接著，對第一光阻材料層進行圖案化製程，以形成具有多個第一開口OP1的第一光阻層PL1，其中該些第一開口OP1暴露出位於第一光阻層PL1下方的部分的第一導電層100。
在本實施例的步驟S120（圖1C）中，在多個第一開口OP1中形成第一電鍍層200。第一電鍍層200的形成方法可例如是利用電鍍製程以通過由多個第一開口OP1暴露出的部分第一導電層100成長而在該些第一開口OP1中形成。基於此，第一電鍍層200的材料可例如與被該些第一開口OP1暴露出的部分第一導電層100的材料相同。在本實施例中，被該些第一開口OP1暴露出的部分第一導電層100為銅層120，即，第一電鍍層200的材料包括銅。在一些實施例中，形成的第一電鍍層200的頂表面可低於第一光阻層PL1的頂表面，但本揭露不以此為限。
在本實施例的步驟S125（圖1D）中，對第一電鍍層200進行第一熱處理製程HP1。進行第一熱處理製程HP1的方法可例如通過對第一電鍍層200進行加熱水洗製程，其中在進行第一熱處理製程HP1時的溫度為大於或等於40°C且小於或等於80°C，且進行第一熱處理製程HP1時的時間為小於或等於3小時，更進一步第一熱處理製程HP1時的時間可小於或等於1小時。由於經電鍍製程形成的第一電鍍層200的材料（例如銅）具有自退火（self-annealing）的特性，因此，第一電鍍層200的晶體結構會隨時間不斷變化。詳細地說，第一電鍍層200的晶體結構具有的晶體尺寸會隨時間而不斷變大（從奈米級的尺寸增大至微米級的尺寸），且第一電鍍層200的晶體結構具有的結晶取向亦會隨時間而逐漸改變為同一結晶取向，其中，第一電鍍層200的晶體結構具有的晶體尺寸在室溫下須經過約至少20小時才增大至微米級的尺寸且其增大速率趨緩，且第一電鍍層200的晶體結構具有的結晶取向在室溫下須經過約至少128小時才皆實質具有結晶取向，其中本揭露所指結晶取向可例如通過電子顯微鏡（scanning electron microscope，SEM）中的電子背向散射繞射（electron backscatter diffraction，EBSD）或X光繞射（X-ray diffraction）分析儀獲得，舉例而言，第二導電層200的於室溫下的結晶取向（preferred orientation）為(h, k, l)=(1, 1, 1)或(1, 0, 1)，其中結晶取向可視為一材料於室溫下較穩定存在的狀態。然而，電子裝置的製造製程為連續製程，後續的製程一般並不會等到第一電鍍層200的晶體結構不再變化才進行，使得第一電鍍層200的晶體結構具有的晶體尺寸以及結晶取向在後續的製程進行時亦持續地改變，而最終將導致第一電鍍層200各區域的晶體結構不同而具有不同的晶粒尺寸（grain size）或者不同的各結晶取向的比例，因此，將導致第一電鍍層200各區域的內應力不同將使得之後形成的電路結構極易產生翹曲。其中本揭露所指結晶取向的比例可例如通過電子顯微鏡（scanning electron microscope，SEM）中的電子背向散射繞射（electron backscatter diffraction，EBSD）或X光繞射（X-ray diffraction）分析儀獲得，例如可使用X光繞射分析儀分析導電層的結晶度（crystallinity）。
對於上述的技術問題，本實施例可通過對第一電鍍層200進行第一熱處理製程HP1而使第一電鍍層200具有的晶體結構的變化時間縮短，因此，後續的製程可快速地進行且可避免之後形成的電路結構產生翹曲。在一些實施例中，第一電鍍層200例如在經過進行小於或等於3小時的第一熱處理製程HP1後，第一電鍍層200的晶體結構具有的晶粒尺寸例如大於或等於0.5微米（μm）且小於或等於10微米，晶粒尺寸趨於穩定，也就是說，當第二導電層200通過本實施例所提出的第一熱處理製程HP1至少t小時後的晶粒尺寸為G t，第二導電層200通過本實施例所提出的第一熱處理製程HP1至少t+n小時後的晶粒尺寸為G t+n，第二導電層200通過本實施例所提出的第一熱處理製程HP1至少t-n小時後的晶粒尺寸為G t-n，其中(G t-G t-n)/ G t-n大於(G t+n-G t)/ G t時，晶粒尺寸的變化隨時間經過而減少，即，晶粒尺寸變化趨於穩定，其中t大於n，且t與n為自然數。或第一電鍍層200在經過進行小於或等於3小時的第一熱處理製程HP1後，第一電鍍層200的晶體結構具有的結晶取向皆實質具有(1, 1, 1)或(1, 0, 1) 的結晶取向，也就是說，第二導電層200在經過進行小於或等於3小時的第一熱處理製程HP1後，第二導電層200的結晶度大於或等於20%且小於或等於100%，根據一些實施例，第二導電層200的結晶度大於或等於30%且小於或等於90%，或者根據一些實施例，第二導電層200的結晶度大於或等於40%且小於或等於80%，但不以此為限。基於此，通過對第一電鍍層200進行第一熱處理製程HP1可提升本實施例的複合層電路結構的製造方法的製程效率或根據本實施例的複合層電路結構的製造方法製造出的複合層電路結構的可靠度和/或電性。
在本實施例的步驟S130（圖1E）中，移除第一光阻層PL1。移除第一光阻層PL1的方法可例如是通過進行灰化（ashing）製程或其餘合適的剝離製程，本揭露不以此為限。
在本實施例的步驟S140（圖1F）中，在第一導電層100上形成第一絕緣層300，其中第一絕緣層300包括暴露出部分的第一電鍍層200的多個第二開口OP2。第一絕緣層300的形成方法可例如包括進行以下步驟。首先，在第一導電層100上形成覆蓋第一電鍍層200的第一絕緣材料層（未示出），其中第一絕緣材料層可例如是利用化學氣相沉積製程或其餘合適的製程形成，本揭露不以此為限。接著，對第一絕緣材料層進行圖案化製程，以形成具有多個第二開口OP2的第一絕緣層300，其中該些第二開口OP2暴露出部分的第一電鍍層200。第一絕緣層300的材料可例如是氧化物、氮化物、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、有機材料或其組合，本揭露不以此為限。
在一些實施例中，在第一導電層100上形成第一絕緣層300之後，還可包括依序進行以下的步驟S200、步驟S210、步驟S220、步驟S225、步驟S230、步驟S240以及步驟S250。
在本實施例的步驟S200（圖1G）中，在第一絕緣層300與第一電鍍層200上形成導電材料層400M。導電材料層400M的形成方法可例如是利用物理氣相沉積製程或化學氣相沉積製程，本揭露不以此為限。本實施例的導電材料層400M亦可包括鈦層410a以及層疊於鈦層410a上的銅層420a，而具有複合層結構，但本揭露不以此為限。在本實施例中，導電材料層400M作為晶種層使用。
在本實施例的步驟S210（圖1H）中，在導電材料層400M上形成第二光阻層PL2，其中第二光阻層PL2包括暴露出多個第二開口OP2以及部分的導電材料層400M的多個第三開口OP3。第二光阻層PL2的形成方法可例如包括進行以下步驟。首先，在導電材料層400M上形成第二光阻材料層（未示出），其中第二光阻材料層可例如是利用旋轉塗布製程或其餘合適的製程形成，本揭露不以此為限。接著，對第二光阻材料層進行圖案化製程，以形成具有多個第三開口OP3的第二光阻層PL2，其中該些第三開口OP3例如暴露出多個第二開口OP2以及位於第二光阻層PL2下方的部分的導電材料層400M。
在本實施例的步驟S220（圖1I）中，在多個第三開口OP3中形成第二電鍍層500。第二電鍍層500的形成方法可例如是利用電鍍製程以通過由多個第三開口OP3暴露出的部分導電材料層400M成長而在該些第三開口OP3中形成，其中第二電鍍層500例如填滿經第三開口OP3暴露的第二開口OP2，使得第二電鍍層500可例如通過導電材料層400M而與第一電鍍層200電性連接。基於此，第二電鍍層500的材料可例如與被該些第三開口OP3暴露出的部分導電材料層400M的材料相同。即，第二電鍍層500的材料包括銅。在一些實施例中，形成的第二電鍍層500的頂表面可低於第二光阻層PL2的頂表面，但本揭露不以此為限。
在本實施例的步驟S225（圖1J）中，對第二電鍍層500進行第一熱處理製程HP1，其中進行第一熱處理製程HP1時的製程參數以及其所帶來的功效可參照前述實施例的步驟S125，於此不再贅述。
在本實施例的步驟S230（圖1K）中，移除第二光阻層PL2。移除第二光阻層PL2的方法可例如是通過進行灰化製程或其餘合適的剝離製程，本揭露不以此為限。
在本實施例的步驟S240（圖1L）中，在移除第二光阻層PL2之後，移除被第二電鍍層500暴露的導電材料層400M以形成第二導電層400，其中第二導電層400包括鈦層410以及層疊於鈦層410上的銅層420。移除被第二電鍍層500暴露的導電材料層400M的方法可例如是通過進行蝕刻製程，但本揭露不以此為限。如前述的實施例所記載，由於經電鍍製程形成的導電材料層400M的材料（銅）具有自退火的特性，因此，導電材料層400M的晶體結構亦會隨時間不斷變化。在未進行第一熱處理製程HP1的情況下，導電材料層400M因其此時的晶體尺寸較小（如前述的奈米級的尺寸），而於其經蝕刻製程後將使形成的第二導電層400容易產生針孔（pinhole）缺陷。基於此，本實施例通過在移除被第二電鍍層500暴露的導電材料層400M之前對第二電鍍層500進行第一熱處理製程HP1，亦可使位於第二電鍍層500下方的導電材料層400M的晶體結構的變化時間縮短，使得經加熱製程後的導電材料層400M在經蝕刻製程時已具有相對大的晶體尺寸（如前述的微米級的尺寸），藉此可避免針孔缺陷的產生。
在本實施例的步驟S250（圖1M）中，在第一絕緣層300上形成第二絕緣層600，其中第二絕緣層600包括暴露出部分的第二電鍍層500的多個第四開口OP4。第二絕緣層600的形成方法可例如包括進行以下步驟。首先，在第一絕緣層300上形成覆蓋第二電鍍層500的第二絕緣材料層（未示出），其中第二絕緣材料層可例如是利用化學氣相沉積製程或其餘合適的製程形成，本揭露不以此為限。接著，對第二絕緣材料層進行圖案化製程，以形成具有多個第四開口OP4的第二絕緣層600，其中該些第四開口OP4暴露出部分的第二電鍍層500。第二絕緣層600的材料可例如與第一絕緣層300的材料相似或相同，因此於此不再贅述。
此處值得說明的是，在本實施例中，第一導電層100、第一電鍍層200、第一絕緣層300、第二導電層400、第二電鍍層500以及第二絕緣層600可定義出重佈線結構RDL，但本揭露不以此為限。即，可重複進行本實施例的步驟S200、步驟S210、步驟S220、步驟S225、步驟S230以及步驟S240的多個迴圈，而定義出如圖3所示出的複合層電路結構20，其中複合層電路結構20包括具有多層第二導電層400（第二導電層400a、第二導電層400b、第二導電層400c與第二導電層400d）、多層第二電鍍層500（第二電鍍層500a、第二電鍍層500b、第二電鍍層500c與第二電鍍層500d）以及多層第二絕緣層600（第二絕緣層600a、第二絕緣層600b與第二絕緣層600c）的重佈線結構RDL’。
至此，完成本揭露實施例的複合層電路結構10的製作。值得說明的是，本實施例的複合層電路結構的製造方法雖然是以上述方法為例進行說明；然而，本揭露的複合層電路結構的形成方法並不以此為限。另外，本揭露實施例的複合層電路結構10雖以應用於面板級封裝中為例；然而，本揭露的複合層電路結構可應用於各種半導體裝置和/或半導體製造製程，本揭露並不以此為限。
圖4為本揭露第二實施例的複合層電路結構的製造方法的流程圖。須說明的是，圖4的實施例可沿用圖2的實施例的結構標號與部分內容，其中採用相同或近似的標號來表示相同或近似的結構，並且省略相同技術內容的說明。
請同時參照圖1A至圖1M與圖4，本實施例的複合層電路結構的製作方法與前述的複合層電路結構10的製作方法的主要差異在於：1) 本實施例不包括對第一電鍍層200進行第一熱處理製程HP1的步驟S125以及對第二電鍍層500進行第一熱處理製程HP1的步驟S225； 2)本實施例還包括對第一電鍍層200進行第二熱處理製程HP2的步驟S135，其是在移除第一光阻層PL1的步驟S130之後進行；以及3)本實施例還包括對第二電鍍層500進行第二熱處理製程HP2的步驟S235，其是在移除第二光阻層PL2的步驟S230之後進行。在本實施例的步驟S135中，進行第二熱處理製程HP2的方法可例如在惰性氣體的氣氛下將第一電鍍層200制於烘箱中進行加熱製程，其中在進行第二熱處理製程HP2時的溫度為大於或等於40°C且小於或等於300°C，進行第二熱處理製程HP2時的時間為小於或等於3小時，進一步而言，進行第二熱處理製程HP2時的時間可小於或等於1小時，且使用的惰性氣體包括氮氣。在惰性氣體的氣氛下將第一電鍍層200進行第二熱處理製程HP2可避免第二電鍍層500和/或第二導電層400的材料（銅）氧化，且使進行第二熱處理製程HP2時的溫度小於或等於300°C亦可避免第二電鍍層500和/或第二導電層400的材料（銅）氧化。類似地，通過對第一電鍍層200進行第二熱處理製程HP2可使第一電鍍層200具有的晶體結構的變化時間縮短，因此，後續的製程可快速地進行且可避免後續形成的電路結構產生翹曲。在一些實施例中，第一電鍍層200在經過進行小於或等於3小時的第二熱處理製程HP2，第一電鍍層200的晶體結構具有的晶體尺寸例如大於或等於0.5微米（μm）且小於或等於10微米, 晶粒尺寸趨向穩定，且第一電鍍層200在經過進行小於或等於3小時的第二熱處理製程HP2後，第一電鍍層200的晶體結構具有的結晶取向皆實質具有(1, 1, 1)的結晶取向。
基於此，通過對第一電鍍層200進行第二熱處理製程HP2可提升本實施例的複合層電路結構的製造方法的製程效率或根據本實施例的複合層電路結構的製造方法製造出的電路結構的可靠度和/或電性。另外，在本實施例的步驟S235中，亦對第二電鍍層500進行第二熱處理製程HP2，如前述的實施例所記載，本實施例通過在移除被第二電鍍層500暴露的導電材料層400M之前對第二電鍍層500進行第二熱處理製程HP2，可使導電材料層400M在經蝕刻製程時具有相對大的晶體尺寸，藉此可避免針孔缺陷的產生，其中進行第二熱處理製程HP2時的製程參數以及其餘功效可參照前述實施例的步驟S135，於此不再贅述。
圖5為本揭露第三實施例的複合層電路結構的製造方法的流程圖。須說明的是，圖5的實施例可沿用圖2的實施例的結構標號與部分內容，其中採用相同或近似的標號來表示相同或近似的結構，並且省略相同技術內容的說明。
請同時參照圖1A至圖1M與圖5，本實施例的複合層電路結構的製作方法與前述的複合層電路結構10的製作方法的主要差異在於：1)本實施例還包括對第一電鍍層200進行第二熱處理製程HP2的步驟S135，其是在移除第一光阻層PL1的步驟S130之後進行；2)本實施例還包括對第二電鍍層500進行第二熱處理製程HP2的步驟S235，其是在移除第二光阻層PL2的步驟S230之後進行。
在本實施例中，進行第二熱處理製程HP2的方法可例如在惰性氣體的氣氛下將第一電鍍層200制於烘箱中進行加熱製程，其中在進行第二熱處理製程HP2時的溫度為大於或等於40°C且小於或等於300°C，進行第二熱處理製程HP2時的時間為小於或等於3小時，且使用的惰性氣體包括氮氣。類似地，通過對第一電鍍層200進行第二熱處理製程HP2可使第一電鍍層200具有的晶體結構的變化時間縮短，因此，後續的製程可快速地進行且可避免後續形成的電路結構產生翹曲。
在一些實施例中，第一電鍍層200在經過進行總計小於或等於6小時的第一熱處理製程HP1以及第二熱處理製程HP2後，或更進一步而言，第一電鍍層200在經過進行總計小於或等於3小時的第一熱處理製程HP1以及第二熱處理製程HP2後，第一電鍍層200的晶體結構具有的晶體尺寸例如大於或等於0.5微米（μm）且小於或等於10微米, 晶粒尺寸趨向穩定，且第一電鍍層200在經過進行總計小於或等於3小時的第一熱處理製程HP1以及第二熱處理製程HP2後，第一電鍍層200的晶體結構具有的結晶取向皆實質具有(111)的結晶取向。基於此，通過對第一電鍍層200進行第一熱處理製程HP1以及第二熱處理製程HP可提升本實施例的複合層電路結構的製造方法的製程效率或根據本實施例的複合層電路結構的製造方法製造出的電路結構的可靠度和/或電性，也就是說，通過本揭露提出通過對電鍍層進行第一熱處理製程HP1或第二熱處理製程HP2可降低電鍍層趨向穩定結晶取向所需要花費的時間，進而提高生產效率。另外，在本實施例的步驟S235中，亦對第二電鍍層500進行第二熱處理製程HP2，如前述的實施例所記載，本實施例通過在移除被第二電鍍層500暴露的導電材料層400M之前對第二電鍍層500進行第一熱處理製程HP1以及第二熱處理製程HP2，可使導電材料層400M在經蝕刻製程時具有相對大的晶體尺寸，藉此可避免針孔缺陷的產生，其中進行第二熱處理製程HP2時的製程參數以及其餘功效可參照前述實施例的步驟S135，於此不再贅述。
此處值得說明的是，本揭露記載的前述實施例雖皆為一起對第一電鍍層200以及第二電鍍層500進行第一熱處理製程HP1和/或第二熱處理製程HP2，但本揭露並不以此為限。即，在其他的實施例中，本揭露的複合層電路結構的製造方法亦可包括對第一電鍍層200進行第一熱處理製程HP1，且對第二電鍍層500進行第二熱處理製程HP2；或者對第一電鍍層200進行第二熱處理製程HP2，且對第二電鍍層500進行第一熱處理製程HP1。
根據上述，本揭露實施例通過在形成第一絕緣層之前，對第一電鍍層進行至少一熱處理製程，可使第一電鍍層具有的晶體結構的變化時間縮短。類似地，通過在移除被第二電鍍層暴露的導電材料層之前對第二電鍍層進行至少一熱處理製程，亦可使第二電鍍層具有的晶體結構的變化時間縮短，因此，後續的製程可快速地進行且可避免後續形成的電路結構產生翹曲。再者，當對第二電鍍層進行至少一熱處理製程時，位於第二電鍍層下方的導電材料層亦一同經受該熱處理製程，因此，通過在移除被第二電鍍層暴露的導電材料層之前對第二電鍍層進行至少一熱處理製程，可使經至少一熱處理製程的導電材料層在經蝕刻製程時具有相對大的晶體尺寸，而避免針孔缺陷的產生。基於此，通過對第一電鍍層以及第二電鍍層進行至少一熱處理製程可提升本揭露實施例的複合層電路結構的製造方法的製程效率或根據本揭露實施例的複合層電路結構的製造方法製造出的複合層電路結構的可靠度和/或電性。
圖6為本揭露一實施例的複合層電路結構應用於半導體封裝類型的電子裝置的局部剖面示意圖。須說明的是，圖6的實施例可沿用圖3的實施例的結構標號與部分內容，其中採用相同或近似的標號來表示相同或近似的結構，並且省略相同技術內容的說明。
請參照圖6，在一些實施例中，本揭露的複合層電路結構（此處以複合層電路結構20為例，但不以此為限）的製作方法例如是可應用於製作半導體封裝類型的電子裝置1，例如片上系統（system on chip，SoC）、系統級封裝（system in package，SiP）或通過上述方法製造的其他電子裝置。具體來說，本揭露一實施例的複合層電路結構20的製作方法可應用於重佈線層先製（redistribution layer first, RDL first）的製作方法、晶粒先製/面朝上（chip first/face up）的製作方法或晶粒先製/面朝下（chip first/face down）的製作方法。當本揭露一實施例的複合層電路結構20應用於重佈線層先製的製作方法時，載板C可以包括玻璃、石英、藍寶石、陶瓷、不銹鋼、矽晶圓、封裝膠體（例如樹脂、環氧樹脂、有機矽化合物）、其他合適的基板材料或前述的組合，但不以此為限。當本揭露一實施例的複合層電路結構20應用於晶粒先製/面朝上的製作方法以及晶粒先製/面朝下的製作方法時，載板C可以包括玻璃、被封裝膠體（例如樹脂、環氧樹脂、有機矽化合物）封裝的積體電路晶片（integrated circuit chip）、矽晶圓、其他合適的基板材料或前述的組合，但不以此為限。在一些實施例中，當本揭露一實施例的複合層電路結構20應用於重佈線層先製的製作方法時，在製作複合層電路結構20後可以將載板C去除，以使複合層電路結構20包括的重佈線結構RDL’可在後續的製程中與例如是圖6所示出的積體電路晶片IC和/或印刷電路板PCB等元件進行接合，但不以此為限。在一些實施例中，當本揭露一實施例的複合層電路結構20應用於晶粒先製/面朝上的製作方法以及晶粒先製/面朝下的製作方法時，可以選擇性地在載板C上設置離型層或不需設置離型層，以使複合層電路結構20包括的重佈線結構RDL’可在後續的製程中與例如是印刷電路板等元件進行接合，但不以此為限。接合的方式可通過於重佈線結構RDL’與電子元件之間設置接合墊，如圖6所示，重佈線結構RDL’與積體電路晶片IC之間設置有接合墊BP1，且重佈線結構RDL’與印刷電路板PCB之間設置有接合墊BP2，但不以此為限。
最後應說明的是：以上各實施例僅用以說明本揭露的技術方案，而非對其限制；儘管參照前述各實施例對本揭露進行了詳細的說明，所屬領域中具通常知識者應當理解：其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分或者全部技術特徵進行等同替換；而這些修改或者替換，並不使相應技術方案的本質脫離本揭露各實施例技術方案的範圍。各實施例間的特徵只要不違背發明精神或相衝突，均可任意混合搭配使用。
1:電子裝置 10、20:複合層電路結構 100:第一導電層 110、410、410a:鈦層 120、420、420a:銅層 200:第一電鍍層 300:第一絕緣層 400、400a、400b、400c、400d:第二導電層 400M:導電材料層 500、500a、500b、500c、500d:第二電鍍層 600、600a、600b、600c:第二絕緣層 BP1、BP2:接合墊 C:載板 HP1:第一熱處理製程 HP2:第二熱處理製程 IC:積體電路晶片 OP1:第一開口 OP2:第二開口 OP3:第三開口 OP4:第四開口 PL1:第一光阻層 PL2:第二光阻層 PCB:印刷電路板 RDL、RDL’:重佈線結構 RL:離型層 S100、S110、S120、S125、S130、S135、S140、S200、S210、S220、S225、S230、S235、S240、S250:步驟
圖1A至圖1M為本揭露第一實施例的複合層電路結構的製造方法的局部剖面示意圖。 圖2為本揭露第一實施例的複合層電路結構的製造方法的流程圖。 圖3為本揭露一實施例的複合層電路結構的局部剖面示意圖。 圖4為本揭露第二實施例的複合層電路結構的製造方法的流程圖。 圖5為本揭露第三實施例的複合層電路結構的製造方法的流程圖。 圖6為本揭露一實施例的複合層電路結構應用於半導體封裝類型的電子裝置的局部剖面示意圖。
10:複合層電路結構
100:第一導電層
110、410:鈦層
120、420:銅層
200:第一電鍍層
300:第一絕緣層
400:第二導電層
500:第二電鍍層
600:第二絕緣層
C:載板
OP4:第四開口
RDL:重佈線結構
RL:離型層

Claims (9)

  1. 一種電子裝置的複合層電路結構的製造方法，包括：在載板上形成第一導電層；在所述第一導電層上形成第一光阻層，其中所述第一光阻層包括暴露出部分的所述第一導電層的多個第一開口；在所述多個第一開口中形成第一電鍍層；移除所述第一光阻層；以及在所述第一導電層上形成第一絕緣層，其中所述第一絕緣層包括暴露出部分的所述第一電鍍層的多個第二開口，其中在所述第一導電層上形成所述第一絕緣層之前，對所述第一電鍍層進行至少一熱處理製程，其中在進行所述至少一熱處理製程時的溫度為大於或等於40℃且小於或等於300℃，且進行至少一熱處理製程時的時間為小於或等於3小時，其中在所述載板上形成所述第一導電層之前，在所述載板上形成離型層。
  2. 如請求項1所述的電子裝置的複合層電路結構的製造方法，其中在對所述第一電鍍層進行所述至少一熱處理製程的步驟中，包括在移除所述第一光阻層之前對所述第一電鍍層進行第一熱處理製程，其中在進行所述第一熱處理製程時的溫度為大於或等於40℃且小於或等於80℃，且進行所述第一熱處理製程時的時間為小於或等於3小時。
  3. 如請求項1所述的電子裝置的複合層電路結構的製造方法，其中在對所述第一電鍍層進行所述至少一熱處理製程的步驟中，包括在移除所述第一光阻層之後對所述第一電鍍層進行第二熱處理製程，其中在進行所述第二熱處理製程時的溫度為大於或等於40℃且小於或等於300℃，且在惰性氣體的氣氛下進行所述第二熱處理製程，且進行所述第二熱處理製程時的時間為小於或等於3小時。
  4. 如請求項3所述的電子裝置的複合層電路結構的製造方法，其中所述惰性氣體包括氮氣。
  5. 如請求項1所述的電子裝置的複合層電路結構的製造方法，其中在所述第一導電層上形成所述第一絕緣層之後，還包括進行以下步驟：在所述第一絕緣層與所述第一電鍍層上形成導電材料層；在所述導電材料層上形成第二光阻層，其中所述第二光阻層包括暴露出所述多個第二開口以及部分的所述導電材料層的多個第三開口；在所述多個第三開口中形成第二電鍍層，其中所述第二電鍍層與所述第一電鍍層電性連接；移除所述第二光阻層；移除被所述第二電鍍層暴露的所述導電材料層，以形成第二導電層；以及 在所述第一絕緣層上形成第二絕緣層，其中所述第二絕緣層包括暴露出部分的所述第二電鍍層的多個第四開口，其中在移除被所述第二電鍍層暴露的所述導電材料層之前，對所述第二電鍍層進行所述至少一熱處理製程。
  6. 如請求項5所述的電子裝置的複合層電路結構的製造方法，其中所述第一導電層、所述第一電鍍層、所述第一絕緣層、所述第二導電層、所述第二電鍍層以及所述第二絕緣層定義出重佈線結構。
  7. 如請求項5所述的電子裝置的複合層電路結構的製造方法，其中在對所述第二電鍍層進行所述至少一熱處理製程的步驟中，包括在移除所述第二光阻層之前對所述第二電鍍層進行第一熱處理製程，其中在進行所述第一熱處理製程時的溫度為大於或等於40℃且小於或等於80℃，且進行所述第一熱處理製程時的時間為小於或等於3小時。
  8. 如請求項5所述的電子裝置的複合層電路結構的製造方法，其中在對所述第二電鍍層進行所述至少一熱處理製程的步驟中，包括在移除所述第二光阻層之後對所述第二電鍍層進行第二熱處理製程，其中在進行所述第二熱處理製程時的溫度為大於或等於40℃且小於或等於300℃，進行所述第二熱處理製程時的時間為小於或等於3小時，且在惰性氣體的氣氛下進行所述第二熱處理製程。
  9. 如請求項8所述的電子裝置的複合層電路結構的製造方法，其中所述惰性氣體包括氮氣。
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