TWI833606B - 半導體裝置結構及其製備方法 - Google Patents

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Abstract

本申請提供一種半導體裝置結構及其製備方法。該半導體裝置結構包含設置在一半導體基底上的一第一介電層，以及設置在該第一介電層上的一第二介電層。半導體裝置結構也包含設置在該第二介電層內的一間隙物結構，以及穿過該第二介電層且延伸進入該第一介電層的一導電結構。該導電結構由該間隙物結構環繞。半導體裝置結構更包含將該導電結構與該第一介電層、該第二介電層和該間隙物結構隔開的一襯層。該襯層具有直接接觸該第一介電層的一錐形側壁。

Description

半導體裝置結構及其製備方法
本申請案主張美國第18/094,507號專利申請案之優先權（即優先權日為「2023年1月9日」），其內容以全文引用之方式併入本文中。
本揭露係關於一種半導體裝置結構及其製備方法。特別是關於一種具有包含錐形側壁之襯層的半導體裝置結構及其製備方法。
半導體裝置在許多現代應用上扮演著重要的角色。隨著電子科技的進步，半導體裝置在提供更多功能和整合更多積體電路的同時，尺寸也變得越來越小。由於半導體裝置在尺寸上的微小化，提供不同功能之不同類型及大小的半導體裝置被整合並封裝成單一模組。再者，許多製造操作都被實施來整合各種類型的半導體裝置。
然而，半導體裝置的製造和整合涉及許多複雜的步驟和操作。半導體裝置的整合變得越來越複雜。半導體裝置的製造和整合的複雜性增加可能會導致缺陷的產生，例如階梯覆蓋性的不足及/或孔洞。因此，需要不斷改進半導體裝置的製造過程以解決這些問題。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之「先前技術」的任一部分。
本揭露的一實施例提供一種半導體裝置結構。該半導體裝置結構包含設置在一半導體基底上的一第一介電層，以及設置在該第一介電層上的一第二介電層。半導體裝置結構也包含設置在該第二介電層內的一間隙物結構，以及穿過該第二介電層且延伸進入該第一介電層的一導電結構。該導電結構由該間隙物結構環繞。半導體裝置結構更包含將該導電結構與該第一介電層、該第二介電層和該間隙物結構隔開的一襯層。該襯層具有直接接觸該第一介電層的一錐形側壁。
在一實施例中，該間隙物結構直接接觸該第一介電層的一頂面。在一實施例中，該襯層的一底面與該錐形側壁之間的夾角大於90度。在一實施例中，該襯層直接接觸該第二介電層的一頂面和一側壁。在一實施例中，該導電結構更包含一阻障層，以及設置在該阻障層上且由該阻障層環繞的一金屬填充部，其中該金屬填充部包含銅（Cu）。
在一實施例中，該金屬填充部的一頂寬大於該金屬填充部的一底寬。在一實施例中，該導電結構更包含設置在該阻障層與該金屬填充部之間的一金屬層，其中該金屬層包含銅-錳（Cu-Mn）合金。在一實施例中，該間隙物結構更包含一L形襯墊。在一實施例中，該間隙物結構更包含由該L形襯墊和該襯層密封的一氣隙。
本揭露的另一實施例提供一種半導體裝置結構。該半導體裝置結構包含設置在一半導體基底上的一第一介電層，以及設置在該第一介電層上的一第二介電層。半導體裝置結構也包含穿過該第二介電層且延伸進入該第一介電層的一導電結構，以及覆蓋該第二介電層的一頂面且環繞該導電結構的一襯層。該襯層具有直接接觸該第一介電層的一錐形側壁。半導體裝置結構更包含設置在該襯層與該第二介電層之間的一間隙物結構。該間隙物結構直接接觸該第一介電層的一頂面。
在一實施例中，該襯層直接接觸該第二介電層、該間隙物結構和該導電結構。在一實施例中，該襯層的一底面高於該第一介電層的一底面，且該襯層的該底面與該錐形側壁之間的夾角大於90度。在一實施例中，該導電結構更包含一金屬填充部、環繞該金屬填充部的一金屬層，以及環繞該金屬層的一阻障層。在一實施例中，該金屬填充部的一頂寬大於該金屬填充部的一底寬。在一實施例中，該金屬填充部包括銅（Cu），且該金屬層包括銅-猛（Cu-Mn）合金。
在一實施例中，該間隙物結構更包含一L形襯墊，以及由該L形襯墊和該襯層密封的一多孔性低介電常數介電層。在一實施例中，該間隙物結構更包含一L形襯墊，以及由該L形襯墊和該襯層密封的一能量移除層。在一實施例中，該間隙物結構更包含一L形襯墊，以及由該L形襯墊和該襯層密封的一氣隙。
本揭露的又一實施例提供一種半導體裝置結構的製備方法。該方法包含在一半導體基底上形成一第一介電層，以及在該第一介電層上形成一第二介電層。該方法也包含實施一第一蝕刻製程以形成一開口結構。該開口結構具有一錐形輪廓，且其中該開口結構具有一下開口和一上開口，該下開口在該第一介電層內，且該上開口在該第二介電層內。該方法更包含實施一第二蝕刻製程以側向延伸該開口結構的該上開口，使得該第一介電層的一頂面由一擴大之上開口暴露出，以及在該第一介電層的該頂面上形成一間隙物結構。此外，該方法包含形成覆蓋該間隙物結構的一襯層，以及在該襯層上形成由該襯層環繞的一導電結構。
在一實施例中，該開口結構的一底面高於該第一介電層的一底面。在一實施例中，該開口結構的一底面和一側壁之間的夾角大於90度。在一實施例中，該導電結構藉由該襯層與該第一階電層、該第二介電層和該間隙物結構隔開。在一實施例中，該襯層覆蓋該第二介電層的一頂面。在一實施例中，形成該導電結構之步驟包含在該襯層上形成一阻障層，以及在該阻障層上形成一金屬層。此外，形成該導電結構之步驟包含在該金屬層上形成一金屬填充部，以及實施一平坦化製程以暴露出該襯層。
在一實施例中，形成該間隙物結構之步驟包含形成內襯於該下開口和該擴大之上開口的一襯墊材料，以及在該襯墊材料上形成一多孔性低介電常數的介電材料。此外，形成該間隙物結構之步驟包含實施一第三蝕刻製程以部分地移除該襯墊材料和該多孔性低介電常數的介電材料，使得該擴大之上開口的一側壁，以及該下開口的一側壁和一底面暴露出來。在一實施例中，形成該間隙物結構之步驟包含形成內襯於該下開口和該擴大之上開口的一襯墊材料，以及在該襯墊材料上形成一能量移除層。此外，形成該間隙物結構之步驟包含實施一第三蝕刻製程以部分地移除該襯墊材料和該能量移除層，使得該擴大之上開口的一側壁，以及該下開口的一側壁和一底面暴露出來。在一實施例中，該方法更包含實施一熱處理製程以將該能量移除層轉變為一氣隙。在一實施例中，在形成該導電結構之後實施該熱處理製程。
本揭露提供一種半導體裝置結構及其製備方法。一些實施例中，半導體裝置結構包含一第一介電層和設置在該第一介電層上的一第二介電層，以及穿過該第二介電層且延伸進入該第一介電層的一導電結構。一些實施例中，該導電結構藉由一襯層與該第一介電層隔開，且該襯層具有直接接觸該第一介電層的一錐形側壁，可幫助改善該襯層及上覆之該導電結構的階梯覆蓋性。再者，導電結構之適度的階梯覆蓋性可降低電遷移（EM）。結果可改善半導體裝置結構的效能和可靠度。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下揭露提供許多不同的實施例或是範例來實行本發明之不同特徵部件。以下描述組件和配置的具體範例以簡化本揭露。當然，這些僅是範例且不該以此限定本揭露的範圍。例如，在描述中提及第一特徵部件形成於第二特徵部件之上或上方時，可能包含第一特徵部件與第二特徵部件直接接觸的實施例，也可能包含第一與第二特徵部件之間有其他特徵部件形成，使得第一與第二特徵部件沒有直接接觸的實施例。此外，本揭露可在不同範例中重複參照符號及/或標記。這些重複係為了簡化與清楚的目的，並非用以限定所討論的不同實施例及/或組態之間的關係。
再者，此處用到與空間相關的用詞，例如「在…下方」、「在…下」、「下」、「在…上」、「上」及其類似的用詞係為了便於描述圖式中所示的一個元件或特徵部件與另一個元件或特徵部件之間的關係。這些空間相關用詞係用以涵蓋圖式所描繪的方位之外，使用中或操作中的裝置不同方位。儀器可被轉向不同方位（旋轉90度或其他方位），則其中使用的空間相關用詞也可相應地解釋。
圖1為根據一些實施例之半導體裝置結構100a的剖面示意圖。根據一些實施例，如圖1所示，半導體裝置結構100a包含半導體基底101、設置在半導體基底101上的第一介電層103，以及設置在第一介電層103上的第二介電層105。
一些實施例中，半導體裝置結構100a也包含設置在第二介電層105中的間隙物結構127。一些實施例中，間隙物結構127係設置在第一介電層103的頂面T1上，且與第一介電層103的頂面T1直接接觸。一些實施例中，間隙物結構127包含L形襯墊123'和設置在L形襯墊123'上的多孔性低介電常數介電層125。
一些實施例中，半導體裝置結構100a更包含覆蓋間隙物結構127的襯層133。一些實施例中，襯層133係設置在第二介電層105上，且延伸進入第二介電層105和第一介電層103內。一些實施例中，襯層133直接接觸第二介電層105的頂面T2以及側壁S5和S6。此外，根據一些實施例，襯層133直接接觸間隙物結構127和第一介電層103。根據一些實施例，如圖1所示，襯層133的底面B2低於第一介電層103的頂面T1，並高於第一介電層103的底面B1。
此外，根據一些實施例，襯層133具有直接接觸第一介電層103的錐形（tapered）側壁S1和S2。如圖1所示，襯層133在側壁S1與底面B2之間具有夾角θ 1，且在側壁S2與底面B2之間具有另一個夾角θ 2。一些實施例中，夾角θ 1和夾角θ 2均大於90度。一些實施例中，多孔性低介電常數介電層125由襯層133和間隙物結構127的L形襯墊123'密封。
一些實施例中，半導體裝置結構100a包含設置在襯層133上並由襯層133環繞的導電結構141。一些實施例中，導電結構141包含阻障層135、設置在阻障層135上並由阻障層135環繞的金屬層137，以及設置在金屬層137上並由金屬層137環繞的金屬填充部139。一些實施例中，間隙物結構127環繞導電結構141。
繼續參見圖1，根據一些實施例，導電結構141的金屬填充部139具有錐形（tapered）輪廓，金屬填充部139的底部與其相對的頂部相比較窄。舉例而言，金屬填充部139具有頂寬W1和底寬W2，且頂寬W1大於底寬W2。一些實施例中，導電結構141具有錐形輪廓，導電結構141的底部與其相對的頂部相比較窄。
此外，一些實施例中，導電結構141穿過第二介電層105且延伸進入第一介電層103的上部。一些實施例中，導電結構141藉由襯層133與第一介電層103、第二介電層105和間隙物結構127隔開。一些實施例中，導電結構141的金屬層137包含銅錳（Cu-Mn）合金，且導電結構141的金屬填充部139包含銅（Cu）。
圖2為剖面示意圖，例示本揭露一些實施例之半導體裝置結構100b。半導體裝置結構100b與半導體裝置結構100a相似。然而，根據一些實施例，在半導體裝置結構100b中，能量移除層155取代多孔性低介電常數介電層125，並得到包含L形襯層123'和能量移除層155的間隙物結構157。
一些實施例中，間隙物結構157的能量移除層155由襯層133和間隙物結構157的L形襯層123'密封。本實施例中與先前描述之實施例相似的細節將不在此重複。
圖3為剖面示意圖，例示本揭露一些實施例之半導體裝置結構100c。半導體裝置結構100c與半導體裝置結構100b相似。然而，根據一些實施例，在半導體裝置結構100c中，氣隙160取代能量移除層155，並得到包含L形襯層123'和氣隙160的間隙物結構167。
一些實施例中，藉由對半導體裝置結構100b實施熱處理製程以形成半導體裝置結構100c，並在熱處理製程期間將能量移除層155轉變為氣隙160。一些實施例中，間隙物結構167的氣隙160由襯層133和間隙物結構167的L形襯層123'密封。本實施例中與先前描述之實施例相似的細節將不在此重複。
圖4為流程圖，例示一些實施例之半導體裝置結構100a的製備方法10，其中方法10包含步驟S11、步驟S13、步驟S15、步驟S17、步驟S19、步驟S21、步驟S23、步驟S25和步驟S27。圖4的步驟S11至S27將搭配接續的圖式進行詳細說明，例如圖6-圖18。
圖5為流程圖，例示一些實施例之半導體裝置結構100b和100c的製備方法30，其中方法30包含步驟S31、步驟S33、步驟S35、步驟S37、步驟S39、步驟S41、步驟S44、步驟S45、步驟S47和步驟S49。圖5的步驟S31至S49將搭配接續的圖式進行詳細說明，例如圖19和圖20。實施熱處理製程的步驟S49係可選的。在形成半導體裝置結構100b的實施例中，在步驟S47之後得到圖2顯示之半導體裝置結構100b的結構，可省略步驟S49。在形成半導體裝置結構100c的實施例中，在步驟S49之後得到圖3顯示之半導體裝置結構100c的結構。
圖6-圖18為剖面示意圖，例示本揭露一些實施例形成半導體裝置結構100a之中間階段。如圖6所示，提供半導體基底101。半導體基底101可為半導體晶圓，像是矽晶圓。
或者，或甚者，半導體基底101可包含元素半導體材料、化合物半導體材料及/或合金半導體材料。元素半導體材料的範例包含但不限於結晶矽、多晶矽、非晶矽、鍺及/或鑽石。化合物半導體材料的範例包含但不限於碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦。合金半導體材料的範例包含但不限於SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP。
一些實施例中，半導體基底101包含磊晶層。舉例而言，半導體基底101具有覆蓋在塊材半導體上的磊晶層。一些實施例中，半導體基底101為絕緣層上覆半導體（semiconductor-on-insulator）基底，可包含基底、在基底上的埋置氧化物層，以及在埋置氧化物層上的半導體層，例如絕緣層上覆矽（silicon-on-insulator，SOI）基底、絕緣層上覆矽鍺（silicon germanium-on-insulator，SGOI）基底或絕緣層上覆鍺（germanium-on-insulator，GOI）基底。可使用氧植入分離（separation by implantation of oxygen，SIMOX）、晶圓接合及/或其他合適之方法來製造絕緣層上覆半導體基底。
根據一些實施例，如圖6所示，在半導體基底101上形成第一介電層103。相應的步驟如圖4中方法10的步驟S11所述。一些實施例中，第一介電層103由氧化矽、氮化矽、氮氧化矽、低介電常數的介電材料或其他合適的材料製成。可藉由沉積製程以形成第一介電層103，例如化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、原子層沉積（ALD）製程、旋轉塗布製程或其他合適之方法。
接著，根據一些實施例，如圖7所示，在第一介電層103上形成第二介電層105。用以形成第二介電層105的一些材料和製程與用以形成第一介電層103的一些材料和製程相似或相同，細節將不在此重複。相應的步驟如圖4中方法10的步驟S13所述。
繼續參見圖7，在第二介電層105上形成包含開口110的圖案化遮罩107。一些實施例中，開口110部分地暴露出第二介電層105。一些實施例中，第二介電層105和圖案化遮罩107包含不同的材料，使得隨後的蝕刻製程中產生不同的蝕刻選擇性。
隨後，根據一些實施例，如圖8所示，使用圖案化遮罩107作為遮罩，實施蝕刻製程（也稱為第一蝕刻製程）使得第一介電層103和第二介電層105內形成開口結構112。一些實施例中，開口結構112包含在第一介電層103內的下開口112a和在第二介電層105內的上開口112b。相應的步驟如圖4中方法10的步驟S15所述。一些實施例中，第一蝕刻製程包含濕式蝕刻製程、乾式蝕刻製程或前述之組合。
一些實施例中，開口結構112穿過第二介電層105且延伸進入第一介電層103的上部。換言之，開口結構112停在第一介電層103的中間位置。舉例而言，開口結構112的底面B2位於第一介電層103的頂面T1與底面B1之間，根據一些實施例，如圖8所示。
此外，根據一些實施例，開口結構112具有錐形輪廓，開口結構112的底部與其相對的頂部相比較窄。一些實施例中，開口結構112具有錐形側壁，例如第一介電層103中的側壁S1和S2，以及第二介電層105中的側壁S3和S4。一些實施例中，側壁S1與側壁S3對齊，且側壁S1與開口結構112的底面B2之間的夾角θ 1大於90度。一些實施例中，側壁S2與側壁S4對齊，且側壁S2與開口結構112的底面B2之間的夾角θ 2大於90度。
然後，根據一些實施例，如圖9所示，移除圖案化遮罩107。一些實施例中，藉由剝除（stripping）製程、灰化（ashing）製程、蝕刻製程或其他合適的製程來移除圖案化遮罩107。在移除圖案化遮罩107之後，暴露出第二介電層105的頂面T2。
接著，根據一些實施例，如圖10所示，在第二介電層105上形成包含開口118的圖案化遮罩115。一些實施例中，圖案化遮罩115的開口118暴露出第二介電層105的頂面T2靠近開口結構112之部分。一些實施例中，第二介電層105和圖案化遮罩115包含不同的材料，使得隨後的蝕刻製程中產生不同的蝕刻選擇性。
隨後，根據一些實施例，如圖11所示，使用圖案化遮罩115作為遮罩，實施蝕刻製程（也稱為第二蝕刻製程）使得第二介電層105內形成擴大之上開口120。一些實施例中，藉由第二蝕刻製程側向地延伸開口結構112的上開口112b（見圖10）。結果得到擴大之上開口120的側壁S5和S6，且擴大之上開口120部分暴露出第一介電層103的頂面T1。相應的步驟如圖4中方法10的步驟S17所述。
一些實施例中，原本開口結構112的下開口112a在第二蝕刻製程的期間實質上維持完好無損。在本揭露的內容中，「實質上」這個用語指的是至少90％，較佳是95％，更佳是98％，以及最佳是99％。一些實施例中，在實施第二蝕刻製程之後，夾角θ 1和夾角θ 2均大於90度。在形成擴大之上開口120後，可移除圖案化遮罩115。
然後，根據一些實施例，如圖12所示，形成內襯於下開口112a和擴大之上開口120的襯墊材料123。相應的步驟如圖4中方法10的步驟S19所述。一些實施例中，在移除圖案化遮罩115之後，在圖11的結構上順應性地形成襯墊材料123。
一些實施例中，形成內襯於下開口112a之底面B2和側壁S1、S2，以及擴大之上開口120之側壁S5、S6的襯墊材料123。一些實施例中，襯墊材料123覆蓋且直接接觸第一介電層103之頂面T1由擴大之上開口120暴露出的部分。一些實施例中，襯墊材料123進一步延伸至覆蓋第二介電層105的頂面T2。
此外，一些實施例中，襯墊材料123由介電材料製成，例如氮化矽、以氮化矽為基底的材料（例如SiON、SiCN或SiOCN）或其他合適的介電材料。一些實施例中，可藉由沉積製程以形成襯墊材料123，例如化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、原子層沉積（ALD）製程或其他合適之方法。
接著，根據一些實施例，如圖13所示，在襯墊材料123上形成多孔性低介電常數介電層125。相應的步驟如圖4中方法10的步驟S21所述。一些實施例中，在圖12的結構上順應性地形成多孔性低介電常數介電層125。
一些實施例中，多孔性低介電常數介電層125由氧化矽、氮化矽、氮氧化矽或其他合適之低介電常數的介電材料製成。舉例而言，低介電常數之介電材料的介電常數（k值）可低於約3.0。一些實施例中，可藉由沉積製程以形成多孔性低介電常數介電層125，例如化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、原子層沉積（ALD）製程或其他合適之方法。
隨後，根據一些實施例，如圖14所示，實施蝕刻製程（也稱為第三蝕刻製程）部分地移除襯墊材料123和多孔性低介電常數介電層125，以得到間隙物結構127，間隙物結構127包含襯墊材料123和多孔性低介電常數介電層125的剩餘部分。相應的步驟如圖4中方法10的步驟S23所述。一些實施例中，襯墊材料123的剩餘部分具有「L」的形狀，因此稱為L形襯墊123’。
一些實施例中，在實施第三蝕刻製程之後，間隙物結構127部分地暴露出擴大之上開口120的側壁S5和S6，並暴露出下開口112a的側壁S1、S2和底面B2。一些實施例中，側壁S5和S6暴露出的部分在間隙物結構127上。一些實施例中，在形成間隙物結構127之後，暴露出第二介電層105的頂面T2。
一些實施例中，藉由異向性蝕刻製程來蝕刻襯墊材料123和多孔性低介電常數介電層125，整體而言垂直地移除等量的襯墊材料123和多孔性低介電常數介電層125，保留在第二介電層105的側壁S5和S6之下部的間隙物結構127。一些實施例中，第三蝕刻製程為乾式蝕刻製程，例如電漿蝕刻、反應式離子蝕刻（RIE）、中性束蝕刻（NBE）或類似的蝕刻製程。
然後，根據一些實施例，如圖15所示，在圖14的結構上順應性地形成襯層133，且襯層133覆蓋間隙物結構127。相應的步驟如圖4中方法10的步驟S25所述。一些實施例中，形成內襯於下開口112a之底面B2和側壁S1、S2的襯層133。
一些實施例中，形成覆蓋間隙物結構127的襯層133，且襯層133覆蓋側壁S5、S6由間隙物結構127所暴露出的部分。一些實施例中，襯層133進一步延伸至覆蓋第二介電層105的頂面T2。一些實施例中，間隙物結構127的多孔性低介電常數介電層125由L形襯墊123’和襯層133密封。
一些實施例中，襯層133由介電材料製成，例如氮化矽、以氮化矽為基底的材料（例如SiON、SiCN或SiOCN）或其他合適的介電材料。一些實施例中，可藉由沉積製程以形成襯層133，例如化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、原子層沉積（ALD）製程或其他合適之方法。在形成襯層133之後，下開口112a的側壁S1和S2也稱為襯層133的錐形側壁，且下開口112a的底面B2也稱為襯層133的底面。
接著，根據一些實施例，如圖16所示，在襯層133上順應性地形成阻障層135。一些實施例中，阻障層135進一步延伸至第二介電層105的頂面T2上。一些實施例中，阻障層135由鉭（Ta）、氮化鉭（TaN）、鈦（Ti）、氮化鈦（TiN）、鈷鎢（CoW）、其他合適的材料或前述之組合製成。此外，可藉由沉積製程以形成阻障層135，例如化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、原子層沉積（ALD）製程、金屬有機化學氣相沉積（MOCVD）製程、濺鍍製程、鍍覆製程或其他合適的製程。
隨後，根據一些實施例，如圖17所示，在阻障層135上順應性地形成金屬層137。一些實施例中，金屬層137進一步延伸至第二介電層105的頂面T2上。一些實施例中，金屬層137包含含銅合金，例如銅錳（Cu-Mn）合金。然而，也可使用任何其他合適的材料，例如鋁（Al）、鎢（W）、鈦（Ti）、鉭（Ta）、金（Au）、銀（Ag）。用以形成金屬層137的一些製程與用以形成阻障層135的一些製程相似或相同，細節將不在此重複。
然後，根據一些實施例，如圖18所示，用金屬填充部139填入擴大之上開口120的剩餘部分以及下開口112a的剩餘部分（若有的話）。一些實施例中，金屬填充部139進一步延伸至第二介電層105的頂面T2上。一些實施例中，金屬填充部139包含銅（Cu）。然而，也可使用任何其他合適的材料，例如鋁（Al）、鎢（W）、鈦（Ti）、鉭（Ta）、金（Au）、銀（Ag）。用以形成金屬填充部139的一些製程與用以形成阻障層135的一些製程相似或相同，細節將不在此重複。
接著，根據一些實施例，如圖1所示，對金屬填充部139、金屬層137和阻障層135實施平坦化製程直到暴露出襯層133。在實施平坦化製程之後，金屬填充部139、金屬層137和阻障層135的剩餘部分一起形成導電結構141。
一些實施例中，導電結構141由襯層133和間隙物結構127環繞。一些實施例中，導電結構141藉由襯層133與第二介電層105、間隙物結構127和第一介電層103隔開。平坦化製程可包含化學機械研磨（CMP）製程。相應的步驟如圖4中方法10的步驟S27所述。在形成導電結構141之後得到半導體裝置結構100a。
一些實施例中，半導體裝置結構100a的襯層133具有直接接觸第一介電層103的錐形側壁S1和S2，可幫助改善該襯層133及襯層133上之導電結構141的階梯覆蓋性。此外，導電結構141之適度的階梯覆蓋性可降低電遷移。再者，間隙物結構127的多孔性低介電常數介電層125可減少訊號傳遞中電阻電容（RC）產生的延遲。結果可改善半導體裝置結構的效能和可靠度。
圖19和圖20為剖面示意圖，例示本揭露一些實施例形成半導體裝置結構100b和100c之中間階段。在此應指出在圖19所示的結構之前，形成半導體裝置結構100b和100c的操作與圖6-圖12所示形成半導體裝置結構100a的操作實質上相同（圖5顯示之方法30的步驟S31到S39與圖4顯示之方法10的步驟S11到S19相同），相關的細部描述可參考前面的段落，在此不再討論。
根據一些實施例，如圖19所示，形成內襯於下開口112a和擴大之上開口120的襯墊材料123之後，在襯墊材料123上形成能量移除層155。相應的步驟如圖5中方法30的步驟S41所述。一些實施例中，在圖12的結構上順應性地形成能量移除層155。一些實施例中，能量移除層155延伸至第二介電層105的頂面T2上。
一些實施例中，能量移除層155包含熱分解材料。一些其他的實施例中，能量移除層155包含光分解材料、電子束分解材料或其他合適的能量可分解材料。一些實施例中，能量移除材料包含基底材料和可分解的多孔材料，一旦將可分解的多孔材料暴露在能量來源（例如熱）底下即可實質上將其移除。在此情況下，基底材料可包含氫矽酸鹽（HSQ）、甲基矽氧烷（MSQ）、多孔聚芳醚（PAE）、多孔SiLK或多孔氧化矽（SiO 2），而可分解的多孔材料可包含多孔有機化合物，可在後續的製程中對原本由能量移除層155占據之空間提供多孔性。此外，能量移除層155的沉積可包含化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、原子層沉積（ALD）製程、旋轉塗布製程或其他合適的製程。
隨後，根據一些實施例，如圖20所示，實施蝕刻製程（也稱為第三蝕刻製程）部分地移除襯墊材料123和能量移除層155，以得到間隙物結構157，間隙物結構157包含襯墊材料123和能量移除層155的剩餘部分。相應的步驟如圖5中方法30的步驟S43所述。一些實施例中，襯墊材料123的剩餘部分具有「L」的形狀，因此稱為L形襯墊123’。
一些實施例中，在實施第三蝕刻製程之後，間隙物結構157部分地暴露出擴大之上開口120的側壁S5和S6，並暴露出下開口112a的側壁S1、S2和底面B2。一些實施例中，側壁S5和S6暴露出的部分在間隙物結構157上。一些實施例中，在形成間隙物結構157之後，暴露出第二介電層105的頂面T2。
一些實施例中，藉由異向性蝕刻製程來蝕刻襯墊材料123和能量移除層155，整體而言垂直地移除等量的襯墊材料123和能量移除層155，保留在第二介電層105的側壁S5和S6之下部的間隙物結構157。一些實施例中，第三蝕刻製程為乾式蝕刻製程，例如電漿蝕刻、反應式離子蝕刻（RIE）、中性束蝕刻（NBE）或類似的蝕刻製程。
然後，根據一些實施例，如圖2所示，形成覆蓋間隙物結構157的襯層133，並在襯層133上形成包含阻障層135、金屬層137和金屬填充部139的導電結構141，襯層133環繞導電結構141。相應的步驟如圖5中方法30的步驟S45和S47所述。用以形成半導體裝置結構100b之襯層133和導電結構141的一些材料和製程與用以形成半導體裝置結構100a之襯層133和導電結構141的一些材料和製程相似或相同，細節將不在此重複。在形成導電結構141之後得到半導體裝置結構100b。在半導體裝置結構100b中，間隙物結構157的能量移除層155由間隙物結構157的L形襯墊123'襯層133密封。
根據一些實施例，如圖3所示，在得到半導體裝置結構100b之後，可實施熱處理製程以將間隙物結構157的能量移除層155轉變為氣隙160。相應的步驟如圖5中方法30的步驟S49所述。應注意步驟S49為可選的。
一些實施例中，熱處理製程中使用的溫度可高至能有效燃燒掉能量移除層155，留下間隙物結構167中的氣隙160。在形成間隙物結構167中的氣隙160之後得到半導體裝置結構100c。在半導體裝置結構100c中，間隙物結構167的氣隙160由L形襯墊123'和襯層133密封。
在半導體裝置結構100b和100c的實施例中，襯層133具有直接接觸第一介電層103的錐形側壁S1和S2，可幫助改善該襯層133及襯層133上之導電結構141的階梯覆蓋性。此外，導電結構141之適度的階梯覆蓋性可降低電遷移。再者，間隙物結構157的能量移除層155和間隙物結構167的氣隙160可減少訊號傳遞中電阻電容（RC）產生的延遲。結果可改善半導體裝置結構的效能和可靠度。
本揭露提供半導體裝置結構及其製備方法的實施例。一些實施例中，半導體裝置結構包含第一介電層（例如第一介電層103）和設置在第一介電層上的第二介電層（例如第二介電層105），以及穿過第二介電層且延伸進入第一介電層的導電結構（例如包含阻障層135、金屬層137和金屬填充部139的導電結構141）。一些實施例中，導電結構藉由襯層（例如襯層133）與第一介電層隔開，且襯層具有直接接觸第一介電層的錐形側壁（例如側壁S1和S2）
由於第一介電層中的開口（例如下開口112a）具有可讓襯層襯於其上的錐形側壁，因此可改善襯層的順應性（即階梯覆蓋性），且設置在襯層上之導電結構的階梯覆蓋性也因此獲得改善。導電結構適度的階梯覆蓋性可降低電遷移。結果可改善半導體裝置結構的效能和可靠度。
本揭露的一實施例提供一種半導體裝置結構。該半導體裝置結構包含設置在一半導體基底上的一第一介電層，以及設置在該第一介電層上的一第二介電層。半導體裝置結構也包含設置在該第二介電層內的一間隙物結構，以及穿過該第二介電層且延伸進入該第一介電層的一導電結構。該導電結構由該間隙物結構環繞。半導體裝置結構更包含將該導電結構與該第一介電層、該第二介電層和該間隙物結構隔開的一襯層。該襯層具有直接接觸該第一介電層的一錐形側壁。
本揭露的另一實施例提供一種半導體裝置結構。該半導體裝置結構包含設置在一半導體基底上的一第一介電層，以及設置在該第一介電層上的一第二介電層。半導體裝置結構也包含穿過該第二介電層且延伸進入該第一介電層的一導電結構，以及覆蓋該第二介電層的一頂面且環繞該導電結構的一襯層。該襯層具有直接接觸該第一介電層的一錐形側壁。半導體裝置結構更包含設置在該襯層與該第二介電層之間的一間隙物結構。該間隙物結構直接接觸該第一介電層的一頂面。
本揭露的又一實施例提供一種半導體裝置結構的製備方法。該方法包含在一半導體基底上形成一第一介電層，以及在該第一介電層上形成一第二介電層。該方法也包含實施一第一蝕刻製程以形成一開口結構。該開口結構具有一錐形輪廓，且其中該開口結構具有一下開口和一上開口，該下開口在該第一介電層內，且該上開口在該第二介電層內。該方法更包含實施一第二蝕刻製程以側向延伸該開口結構的該上開口，使得該第一介電層的一頂面由一擴大之上開口暴露出，以及在該第一介電層的該頂面上形成一間隙物結構。此外，該方法包含形成覆蓋該間隙物結構的一襯層，以及在該襯層上形成由該襯層環繞的一導電結構。
本揭露的實施例具有一些優勢的特徵部件。一些實施例中，半導體裝置結構包含第一介電層和設置在第一介電層上的第二介電層，以及穿過第二介電層且延伸進入第一介電層的導電結構。一些實施例中，導電結構藉由襯層與第一介電層隔開，且襯層具有直接接觸第一介電層的錐形側壁，因此可改善襯層及上覆之導電結構的階梯覆蓋性。此外，導電結構之適度的階梯覆蓋性可降低電遷移EM。結果可改善半導體裝置結構的效能和可靠度。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:方法 30:方法 100a:半導體裝置結構 100b:半導體裝置結構 100c:半導體裝置結構 101:半導體基底 103:第一介電層 105:第二介電層 107:圖案化遮罩 110:開口 112:開口結構 112a:下開口 112b:上開口 115:圖案化遮罩 118:開口 120:擴大之上開口 123:襯墊材料 123’:L形襯墊 125:多孔性低介電常數介電層 127:間隙物結構 133:襯層 135:阻障層 137:金屬層 139:金屬填充部 141:導電結構 155:能量移除層 157:間隙物結構 160:氣隙 167:間隙物結構 B1:底面 B2:底面 S1:側壁 S2:側壁 S3:側壁 S4:側壁 S5:側壁 S6:側壁 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 S23:步驟 S25:步驟 S27:步驟 S31:步驟 S33:步驟 S35:步驟 S37:步驟 S39:步驟 S41:步驟 S43:步驟 S45:步驟 S47:步驟 S49:步驟 T1:頂面 T2:頂面 W1:頂寬 W2:底寬 θ 1:夾角 θ 2:夾角
本揭露的樣態可配合以下圖式及詳細說明一起閱讀以便於瞭解。要注意的是，依照工業上的標準慣例，各個特徵部件並未按照比例繪製。事實上，為了清楚地討論，可能任意的放大或縮小各個特徵部件的尺寸。 圖1為剖面示意圖，例示本揭露一些實施例之半導體裝置結構。 圖2為剖面示意圖，例示本揭露一些其他實施例之半導體裝置結構。 圖3為剖面示意圖，例示本揭露一些其他實施例之半導體裝置結構。 圖4為流程圖，例示本揭露一些實施例之半導體裝置結構的製備方法。 圖5為流程圖，例示本揭露根據一些其他實施例之半導體裝置結構的製備方法。 圖6為剖面示意圖，例示本揭露一些實施例在形成半導體裝置結構的期間，在半導體基底上形成第一介電層之中間階段。 圖7為剖面示意圖，例示本揭露在形成半導體裝置結構的期間，在第一介電層上依序形成第二介電層和圖案化遮罩之中間階段的。 圖8為剖面示意圖，例示本揭露在形成半導體裝置結構的期間，使用圖案化遮罩作為遮罩，在第一介電層和第二介電層內形成開口結構之中間階段。 圖9為剖面示意圖，例示本揭露在形成半導體裝置結構的期間，移除圖案化遮罩之中間階段圖。 圖10為剖面示意圖，例示本揭露在形成半導體裝置結構的期間，在第二介電層上形成圖案化遮罩之中間階段。 圖11為剖面示意圖，例示本揭露在形成半導體裝置結構的期間，蝕刻第二介電層以形成開口結構中擴大之上開口之中間階段。 圖12為剖面示意圖，例示本揭露在形成半導體裝置結構的期間，形成內襯於開口結構中擴大之上開口和下開口的襯墊材料之中間階段。 圖13為剖面示意圖，例示本揭露在形成半導體裝置結構的期間，在襯墊材料上形成多孔性低介電常數的介電材料之中間階段。 圖14為剖面示意圖，例示本揭露在形成半導體裝置結構的期間，蝕刻多孔性低介電常數的介電材料和襯墊材料以形成間隙物結構之中間階段。 圖15為剖面示意圖，例示本揭露在形成半導體裝置結構的期間，在第二介電層上形成覆蓋間隙物結構，且內襯於開口結構暴露出之表面的襯層之中間階段。 圖16為剖面示意圖，例示本揭露在形成半導體裝置結構的期間，在襯層上形成阻障層之中間階段。 圖17為剖面示意圖，例示本揭露在形成半導體裝置結構的期間，在阻障層上形成金屬層之中間階段。 圖18為剖面示意圖，例示本揭露在形成半導體裝置結構的期間，在金屬層上形成金屬填充部之中間階段。 圖19為根據本揭露一些實施例，說明在形成半導體裝置結構的期間，在襯墊材料上形成能量移除層之中間階段。 圖20為根據本揭露一些實施例，說明在形成半導體裝置結構的期間，蝕刻能量移除層和襯墊材料以形成間隙物結構之中間階段。
100a:半導體裝置結構
101:半導體基底
103:第一介電層
105:第二介電層
123’:L形襯墊
125:多孔性低介電常數介電層
127:間隙物結構
133:襯層
135:阻障層
137:金屬層
139:金屬填充部
141:導電結構
B1:底面
B2:底面
S1:側壁
S2:側壁
S5:側壁
S6:側壁
T1:頂面
T2:頂面
W1:頂寬
W2:底寬
θ1:夾角
θ2:夾角

Claims (19)

  1. 一種半導體裝置結構，包括：一第一介電層，設置在一半導體基底上；一第二介電層，設置在該第一介電層上；一間隙物結構，設置在該第二介電層內；一導電結構，穿過該第二介電層且延伸進入該第一介電層，其中該導電結構由該間隙物結構環繞；以及一襯層，將該導電結構與該第一介電層、該第二介電層和該間隙物結構隔開，其中該襯層具有直接接觸該第一介電層的一錐形側壁；其中該間隙物結構直接接觸該第一介電層的一頂面。
  2. 如請求項1所述之半導體裝置結構，其中該襯層的一底面與該錐形側壁之間的夾角大於90度。
  3. 如請求項1所述之半導體裝置結構，其中該襯層直接接觸該第二介電層的一頂面和一側壁。
  4. 如請求項1所述之半導體裝置結構，其中該導電結構更包括：一阻障層；以及一金屬填充部，設置在該阻障層上且由該阻障層環繞，其中該金屬填充部包括銅(Cu)。
  5. 如請求項4所述之半導體裝置結構，其中該金屬填充部的一頂寬大於該金屬填充部的一底寬。
  6. 如請求項4所述之半導體裝置結構，其中該導電結構更包括：一金屬層，設置在該阻障層與該金屬填充部之間，其中該金屬層包括銅-錳(Cu-Mn)合金。
  7. 如請求項1所述之半導體裝置結構，其中該間隙物結構更包括一L形襯墊。
  8. 如請求項7所述之半導體裝置結構，其中該間隙物結構更包括由該L形襯墊和該襯層密封的一氣隙。
  9. 一種半導體裝置結構，包括：一第一介電層，設置在一半導體基底上；一第二介電層，設置在該第一介電層上；一導電結構，穿過該第二介電層且延伸進入該第一介電層；一襯層，覆蓋該第二介電層的一頂面且環繞該導電結構，其中該襯層具有直接接觸該第一介電層的一錐形側壁；以及一間隙物結構，設置在該襯層與該第二介電層之間，其中該間隙物結構直接接觸該第一介電層的一頂面。
  10. 如請求項9所述之半導體裝置結構，其中該襯層直接接觸該第二介電層、該間隙物結構和該導電結構。
  11. 如請求項9所述之半導體裝置結構，其中該襯層的一底面高於該第一介電層的一底面，且該襯層的該底面與該錐形側壁之間的夾角大於90度。
  12. 如請求項9所述之半導體裝置結構，其中該導電結構更包括：一金屬填充部；一金屬層，環繞該金屬填充部；以及一阻障層，環繞該金屬層。
  13. 如請求項12所述之半導體裝置結構，其中該金屬填充部的一頂寬大於該金屬填充部的一底寬。
  14. 如請求項12所述之半導體裝置結構，其中該金屬填充部包括銅(Cu)，且該金屬層包括銅-猛(Cu-Mn)合金。
  15. 如請求項9所述之半導體裝置結構，其中該間隙物結構更包括：一L形襯墊；以及一多孔性低介電常數介電層，由該L形襯墊和該襯層密封。
  16. 如請求項9所述之半導體裝置結構，其中該間隙物結構更包括：一L形襯墊；以及 一能量移除層，由該L形襯墊和該襯層密封。
  17. 如請求項9所述之半導體裝置結構，其中該間隙物結構更包括：一L形襯墊；以及一氣隙，由該L形襯墊和該襯層密封。
  18. 一種半導體裝置結構的製備方法，包括：在一半導體基底上形成一第一介電層；在該第一介電層上形成一第二介電層；實施一第一蝕刻製程以形成一開口結構，其中該開口結構具有一錐形輪廓，且其中該開口結構具有一下開口和一上開口，該下開口在該第一介電層內，且該上開口在該第二介電層內；實施一第二蝕刻製程以側向延伸該開口結構的該上開口，使得該第一介電層的一頂面由一擴大之上開口暴露出；在該第一介電層的該頂面上形成一間隙物結構；形成覆蓋該間隙物結構的一襯層；以及在該襯層上形成由該襯層環繞的一導電結構。
  19. 如請求項18所述之半導體裝置結構的製備方法，其中該開口結構的一底面高於該第一介電層的一底面。
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TW201535740A (zh) * 2014-03-13 2015-09-16 Taiwan Semiconductor Mfg Co Ltd 半導體裝置及其形成方法
US20150332963A1 (en) * 2014-05-19 2015-11-19 Globalfoundries Inc. T-shaped contacts for semiconductor device
US20220093769A1 (en) * 2020-06-30 2022-03-24 Nanya Technology Corporation Method for fabricating semiconductor device with programmable feature

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201535740A (zh) * 2014-03-13 2015-09-16 Taiwan Semiconductor Mfg Co Ltd 半導體裝置及其形成方法
US20150332963A1 (en) * 2014-05-19 2015-11-19 Globalfoundries Inc. T-shaped contacts for semiconductor device
US20220093769A1 (en) * 2020-06-30 2022-03-24 Nanya Technology Corporation Method for fabricating semiconductor device with programmable feature

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