TWI825322B - 分析積體電路中電遷移的方法以及電腦可讀取儲存媒體 - Google Patents
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Abstract
本揭露提供用於分析積體電路中電遷移的方法。此方法包括：得到積體電路的佈局；根據積體電路的目前模擬結果從佈局中選擇一金屬段；以及根據佈局中位於金屬段上方之導通孔的數量來判斷是否對金屬段放鬆電遷移規則。導通孔是接觸於金屬段。
Description
本發明係有關於分析積體電路的方法，且特別係有關於分析積體電路中電遷移的方法。
電遷移(Electromigration，EM)是一個術語，用以描述由於在導電電子和擴散金屬原子之間的動量轉移，由離子在導體中的逐漸運動而引起的材料傳輸。在使用高直流密度的應用中，例如在微電子學和相關結構中，此效果非常重要。隨著例如積體電路(IC)之類的電子產品中結構尺寸的減小，電遷移效果的實際重要性會增加。如果當在設計積體電路之佈局時未考慮電遷移的影響，則電路的壽命可能會大大縮短。
已經開發了許多不同的工具來輔助積體電路的設計。這些工具中的一個能夠檢查電路佈局並模擬在整個電路中所汲取的電流量，以便確定該電路是否符合適用於所給定製造過程的一系列之電遷移規則。當積體電路的佈局又大又複雜時，每當對佈局元素進行更改時，執行電遷移模擬會很耗時。
本發明實施例提供一種用於分析積體電路中電遷移的方法。該方法包括：得到積體電路的佈局；根據積體電路的目前模擬結果從佈局中選擇一
金屬段；以及根據佈局中位於金屬段上方之導通孔的數量來判斷是否對金屬段放鬆電遷移規則。導通孔是接觸於金屬段。
本發明實施例提供一種用於分析積體電路中電遷移的方法。該方法包括：得到積體電路的佈局；根據積體電路的目前模擬結果從佈局中選擇位於金屬段上方的第一導通孔；以及根據佈局中位於金屬段上方之第二導通孔的數量來判斷是否對第一導通孔放鬆電遷移規則。第一導通孔與第二導通孔是接觸於金屬段。
本發明實施例提供一種非暫時性之電腦可讀取儲存媒體，該電腦可讀取儲存媒體儲存指令，當該指令藉由一電腦執行時，致使該電腦執行用於分析積體電路中電遷移的方法。該方法包括：得到積體電路的佈局；根據積體電路的目前模擬結果從佈局中選擇一金屬段；以及根據佈局中位於金屬段上方之導通孔的數量來判斷是否對金屬段放鬆電遷移規則。導通孔是接觸於金屬段。
S102-S118,S210-S260,S610-S660:操作
310a,310b:金屬段
320a,320b,415_1-415_5,425_1-425_5,435_1-435_5:導通孔
330:第一導通孔
340a,340b:第二導通孔
400:電路
405:基底
410_1-410_2,420_1-420_2,430_1-430_5,440_1-440_5:金屬線
470_1-470_9:標準單元
800:電腦系統
810:電腦
820:顯示裝置
830:使用者輸入介面
840:處理器
850:記憶體
860:儲存裝置
M1:第一金屬層
M2:第二金屬層
M3:第三金屬層
M4:第四金屬層
V1:第一導通孔層
V2:第二導通孔層
V3:第三導通孔層
VDD:電源
VSS:接地端
第1圖係顯示根據本揭露一些實施例所述之分析積體電路中電遷移的方法。
第2圖係顯示根據本揭露一些實施例所述之電遷移規則放鬆程序的流程圖。
第3圖係顯示根據本揭露一些實施例所述之用於電遷移規則放鬆之藉由第2圖的電遷移規則放鬆程序所檢查的金屬段。
第4圖係顯示根據本揭露一些實施例所示之積體電路之電路的上視圖。
第5A圖係顯示根據本揭露一些實施例所述之第4圖中沿著線A-AA之電路的剖面圖。
第5B圖係顯示根據本揭露一些實施例所述之第4圖中沿著線B-BB之電路的剖面圖。
第6圖係顯示根據本揭露一些實施例所述之電遷移規則放鬆程序的流程圖。
第7圖係顯示根據本揭露一些實施例所述之用於電遷移規則放鬆的藉由第6圖的電遷移規則放鬆程序所檢查的第一導通孔。
第8圖是依據本揭露一些實施例所述之電腦系統。
為讓本揭露之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
下文描述實施例的各種變化。藉由各種視圖與所繪示之實施例，類似的元件標號用於標示類似的元件。應可理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，可以取代或省略部分的操作步驟。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。舉例來說，若圖示中的元件翻轉時，原來某一元件位於另一元件下方的敘述將轉變為某一元件位於另一元件上方。如此一來，「下方」可定義為「上方」與「下方」。另一方面，元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
在積體電路(integrated circuit，IC)設計中，許多功能會整合在一
晶片中，且經常使用特定應用積體電路(application specific integrated circuit，ASIC)或是系統單晶片(system on a chip，SOC)為主的設計。在該方法中，提供了許多已知的功能，以及在藉由選擇和連接這些標準的功能來設定元件的功能性設計之後，使用電子設計自動化(electronic design automation，EDA)工具來驗證所產生之電路的正確操作。資料庫元件會映射至預先決定的佈局單元上，其包括例如電晶體之預估元件。所選擇的單元要考慮到特定半導體製程特徵和參數，並產生用來表示這些設計的製程參數化實體。藉由執行使用標準單元(standard cell)來形成完整設計之佈局所需之局部連接和整體連接的放置(placement)和繞線(routing)以繼續設計流程。
在佈局完成後，執行各種分析過程並驗證佈局，以檢查佈局是否違反了各種約束(constraint)或規則的任何一個。執行設計規則檢查(design rule check，DRC)、電路佈局驗證(layout versus schematic，LVS)以及電子規則檢查(electric rule check，ERC)。DRC是根據設計規則用物理測量空間檢查佈局是否成功地完成的程序，以及LVS是檢查佈局是否符合對應的電路圖的程序。此外，ERC是檢查元件與電線/網之間電性連接是否良好的程序。在設計規則檢查、設計規則驗證、時序分析、關鍵路徑分析、靜態和動態功耗分析以及設計的最終修改之後，執行下線(tape out)程序以產生光罩產生資料。然後，使用光罩產生資料來創造用於在晶片製造設備之微影製程中製造半導體元件的光罩。在下線程序中，積體電路的資料檔案會被轉換成圖形資料系統(Graphic Data System，GDS)檔案(例如GDS檔案或GDSII檔案)。然後，使用GDS檔案來製作用於製造積體電路的各種光罩層。具體而言，GDS檔案會成為工業標準格式，用於在不同供應商的設計工具之間傳輸積體電路佈局資料。
隨著金屬互連層之大小歸因於按比例調整而減小，電遷移(electromigration，EM)已日益變成積體電路之一種可靠性考量。此是因為金
屬互連層之較小尺寸增加了由金屬互連層輸送之信號之電流密度。由於電遷移與電流密度成比例，所以增大電流密度亦會增加電遷移。
第1圖係顯示根據本揭露一些實施例所述之分析積體電路中電遷移的方法。第1圖的方法可包括這裡未顯示的其他操作，以及可以與所顯示的不同順序來執行方法的各種所顯示的操作。第1圖的方法可由能夠執行EDA工具的計算裝置內的一或多個處理裝置所執行。可以將計算裝置特別設計用於高速計算，以便在大型和複雜的電路佈局上執行電遷移模擬。
在操作S102中，得到積體電路的佈局，並對積體電路的佈局進行模擬並檢查其是否符合電遷移規則。佈局包括組件的表示以及構成積體電路內各種電路的互連(例如金屬線和導通孔)。這些組件可包括金氧半導體場效電晶體(MOSFET)、雙極性電晶體(BJT)、二極體、電阻、電容和電感等。此外，佈局包括要製造在積體電路之基底上的組件的幾何構造。佈局資料通常由GDS檔所提供。最常見的工業標準電路佈局文件格式包括GDSII、GDSIII和GDSIV。例如，積體電路中的每一電路的佈局可以包括多個電晶體、在基底表面上方在不同高度水平的多個金屬線以及在基底表面上方不同高度水平之間提供電性連接的多個導通孔。
在操作S104，對佈局執行佈局驗證(例如LVS)，以確保積體電路之電路的每一組件的所有連接均已正確建立。能夠將每一電路的佈局示意圖與電路網表(netlist)進行比較(尋找匹配項)的任何軟體都可以用於執行驗證。這樣的軟體程式對於本領域技術人員是已知的。
在操作S106，從佈局中擷取出佈局參數。佈局參數可包括有關互連的幾何信息，例如每一金屬線的長度、寬度和厚度以及每一導通孔的大小。佈局參數還可包括基於所選擇的材料(例如金屬線的鋁、銅或金；導通孔的鎢等)的金屬線和導通孔的材料屬性。每一金屬線還可包括不同金屬或金屬合金
的堆疊。導通孔也可包括金屬合金。
在一些實施例中，使用佈局參數來確定例如金屬線和導通孔之互連的寄生電氣特性。寄生電氣特性可包括金屬線和導通孔的阻抗、電容值和電感值。此外，當模擬電路佈局時，可使用寄生電氣特性來代替幾何佈局參數。
在操作S108中，基於電路組件的值和所擷取的佈局參數(或寄生電氣特性)對佈局進行模擬，以便確定電路特性。電路特性可包括電流消耗、電路的每一節點的電壓以及積體電路的整個電路中的電容值。模擬的電路屬性是用於確定電路佈局是否符合電遷移規則。在一些實施例中，例如積體電路用模擬程式(SPICE)的模擬工具可以用於基於電路組件的值和所擷取的佈局參數來模擬佈局。
在操作S110，儲存佈局的模擬電路特性以供後續程序使用。電路特性可儲存在任何已知的儲存元件或記憶體中，例如RAM、ROM、FLASH等。僅在電路佈局模擬第一次時，才需要儲存電路特性。
在操作S112，將模擬的電路特性與各種電遷移規則進行比較，以得到對應於模擬的電路特性的電遷移嚴重度比率。對每一模擬電路特性而言，電遷移嚴重度比率是設計中佈局的模擬電路特性(例如模擬電流)與來自晶圓代工廠的電遷移規則的電遷移限制(例如最大汲取電流)之間的比率。電遷移規則可以是預定的，並用於定義佈局的相應部分中的電流汲取。例如，如果流經特定金屬線的模擬電流超過或等於電遷移限制，則電遷移嚴重度比率等於或大於100%。反之，如果流經特定金屬線的模擬電流未超過電遷移限制，則電遷移嚴重度比率會小於100%。此外，基於每一金屬線和導通孔的各種幾何和材料特性的電遷移規則可用於比較模擬的電路特性。
在操作S114，根據電遷移嚴重度比率執行電遷移違規檢查，以便確定是否有電遷移違規存在。例如，如果特定金屬線的電遷移嚴重度比率是指
示通過特定金屬線的電流超過臨界值(例如電遷移限制)，則在特定金屬線上存在著電遷移違反。換言之，在特定金屬線上的電遷移規則檢查失敗，因此積體電路的佈局不符合要求。因此，應當修改對應於特定金屬線的佈局，以符合電遷移規則(操作S116)。
例如，示範性的電遷移規則可以對於長度或寬度大於特定尺寸的金屬線具有臨界電流。因此，如果金屬線所汲取的電流大於臨界電流，則確定電遷移嚴重度比率大於100%，且在金屬線上存在電遷移違規。因此，對應於金屬線的佈局將不符合示範性的電遷移規則。
在操作S116，改變佈局的一或多個部分。可以藉由使用使用者界面與佈局進行交互以手動進行更改，或者可以藉由執行模擬的計算機系統自動進行更改。在一些實施例中，改變的部分包括改變佈局中任何金屬線的寬度、長度、厚度和/或材料特性。在一些實施例中，改變的部分包括對佈局中導通孔的尺寸(即幾何尺寸)和數量的改變。在一些實施例中，改變的部分包括對電路組件之特徵的改變，例如改變佈局中的任何電晶體的摻雜分佈、閘極長度或閘極寬度。相應於發現佈局不符合電遷移規則，則對佈局進行更改。在做出改變之後，佈局在這裡將被稱為更新的佈局。
如果在操作S114中不存在電遷移違反，即發現每一模擬電流都符合電遷移規則，則根據佈局來製造積體電路(操作S118)。
第1圖的方法可執行在將被模擬以檢查是否符合電遷移規則的任何佈局。如果發現在佈局中所汲取的任何模擬電流值過高，則修改佈局以得到更新的佈局。在一些實施例中，第1圖的方法可對已更新的佈局再次執行第1圖的方法。在一些實施例中，僅檢查已更新的佈局的修改部分是否符合電遷移規則。
在根據積體電路的佈局製造半導體元件之前，對佈局執行電遷移
分析，以便偵測互連(例如金屬線和導通孔)是符合或是違反電遷移規則。當偵測到每一互連有符合電遷移規則時，將開始製造半導體元件。
在第1圖的方法中，在操作S112或S114中執行電遷移規則放鬆(relax)程序，以減小用於電遷移冗餘效應的電遷移嚴重度比率。電遷移規則放鬆程序是用於避免可忽略的電遷移違規，從而降低設計開銷和佈局尺寸的損失。
第2圖係顯示根據本揭露一些實施例所述之電遷移規則放鬆程序的流程圖。第2圖的流程圖可包括這裡未顯示的其他操作，並且可以與所顯示的不同順序來執行方法的各種所顯示的操作。第2圖的流程圖可以在第1圖之方法的操作S112或S114中執行。第3圖係顯示根據本揭露一些實施例所述之用於電遷移規則放鬆之藉由第2圖的電遷移規則放鬆程序所檢查的金屬段(metal segment)310a。
在操作S210，根據積體電路的目前模擬結果(例如模擬的電路特性)從佈局中選擇第3圖的金屬段310a。如先前所描述，在第1圖之方法的操作S108中可得到模擬的電路特性。此外，可以將模擬的電路特性與各種電遷移規則進行比較，以得到電遷移嚴重度比率。在一些實施例中，從佈局中選擇具有電遷移嚴重度比率大於特定值(例如80%)的金屬段。
在操作S220，確定在金屬段310a上方是否形成單一導通孔。如果僅有單一導通孔形成在金屬段310a上方並與金屬段310a接觸，則對金屬段310a保持電遷移規則且不會放鬆(操作S260)。反之，如果兩個(或更多個)導通孔320a和320b形成在金屬段310a上方並與金屬段310a接觸，則確定兩導通孔之間的距離是否小於或等於臨界距離(操作S230)。在第3圖的示範例中，兩導通孔320a和320b形成在金屬段310a上方並與金屬段310a接觸，以及導通孔320a和320b之間的距離為導通孔間隔D1。再者，導通孔320a和320b位於金屬段310a的兩側。
在一些實施例中，導通孔320a和320b之間的距離小於或等於3um(微米)。在一些實施例中，導通孔320a和320b之間的距離在特定範圍內，例如從1um到3um。值得注意的是，臨界距離或特定範圍是根據用於製造積體電路的製程的參數所決定。
在操作S230中，如果導通孔320a和320b之間的距離大於臨界距離，則對金屬段310a保持電遷移規則且不會放鬆(操作S260)。反之，如果導通孔320a和320b之間的距離小於或等於臨界距離，則根據積體電路的目前模擬結果(操作S240)來決定導通孔320a和320b是否具有相同的電流方向(例如向下或向上)。在一些實施例中，操作S230和S240的順序可以互換。
各導通孔的電流方向是表示電流流經導通孔的方向。在一些實施例中，當金屬段310a是用於傳輸電源信號VDD的電源網時，導通孔320a和320b的電流方向是向下的。在一些實施例中，當金屬段310a是用於傳輸接地信號VSS的接地網時，導通孔320a和320b的電流方向是向上的。在一些實施例中，當金屬段310a是用於傳輸信號的信號網時，導通孔320a和320b的電流方向可以是向上或向下。電流方向的說明將描述於後。
在操作S240，如果導通孔320a和320b具有不同的電流方向，例如一個是向上的方向而另一個是向下的方向，則對金屬段310a保持電遷移規則且不會放鬆(操作S260)。相反地，如果導通孔320a和320b具有相同的電流方向，則電遷移規則會被放鬆。在一些實施例中，藉由降低金屬段310a的電遷移嚴重度比率來放寬電遷移規則。如先前所描述，電遷移嚴重度比率是在設計中佈局的模擬電路特性(例如模擬電流)與根據晶圓廠設計規則的電遷移規則的電遷移限制(例如最大汲取電流)之比率。例如，假設金屬段310a的電遷移嚴重度比率原本為90%，則在操作S250中可以將金屬段310a的電遷移嚴重度比率降低至60%。因此，不需要額外的人力來確認具有較高的電遷移嚴重度比率的金屬
段310a，從而降低積體電路的成本。
第4圖係顯示根據本揭露一些實施例所示之積體電路之電路400的上視圖。電路400包括安排在單元陣列中的多個標準單元470_1至470_9。此外，每一標準單元470_1至470_9的外部邊界是使用虛線顯示。值得注意的是，單元陣列中的標準單元470_1至470_9的配置是作為說明，並非用以限制本揭露。
在各個實施例中，單元陣列中的行或列可以包括比第4圖所顯示的佈局更多的標準單元或更少的標準單元。在各種實施例中，單元陣列可以包括比第4圖所顯示的佈局更多或更少的行以及更多或更少的列。
電路400的電源網絡是用於盡可能有效地將電源和接地傳送到標準單元470_1至470_9的電晶體。電源網絡是配電網絡。一般而言，配電網絡應具有最小的電壓變化和較高的載流能力。例如，如果由電源網絡引起的電壓變化增大，則所輸送之電源的信號強度會減小，且會出現電流-阻抗(IR)下降。因此，積體電路的組件(例如標準單元或電晶體)遇到例如功能故障或是操作速度降低的問題，則會無法正常工作。
電路400的電源網絡是由大量的金屬線440_1至440_5和430_1至430_5所形成。例如，金屬線440_1至440_5形成在上層金屬層(例如頂部金屬層)中，且金屬線440_1至440_5被安排平行於X方向。金屬線430_1至430_5形成在上層金屬層下方的下層金屬層中，且金屬線430_1至430_5被安排平行於Y方向。因此，金屬線430_1至430_5是垂直於金屬線440_1至440_5。
電遷移長期以來是半導體工業中電源網絡會遇到的問題。當電子通過導體(例如金屬線/路徑)時，電子會透過靜電吸引而容易地將導體的金屬離子拉出。這將導致在電子流動方向上形成輕微的濃度梯度，其將會反過來建立相反的擴散梯度，即所謂的反向壓力，而反向壓力會容易地將離子移向較低密度的區域。假如電流以足夠高的電流密度流動了足夠長的時間，則“電子風
(electron wind)”效應會形成空洞，其最終將導致空隙，而最後會形成開路(open circuit)，因而降低積體電路的可靠性。
在電路400的電源網絡中，上層金屬層的金屬線440_1、440_3和440_5以及下層金屬層的金屬線430_1、430_3和430_5是用於傳輸電源信號VDD的電源網，以及金屬線440_1、440_3和440_5是通過上層金屬層和下層金屬層之間的導通孔而耦接到金屬線430_1、430_3和430_5。此外，上層金屬層的金屬線440_2和440_4以及下層金屬層的金屬線430_2和430_4是用於傳輸接地信號VSS的接地網，以及金屬線440_2和440_4是通過上層金屬層和下層金屬層之間的導通孔耦接到金屬線430_2和430_4。
第5A圖係顯示根據本揭露一些實施例所述之第4圖中沿著線A-AA之電路400的剖面圖。在5A圖中，標準單元470_1至470_3形成在基底405上方。在一些實施例中，基底405是矽基底。在一些實施例中，基底405的材料選自由體矽(bulk-Si)、SiP、SiGe、SiC、SiPC、Ge、SOI-Si、SOI-SiGe、III-VI材料及其組合組成的組合。
在第5A圖中，在標準單元470_1至470_3上方的第一金屬層M1中形成金屬線410_1。在第一金屬層M1上方的第一導通孔層V1中形成導通孔415_1、415_3和415_5。在第一導通孔層V1上方的第二金屬層M2中形成金屬線420_1，且金屬線420_1通過導通孔415_1、415_3和415_5耦接到金屬線410_1。在第二金屬層M2上方的第二導通孔層V2中形成導通孔425_1、425_3和425_5。金屬線430_1至430_5形成在第二導通孔層V2上方的第三金屬層M3中，以及金屬線430_1、430_3和430_5分別通過導通孔425_1、425_3和425_5而耦接到金屬線420_1。導通孔435_1、435_3和435_5形成在第三金屬層M3上方的第三導通孔層V3中。金屬線440_1形成在第三導通孔層V3上方的第四金屬層M4中，且金屬線440_1分別通過導通孔435_1、435_3和435_5而耦接到金屬線430_1、430_3和
430_5。
第5A圖中的金屬線440_1、430_1、430_3、430_5、420_1和410_1是配置為用於將電源信號VDD傳送到標準單元470_1至470_3的電源網。因此，流過每一導通孔415_1、415_3、415_5、425_1、425_3、425_5、435_1、435_3和435_5的電流是從第四金屬層M4至第一金屬層M1，即每一導通孔的電流方向為向下，如標號450所顯示。
第5B圖係顯示根據本揭露一些實施例所述之第4圖中沿著線B-BB之電路400的剖面圖。在第5B圖中，標準單元470_1至470_3形成在基底405上方。在標準單元470_1至470_3上方的第一金屬層M1中形成金屬線410_2。在第一導通孔層V1中形成導通孔415_2和415_4。在第二金屬層M2中形成金屬線420_2，以及金屬線420_2通過導通孔415_2和415_4而耦接到金屬線410_2。在第二導通孔層V2中形成導通孔425_2和425_4。在第三金屬層M3中形成金屬線430_2和430_4，以及金屬線430_2和430_4分別通過通孔425_2和425_4而耦接到金屬線420_2。在第三導通孔層V3中形成導通孔435_2和435_4。金屬線440_2形成在第四金屬層M4中，以及金屬線440_2分別通過導通孔435_2和435_4而耦接到金屬線430_2和430_4。
第5B圖中的金屬線440_2、430_2、430_4、420_2和410_2是配置為用於將接地信號VSS傳送到標準單元470_1至470_3的接地網。因此，流過每一導通孔415_2、415_4、425_2、425_4、435_2和435_4的電流是從第一金屬層M1流至第四金屬層M4，即每一導通孔的電流方向為向上，如標號460所顯示。
第6圖係顯示根據本揭露一些實施例所述之電遷移規則放鬆程序的流程圖。第6圖的流程圖可包括這裡未顯示的其他操作，並且可以與所顯示的不同順序來執行方法的各種所顯示的操作。第6圖的流程圖可以在第1圖之方法的操作S112或S114中執行。第7圖係顯示根據本揭露一些實施例所述之用於電遷
移規則放鬆的藉由第6圖的電遷移規則放鬆程序所檢查的第一導通孔330。
在操作S610，根據積體電路的目前模擬結果(例如模擬的電路特性)從佈局中選擇第7圖的第一導通孔330。如先前所描述，在第1圖方法的操作S108中得到了模擬的電路特性。此外，可以將模擬的電路特性與各種電遷移規則進行比較，以得到電遷移嚴重度比率。在一些實施例中，從佈局中選擇具有電遷移嚴重度比率大於特定值(例如80%)的導通孔。在一些實施例中，在操作S610中，根據積體電路的目前模擬結果從佈局中選取一導通孔陣列。
在操作S620中，確定在金屬段310b上方是否形成兩個第二導通孔。如果在金屬段310b上沒有形成兩個第二導通孔，則對第一導通孔330保持電遷移規則且不會放鬆(操作S660)。相反地，如果兩個第二導通孔340a和340b形成在金屬段310b上方並與金屬段310b接觸，則確定從第一導通孔330到第二通導孔340a和340b中的每一距離是否小於或等於到臨界距離(操作S630)。在第7圖的示範例中，兩個第二導通孔340a和340b形成在金屬段310b上方並與金屬段310b接觸。第一導通孔330和第二導通孔340a之間的距離是導通孔間距D2，以及第一導通孔330和第二導通孔340b之間的距離是導通孔間距D3。再者，第二導通孔340a和340b位於金屬段310a的兩側。換句話說，第一導通孔330位於第二導通孔340a和340b之間。在一些實施例中，第一導通孔330與各第二導通孔340a/340b之間的距離小於或等於3um(微米)。在一些實施例中，第一導通孔330與每一第二導通孔340a/340b之間的距離在特定範圍內，例如1um至3um。值得注意的是，臨界距離或特定範圍是根據用於製造積體電路的製程的參數所決定。
在操作S630中，如果第一導通孔330與第二導通孔340a或340b之間的距離大於臨界距離，則對第一導通孔330保持電遷移規則且不會放鬆(操作S660)。相反地，如果第一導通孔330與第二導通孔340a和340b中的每一個之間的距離小於或等於臨界距離，則確定第一導通孔330與第二導通孔340a和340b是
否具有相同的電流方向(例如根據積體電路的目前模擬結果(例如向下或向上)(操作S640)。在一些實施例中，操作S630和S640的順序可以互換。
如先前所描述，各導通孔的電流方向是表示電流流經導通孔的方向。在一些實施例中，當金屬段310b是用於傳輸電源信號VDD的電源網時，第一導通孔330與第二導通孔340a和340b的電流方向是向下的。在一些實施例中，當金屬段310b是用於傳輸接地信號VSS的接地網時，第一導通孔330與第二導通孔340a和340b的電流方向是向上的。在一些實施例中，當金屬段310b是用於傳輸信號的信號網時，第一導通孔330與第二導通孔340a和340b的電流方向可以是向上或向下。
在操作S640中，如果第一導通孔330以及第二導通孔340a和340b具有不同的電流方向，則對第一導通孔330保持電遷移規則且不會放鬆(操作S660)。相反地，如果第一導通孔330以及第二導通孔340a和340b具有相同的電流方向，則電遷移規則會放鬆。在一些實施例中，可藉由降低第一導通孔330的電遷移嚴重度比率來放鬆電遷移規則。
第8圖是依據本揭露一些實施例所述之電腦系統800。電腦系統800包括電腦810、顯示裝置820與使用者輸入介面830，其中電腦810包括處理器840、記憶體850和儲存裝置860。電腦810耦接至顯示裝置820以及使用者輸入介面830，其中電腦810可操作電子設計自動化(electronic design automation，EDA)工具。此外，電腦810可接收關於積體電路之佈局的資訊，並將佈局之特徵顯示在顯示裝置820。在一些實施例中，顯示裝置820是用於電腦810的圖形使用者介面(GUI)。此外，顯示裝置820與使用者輸入介面830可實現於電腦810中。使用者輸入介面830可以是鍵盤、滑鼠等。在電腦810中，儲存裝置860可儲存作業系統、應用程式與資料，其包括應用程式所需的輸入及/或由應用程式所產生的輸出。電腦810之處理器840可透過本揭露內容所暗示或明確描述之任何方法，
執行一或多個操作動作(不論是自動執行或透過使用者輸入)，例如電遷移模擬、佈局模擬或是目前汲取模擬。此外，在操作期間，處理器840可將儲存裝置860之應用程式載入至記憶體850，使得應用程式可被使用者使用，以產生、檢視及/或編輯用於積體電路設計的相關配置。
在一些實施例中，包括儲存有控制邏輯(軟體)的電腦可用或可讀媒體的設備或製造也被稱為電腦程式產品或程式儲存裝置。此包括但不限於電腦系統800以及實施上述的任意組合的有形製品。當由一或多個資料處理裝置(例如電腦系統800)執行時，這種控制邏輯會使這些資料處理裝置如本文所述一樣運行。
在一些實施例中，第1、2與6圖的操作被達成為儲存於非暫時性電腦可讀取記錄媒體中的程式功能。非暫時性電腦可讀取記錄媒體的實例包括但不僅限於外部的/可移除的及/或內部的/內建的(built-in)儲存器或記憶體單元，例如一或多個光碟(例如數位視訊光碟(DVD)、磁碟(例如硬碟)、半導體記憶體(例如，ROM、RAM、記憶卡)。
在此揭露中所敘述之佈局與模擬結果可被部分地，或完全地儲存在電腦可讀取之儲存媒體及/或硬體模組及/或硬體設備上。電腦可讀取之儲存媒體包含，但並未受限於揮發性記憶體、非揮發性記憶體、諸如碟片驅動器之磁性及光學儲存裝置、磁帶、光碟片(CD)、數位影音光碟機或數位視頻碟片(數位多功能碟片或數位視頻碟片)、或目前所已知或之後將發展之能儲存碼及/或資料的其他媒體。在此揭露中所描述之硬體模組或設備包含，但並未受限於應用特定積體電路(ASIC)、場效可規劃閘極陣列(FPGA)、專用或共享之處理器、及/或目前已知或之後將發展之其他的硬體模組或設備。
在此揭露中所描述之方法及操作可被部分地，或完全地實施為被儲存在電腦可讀取之儲存媒體或裝置中的代碼及/或資料，使得當電腦系統讀取
及執行該代碼及/或資料時，該電腦系統可執行相關聯的方法及處理。方法及操作亦可被部分地，或完全地實施於硬體模組或設備中，使得當該等硬體模組或設備被啟用時，它們可執行相關聯的方法及處理。應注意的是，該等方法及操作可使用代碼、資料、及硬體模組或設備的組合而實施。
本揭露提供了用於分析積體電路中電遷移(EM)之方法的實施例。通過根據積體電路的目前模擬結果(例如從積體電路的佈局得到的模擬電路特性)來執行電遷移規則放鬆程序，可以檢查冗餘電遷移放鬆準則，以便放鬆積體電路之佈局上的電遷移規則，從而防止了嚴格的電遷移規則所引起的過度設計，並減少了積體電路的設計面積和成本。此外，可以在EDA工具中實施電遷移規則放鬆程序，並且可以在設計流程中將其用於電遷移簽核(sign-off)。
本揭露提供一種用於分析積體電路中電遷移(EM)的方法。該方法包括：得到積體電路的佈局；根據積體電路的目前模擬結果從佈局中選擇一金屬段；以及根據佈局中位於金屬段上方之導通孔的數量來判斷是否對金屬段放鬆電遷移規則。導通孔是接觸於金屬段。
在一些實施例中，根據佈局中位於金屬段上方之導通孔數量來判斷是否對金屬段放鬆電遷移規則更包括：判斷是否兩導通孔形成在金屬段上方並與金屬段接觸；以及判斷兩導通孔之間的距離是否小於臨界距離。
在一些實施例中，兩導通孔是位於金屬段的兩側。
在一些實施例中，根據佈局中位於金屬段上方之導通孔數量來判斷是否對金屬段放鬆電遷移規則更包括：當兩導通孔之間的距離小於臨界距離時，根據積體電路的目前模擬結果判斷兩導通孔是否具有相同的電流方向；以及當兩導通孔具有相同的電流方向時，降低金屬段的電遷移嚴重度比率。
在一些實施例中，金屬段是電源網，以及兩導通孔具有向下的電流方向。
在一些實施例中，金屬段是接地網，以及兩導通孔具有向上的電流方向。
在一些實施例中，金屬段是信號網，以及兩導通孔具有向上或向下的電流方向。
在一些實施例中，分析積體電路中電遷移的方法更包括：當單一導通孔形成在金屬段上方時，維持金屬段的電遷移規則。
本揭露提供一種用於分析積體電路中電遷移的方法。該方法包括：得到積體電路的佈局；根據積體電路的目前模擬結果從佈局中選擇位於金屬段上方的第一導通孔；以及根據佈局中位於金屬段上方之第二導通孔的數量來判斷是否對第一導通孔放鬆電遷移規則。第一導通孔與第二導通孔是接觸於金屬段。
在一些實施例中，根據佈局中位於金屬段上方之第二導通孔的數量來判斷是否對第一導通孔放鬆電遷移規則更包括：判斷是否兩第二導通孔形成在佈局中的金屬段上方以及在第一導通孔的兩側；以及判斷第一導通孔與兩第二導通孔中的每一個之間的距離是否小於臨界距離。
在一些實施例中，兩第二導通孔是位於金屬段的兩側。
在一些實施例中，根據佈局中位於金屬段上方之第二導通孔的數量來判斷是否對第一導通孔放鬆電遷移規則更包括：當第一導通孔與兩第二導通孔中的每一個之間的距離小於臨界距離時，根據積體電路的目前模擬結果判斷第一導通孔與第二導通孔是否具有相同的電流方向；以及當第一導通孔與第二導通孔具有相同的電流方向時，降低第一導通孔的電遷移嚴重度比率。
在一些實施例中，金屬段是電源網，以及第一導通孔與第二導通孔具有向下的電流方向。
在一些實施例中，金屬段是接地網，以及第一導通孔與第二導通
孔具有向上的電流方向。
在一些實施例中，金屬段是信號網，以及第一導通孔與第二導通孔具有向上或向下的電流方向。
在一些實施例中，分析積體電路中電遷移的方法更包括：當單一第二導通孔形成在金屬段上方時，維持第一導通孔的電遷移規則。
本揭露提供一種非暫時性之電腦可讀取儲存媒體，該電腦可讀取儲存媒體儲存指令，當該指令藉由一電腦執行時，致使該電腦執行用於分析積體電路中電遷移的方法。該方法包括：得到積體電路的佈局；根據積體電路的目前模擬結果從佈局中選擇一金屬段；以及根據佈局中位於金屬段上方之導通孔的數量來判斷是否對金屬段放鬆電遷移規則。導通孔是接觸於金屬段。
在一些實施例中，根據佈局中位於金屬段上方之導通孔數量來判斷是否對金屬段放鬆電遷移規則更包括：判斷是否兩導通孔形成在金屬段上方並與金屬段接觸；以及判斷兩導通孔之間的距離是否小於臨界距離。
在一些實施例中，根據佈局中位於金屬段上方之導通孔數量來判斷是否對金屬段放鬆電遷移規則更包括：當兩導通孔之間的距離小於臨界距離時，根據積體電路的目前模擬結果判斷兩導通孔是否具有相同的電流方向；以及當兩導通孔具有相同的電流方向時，降低金屬段的電遷移嚴重度比率。
在一些實施例中，分析積體電路中電遷移的方法更包括：當單一導通孔形成在金屬段上方時，維持金屬段的電遷移規則。
雖然本發明已以較佳實施例發明如上，然其並非用以限定本發明，任何所屬技術領域中包括通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
S210-S260:操作
Claims (10)
- 一種用於分析一積體電路中電遷移的方法，包括：得到上述積體電路的一佈局；根據上述積體電路的一目前模擬結果從上述佈局中選擇一金屬段；以及根據上述佈局中位於上述金屬段上方之複數導通孔的數量以及每一上述導通孔的一電流方向來判斷是否對上述金屬段放鬆一電遷移規則，其中上述導通孔是接觸於上述金屬段。
- 如請求項1所述之方法，其中根據上述佈局中位於金屬段上方之上述導通孔的數量以及每一上述導通孔的上述電流方向來判斷是否對上述金屬段放鬆上述電遷移規則更包括：判斷是否兩個上述導通孔形成在上述金屬段上方並與上述金屬段接觸；以及判斷兩個上述導通孔之間的距離是否小於一臨界距離。
- 如請求項2所述之方法，其中根據上述佈局中位於金屬段上方之上述導通孔的數量以及每一上述導通孔的上述電流方向來判斷是否對上述金屬段放鬆上述電遷移規則更包括：當兩個上述導通孔之間的距離小於上述臨界距離時，根據上述積體電路的上述目前模擬結果判斷兩個上述導通孔是否具有相同的上述電流方向；以及當兩個上述導通孔具有相同的上述電流方向時，降低上述金屬段的一電遷移嚴重度比率。
- 一種用於分析一積體電路中電遷移的方法，包括：得到上述積體電路的一佈局；根據上述積體電路的一目前模擬結果，從上述佈局中選擇位於一金屬段上方的一第一導通孔；以及 根據上述佈局中位於上述金屬段上方之複數第二導通孔的數量以及每一上述第一導通孔和上述第二導通孔的一電流方向來判斷是否對上述第一導通孔放鬆一電遷移規則，其中上述第一導通孔與上述第二導通孔是接觸於上述金屬段。
- 如請求項4所述之方法，其中根據上述佈局中位於上述金屬段上方之上述第二導通孔的數量以及每一上述第一導通孔和上述第二導通孔的上述電流方向來判斷是否對上述第一導通孔放鬆上述電遷移規則更包括：判斷是否兩個上述第二導通孔形成在上述佈局中的上述金屬段上方以及在上述第一導通孔的兩側；以及判斷上述第一導通孔與兩個上述第二導通孔中的每一者之間的距離是否小於一臨界距離。
- 如請求項5所述之方法，其中根據上述佈局中位於上述金屬段上方之上述第二導通孔的數量以及每一上述第一導通孔和上述第二導通孔的上述電流方向來判斷是否對上述第一導通孔放鬆上述電遷移規則更包括：當上述第一導通孔與兩個上述第二導通孔中的每一者之間的距離小於上述臨界距離時，根據上述積體電路的上述目前模擬結果判斷上述第一導通孔與兩個上述第二導通孔是否具有相同的上述電流方向；以及當上述第一導通孔與兩個上述第二導通孔具有相同的上述電流方向時，降低上述第一導通孔的一電遷移嚴重度比率。
- 一種非暫時性之電腦可讀取儲存媒體，其中上述電腦可讀取儲存媒體儲存一指令，以及當上述指令藉由一電腦執行時，致使上述電腦執行用於分析一積體電路中電遷移的方法，以及上述方法包括：得到上述積體電路的一佈局；根據上述積體電路的一目前模擬結果，從上述佈局中選擇一金屬段；以及 根據上述佈局中位於上述金屬段上方之複數導通孔的數量以及每一上述導通孔的一電流方向來判斷是否對上述金屬段放鬆一電遷移規則，其中上述導通孔是接觸於上述金屬段。
- 一種用於分析一積體電路中電遷移的方法，包括：得到上述積體電路的一佈局；根據上述積體電路的一目前模擬結果，從上述佈局中選擇一金屬段；當單一導通孔形成在上述佈局的上述金屬段上方且接觸上述金屬段時，維持上述金屬段的一電遷移規則；以及當兩第一導通孔形成在上述佈局的上述金屬段上方且接觸上述金屬段時，放鬆上述金屬段的上述電遷移規則，其中上述兩第一導通孔具有相同的電流方向。
- 一種用於分析一積體電路中電遷移的方法，包括：得到上述積體電路的一佈局；根據上述積體電路的一目前模擬結果，從上述佈局中選擇一第一導通孔，其中上數第一導通孔是形成在上述佈局的一金屬段上方且接觸上述金屬段；當單一第二導通孔形成在上述金屬段上方且接觸上述金屬段時，維持上述第一導通孔的一電遷移規則；以及當兩第二導通孔形成在上述金屬段上方且接觸上述金屬段時，放鬆上述第一導通孔的上述電遷移規則，其中上述第一導通孔以及上述兩第二導通孔具有相同的電流方向。
- 一種非暫時性之電腦可讀取儲存媒體，其中上述電腦可讀取儲存媒體儲存一指令，以及當上述指令藉由一電腦執行時，致使上述電腦執行用於分析一積體電路中電遷移的方法，以及上述方法包括：得到上述積體電路的一佈局； 根據上述積體電路的一目前模擬結果，從上述佈局中選擇一金屬段；當單一導通孔形成在上述佈局的上述金屬段上方且接觸上述金屬段時，維持上述金屬段的一電遷移規則；以及當兩第一導通孔形成在上述佈局的上述金屬段上方且接觸上述金屬段時，放鬆上述金屬段的上述電遷移規則，其中上述兩第一導通孔具有相同的電流方向。
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| US11113443B1 (en) * | 2020-06-12 | 2021-09-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit with thicker metal lines on lower metallization layer |
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| CN113065308B (zh) * | 2021-03-19 | 2022-08-09 | 长江存储科技有限责任公司 | 金属互连线的自限制效应阈值的确定方法及其确定装置 |
| US20230238280A1 (en) * | 2022-01-26 | 2023-07-27 | International Business Machines Corporation | Adaptive fill techniques for avoiding electromigration |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5581475A (en) * | 1993-08-13 | 1996-12-03 | Harris Corporation | Method for interactively tailoring topography of integrated circuit layout in accordance with electromigration model-based minimum width metal and contact/via rules |
| US7739632B2 (en) * | 2006-08-18 | 2010-06-15 | International Business Machines Corporation | System and method of automated wire and via layout optimization description |
| US7823102B2 (en) * | 2005-12-17 | 2010-10-26 | Gradient Design Automation Inc. | Thermally aware design modification |
| US8631372B2 (en) * | 2012-02-10 | 2014-01-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | System and method of electromigration mitigation in stacked IC designs |
| TWI574365B (zh) * | 2015-02-12 | 2017-03-11 | 台灣積體電路製造股份有限公司 | 積體電路結構及其製造方法 |
| TW201903991A (zh) * | 2017-04-10 | 2019-01-16 | 日商瑞薩電子股份有限公司 | 半導體裝置 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7603641B2 (en) * | 2003-11-02 | 2009-10-13 | Mentor Graphics Corporation | Power/ground wire routing correction and optimization |
| JP4674164B2 (ja) * | 2006-01-11 | 2011-04-20 | 富士通セミコンダクター株式会社 | レイアウト方法、ｃａｄ装置、プログラム及び記憶媒体 |
| US20080086708A1 (en) * | 2006-10-05 | 2008-04-10 | Dan Rittman | System and method for automatic elimination of electromigration and self heat violations of a mask layout block, maintaining the process design rules correctness |
| JP2008134845A (ja) * | 2006-11-28 | 2008-06-12 | Toshiba Corp | 半導体集積回路のレイアウトデータ作成装置及びレイアウトデータ作成方法、半導体装置の製造方法 |
| US8056039B2 (en) * | 2008-05-29 | 2011-11-08 | International Business Machines Corporation | Interconnect structure for integrated circuits having improved electromigration characteristics |
| JP5938712B2 (ja) * | 2010-10-19 | 2016-06-22 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
| US9208277B1 (en) * | 2011-08-19 | 2015-12-08 | Cadence Design Systems, Inc. | Automated adjustment of wire connections in computer-assisted design of circuits |
| US8648592B2 (en) * | 2011-09-13 | 2014-02-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device components and methods |
| US9311440B2 (en) * | 2012-05-10 | 2016-04-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | System and method of electromigration avoidance for automatic place-and-route |
| US8793632B2 (en) * | 2012-05-31 | 2014-07-29 | Freescale Semiconductor, Inc. | Techniques for electromigration stress determination in interconnects of an integrated circuit |
| US8826216B2 (en) * | 2012-06-18 | 2014-09-02 | International Business Machines Corporation | Token-based current control to mitigate current delivery limitations in integrated circuits |
| US9165882B2 (en) * | 2013-09-27 | 2015-10-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Power rail for preventing DC electromigration |
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| US9665680B2 (en) * | 2014-05-30 | 2017-05-30 | Regents Of The University Of Minnesota | Cell-level signal electromigration |
| US9455220B2 (en) * | 2014-05-31 | 2016-09-27 | Freescale Semiconductor, Inc. | Apparatus and method for placing stressors on interconnects within an integrated circuit device to manage electromigration failures |
| US9710577B2 (en) * | 2015-10-07 | 2017-07-18 | International Business Machines Corporation | Heat source integration for electromigration analysis |
| US10460070B2 (en) | 2016-01-28 | 2019-10-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Optimized electromigration analysis |
| US10157257B2 (en) | 2016-09-22 | 2018-12-18 | Taiwan Semiconductor Manufacturing Company Limited | Method for analyzing an electromigration (EM) rule violation in an integrated circuit |
| US10157258B2 (en) * | 2016-11-18 | 2018-12-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for evaluating failure-in-time |
| US10574198B2 (en) * | 2016-12-22 | 2020-02-25 | Nxp Usa, Inc. | Integrated circuit devices with selectively arranged through substrate vias and method of manufacture thereof |
| US10651201B2 (en) * | 2017-04-05 | 2020-05-12 | Samsung Electronics Co., Ltd. | Integrated circuit including interconnection and method of fabricating the same, the interconnection including a pattern shaped and/or a via disposed for mitigating electromigration |
| US10963609B2 (en) * | 2019-08-08 | 2021-03-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for analyzing electromigration (EM) in integrated circuit |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5581475A (en) * | 1993-08-13 | 1996-12-03 | Harris Corporation | Method for interactively tailoring topography of integrated circuit layout in accordance with electromigration model-based minimum width metal and contact/via rules |
| US7823102B2 (en) * | 2005-12-17 | 2010-10-26 | Gradient Design Automation Inc. | Thermally aware design modification |
| US7739632B2 (en) * | 2006-08-18 | 2010-06-15 | International Business Machines Corporation | System and method of automated wire and via layout optimization description |
| US8631372B2 (en) * | 2012-02-10 | 2014-01-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | System and method of electromigration mitigation in stacked IC designs |
| TWI574365B (zh) * | 2015-02-12 | 2017-03-11 | 台灣積體電路製造股份有限公司 | 積體電路結構及其製造方法 |
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