TWI824630B - 降低寄生電阻之二維材料場效電晶體 - Google Patents

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Abstract

本發明提供一種形成用一二維材料形成之一場效電晶體裝置的方法。該場效電晶體裝置包括：一通道，其由一基板上之該二維材料組成；及一高k值閘極介電質，其在該通道上且在一側壁間隔物下方並圍繞該側壁間隔物延伸。場效電晶體包括在該高k值閘極介電質內部且在該通道上方之一金屬閘極。源極/汲極在該基板上之該二維材料之一部分上。該源極/汲極鄰接該側壁間隔物且由一雙層金屬組成。

Description

降低寄生電阻之二維材料場效電晶體
本發明大體上係關於半導體裝置形成之領域，且更特定言之，係關於使用用於通道之2維材料及用於源極/汲極之雙層金屬形成場效電晶體。
半導體製程技術中之持續創新正在實現更高整合密度及裝置按比例調整。隨著半導體工業超越五奈米技術節點及以上，諸如場效電晶體(FET)之平面及非平面半導體裝置結構必須按比例調整至更小尺寸以提供增加的每佔據面積裝置寬度。
用於半導體裝置之超薄2維(2D)材料之研發提供用於減小裝置間距及實現更小裝置尺寸之途徑。2D材料為一類新興的奈米結構低維材料，其在製造下一代微型化電子及光電子裝置中具有巨大潛力。一實例為石墨烯，由於其非凡的電特性，諸如高載流子移動力、寬吸收光譜及快速回應時間，其已吸引大量關注且在物理學、材料、奈米工程及光電應用中引起廣泛研究。然而，缺少帶隙阻礙了其用於電子裝置應用之潛力，從而引起探究其他2D分層材料之巨大動機。其中，諸如MoS 2及WS 2之過渡金屬二硫屬化物(TMD)由於其特殊性質而受到相當大的關注，該等性質包括在可見光範圍內之直接帶隙、大的吸收係數、大的激子結合能及對層間相互作用之敏感性。
本發明之實施例揭示一種用二維材料所形成之場效電晶體裝置，其包括由基板上之二維材料組成的通道。該場效電晶體裝置包括在通道上且在側壁間隔物下方並圍繞側壁間隔物延伸的高k值閘極介電質。場效電晶體具有在高k值閘極介電質內部且在通道上方的金屬閘極。本發明之實施例揭示具有在二維材料之一部分上且鄰接側壁間隔物之源極/汲極的場效電晶體裝置。本發明之實施例提供用於源極/汲極的雙層金屬。
本發明之實施例揭示一種由用於通道之二維材料形成的第二場效電晶體裝置。該通道由基板上之二維材料的較薄部分組成。高k值閘極介電材料在通道上且在二維材料之豎直部分上。第二場效電晶體包括在通道上方之高k值閘極介電材料上的金屬閘極。源極/汲極在基板上之二維材料的較厚部分上。源極/汲極鄰接側壁間隔物的底部部分。本發明之實施例揭示源極/汲極係由雙層金屬組成。二維材料之豎直部分係二維材料之在側壁間隔物之底部部分上的較薄部分。
本發明之實施例提供一種藉由在具有非導電表面之基板上方沈積二維材料之層而由用於通道之二維材料來形成場效電晶體通道的方法。該方法包括在二維材料上方沈積第一金屬材料之層且在第一金屬上方沈積由硬式遮罩材料覆蓋之第二金屬之層。該方法包括移除硬式遮罩之一部分及第二金屬之一部分。在第二金屬及硬式遮罩上形成側壁間隔物。該方法包括移除第一金屬之曝露部分及第一金屬之在側壁間隔物下方之一部分且在二維材料、側壁間隔物及硬式遮罩之曝露表面上方沈積高k值閘極介電材料。此外，該方法包括在高k值介電材料內部形成金屬閘極。
本發明之實施例認識到，使用奈米片堆疊對於裝置架構及持續互補金屬氧化半導體(CMOS)裝置之形成愈來愈普遍。本發明之實施例認識到，使用奈米片堆疊為擴展CMOS裝置按比例調整的主要驅動因素，然而，因為在內部間隔物形成期間通常可發生閘極至閘極夾斷，所以使用奈米片堆疊用於CMOS裝置按比例調整似乎受限於超過40 nm閘極間距的延伸。
本發明之實施例認識到，歸因於由當前奈米片堆疊所形成之裝置的短通道效應限制，使用具有用於裝置通道之典型奈米片矽片(例如，大約5 nm厚)之奈米片堆疊的當前CMOS裝置形成將閘極間距限於40 nm範圍。另外，由於量子限制效應開始使裝置效能降級，因此使用當前奈米片堆疊用於裝置防止矽通道厚度降低至低於約5 nm之當前厚度，從而改良裝置靜電控制。本發明之實施例認識到，提供較薄通道以改良靜電控制而不引發量子限制效應係合乎需要的。
本發明之實施例認識到，正在探究使用二維(2D)材料來提供較薄通道。在電晶體裝置中使用2D材料之主要挑戰中之一者為伴隨使用極薄2D材料而發生之高寄生電阻。2D材料為藉由僅一個或若干個原子之厚度的性質所定義的一類奈米材料。2D材料之實例包括但不限於石墨烯、單原子厚度六邊形或蜂窩狀配置之碳原子片、矽烯、二硫化鉬(MoS 2)、硼及鍺烯。本發明之實施例認識到，源極/汲極接觸電阻為在由2D材料所形成之裝置中出現的額外寄生電阻的一個來源。
本發明之實施例提供用於由作為裝置通道之2D材料形成的場效電晶體(FET)之源極/汲極的雙層金屬。具有雙層金屬源極/汲極的場效裝置降低裝置寄生電阻。本發明之實施例提供雙層金屬源極/汲極，其使用與2D材料接觸的第一金屬層，相比於雙層金屬中在第一金屬上方之第二金屬層，該第一金屬層提供與2D金屬之更低接觸電阻。第二金屬為低體電阻率金屬。相較於使用2D材料形成的先前所揭示之FET裝置，源極/汲極之雙層金屬中的第一金屬層及第二金屬層之組合降低寄生電阻且改良用2D材料所形成之FET裝置的功能性。
另外，本發明之實施例揭示一種用於FET裝置之半導體結構，該裝置形成有由2D材料組成之通道，其中高k值閘極介電材料在側壁間隔物下方延伸，該側壁間隔物鄰接圍繞金屬閘極之高k值閘極介電材料。在側壁間隔物下方之高k值閘極介電材料之延伸部提供金屬閘極與高k值閘極介電材料延伸部下方之2D材料之間的較佳電耦接。在高k值閘極介電質延伸部下方的2D材料為2D材料層之一部分，其與作為FET裝置之通道的2D材料之部分直接接觸。以此方式，在側壁間隔物下方之高k值閘極介電質延伸部在高k值閘極介電質延伸部下方之2D材料中產生額外載流子，以改良FET裝置效能。
本發明之實施例亦提供第二FET裝置，其中通道中之2D材料為2D材料之極薄層以改良FET裝置靜電性。第二FET裝置亦包括在源極/汲極下方之較厚2D材料以降低外部裝置電阻。
本發明之實施例揭示一種形成具有2D材料通道及雙層金屬源極/汲極之FET裝置的方法，該雙層金屬源極/汲極具有在側壁間隔物下方之高k值閘極介電質延伸部。該方法包括在具有非導電表面之基板上方沈積2D材料之極薄層。該方法包括在2D材料上方沈積第一金屬之層且在第一金屬上方沈積第二金屬之層，其中第二金屬比第一金屬厚五至十五倍。在第二金屬上方沈積硬式遮罩且在硬式遮罩上沈積並圖案化遮罩。該方法包括移除硬式遮罩及第二金屬之一部分，且接著在剩餘的硬式遮罩及第二金屬之豎直側面上形成側壁間隔物。濕式蝕刻製程(諸如，硫酸蝕刻)移除第一金屬之曝露部分且側向地蝕刻第一金屬之在側壁間隔物下方延伸之一部分。該方法包括在硬式遮罩、間隔物及2D材料之曝露表面上方保形地沈積高k值閘極介電材料之層。使用保形沈積製程，諸如原子層沈積，在側壁間隔物下方之第一金屬之底切區中沈積高k值閘極介電材料。高k值閘極介電材料填充底切區，從而在側壁間隔物下方形成延伸部或高k值閘極介電質基腳。該方法包括沈積金屬閘極材料且執行平坦化或拋光操作以在FET裝置之2D材料通道上方之高k值閘極介電材料上形成金屬閘極。
提供參看隨附圖式之以下描述以幫助全面理解由申請專利範圍及其等效物所定義的本發明之例示性實施例。已出於說明之目的呈現本發明之各種實施例之描述，但該等描述並不意欲為詳盡的或限於所揭示之實施例。在不脫離所描述實施例之範疇及精神的情況下，許多修改及變化對一般熟習此項技術者而言將顯而易見。本文中所使用之術語經選擇以最佳地解釋一或多個實施例之原理、實際應用或優於行業中發現之技術的技術改良，或使其他一般熟習此項技術者能夠理解本文中所揭示之實施例。因此，一般熟習此項技術者將認識到，可在不脫離本發明之範疇及精神的情況下對本文中所描述之實施例進行各種改變及修改。所描繪之製程步驟中之一些可經組合作為整合製程步驟。此外，為清晰及簡明起見，可省略熟知功能及構造之描述。
在以下描述及申請專利範圍中所使用之術語及字語並不限於書面含義，而僅用於實現對本發明之清晰且一致的理解。因此，對於熟習此項技術者應顯而易見，提供本發明之例示性實施例的以下描述係僅出於說明目的而非出於限制如所附申請專利範圍及其等效物所界定之本發明的目的。
應理解，除非上下文另外清晰地指示，否則單數形式「一(a/an)」及「該(the)」包括複數個指示物。因此，例如，除非上下文另外清晰地規定，否則對「組件表面」之提及包括對此類表面中之一或多者的提及。
出於下文描述之目的，諸如「上部」、「下部」、「右方」、「左方」、「豎直」、「水平」、「頂部」、「底部」及其衍生詞之術語應與所揭示結構及方法有關，如圖式中所定向。諸如「在…上方」、「上覆」、「頂部」、「在頂部上」、「定位於…上」或「定位於…之頂部上」之術語意謂諸如第一結構之第一元件存在於諸如第二結構之第二元件上，其中諸如介面結構之介入元件可存在於第一元件與第二元件之間。術語「直接接觸」意謂諸如第一結構之第一元件與諸如第二結構之第二元件在兩個元件之介面處無任何中間導電、絕緣或半導體層之情況下相連接。
為了不混淆本發明之實施例的呈現，在以下詳細描述中，此項技術中已知之一些處理步驟或操作可出於呈現及說明之目的而組合，且在一些例子中可能尚未詳細地描述。在其他例子中，可能根本不描述此項技術中已知之一些處理步驟或操作。應理解，以下描述更集中於本發明之各種實施例的獨特特徵或元件。
本文中揭示所主張之結構及方法的詳細實施例。下文所描述之方法步驟並不形成用於在半導體晶片上製造積體電路的完整製程流程。本發明實施例可與此項技術中當前使用的用於半導體晶片及裝置之積體電路製造技術相結合來實踐，且僅包括與用於理解所描述之實施例所必要一樣多的通常實踐之製程步驟。圖式表示半導體晶片或基板(諸如，半導體晶圓)在製造期間的橫截面部分，且並不按比例繪製，而是經繪製以示出所描述實施例之特徵。本文中所揭示之特定結構及功能細節不應解釋為限制性的，而僅為用於教示熟習此項技術者以各種方式使用本公開之方法及結構的代表性基礎。在本說明書中，可省略熟知特徵及技術之細節以避免不必要地混淆所呈現之實施例。
在本說明書中，對「一個實施例」、「其它實施例」、「另一實施例」、「一實施例」等之提及指示所描述之實施例可包括特定特徵、結構或特性，但每一實施例可能未必包括該特定特徵、結構或特性。此外，此類片語未必指同一實施例。另外，當結合一實施例來描述特定特徵、結構或特性時，應理解，無論是否明確地描述，結合其他實施例實現此特徵、結構或特性為熟習此項技術者所瞭解。應理解，儘管術語第一、第二等可在本文中用以描述各種元件，但此等元件不應受此等術語限制。此等術語僅用以將一個元件與另一元件區分開來。因此，下文所論述之第一元件可在不脫離本發明概念之範疇的情況下被稱為第二元件。
金屬材料及犧牲材料之沈積製程包括例如化學氣相沈積(CVD)、物理氣相沈積(PVD)、原子層沈積(ALD)或氣體團簇離子束(GCIB)沈積。CVD為沈積製程，在該製程中，在高於室溫(例如，約25 ℃至約900 ℃)下在氣態反應物之間進行化學反應而形成沈積物種。將反應之固體產物沈積於表面上，固體產物之膜、塗層或層將形成於該表面上。CVD製程之變化包括但不限於常壓CVD (APCVD)、低壓CVD (LPCVD)、電漿增強CVD (PECVD)及金屬有機CVD (MOCVD)，且亦可使用其組合。在使用PVD之替代實施例中，濺鍍設備可包括直流二極體系統、射頻濺鍍、磁控濺鍍或離子化金屬電漿濺鍍。在使用ALD之替代實施例中，化學前驅體一次一個地與材料之表面反應以將薄膜沈積於表面上。在使用氣體團簇離子束(GCIB)沈積之替代實施例中，允許高壓氣體在真空中膨脹，隨後冷凝成簇。該等簇可經離子化且導引至表面上，從而提供高度異向性沈積。
如本文中所使用之選擇性蝕刻包括但不限於使用微影、光微影、極紫外線(EUV)微影製程或任何其他已知半導體圖案化製程中之一者來圖案化，繼之以一或多種蝕刻製程。各種材料在本文中被稱作經移除或「經蝕刻」，其中蝕刻通常係指一或多種製程，其實施一或多種材料之移除，同時使在微影製程期間經遮蔽之材料之其他受保護區域不受影響。蝕刻製程之一些實例包括但不限於以下製程：諸如使用反應性離子蝕刻(RIE)或離子束蝕刻(IBE)之乾式蝕刻製程、濕式化學蝕刻製程或此等蝕刻製程之組合。可使用電漿來執行乾式蝕刻。離子研磨、濺鍍蝕刻或反應性離子蝕刻(RIE)用惰性氣體之高能離子轟擊晶圓，該等離子大約自一個方向接近晶圓，且因此此等製程為異向性或定向蝕刻製程。
現參看圖式。圖式提供根據本發明之一或多個實施例的在製造之中間階段中的半導體裝置之示意性橫截面圖示。該裝置提供本發明之裝置之示意性表示，且就裝置元件尺度而言，該等表示並不被視為精確的或限制性的。
圖1描繪根據本發明之實施例的在將2D材料2、第一金屬3、第二金屬4及硬式遮罩(HM) 5沈積於基板1上之後的半導體結構之橫截面圖。在各種實施例中，基板1為半導體基板、晶圓或具有氧化層之晶圓之一部分，諸如具有二氧化矽(SiO 2)之絕緣層的矽基板。基板1或基板1之表面係由電絕緣材料組成。基板1可由提供足夠機械性質(例如，硬度、耐化學性、平坦度、耐受半導體處理溫度之能力等)之任何非導電材料組成，以用於使用2D材料2形成場效電晶體(FET)。
2D材料2可為當前使用或處於研發中以用作FET裝置中之通道的任何2D半導體材料。相比於矽基材料通道，將2D材料用於FET通道可提供更薄的通道。使用由2D材料2提供之較薄通道可改良鄰近FET裝置之間的閘極間距。舉例而言，2D材料2可為過渡金屬二硫屬化物材料，其中過渡金屬來自元素週期表中之第VI族、第V族及第VI族，且二硫屬元素可為硫屬元素材料之兩個分子，諸如硫、硒或碲，但2D材料2不限於此等材料。2D材料2可為MoSe 2、MoTe 2、WS 2及WSe 2中之一者，但在其他實施例中，其可由不同2D材料組成。2D材料2之極薄層可例如使用ALD沈積，但不限於此沈積製程。2D材料2之厚度可在0.7 nm與3 nm之間的範圍內，但不限於此等厚度。在各種實施例中，如所描繪，2D材料2駐存於基板1上。
第一金屬3駐存於2D材料2上。第一金屬3可為與2D材料2具有低電接觸電阻率之金屬材料。舉例而言，相比於第二金屬，第一金屬3與2D材料2具有更低的電接觸電阻率。在各種實施例中，第一金屬3為鉍(Bi)，但不限於此金屬材料。第一金屬3可例如藉由ALD沈積。第一金屬3之厚度可為大約3 nm，但在其他實例中，其可更薄或更厚。在一些實施例中，第一金屬3之厚度應小於或等於高k值閘極介電質之厚度的兩倍。第一金屬3需要提供足夠薄的層以允許夾斷稍後在圖5中所沈積之高k值閘極電極。
第二金屬4為具有低體電阻率之金屬材料。第二金屬4將形成FET裝置之源極/汲極接點之一部分。舉例而言，第二金屬4可為鎢，其可包括襯料(例如，氮化鈦)，但第二金屬4可為與半導體處理以及FET操作及應用相容之具有低體電阻率的另一金屬材料。第二金屬4及第一金屬3可形成用於FET裝置之源極/汲極的雙層金屬結構。第二金屬4可比第一金屬3厚，且其厚度可在15 nm至50 nm範圍內但不限於此等厚度。第二金屬4可藉由例如PVD、CVD或ALD中之一者沈積。
HM 5駐存於第二金屬4上。HM 5可為任何硬式遮罩材料，諸如但不限於SiN。HM 5可藉由任何已知硬式遮罩沈積法(諸如，CVD、PVD等)來沈積。
圖2描繪根據本發明之實施例的在沈積遮罩材料且選擇性地移除第二金屬4及HM 5之一部分之後的半導體結構之橫截面圖。如所描繪，圖2包括基板1、2D材料2、第一金屬3、第二金屬4、HM 5及遮罩21。如所描繪，經圖案化遮罩21在蝕刻製程之後保留在HM 5及第二金屬4之剩餘部分上。遮罩21可為用於半導體製程中之任何合適的遮罩材料(例如，抗蝕劑、軟遮罩等)。
使用異向性蝕刻製程，諸如RIE，在第一金屬3上方移除HM 5及第二金屬4之一部分。第一金屬3在蝕刻製程期間充當保護2D材料2之緩衝劑。在稍後處理步驟之後將成為2D材料2中之通道區域的位置上方移除HM 5及第二金屬4之部分。
圖3描繪根據本發明之實施例的在移除遮罩21且形成間隔物33之後的半導體結構之橫截面圖。如所描繪，圖3包括圖2之元件，無遮罩21且有間隔物33。
在各種實施例中，間隔物33為使用諸如ALD或CVD之保形沈積製程所沈積的側壁間隔物。間隔物33可由在FET裝置中所使用之任何已知側壁間隔物材料組成。舉例而言，間隔物33可由介電材料組成。間隔物材料之一些實例包括但不限於氮化矽(SiN)、碳化矽(SiC)、氮氧化矽(SiON)、經碳摻雜之氧化矽(SiOC)、經氟摻雜之氧化矽(SiO:F)、碳氮化矽(SiCN)、氮化硼(BN)、氮化矽硼(SiBN)、碳氮化矽硼(SiBCN)、碳氮氧化矽(SiOCN)、氧化矽及其組合。介電材料可為具有小於約7且較佳小於約5之介電常數的低k值材料。間隔物33可藉由任何合適技術形成，諸如先沈積，接著進行定向蝕刻。沈積可包括但不限於原子層沈積(ALD)、化學氣相沈積(CVD)。定向蝕刻可包括但不限於反應性離子蝕刻(RIE)。
可以大約5 nm之水平寬度沈積間隔物33。在一些實例中，第二金屬4及HM 5之側壁上之間隔物33的水平寬度可更薄或更厚。使用已知間隔物形成製程，可藉由RIE將間隔物33的在第一金屬3及HM 5之曝露水平表面上的部分移除，留下間隔物33之側壁間隔物。
圖4描繪根據本發明之實施例的在移除第一金屬3的在間隔物33下方之一部分之後的半導體結構之橫截面圖。使用利用對間隔物33具有選擇性之化學物質的等向性蝕刻製程(例如，濕式蝕刻製程)，以移除第一金屬3之在間隔物33下方之一部分。舉例而言，硫酸可用於蝕刻第一金屬3之在間隔物33下方之部分。如圖4中所描繪，側向蝕刻底切或移除第一金屬3之在間隔物33下方之部分。側向底切水平地延伸至第二金屬4之鄰接間隔物33的邊緣。
圖5描繪根據本發明之實施例的在將高k值介電質55沈積於半導體結構上方之後的半導體結構之橫截面圖。如所描繪，圖5包括圖4之元件及高k值介電質55。高k值介電質55可由在互補金屬氧化半導體(CMOS)製程及裝置中用於高k值閘極介電材料的任何合適材料組成。舉例而言，高k值閘極介電質55可為但不限於諸如以下各者之金屬氧化物材料中之一者：氧化鉿(例如，HfO 2)、氧化鉿矽、氮氧化鉿矽(例如，HfSiON)、氧化鑭(例如，La 2O 3)、氧化鉭(例如，TaO)、氧化鈦(例如，TiO)及任何其他合適的高k值介電材料。在一些實施例中，高k值介電質55可包括摻雜劑，諸如鑭、鋁、鎂。使用保形沈積製程，諸如ALD或CVD，可在HM 5、2D材料2之曝露表面上方、圍繞且在間隔物33下方沈積高k值介電質55之層。在高k值介電質55之保形沈積期間夾斷且填充鄰近於2D材料2且在間隔物33下方的底切區域。用高k值介電質55填充間隔物33之下的底切區為稍後所沈積之閘極電極提供與2D材料2的較強耦接。高k值介電質55在HM 5上之厚度可相當薄且可在1.5 nm至10 nm之範圍內，但不限於此範圍。如所描繪，高k值介電質55不在由第一金屬3及第二金屬4組成之源極/汲極下方延伸。
圖6描繪根據本發明之實施例的在沈積且平坦化金屬閘極61之後的半導體結構之橫截面圖。如所描繪，圖6包括圖5之元件及在高k值介電質55內部之金屬閘極61。金屬閘極61在高k值介電質55上方且在各種實施例中，金屬閘極61可包含任何合適的導電材料，包括但不限於經摻雜之多晶或非晶矽、鍺、矽鍺、金屬(例如，鎢(W)、鈦(Ti)、鉭(Ta)、釕(Ru)、鉿(Hf)、鋯(Zr)、鈷(Co)、鎳(Ni)、銅(Cu)、鋁(Al)、鉑(Pt)、錫(Sn)、銀(Ag)、金(Au))、導電金屬化合物材料(例如，氮化鉭(TaN)、氮化鈦(TiN)、碳化鉭(TaC)、碳化鈦(TiC)、碳化鈦鋁(TiAlC)、矽化鎢(WSi)、氮化鎢(WN)、氧化釕(RuO 2)、矽化鈷(CoSi)、矽化鎳(NiSi))、過渡金屬鋁化物(例如，Ti 3Al、ZrAl)、TaMgC、碳奈米管、導電碳、石墨烯或此等材料之任意合適組合。導電材料可進一步包含在沈積期間或之後併入的摻雜劑。在一些實施例中，閘極可進一步包含在閘極介電質與閘極導體之間的功函數設定層。功函數設定層可為功函數金屬(WFM)。WFM可為任何合適材料，包括但不限於氮化物，其包括但不限於氮化鈦(TiN)、氮化鈦鋁(TiAlN)、氮化鉿(HfN)、氮化鉿矽(HfSiN)、氮化鉭(TaN)、氮化鉭矽(TaSiN)、氮化鎢(WN)、氮化鉬(MoN)、氮化鈮(NbN)；碳化物，其包括但不限於碳化鈦(TiC)、碳化鈦鋁(TiAlC)、碳化鉭(TaC)、碳化鉿(HfC)及其組合。在一些實施例中，導電材料或多種導電材料之組合可充當閘極導體及WFM兩者。閘極導體及WFM可藉由任何合適製程或多種製程之任何合適組合而形成，包括但不限於原子層沈積(ALD)、化學氣相沈積(CVD)、物理氣相沈積(PVD)、濺鍍、鍍敷、蒸發、離子束沈積、電子束沈積、雷射輔助沈積、化學溶液沈積等。金屬閘極61可使用ALD、CVD或PVD來沈積。在高k值介電質55及HM 5上之金屬閘極61沈積之後，可發生化學機械平坦化(CMP)製程以移除金屬閘極61之部分及HM 5上方之高k值介電質55。在CMP之後，圖6包括在高k值介電質55內部之金屬閘極61、在金屬閘極61下方之高k值介電質55，及間隔物33。高k值介電質55沿著或鄰接間隔物33之內部豎直側壁。2D材料2駐存於第一金屬3及高k值介電質55下方之基板1上。源極/汲極可由第一金屬3及第二金屬4組成，而通道在金屬閘極61下方之2D材料2中(例如，在金屬閘極61下方之高k值介電質55下方)。
圖6中所描繪之半導體結構可為具有由金屬閘極61及高k值介電質55下方之2D材料2組成之通道的FET裝置。間隔物33下方的2D材料2之區域可被視為金屬閘極61之延伸區或高k值基腳。高k值介電質55之在間隔物33下方且在2D材料2上方的基腳或部分可增強閘極邊緣效應。閘極邊緣電容隨著在2D材料2上方且鄰近於金屬閘極61但不在金屬閘極下方之材料的介電常數增加而增加。底切間隔物33及替換間隔物33之已移除部分(其為相對較低k值介電質間隔物材料(例如，SiOC))且在間隔物33下方及2D材料2上方(鄰近於金屬閘極61)用高k值介電質55替換間隔物33會增加閘極邊緣電容。此新穎半導體結構增強金屬閘極61之底部拐角處的閘極邊緣場，以增加2D材料2中在間隔物33下方(例如，在2D材料2之延伸區中)的載流子密度。隨著載流子密度增加，在高k值介電質55及間隔物33下方的2D材料2之延伸區中的電阻降低。另外，將低k值介電材料用於間隔物33可最小化金屬閘極61與形成於第一金屬3及第二金屬4中之源極/汲極之間的寄生電容。
第一金屬3及第二金屬4之剩餘部分形成FET裝置之源極及汲極。使用雙層金屬結構用於FET裝置源極/汲極區降低了使用2D通道材料之FET裝置的寄生電阻，其中第一金屬3提供與2D材料2之較低接觸電阻率且雙層金屬中之第二金屬為具有低體電阻率之金屬。舉例而言，第二金屬4之體電阻率比第一金屬3低。
圖7描繪根據本發明之第二實施例的在將2D材料72、第一金屬73、第二金屬74及硬式遮罩75沈積於基板1上之後的半導體結構之橫截面圖。2D材料72、第一金屬73、第二金屬74及硬式遮罩75基本上與2D材料2、第一金屬3、第二金屬4及HM 5相同且可用關於圖1所詳細論述之製程及材料中之一者沈積。2D材料72可由與2D材料2相同之2D材料或不同之2D材料組成，且可用關於圖1所論述之製程(例如，ALD或CVD)中之一者沈積。2D材料72之厚度大於2D材料2之厚度。舉例而言，2D材料72之厚度可為5 nm至30 nm，但不限於此等厚度。
圖8描繪根據本發明之第二實施例的在圖案化遮罩81及移除硬式遮罩75、第二金屬74及第一金屬73之部分之後的半導體結構之橫截面圖。遮罩81可為與圖2中之遮罩21相似或相同的遮罩材料。在圖案化遮罩81之後，使用RIE，例如在2D材料72上方移除硬式遮罩75、第二金屬74及第一金屬73之一部分。
圖9描繪根據本發明之第二實施例的在移除遮罩81且形成間隔物33之後的半導體結構之橫截面圖。使用先前關於圖3所論述之已知側壁間隔物形成製程，介電材料(諸如但不限於SiN、SiC、SiON、SiOC或關於圖3所論述之間隔物材料之任一者)可用保形沈積製程(例如，ALD)沈積於半導體結構上方。RIE自HM 75及2D材料72之頂表面移除間隔物材料以沿第一金屬73、第二金屬74及硬式遮罩75之曝露豎直表面形成間隔物95。類似於間隔物33，間隔物95之水平寬度可為大約5 nm，但間隔物95之寬度在一些情況下可更大或略小。
圖10描繪根據本發明之第二實施例的在移除2D材料72之一部分之後的半導體結構之橫截面圖。舉例而言，使用含有SF 6+N 2電漿之電漿蝕刻製程或RIE來移除2D材料72之曝露部分。在蝕刻製程之後，曝露基板1之頂表面之一部分。
圖11描繪根據本發明之實施例的在沈積2D材料112及犧牲材料113之後的半導體結構之橫截面視圖。將2D材料之第二極薄層沈積於半導體結構上方(例如，基板1之一部分、2D材料112、間隔物95及硬式遮罩75上方)。在各種實施例中，2D材料112為與2D材料72相同的材料。在一個實施例中，2D材料112為與2D材料72不同的2D材料。在一些實施例中，2D材料112之厚度實質上比2D材料72之厚度薄。2D材料112之部分(例如，圖11中之水平部分)將成為2D電晶體之通道。保持2D材料112較薄有助於實現2D電晶體之良好靜電性。同時，較厚2D材料72有助於降低外部電阻。基板1上方之2D材料112之厚度可在0.7 nm與3 nm之間的範圍內，但不限於此範圍。如所沈積，2D材料112在基板1、2D材料72、間隔物95及硬式遮罩75之曝露表面上方。2D材料112駐存於硬式遮罩75、間隔物95、基板1之頂表面上且沿間隔物95及2D材料72之曝露豎直側面駐存。
犧牲材料113之層係例如使用PVD、CVD或ALD沈積於2D材料112上方。犧牲材料113之厚度可為3 nm至10 nm。犧牲材料113可為金屬氮化物，諸如TiN，或另一犧牲材料，當沿間隔物95移除2D材料112之頂部部分時該犧牲材料可保護2D材料112之底部部分或拐角(例如，防止在後段製程期間2D材料112與在FET裝置之後形成的接點或金屬層可能發生短路)。
圖12描繪根據本發明之第二實施例的在沈積且使有機平坦化層(OPL) 120凹入之後的半導體結構之橫截面圖。如所描繪，圖12包括OPL 120之在犧牲材料113內部的剩餘部分、2D材料112、間隔物95、硬式遮罩75、第二金屬74、第一金屬73、2D材料72及基板1。OPL 120沈積於犧牲材料113上。使用已知OPL移除製程，自硬式遮罩75上方之犧牲材料113且自間隔物95上之犧牲材料113之頂部豎直部分移除OPL 120之頂部部分。在使OPL 120凹入之後，OPL 120之底部部分保留在覆蓋間隔物95之側壁之至少一部分的犧牲材料113內部。只要例如至少10%或15%之間隔物95側壁經覆蓋，剩餘的OPL 120之量對於FET裝置形成便不重要。
圖13描繪根據本發明之第二實施例的在自硬式遮罩75之頂表面及間隔物95之頂部部分移除犧牲材料113及2D材料112之曝露部分之後的半導體結構之橫截面視圖。使用蝕刻製程，諸如含有SF 6+N 2電漿之電漿蝕刻製程，移除犧牲材料113及2D材料112之曝露部分。可自硬式遮罩75之頂表面移除犧牲材料113及2D材料112。如所描繪，自間隔物95之頂表面且自間隔物95之豎直側壁之頂部部分移除2D材料112及犧牲材料113。蝕刻製程曝露間隔物95及硬式遮罩75之頂部部分連同2D材料112及犧牲材料113以及OPL 120之頂表面。剩餘犧牲材料113及2D材料112的高度與OPL 120之頂表面相同。
圖14描繪根據本發明之第二實施例的在移除OPL 120及犧牲材料113之後的半導體結構之橫截面圖。使用習知方法，剝除OPL 120以曝露犧牲材料113。舉例而言，可使用含有氨及過氧化氫之濕式蝕刻溶液來移除犧牲材料113。如圖14中所描繪，在移除犧牲材料113之後，2D材料112之極薄層之一部分保留在基板1上且在間隔物95之側壁的底部部分上方。
圖15描繪根據本發明之實施例的在沈積高k值閘極介電質151及金屬閘極152之層之後的半導體結構之橫截面圖。如所描繪，圖15包括在高k值閘極介電質151內部之金屬閘極152、間隔物95、基板1之一部分及間隔物95之底部部分上之2D材料112、來自FET裝置之源極/汲極區的第二金屬74及第一金屬73之雙層金屬結構上方的硬式遮罩75，及第一金屬73下方之2D材料72。如所描繪，相比於鄰接2D材料112且在第一金屬73下方之基板1上的2D材料72，在基板1之形成裝置通道之中心部分上且沿間隔物95之底部部分的2D材料更薄。使用如圖9至圖15中所論述之製程，2D材料之較薄層可形成裝置通道，同時在雙層金屬源極/汲極(例如，第一金屬73及第二金屬74)下方留下2D材料之較厚層。
高k值閘極介電質151可為先前關於圖5所論述之高k材料中之任一者。舉例而言，高k值閘極介電質151可為HfO 2。可藉由ALD或CVD來沈積高k值閘極介電質151，其厚度在1.5 nm至10 nm範圍內，但不限於此範圍。可使用PVD、CVD或ALD藉由先前關於圖6所論述之金屬閘極材料中之一者(例如，W)來沈積金屬閘極152。在一實施例中，功函數金屬藉由金屬閘極152沈積。在沈積金屬閘極152之後，CMP自硬式遮罩75之頂表面移除過量閘極材料(例如，高k值閘極介電質151及金屬閘極152)。2D材料112之極薄層形成圖15中所描繪之FET裝置的通道。如所描繪，2D材料112之較薄層在間隔物95之底部部分上豎直地延伸。高k值介電質151覆蓋間隔物95之頂部部分及2D材料112之豎直部分。FET裝置之源極/汲極由第二金屬74及第一金屬73 (例如，用於源極/汲極之雙層金屬)之兩個剩餘部分形成。化學機械拋光(CMP)移除高k值介電質151及金屬閘極152之在硬式遮罩75上方的部分。
2D材料72之剩餘部分在源極/汲極區中及間隔物95下方之閘極延伸區中形成2D材料之較厚層以降低外部電阻。在FET裝置之通道區中的2D材料112之較薄層係在高k值閘極介電質151及金屬閘極152下方。用於通道之較薄2D材料改良用2D材料所形成之FET裝置的靜電性。
本文中所描述之方法可用於製造積體電路晶片或半導體晶片。所得積體電路晶片可藉由製造商以原始晶圓形式(亦即，作為具有多個未封裝晶片之單個晶圓)、作為裸晶粒或以封裝形式來分配。在後者情況中，半導體晶片係安裝於單晶片封裝(諸如，塑膠載體，其具有附連至主機板或其他較高層級載體的導線)中或多晶片封裝(諸如，陶瓷載體，其具有表面互連件或內埋互連件中之任一者或兩者)中。在任何情況下，半導體晶片接著與其他半導體晶片、離散電路元件及/或其他信號處理裝置整合，作為(a)中間產品(諸如，主機板)或(b)最終產品之部分。最終產品可為包括半導體晶片之任何產品，其範圍為玩具及其他低端應用至具有顯示器、記憶體、鍵盤或其他輸入裝置及中央處理器的先進電腦產品。
1:基板 2:2D材料 3:第一金屬 4:第二金屬 5:硬式遮罩(HM) 21:遮罩 33:間隔物 55:高k值閘極介電質 61:金屬閘極 72:2D材料 73:第一金屬 74:第二金屬 75:硬式遮罩 81:遮罩 95:間隔物 112:2D材料 113:犧牲材料 120:有機平坦化層(OPL) 151:高k值閘極介電質 152:金屬閘極
本發明之各種實施例之上述及其他態樣、特徵及優勢將自結合隨附圖式所進行之以下描述而更加顯而易見。
圖1描繪根據本發明之實施例的在將二維(2D)材料、第一金屬、第二金屬及硬式遮罩(HM)沈積於基板上之後的半導體結構之橫截面圖。
圖2描繪根據本發明之實施例的在沈積遮罩材料且選擇性地移除第二金屬及HM之一部分之後的半導體結構之橫截面圖。
圖3描繪根據本發明之實施例的在移除遮罩且形成側壁間隔物之後的半導體結構之橫截面圖。
圖4描繪根據本發明之實施例的在移除第一金屬的在側壁間隔物下方之一部分之後的半導體結構之橫截面圖。
圖5描繪根據本發明之實施例的在半導體結構上方沈積高k值閘極介電材料之後的半導體結構之橫截面圖。
圖6描繪根據本發明之實施例的在沈積及平坦化金屬閘極之後的半導體結構之橫截面圖。
圖7描繪根據本發明之第二實施例的在將2D材料、第一金屬、第二金屬及硬式遮罩沈積於基板上之後的半導體結構之橫截面圖。
圖8描繪根據本發明之第二實施例的在圖案化遮罩且移除硬式遮罩、第二金屬及第一金屬之部分之後的半導體結構之橫截面圖。
圖9描繪根據本發明之第二實施例的在移除遮罩且形成側壁間隔物之後的半導體結構之橫截面圖。
圖10描繪根據本發明之第二實施例的在移除2D材料之一部分之後的半導體結構之橫截面圖。
圖11描繪根據本發明之第二實施例的在沈積2D材料之第二層及犧牲材料之後的半導體結構之橫截面圖。
圖12描繪根據本發明之第二實施例的在沈積且使有機平坦化層(OPL)凹入之後的半導體結構之橫截面圖。
圖13描繪根據本發明之第二實施例的在移除側壁間隔物之側壁上的犧牲材料及第二2D材料之曝露部分之後的半導體結構之橫截面圖。
圖14描繪根據本發明之第二實施例的在移除OPL及犧牲材料之後的半導體結構之橫截面圖。
圖15描繪根據本發明之實施例的在沈積高k值閘極介電材料之層且形成金屬閘極之後的半導體結構之橫截面圖。
1:基板
72:2D材料
73:第一金屬
74:第二金屬
75:硬式遮罩
95:間隔物
112:2D材料
151:高k值閘極介電質
152:金屬閘極

Claims (19)

  1. 一種場效電晶體裝置，其由一二維材料形成，該場效電晶體裝置包含：一通道，其由一基板上之一二維材料之一第一部分組成；該通道上之一高k值閘極介電質，其在一側壁間隔物下方且沿該側壁間隔物延伸；一金屬閘極，其在該高k值閘極介電質內部且在該通道上方；及一源極/汲極，其在該基板上之該二維材料之一第二部分上，其中該二維材料之該第二部分上之該源極/汲極係由該二維材料之該第二部分上之一第一金屬組成，相比於在該第一金屬上之一第二金屬，該第一金屬與該二維材料之一電接觸電阻率更低。
  2. 如請求項1之場效電晶體裝置，其中該二維材料之該第二部分上之該源極/汲極係由一雙層金屬組成。
  3. 如請求項1之場效電晶體裝置，其中該第二金屬之一體電阻率低於該第一金屬。
  4. 如請求項1之場效電晶體裝置，其中該第一金屬之一厚度比該高k值閘極介電質之一厚度之兩倍小。
  5. 如請求項1之場效電晶體裝置，其中該通道上之該高k值閘極介電質 在該側壁間隔物下方延伸，而不在鄰接該側壁間隔物之該源極/汲極下方延行。
  6. 一種場效電晶體裝置，其由一二維材料形成，該場效電晶體裝置包含：一通道，其由一基板上之一二維材料之一較薄部分組成；一高k值閘極介電材料，其在該通道上且在該二維材料的在一側壁間隔物之一底部部分上的一豎直部分上；一金屬閘極，其在該通道上方之該高k值閘極介電材料上；及一源極/汲極，其在該基板上之該二維材料的一較厚部分上。
  7. 如請求項6之場效電晶體裝置，其中該二維材料的在該側壁間隔物之該底部部分上的該豎直部分由該二維材料之一較薄豎直部分組成。
  8. 如請求項6之場效電晶體裝置，其中該二維材料之在該側壁間隔物上的該豎直部分為該二維材料之一較薄豎直部分。
  9. 如請求項6之場效電晶體裝置，其中該二維材料之該較厚部分上之源極/汲極由一雙層金屬組成。
  10. 如請求項6之場效電晶體裝置，其中該基板上之該二維材料之該較厚部分上的該源極/汲極由該二維材料上之一第一金屬組成，相比於該第一金屬上之一第二金屬，該第一金屬與該二維材料之一電接觸電阻率更低。
  11. 如請求項10之場效電晶體裝置，其中該第二金屬之一體電阻率低於該第一金屬。
  12. 如請求項10之場效電晶體裝置，其中該第一金屬之一厚度比高k值閘極介電質之一厚度之兩倍小。
  13. 如請求項6之場效電晶體裝置，其中該通道上方之該高k值閘極介電材料上的該金屬閘極在該側壁間隔物上之該二維材料之該豎直部分上的該高k值介電材料內部。
  14. 一種使用用於一場效電晶體通道之一二維材料形成一半導體結構的方法，該方法包含：在具有一非導電表面之一基板上方沈積一二維材料之一層；在該二維材料上方沈積一第一金屬材料之一層；在第一金屬上方沈積由一硬式遮罩材料覆蓋之一第二金屬之一層；移除硬式遮罩及該第二金屬之一部分；在該第二金屬及該硬式遮罩上形成一側壁間隔物；移除該第一金屬之曝露部分及該第一金屬之在該側壁間隔物下方的一部分；在該二維材料、該側壁間隔物及該硬式遮罩之曝露表面上方沈積一高k值閘極介電材料；及形成一金屬閘極。
  15. 如請求項14之方法，其中在該二維材料、該側壁間隔物及該硬式遮罩之曝露表面上方沈積一高k值閘極介電材料進一步包含使用一保形沈積製程來夾斷該高k值介電材料之在該側壁間隔物下方的一部分。
  16. 如請求項14之方法，其中相比於第二金屬材料，該二維材料上方之該第一金屬材料與該2維材料之一電接觸電阻率更低。
  17. 如請求項14之方法，其中相比於第二金屬材料之該層，該二維材料上方之該第一金屬材料之該層更薄。
  18. 如請求項14之方法，其中該二維材料上方之該第一金屬材料之該層及第二金屬材料之該層形成一場效電晶體的一源極/汲極。
  19. 如請求項18之方法，在該金屬閘極之下的該高k值閘極介電材料下方之該二維材料係用於該場效電晶體之一通道。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090020764A1 (en) * 2007-07-16 2009-01-22 Anderson Brent A Graphene-based transistor
TW201241933A (en) * 2011-03-18 2012-10-16 Ibm Nitride gate dielectric for graphene MOSFET
US20210343647A1 (en) * 2016-09-06 2021-11-04 International Business Machines Corporation Low resistance contacts including intermetallic alloy of nickel, platinum, titanium, aluminum and type iv semiconductor elements

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090020764A1 (en) * 2007-07-16 2009-01-22 Anderson Brent A Graphene-based transistor
TW201241933A (en) * 2011-03-18 2012-10-16 Ibm Nitride gate dielectric for graphene MOSFET
US20210343647A1 (en) * 2016-09-06 2021-11-04 International Business Machines Corporation Low resistance contacts including intermetallic alloy of nickel, platinum, titanium, aluminum and type iv semiconductor elements

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