TWI822819B - 使用快閃修整序列控制芯部臨界尺寸變異的方法及控制器 - Google Patents

使用快閃修整序列控制芯部臨界尺寸變異的方法及控制器 Download PDF

Info

Publication number
TWI822819B
TWI822819B TW108125781A TW108125781A TWI822819B TW I822819 B TWI822819 B TW I822819B TW 108125781 A TW108125781 A TW 108125781A TW 108125781 A TW108125781 A TW 108125781A TW I822819 B TWI822819 B TW I822819B
Authority
TW
Taiwan
Prior art keywords
core
wafer
target
trimming
plasma
Prior art date
Application number
TW108125781A
Other languages
English (en)
Other versions
TW202022942A (zh
Inventor
普爾基特 艾嘉沃
艾里恩 拉芙依
拉维 庫馬爾
普魯夏坦 庫瑪
Original Assignee
美商蘭姆研究公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商蘭姆研究公司 filed Critical 美商蘭姆研究公司
Publication of TW202022942A publication Critical patent/TW202022942A/zh
Application granted granted Critical
Publication of TWI822819B publication Critical patent/TWI822819B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/3244—Gas supply means
    • H01J37/32449—Gas control, e.g. control of the gas flow
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32458—Vessel
    • H01J37/32522—Temperature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32917—Plasma diagnostics
    • H01J37/32926—Software, data control or modelling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32917—Plasma diagnostics
    • H01J37/32935—Monitoring and controlling tubes by information coming from the object and/or discharge
    • H01J37/32963—End-point detection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/6719—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the construction of the processing chambers, e.g. modular processing chambers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67276—Production flow monitoring, e.g. for increasing throughput
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/327—Arrangements for generating the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/332—Coating
    • H01J2237/3321—CVD [Chemical Vapor Deposition]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching
    • H01J2237/3341—Reactive etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Plasma & Fusion (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Automation & Control Theory (AREA)
  • Drying Of Semiconductors (AREA)
  • General Induction Heating (AREA)
  • Electrical Discharge Machining, Electrochemical Machining, And Combined Machining (AREA)

Abstract

一核心材料的圖案形成於一晶圓上，包含具有一臨界尺寸的核心特徵 部。一修整量指示待自核心特徵部的垂直定向表面移除的平均厚度量。一修整輪廓指示，有多少從核心特徵部的垂直定向表面之厚度移除之變異係應用為晶圓之上徑向位置的函數。一第一組資料將修整量與一或多個電漿修整製程參數相關聯。一第二組資料將修整輪廓與一或多個電漿修整製程參數相關聯。基於該修整量、修整輪廓、及第一和第二組資料，決定一組電漿修整製程參數，以在晶圓上達成該修整量及修整輪廓，且一對應電漿修整製程執行於晶圓上。

Description

使用快閃修整序列控制芯部臨界尺寸變異的方法及控制器
本揭露內容係關於半導體元件加工。
電漿蝕刻製程經常用於半導體元件製造。在電漿蝕刻製程中，包含受製造之半導體元件的半導體晶圓係暴露於電漿，該電漿係與該半導體晶圓上的至少一材料交互作用，以移除該至少一材料。該電漿可使用特定反應氣體產生，該反應氣體將造成電漿的成分與待自半導體晶圓移除的材料相互作用，而不與在晶圓上不欲移除的其他材料顯著交互作用。並且，在若干電漿蝕刻製程中，一偏壓電壓可施加至半導體晶圓，以藉由將電漿的帶電成分以更垂直的方向朝半導體晶圓吸引而允許半導體晶圓上特徵部的非等向性蝕刻。在此背景下，產生本案揭露內容。
在一例示實施例中，揭露一種方法，用於控制核心臨界尺寸。該方法包含取得一晶圓，一核心材料的一圖案係形成於該晶圓上。該核心材料的該圖案包含具有在一水平方向上測得的一臨界尺寸的一或多個核心特徵部。該 水平方向係平行於該晶圓的一底部表面。該方法包含接收一目標修整量作為一輸入參數。該目標修整量指示待自該一或多個核心特徵部的垂直定向表面移除的平均厚度量。該方法亦包含接收一目標修整輪廓作為一輸入參數。該目標修整輪廓指示，當執行該晶圓上的該目標修整量時，有多少從該一或多個核心特徵部的垂直定向表面之厚度移除之變異係應用為該晶圓的中心與該晶圓的周邊邊緣之間在該晶圓上徑向位置的函數。該方法亦包含存取一第一組資料，該第一組資料將一修整量與一或多個電漿修整製程參數相關聯。該方法亦包含存取一第二組資料，其將一修整輪廓與一或多個電漿修整製程參數相關聯。該方法亦包含基於該目標修整量、該目標修整輪廓、該第一組資料、及該第二組資料，決定一組電漿修整製程參數，其用以在該晶圓上達成該目標修整量及該目標修整輪廓。該方法亦包含，使用該組電漿修整製程參數，在該晶圓上執行一電漿修整製程，以建立該核心材料的一修改的圖案，其包含具有在該水平方向上測得之一調整的臨界尺寸的該一或多個核心特徵部。
在一例示實施例中，揭露一種方法，用於控制核心臨界尺寸。該方法包含取得多片晶圓，一核心材料的一圖案係形成於該多片晶圓各者上。該核心材料的該圖案包含具有在一水平方向上測得的一臨界尺寸的核心特徵部，其中該水平方向係實質平行於一給定晶圓的一底部表面。該方法亦包含接收一目標修整量作為針對該多片晶圓各者的一輸入參數。該多片晶圓各者具有一各別的目標修整量。針對一特定晶圓的該目標修整量指示待自該特定晶圓的該等核心特徵部的垂直定向表面移除的平均厚度量。該方法亦包含接收一目標修整輪廓作為針對該多片晶圓各者的一輸入參數。該多片晶圓每一者具有一各別的目標修整輪廓。針對該特定晶圓的目標修整輪廓指示，當執行該特定晶圓上的 該目標修整量時，有多少從該等核心特徵部的垂直定向表面之厚度移除之變異係應用為該特定晶圓的中心與該特定晶圓的周邊邊緣之間在該特定晶圓上徑向位置的函數。該方法亦包含，針對該多片晶圓各者，存取一第一組資料，該第一組資料將針對該特定晶圓的一修整量與一或多個電漿修整製程參數相關聯。該第一組資料可應用於一特定的電漿處理站，該特定晶圓係於該特定的電漿處理站之中受到處理。該方法亦包含，針對該多片晶圓每一者，存取一第二組資料，其將針對該特定晶圓的一修整輪廓與一或多個電漿修整製程參數相關聯。該第二組資料可應用於該特定的電漿處理站，該特定晶圓係於該特定的電漿處理站之中受到處理。該方法亦包含決定一基礎組的電漿修整製程參數，用於在該多片晶圓各者上的一基礎修整製程。該基礎組的電漿修整製程參數係基於針對該多片晶圓各者的該目標修整量、針對該多片晶圓各者的該目標修整輪廓、針對該多個電漿處理站的該第一組資料、及針對該多個電漿處理站的該第二組資料而加以決定。該基礎修整製程針對該多片晶圓各者係相同的。該方法亦包含針對該多片晶圓各者決定一各別的補充組的電漿修整製程參數，用於在該多片晶圓各者上的一各別的快閃修整製程，以達成針對該特定晶圓的該目標修整量及針對該特定晶圓的該目標修整輪廓。基於針對該多片晶圓各者的該目標修整量、針對該多片晶圓各者的該目標修整輪廓、針對該多個電漿處理站的該第一組資料、針對該多個電漿處理站的該第二組資料、及該基礎組的電漿修整製程參數，針對該多片晶圓各者決定該各別的補充組的電漿修整製程參數。該快閃修整製程係針對該多片晶圓各者而加以定制。該方法亦包含在該特定晶圓受處理的該特定電漿處理站之中在該多片晶圓各者上執行該基礎修整製程。該方 法亦包含，在該基礎修整製程完成之後，在該特定晶圓受處理的該特定電漿處理站之中在該多片晶圓各者上執行該各別的快閃修整製程。
在一例示實施例中，揭露一控制器，用於控制核心臨界尺寸。該控制器包含一輸入模組，建構以取得一目標修整量作為一輸入參數。該目標修整量指示待從一晶圓上的核心特徵部的垂直定向表面移除的平均厚度量。該等核心特徵部在該晶圓上形成一核心材料的一圖案的部分。該等核心特徵部具有在平行於該晶圓的底部表面的一水平方向上測得的一臨界尺寸。該輸入模組係建構以取得一目標修整輪廓作為一輸入參數。該目標修整輪廓指示，當在該晶圓上執行該目標修整量時，有多少從該等核心特徵部的垂直定向表面之厚度移除之變異係應用為該晶圓的中心與該晶圓的周邊邊緣之間在該晶圓上徑向位置的函數。該輸入模組係建構以一第一組資料，其將一修整量與一或多個電漿修整製程參數相關聯。該輸入模組係建構以取得一第二組資料，其將一修整輪廓與一或多個電漿修整製程參數相關聯。該控制亦包含一分析模組，建構以決定一組電漿修整製程參數，其用以基於該第一組資料及該第二組資料的分析而在該晶圓上達成目標修整量與目標修整輪廓。該控制器亦包含一執行模組，建構以使用該組電漿修整製程參數而指導在該晶圓上的電漿修整製程的執行，以建立該核心材料的一修改的圖案，其包含具有在該水平方向上測得的一調整的臨界尺寸的該等核心特徵部。
在一例示實施例中，揭露一種用於在多片晶圓上控制核心臨界尺寸的方法。該方法包含取得一晶圓，一核心材料的一圖案係形成於該多片晶圓各者上。該核心材料的該圖案包含具有在一水平方向上測得的一臨界尺寸的核心特徵部。該水平方向係實質平行於一給定晶圓的一底部表面。該多片晶圓各 者係存在於多個電漿處理站的個別一者。該方法亦包含在該多個電漿處理站中以同時方式在該多片晶圓各者上執行一基礎修整製程。該基礎修整製程係定義以在該多片晶圓上縮減該等核心特徵部的該臨界尺寸。該基礎修整製程係在該多個電漿處理站各者中以相同方式加以執行。該方法亦包含：在該基礎修整製程完成之後，在該多個電漿處理站中在該多片晶圓各者上執行一晶圓特定的快閃修整製程。該晶圓特定的快閃修整製程係定義以進一步縮減在該多片晶圓上該等核心特徵部的該臨界尺寸。該晶圓特定的快閃修整製程在該多個電漿處理站各者中以個別定義的方式加以執行。針對該多片晶圓的一給定晶圓之該晶圓特定的快閃修整製程係加以定義，俾使針對該給定晶圓的該基礎修整製程與該晶圓特定的快閃修整製程之組合達成在該給定晶圓上的一晶圓特定的目標修整量且達成在該給定晶圓上的一晶圓特定的目標修整輪廓。
在一例示實施例中，揭露一種控制核心臨界尺寸的方法。該方法包含取得一晶圓，一核心材料的一圖案係形成於該晶圓上。該核心材料的該圖案包含具有在一水平方向上測得的一臨界尺寸的一或多個核心特徵部。該水平方向係平行於該晶圓的一底部表面。該方法包含接收一目標修整量作為一輸入參數。該目標修整量指示待自該一或多個核心特徵部的垂直定向表面移除的平均厚度量。該方法亦包含存取一組資料，該組資料將一修整量與一或多個電漿修整製程參數相關聯。該方法包含基於該目標修整量與該組資料，決定一組電漿修整製程參數，其用以在該晶圓上達成該目標修整量。該方法亦包含：使用該組電漿修整製程參數，在該晶圓上執行一電漿修整製程，以建立該核心材料的一修改的圖案，其包含具有在該水平方向上測得之一調整的臨界尺寸的該一或多個核心特徵部。
101:晶圓
102:底部表面
103:核心特徵部
105:目標材料
107:下層材料
109:遮罩材料
200:基板處理系統
201:晶圓
202:電漿腔室
202A:上腔室部分
202B:下腔室部分
204:射頻(RF)產生器
206:匹配網路
208:製程輸入及控制規格
210:探測控制與系統控制部
212:氣體供應歧管
214:製程氣體
220:升降銷
221:結合與分配器
222:升降銷控制部
240:台座
250:噴淋頭
251:承載環
280:蜘蛛叉
300:多站式處理機台
320:接合與輪轉機構
340A、340B、340C、340D:處理站
400:叢聚式機台系統
402:運輸容器
404:設備前端模組
406:機器人
408:負載鎖室
410:運輸模組
412:機器人
414:製程機台
420:控制器
800:控制器
801:輸入模組
802:閥
803:分析模組
804:過濾加熱器
805:執行模組
806:泵
808:其他元件
810:壓力計
812:流量計
814:溫度感測器
816:其他感測器
818:顯示器
820:輸入元件
根據一些實施例，圖1A、1B、1C、1D及1E顯示穿過承受SADP製程中的數個操作之晶圓的一部分的垂直剖面圖。
根據一些實施例，圖2顯示穿過一基板處理系統的垂直剖面圖，該基板處理系統可用以執行此處所揭露的方法。
根據一些實施例，圖3顯示多站式處理機台的俯視圖，該多站式處理機台包含四個電漿處理站。
根據一些實施例，圖4顯示與一入站負載鎖室及一出站負載鎖室介接的多站式處理機台的示意圖。
根據一些實施例，圖5顯示一方法的流程圖，該方法用於控制核心臨界尺寸。
根據一些實施例，圖6顯示一方法的流程圖，該方法用於控制核心臨界尺寸。
根據一些實施例，圖7顯示一方法，其用於控制在多片晶圓上的核心臨界尺寸。
根據一些實施例，圖8顯示一控制器，用於控制核心臨界尺寸。
在以下說明中，描述許多特定細節，以提供本揭露內容實施例的理解。然而，明顯的是，對熟習本技藝者而言，本揭露內容可在沒有所有或部 分這些特定細節的情況下加以實施。另一方面，眾所周知的製程操作不再詳細描述，以免不必要地混淆本揭露內容。
在半導體晶圓(以下稱「晶圓」)加工中，一層核心材料可沉積在晶圓上並加以圖案化，用於在處理晶圓之上/內的一或多個下層材料的操作中作為一遮罩。在各種實施例中，晶圓可在形式、形狀、及/或尺寸上變化。舉例來說，在一些實施例中，此處所稱晶圓可對應200mm(毫米)直徑的半導體晶圓、300mm直徑的半導體晶圓、或450mm直徑的半導體晶圓。並且，在一些實施例中，此處所稱晶圓可具有非圓形的形狀，例如用於平面顯示器的矩形基板等等，以及其他形狀。
該層核心材料暴露於一光圖案，該光圖案在一光微影製程中穿透過一倍縮光罩而至晶圓上，使得核心材料可顯影為一規定的特徵部圖案，其中核心特徵部其中若干具有一臨界尺寸。在此背景下的臨界尺寸意指在特定加工製程中受控制的一最小尺寸。核心特徵部的臨界尺寸係藉由用以將核心材料層圖案化的光微影製程的能力加以控制。針對使用標準光微影製程(例如使用基於193奈米光的光微影法)核心特徵部的臨界尺寸可縮減之程度，存在有限制。意圖建立具有過小臨界尺寸之核心特徵部，可能在使用標準光微影製程圖案化核心材料層的操作上造成問題。因此，標準光微影製程有效地限制可將核心特徵部的臨界尺寸製作成多小。然而，一旦以光微影製程可準確提供的最小臨界尺寸將核心特徵部加以形成，可能使用該等核心特徵部，藉由執行一系列蝕刻製程來建立具有基於該等光微影圖案化核心特徵部之特徵部的光罩，來製作甚至更小臨界尺寸的特徵部。此等蝕刻製程包含自對準多重圖案化(SAMP, self-aligned multiple pattern)製程，且可包含自對準雙重圖案化(SADP)製程及自對準四重圖案化(SAQP)製程，以及其它者。
圖1A-1E根據一些實施例顯示穿過承受SADP製程中的數個操作之晶圓101的一部分的垂直剖面圖。圖1A顯示穿過晶圓101的該部分的垂直剖面圖，其中，待蝕刻的一層目標材料105沉積在晶圓101上，亦即，沉積在晶圓101的下層材料107上。圖1A亦顯示圖案化核心特徵部103，其形成於目標材料105上。在各種實施例中，核心特徵部103可由以下材料構成：光阻材料或碳材料，例如旋塗碳、化學氣相沉積(CVD)碳、電漿輔助化學氣相沉積(PECVD)碳、或可流動碳混合物等等。核心特徵部103具有一臨界尺寸CD1，其係量測於與晶圓101的底部表面102實質平行的水平方向上。在一些情況下，圖案化核心特徵部103可稱為核心芯軸。在一些實施例中，核心特徵部103的臨界尺寸CD1可以光微影製程可準確提供的最小尺寸加以加工。從圖1A所示構造，SADP持續以核心修整製程，其中，核心特徵部103係在一電漿蝕刻製程中加以側向修整。在一些實施例中，電漿蝕刻製程為基於氧的電漿蝕刻製程。然而，在其他實施例中，電漿蝕刻製程實質上可使用適於蝕刻核心材料103芯軸的任何製程氣體。圖1B顯示在側向修整核心特徵部103的核心修整製程之後穿過圖1A的晶圓101的該部分的垂直剖面圖。圖1B顯示，在核心修整製程之後，核心特徵部103的臨界尺寸CD1係縮減至較小的臨界尺寸CD2，即CD2<CD1。在各種實施例中，核心修整製程可使用一適合地界定且控制的電漿蝕刻製程而加以執行。
從圖1B所示構造，SADP製程持續以在核心特徵部103上遮罩材料109(例如氧化物材料)的保形沉積。圖1C顯示在核心特徵部103上的遮罩材料109的保形沉積之後穿過圖1B的晶圓101的該部分的垂直剖面圖。在一些實施例 中，遮罩材料109係使用原子層沉積製程加以沉積。從圖1C所示構造，SADP製程持續以一電漿蝕刻製程，其中遮罩材料109的頂部部分係加以移除以使下層核心特徵部103露出，且其中核心特徵部103係加以移除。在一些實施例中，用於移除遮罩材料109的頂部部分及核心特徵部103的電漿蝕刻製程可為一非等向性蝕刻製程，其定義成以實質上自上而下方式移除材料。在移除遮罩材料109的頂部部分及核心特徵部103的電漿蝕刻製程之後，遮罩材料109的側間隔物留存於晶圓101之上。
圖1D顯示，在用以移除遮罩材料109的頂部部分及核心特徵部103以形成遮罩材料109的側間隔物的電漿蝕刻製程之後，穿過圖1C的晶圓101的該部分的垂直剖面圖。遮罩材料的該側間隔物具有在水平方向測得的厚度LW。厚度LW可稱為線寬。如圖1D所顯示，節距P係定義為遮罩材料109a的側間隔物的水平厚度LW的兩倍、第一間距S1、及第二間距S2之和。如圖1D所顯示，在給定節距P之內，有二個具有水平厚度LW的遮罩材料109的側間隔物。第一間距S1為以下者的函數：核心修整製程、以及在遮罩材料109的保形沉積期間核心特徵部103的材料消耗量。第二間距S2為以下者的函數：第一間距S1、以及遮罩材料109的側間隔物的水平厚度LW。遮罩材料109的側間隔物係用作遮罩，以電漿蝕刻特徵部進入目標材料105。圖1E顯示，在用以從目標材料105形成特徵部的電漿蝕刻製程之後，穿過圖1D的晶圓101的該部分的垂直剖面圖。
期望的是，第一間距S1係實質上等於核心修整製程之後的核心特徵部103的臨界尺寸CD2。並且，期望的是，第二間距S2實質等於第一間距S1。在整個晶圓101上核心特徵部103的臨界尺寸CD1、CD2的變異係稱為臨界尺寸非均勻性(CDNU)。期望的是，在整個晶圓101上將CDNU最小化。並且，應理 解的是，CDNU可存在於一特定晶圓101之內(WiW(晶圓內))及/或介於不同晶圓101之間(WTW(晶圓間))。CDNU(WiW及WTW)可對於在晶圓101上形成的若干晶粒導致元件失效，及/或對於不同晶圓101上所形成的不同晶粒導致元件效能上的變化。臨界尺寸失衡量(CDIMB)等於在第一間距S1與第二間距S2之間的差之絕對值。舉例來說，針對晶圓101的特定區域/面積的CDIMB係等於在晶圓101的該特定區域/面積之內介於平均S1與平均S2數值之間的差的絕對值。若核心特徵部103的臨界尺寸CD1、CD2在整個晶圓101上變化，第一間距S1及第二間距S2可在整個晶圓101上不同，且可導致CDIMB上的增加。期望是，CDIMB盡可能接近零。應理解，核心修整製程在整個晶圓101上控制核心特徵部103之縮減的臨界尺寸CD2，且因此對第一間距S1具有直接影響，且對第二間距S2具有貢獻作用。並且，若核心修整製程在整個晶圓101上非均勻，核心特徵部103的縮減之臨界尺寸CD2在整個晶圓101上可能為非均勻的，且這可導致在整個晶圓101上非零的CDIMB。
此外，縱使在不同的電漿處理站各者中執行相同的蝕刻製程配方，不同的電漿處理站可提供不同的蝕刻結果。這個在蝕刻結果上站到站的變異可部分由於腔室部件上的允差內變異、及/或部分由於內部腔室表面條件上的變異。因此，藉由在不同電漿處理站中執行核心修整製程所達成的核心特徵部103的縮減臨界尺寸CD2，可在站與站之間變化，即使是在各站中執行相同的核心修整製程。並且，各個電漿處理站可具有本身的WiW CDNU。因此，WiW CDNU可在站與站之間變化。
此處揭露方法和系統，用於在承受SAMP加工製程的晶圓上執行核心臨界尺寸修整製程，以縮減及/或消除WiW CDNU及/或WTW CDNU。WiW CDNU及/或WTW CDNU的縮減及/或消除將用以縮減及/或消除WiW CDIMB及/或WTW CDIMB。若事先已知核心臨界尺寸修整製程就CDNU(WiW及/或WTW)如何作用，則能夠事先調整核心臨界尺寸修整製程以補償CDNU。舉例來說，若已知核心臨界尺寸修整製程在晶圓中心較晶圓邊緣提供較高的蝕刻速率，可將核心臨界尺寸修整製程事先調整，以降低在晶圓中心的蝕刻速率及/或增加在晶圓邊緣的蝕刻速率。此處所揭露方法和系統提供用於調整核心臨界尺寸修整製程，以對在SAMP加工製程期間可能發生的預期WiW CDNU及/或WTW CDNU加以補償。參照圖1A-1E，核心臨界尺寸修整製程可加以控制，而以對界定用於蝕刻目標材料105之最終遮罩的第一間距S1及第二間距S2予以控制的方式修改核心特徵部103的臨界尺寸(將CD1改變至CD2)，俾使第一間距S1實質等於第二間距S2(WiW及/或WTW)。
根據若干實施例，圖2顯示穿過可用以執行此處所揭露方法的基板處理系統200的垂直剖面圖。基板處理系統200包含一電漿腔室202，其具有一上腔室部分202A及一下腔室部分202B。一中心柱係建構以支撐一台座240，在一實施例中，台座240包含一供電的下電極。台座240係電連接至一結合與分配器221，其進一步連接至多個匹配網路206。該等匹配網路206係連接至多個射頻(RF)產生器204。該等RF產生器204係藉由一探測控制與系統控制部210(例如控制器等等)加以控制。控制器的例子包含一處理器及一記憶體元件。舉例來說，處理器為特定應用積體電路(ASIC)、可程式邏輯元件(PLD)、中央處理單元(CPU)、或微處理器等等。記憶體元件的例子包含唯讀記憶體(ROM)、隨機存取記憶體(RAM)、儲存磁碟冗餘陣列、硬碟、快閃記憶體等等。探測控制與系統控制部210藉由執行製程輸入及控制規格208而操作基板處理系統 200。製程輸入及控制規格208包含製程配方，例如功率位準、時序參數、製程氣體、晶圓201的機械運動等等，俾以蝕刻晶圓201及/或在晶圓201上沉積或形成膜。
中心柱亦顯示為包含升降銷220，其藉由一升降銷控制部222加以控制。升降銷220係用以將晶圓201從台座240升起以允許一端末作用器將晶圓201拾起，以及用以在晶圓201由端末作用器置放後使晶圓201下降。基板處理系統200更包含一氣體供應歧管212，其連接至製程氣體214，例如來自一設施等等的氣體化學品供應。取決於所執行的處理，探測控制與系統控制部210控制經由氣體供應歧管212的製程氣體214之輸送。接著使所選擇之氣體流入噴淋頭250，並在一空間容積(例如間隙等等)之中加以分配，該空間容積界定於面向晶圓201的噴淋頭250之面與台座240之間。
此外，在各種實施例中，製程氣體214係預混合或不預混合。適當的閥調與質量流量控制機制係加以使用，以在製程的沉積與電漿處理階段期間確保正確的製程氣體係加以輸送。製程氣體214經由一出口離開電漿腔室202。真空泵(例如一或二級機械式乾抽泵、渦輪分子泵等等)將製程氣體抽出並藉由一封閉迴路控制流量限制元件(例如節流閥或鐘擺閥)而在電漿腔室202之內維持適合的低壓力。
亦顯示一承載環251，其圍繞台座240的外區。承載環251坐落於一承載環支撐區域之上，該承載環支撐區域係自在台座240的中心部的一晶圓支撐區域往下一台階。該承載環251包含它的碟結構的一外邊緣側，例如外徑等等，以及它的碟結構的一晶圓邊緣側，例如內徑等等，該晶圓邊緣側最接近晶圓201坐落之處。承載環251的晶圓邊緣側包含複數接觸支撐結構，在承載環251 藉由多個蜘蛛叉280加以抬升時該複數接觸支撐結構將晶圓201抬起。承載環251因此係與晶圓201一起受抬起，並輪轉至另一站，例如在一多站式系統中。
在一些實施例中，當RF功率係從RF產生器204供應至台座240之內的下電極時，在噴淋頭250之內的一上電極係加以接地。在一些實施例中，取代將台座240經由匹配網路206電連接至RF產生器204，在噴淋頭250之內的上電極係經由匹配網路206連接至RF產生器204，以從RF產生器204接收功率，並且台座240之內的下電極係接地。在一些實施例中，RF產生器204產生具有不同頻率的RF訊號，例如，RF產生器204其中一者產生具有一低頻的RF訊號，且RF產生器的另一者產生具有高於該低頻的一高頻的RF訊號。
根據一些實施例，圖3顯示多站式處理機台300的俯視圖，該多站式處理機台300包含四個電漿處理站340A、340B、340C、340D。該四個電漿處理站340A、340B、340C、340D係藉由蜘蛛叉280加以接取。在一個實施例中，沒有隔離牆或其他機構來將一站與另一站隔離。各蜘蛛叉280包含第一及第二臂，各自圍繞台座240各側的一部份而加以設置。在此視圖中，蜘蛛叉280係以虛線加以繪製，以表達它們在承載環251下方。使用一接合與輪轉機構320，蜘蛛叉280升起並同時地將該等承載環251從電漿處理站340A、340B、340C、340D自承載環251的下表面抬起，且接著在使承載環251下降之前在二或更多電漿處理站340A、340B、340C、340D之間輪轉。在輪轉期間，承載環251其中至少一者支承晶圓201至下一位置，俾使進一步的電漿製程、處理及/或膜沉積發生在晶圓201之上。
根據一些實施例，圖4顯示一叢聚式機台系統400，其用於處理基板。叢聚式機台系統400一般安裝於一加工設施中。運輸容器402(例如，前開 式晶圓傳送盒(FOUP))係用以攜帶基板(例如，晶圓)往返叢聚式機台系統400。設備前端模組(EFEM)404包含一機器人406，其用以將晶圓在運輸容器402與一負載鎖室408之間運輸。一運輸模組410包含一機器人412，建構以在負載鎖室408與數個製程機台414其中一者之間運輸晶圓。在一些實施例中，製程機台414每一者為具有四個處理站340A、340B、340C、340D的多站式處理機台300，以允許多片晶圓同時地受到處理。然而，應理解的是，在其他實施例中，各製程機台414可包含少於或多於四個處理站。
在一些實施例中，一控制器420為包含該叢聚式機台系統400的一加工系統的部件。此等加工系統可包含半導體處理設備，其包含一或多個處理機台、一或多個腔室、用於處理的一或多個平台、及/或特定處理元件(一晶圓台座、一氣流系統等等)。這些加工系統可整合有電子裝置，用於在半導體晶圓或基板的處理之前、期間、及之後控制它們的操作。該等電子裝置可稱為控制器420，其可控制加工系統的各種元件或子部分。取決於處理需求及/或加工系統的類型，控制器420可加以編程以控制此處所揭露任何製程，包含處理氣體的輸送、溫度設定(例如，加熱及/或冷卻)、壓力設定、真空設定、功率設定、射頻(RF)產生器設定、RF匹配電路設定、頻率設定、流率設定、流體輸送設定、位置與操作設定、進出一機台及其他運輸機台及/或與特定系統連接或介接之負載鎖室的晶圓運輸。
廣義來說，控制器420可定義為電子裝置，具有各種積體電路、邏輯、記憶體、及/或軟體，其接收指令、發送指令、控制操作、致能處理操作、致能清潔操作、致能終點量測、以及類似者。該積體電路可包含呈韌體形式儲存程式指令的晶片、數位訊號處理器(DSP)、定義為特定應用積體電路(ASIC) 的晶片、及/或一或多個微處理器、或執行程式指令(例如軟體)的微控制器。程式指令可為與控制器420通訊呈各種個別設定(或程式檔案)形式的指令，定義操作參數用於在半導體晶圓上或針對半導體晶圓或針對系統執行特定製程。在一些實施方式中，此等操作參數可為由製程工程師所界定的配方的部分，用以在加工一或多層、材料、金屬、氧化物、矽、二氧化矽、表面、電路、及/或晶圓的晶粒期間達成一或多個處理步驟。
在一些實施方式中，控制器420可為一電腦的部分或連接至該電腦，該電腦係與系統整合或連接至系統、以其他方式網路連接至系統、或前述組合。舉例來說，控制器420可在「雲端」或為半導體加工設施主電腦系統的全部或一部分，其可允許晶圓處理的遠端存取。該電腦可允許對系統的遠端存取，以監測加工操作的目前進度、檢驗過去加工操作的歷史、檢驗來自複數加工操作的趨勢或效能計量指標，俾以改變目前處理的參數、設定目前處理之後的處理步驟、或啟動新的製程。在一些例子中，一遠端電腦(例如伺服器)可透過一網路對系統提供製程配方，該網路包含區域網路或網際網路。此遠端電腦可包含一使用者介面，其允許參數及/或設定的輸入或編程，該參數及/或設定接著自該遠端電腦傳輸至系統。在一些例子中，控制器420接收呈資料形式的指令，其針對在一或多個操作期間所執行的處理步驟每一者指定參數。應理解的是，此等參數可特定用於待執行的製程類型以及控制器420所建構以介接或控制的機台類型。因此，如上所述，控制器420可為分散式的，例如藉由包含一或多個分散的控制器，該一或多個分散的控制器以網路連接在一起並朝共同的目的(例如此處所述製程及控制)運作。針對此等目的之一分散式控制器的例子可為一 或多個積體電路，其位於腔室上而與位於遠端之一或多個積體電路(例如平台層級或一遠端電腦的部分)通訊，其結合以控制腔室上的一製程。
非限定性地，例示系統可包含電漿蝕刻腔室或模組、沉積腔室或模組、旋轉清洗腔室或模組、金屬鍍覆腔室或模組、清潔腔室或模組、斜邊蝕刻腔室或模組、物理氣相沉積(PVD)腔室或模組、化學氣相沉積(CVD)腔室或模組、原子層沉積(ALD)腔室或模組、原子層蝕刻(ALE)腔室或模組、離子植佈腔室或模組、軌道腔室或模組、及關聯於或使用於半導體晶圓的加工及/或製造的任何其他半導體處理系統。如上所述，取決於由機台所執行的一或多個製程步驟，控制器420可與下列其中一或多者通訊：其他機台電路或模組、其他機台元件、叢聚機台、其他機台介面、相鄰機台、附近機台、位於整個工廠的機台、主電腦、另一控制器、或在將晶圓容器攜帶往返半導體加工設施中的機台位置及/或負載埠之材料運輸中所使用的機台。
應理解的是，電漿處理站340A、340B、340C、340D以及叢聚式機台系統400係提供作為例子。在承受SAMP加工製程的一晶圓上執行一核心臨界尺寸修整製程來縮減及/或消除WiW CDNU及/或WTW CDNU的此處所揭露方法，可以等效方式執行於不同於例示電漿處理站340A、340B、340C、340D以及叢聚式機台系統400的適當建構之電漿處理腔室/站。
在各種實施例中，一核心臨界尺寸修整製程係用以藉由針對在各晶圓上的晶圓特定核心修整量及/或修整輪廓(例如，中心到邊緣)而補償由於光微影之核心特徵部103的臨界尺寸CD1上的輸入WTW變異，而改善WTW CDNU。類似地，由於一個電漿處理站與另一電漿處理站相比在效能上的差異而在核心特徵部103的縮減臨界尺寸CD2上的變異，可藉由針對在各晶圓上的晶圓 特定及站特定核心修整量及/或修整輪廓而加以補償。並且，由於光微影導致的WiW CDNU可藉由定義核心臨界尺寸修整製程而加以補償，以在進一步的處理操作中調整WiW CDNU。
在光微影法完成而在輸入晶圓上形成具有臨界尺寸CD1的核心特徵部之後，輸入晶圓承受一量測程序，其中核心特徵部103的臨界尺寸CD1係在該輸入晶圓上的各種不同位置處加以量測。接著，針對該輸入晶圓的WiW CDNU係從核心特徵部103的臨界尺寸CD1的測得數值加以決定。並且，在一些實施例中，晶圓係在核心臨界尺寸修整製程完成之後承受量測程序，以在該晶圓上的各種不同位置處量測縮減的臨界尺寸CD2以及決定針對該縮減的臨界尺寸CD2的WiW CDNU。針對晶圓的核心特徵部103的臨界尺寸量測係針對晶圓在其中受處理的特定電漿處理站。因此，能夠針對給定電漿處理站對於晶圓分析核心特徵部103的臨界尺寸量測(CD1、CD2)，並對於晶圓執行核心特徵部103的臨界尺寸量測(CD1、CD2)的站對站比較性分析。
根據一些實施例，圖5顯示一方法的流程圖，該方法用於控制核心臨界尺寸。該方法包含操作501，用於取得一晶圓，其中一核心材料圖案係形成於該晶圓上。核心材料的圖案包含具有在水平方向上測得的臨界尺寸(例如CD1)的一或多個核心特徵部(例如103)，其中該水平方向係平行於晶圓的底部表面。該方法亦包含操作503，用於接收作為輸入參數的目標修整量。該目標修整量指示待自一或多個核心特徵部的垂直定向表面移除的平均厚度量。舉例來說，參照圖1A-1E，目標修整量係需要移除以自輸入臨界尺寸CD1達到縮減臨界尺寸CD2的核心材料的水平厚度。該方法亦包含操作505，用於接收一目標修整輪廓作為一輸入參數。目標修整輪廓指示，當執行晶圓上的目標修整量時， 有多少從一或多個核心特徵部的垂直定向表面之厚度移除之變異係應用為晶圓的中心與晶圓的周邊邊緣之間晶圓上徑向位置的函數。在操作503中所接收的目標修整量可按個別晶圓或按晶圓批次加以接收。類似地，在操作505中所接收的目標修整輪廓可按個別晶圓或按晶圓批次加以接收。
該方法亦包含操作507，用於存取第一組資料，該第一組資料將該修整量與一或多個電漿修整製程參數相關聯。該方法亦包含操作509，用於存取一第二組資料，其將該修整輪廓與一或多個電漿修整製程參數相關聯。在操作507所存取的第一組資料以及在操作509所存取的第二組資料可藉由執行一實驗設計(DOE)而加以建立。舉例來說，介於修整速率與各種電漿蝕刻製程參數之間的相關性，可針對給定電漿處理站從一DOE加以建立。並且，介於修整輪廓與各種電漿蝕刻製程參數之間的相關性可針對給定電漿處理站從一DOE加以建立。
該方法亦包含操作511，用於決定一組電漿修整製程參數，其用以在晶圓上達成該目標修整量及目標修整輪廓，其中該組電漿修整製程參數係基於該目標修整量、該目標修整輪廓、來自操作507的該第一組資料、及來自操作509的該第二組資料。在一些實施例中，一電腦程式係用以決定/計算電漿蝕刻製程配方參數，以基於針對一給定電漿處理站之對應的第一組資料及第二組資料而在該給定的電漿處理站中針對給定晶圓達成該目標修整量及該目標修整輪廓。更具體而言，使用針對給定電漿處理站修整速率相對製程參數資料以及修整輪廓相對製程參數資料，電腦程式決定/計算針對在給定電漿處理站中給定晶圓達成目標修整量及目標修整輪廓所需的電漿蝕刻製程配方參數。
在各種實施例中，在操作511中所決定的該組電漿修整製程參數可實質上包含任何一或多個電漿蝕刻製程配方參數，例如一或多個製程氣體類型及對應的流率、壓力、溫度、射頻(RF)功率、RF頻率、偏壓電壓等等。在一些實施例中，該組電漿修整製程參數可指定一製程氣體成分，其包含以下一或多者：氧(O2)、一氧化二氮(N2O)、一氧化碳(CO)、二氧化碳(CO2)、臭氧(O3)、一或多種醇類(包含但不限定於，甲醇(CH3OH)、乙醇(C2H5OH)、丙醇(CH3CH2CH3OH)、異丙醇(C3H8O)、及其他醇類)、及其混合物。並且，在一些實施例中，該組電漿修整製程參數可包含標準之活化來源，例如電容耦合電漿(CCP)來源、感應耦合電漿(ICP)來源、微波來源、可見紫外光(VuV,visible ultraviolet)來源、臭氧來源、熱燈絲來源、或另一類型的活化來源。在一些實施例中，在操作511中所決定的該組電漿修整製程參數包含一溫度設定，其在自約-25℃至約100℃的範圍內、或在自約0℃至約75℃的範圍內。該方法亦包含一操作513，用於使用在操作511中所決定/計算的該組電漿修整製程參數而在晶圓上執行一電漿修整製程，以建立核心材料的一修改的圖案，其包含具有與目標修整量及目標修整輪廓對應的在水平方向上測得之調整的臨界尺寸(例如CD2)的一或多個核心特徵部。
在一些實施例中，該方法包含一操作，用於量測在晶圓上一或多個核心特徵部的臨界尺寸的數值，並基於該一或多個核心特徵部的臨界尺寸的測得數值決定目標修整量及目標修整輪廓。在一些實施例中，該目標修整量及目標修整輪廓係加以決定，以對晶圓上一或多個核心特徵部的臨界尺寸上的WTW變異進行補償。在一些實施例中，目標修整量及目標修整輪廓係加以決 定，以補償電漿處理站效能。在一些實施例中，目標修整量及目標修整輪廓係加以決定，以將整個晶圓上一或多個核心特徵部的臨界尺寸的非均勻性縮減。
在一些實施例中，晶圓包含核心材料圖案，其形成於一層目標材料上，而元件結構係形成於該層目標材料中。舉例來說，晶圓可針對一SADP製程加以製備。在這些實施例中，在於晶圓上執行電漿修整製程之後，一層遮罩材料係保形地沉積於經修改的核心材料圖案上。接著，該層遮罩材料係加以蝕刻以在核心材料上形成該遮罩材料的側間隔物結構並露出核心材料的頂部表面。接著，核心材料係加以移除，以在該層目標材料上方留下遮罩材料的側間隔物結構。接著，該層目標材料係加以蝕刻，以在目標材料內在遮罩材料的側間隔物結構下方形成元件結構。接著，遮罩材料的側間隔物結構係從晶圓加以移除。
在一些實施例中，該一或多個核心特徵部的經調整臨界尺寸，設定在目標材料內介於相鄰元件結構之間的一第一水平間距。並且，該一或多個核心特徵部的經調整臨界尺寸與該遮罩材料的側間隔物結構其中一者的水平厚度之組合，在目標材料內設定相鄰元件結構之間的一第二水平間距。第一水平間距及第二水平間距以交替方式在目標材料內的相鄰元件結構之間發生。在一些實施例中，在操作503中所接收的目標修整量及在操作505中所接收的目標修整輪廓係加以設定，以達成整個晶圓上在第一水平間距與第二水平間距之間的實質相等。在一些實施例中，在操作503所接收的目標修整量與在操作505所接收的目標修整輪廓係加以設定，以在目標材料內部分地控制介於元件結構之間的水平間距。
在一些實施例中，核心特徵部103係由一層第一核心材料加以形成，該層第一核心材料形成於一層第二核心材料上，而該層第二核心材料形成於一層第三核心材料上，且該層第三核心材料形成於一層目標材料上，元件結構係形成於該層目標材料之中。舉例來說，該晶圓可針對一SAQP製程加以製備。在這些實施例中，在於操作513中在核心特徵部103上執行電漿修整製程之後，該層第二核心材料係加以蝕刻，以在核心特徵部103經調整的圖案下方形成第二核心材料的核心結構。接著，將核心特徵部103加以移除。在核心特徵部103移除之後，一層第一遮罩材料係保形沉積於第二核心材料的核心結構上。接著，第一遮罩材料係加以蝕刻，以在第二核心材料的核心結構上形成第一遮罩材料的側間隔物並使第二核心材料的核心結構的頂部表面露出。接著，第二核心材料的核心結構係加以移除。在第二核心材料的核心結構移除之後，該層第三核心材料係加以蝕刻，以在第一遮罩材料的側間隔物下方形成第三核心材料的核心結構。接著，將第一遮罩材料的側間隔物移除。在第一遮罩材料的側間隔物移除之後，一層第二遮罩材料係保形沉積在第三核心材料的核心結構上。接著，第二遮罩材料係加以蝕刻，以在第三核心材料的核心結構上形成第二遮罩材料的側間隔物，並使第三核心材料的核心結構的頂部表面露出。接著，第三核心材料的核心結構係加以移除。在第三核心材料的核心結構係加以移除之後，該層目標材料係加以蝕刻，以在第二遮罩材料的側間隔物下方於目標材料內形成元件結構。接著，第二遮罩材料的側間隔物係加以移除。
在一些實施例中，用以決定待使用之該組電漿修整製程參數來在晶圓上達成目標修整量及目標修整輪廓的操作511，包含：決定/計算一第一組電漿修整製程參數，用於一基礎修整製程；及決定/計算一第二組電漿修整製程參 數，用於快閃(flash)修整製程。在一些實施例中，針對快閃修整製程的該第二組電漿修整製程參數、或其數值係不同於針對基礎修整製程的該第一組電漿修整製程參數。舉例來說，在一些實施例中，針對快閃修整製程的該第二組電漿修整製程參數可指定一製程氣體成分，其不同於針對基礎修整製程的該第一組電漿修整製程參數。針對快閃修整製程的第二組電漿修整製程參數與針對基礎修整製程的第一組電漿修整製程參數之間的差異，可定義以與基礎修整製程相比對在快閃修整製程所達成的蝕刻量提供更精確的控制。舉例來說，對於快閃修整製程的第二組電漿修整製程參數可指定一製程氣體成分，其與基礎修整製程相比對在快閃修整製程中所達成的蝕刻量提供更精確的控制。
並且，在晶圓上執行電漿修整製程的操作513包含：使用第一組電漿修整製程參數在晶圓上執行基礎修整製程，接著使用第二組電漿修整製程參數在晶圓上執行快閃修整製程。在一些實施例中，基礎修整製程係以相同方式執行於不同電漿處理站中的不同晶圓上，且快閃修整製程對於在不同電漿處理站的不同晶圓係不同的。在一些實施例中，基礎修整製程係在不同的電漿處理站中不同的晶圓上同時執行，且快閃修整製程係在不同的電漿處理站中於不同的晶圓上順序地執行。
在一些實施例中，在一給定的多站式處理機台(例如300)的多個電漿處理站(例如，340A、340B、340C、340D)中分別將多片晶圓同時地處理。在一些實施例中，基礎修整製程係在多個電漿處理站中於多片晶圓上同時地執行。接著，針對各晶圓的快閃修整製程在各別的電漿處理站分別執行。在一些實施例中，針對多片晶圓的快閃修整製程係以順序方式執行，俾使針對特 定晶圓的快閃修整製程係於其對應電漿處理站中在針對另一晶圓的快閃修整製程於該對應電漿處理站中執行之前加以執行及完成。
在一些實施例中，用於控制核心臨界尺寸之圖5的方法可包含在將操作513的電漿修整製程與一沉積製程結合的一整體方法之內。舉例來說，在一些實施例中，將操作513的電漿修整製程與沉積製程結合的整體方法可包含電漿修整製程與沉積製程的交替執行。以此方式，不同的晶圓上輪廓可加成地耦接，以產生優選的補償均勻性輪廓。舉例來說，操作513的一碟狀輪廓電漿修整製程可與一圓頂狀沉積輪廓結合，以產生差異化與優選的一淨輪廓。並且，在一些實施例中，在整體方法執行期間可在操作513的電漿修整製程與沉積製程之間循環二次以上，舉例來說，電漿修整製程，接著進行沉積製程，接著進行電漿修整製程，接著進行沉積製程，以此類推。
根據一些實施例，圖6顯示一方法的流程圖，該方法用於控制核心臨界尺寸。該方法包含一操作601，用於取得多片晶圓，於該多片晶圓各片上一核心材料圖案係加以形成。核心材料的圖案包含具有在水平方向上測得的臨界尺寸的核心特徵部，其中該水平方向係實質平行於一給定晶圓的底部表面。該方法亦包含操作603，用於接收針對該多片晶圓每一者作為輸入參數的目標修整量。該多片晶圓每一者具有各別的目標修整量。針對一特定晶圓的目標修整量指示待自該特定晶圓的核心特徵部的垂直定向表面移除的平均厚度量。該方法亦包含操作605，用於針對該多片晶圓每一者接收一目標修整輪廓作為一輸入參數。該多片晶圓每一者具有一各別的目標修整輪廓。對於該特定晶圓的目標修整輪廓指示，當在該特定晶圓上執行目標修整量時，有多少從核心特徵部的 垂直定向表面之厚度移除之變異係應用為該特定晶圓的中心與該特定晶圓的周邊邊緣之間該特定晶圓上徑向位置的函數。
該方法亦包含操作607，其中，針對該多片晶圓每一者，存取第一組資料，該第一組資料將針對該特定晶圓的一修整量與一或多個電漿修整製程參數相關聯。該第一組資料可應用於一特定電漿處理站，該特定晶圓係在該特定電漿處理站之中受到處理。該方法亦包含操作609，其中，針對該多片晶圓每一者，存取一第二組資料，其將針對該特定晶圓的一修整輪廓與一或多個電漿修整製程參數相關聯。該第二組資料可應用於該特定電漿處理站，該特定晶圓係在該特定電漿處理站之中受到處理。
該方法亦包含操作611，用於決定一基礎組的電漿修整製程參數，其用於在該多片晶圓每一者上的一基礎修整製程，其中針對該多片晶圓每一者該基礎修整製程係相同。在操作611中該基礎組的電漿修整製程參數之決定係基於針對該多片晶圓每一者的目標修整量、針對該多片晶圓每一者的目標修整輪廓、針對電漿處理站的該第一組資料、及針對電漿處理站的該第二組資料。在一些實施例中，基礎修整製程係加以定義以處理WTW CDNU。在各種實施例中，在操作611中所決定的該基礎組的電漿修整製程參數可實質上包含任何一或多個電漿蝕刻配方參數，例如關於圖5方法中操作511所先前提及的參數。該方法亦包含一操作613，用於針對該多片晶圓每一者決定一各別補充組的電漿修整製程參數，用於在多片晶圓的各者上的各別快閃修整製程，以達成針對特定晶圓的目標修整量及針對特定晶圓的目標修整輪廓，其中該快閃修整製程係針對該多片晶圓每一者加以定制。在操作613中該各別補充組的電漿修整製程參數的決定係基於針對該多片晶圓各者的目標修整量、針對該多片晶圓各者的目標修 整輪廓、針對電漿處理站的該第一組資料、針對該電漿處理站的該第二組資料、及該基礎組的電漿修整製程參數。在一些實施例中，快閃修整製程係定義以處理整個晶圓上的WTW徑向CD變異。在各種實施例中，在操作613中決定的該補充組的電漿修整製程參數可實質包含一或多個任何電漿蝕刻製程配方參數，例如就圖5方法中的操作511所先前提及的參數。
在一些實施例中，在操作613中所決定的該補充組的電漿修整製程參數、或其數值可與在操作611中所決定的該基礎組的電漿修整製程參數不同。舉例來說，在一些實施例中，用於快閃修整製程的該補充組的電漿修整製程參數可指定與針對基礎修整製程的該基礎組的電漿修整製程參數中所指定者相比不同的製程氣體成分。針對快閃修整製程的補充組電漿修整製程參數與針對基礎修整製程的基礎組電漿修整製程參數之間的差異可加以定義，以與基礎修整製程相比對在快閃修整製程中所達成的蝕刻量提供更精確的控制。舉例來說，針對快閃修整製程的該補充組的電漿修整製程參數可指定一製程氣體成分，其與基礎修整製程相比對在快閃修整製程中所達成的蝕刻量提供更精確的控制。
該方法亦包含操作615，用於在該特定電漿處理站中對該多片晶圓各者上執行該基礎修整製程，該特定晶圓在該特定電漿處理站中受到處理。該方法亦包含操作617，其中，在基礎修整製程完成之後，各別的快閃修整製程係在該特定電漿處理站中對該多片晶圓各者上加以執行，該特定晶圓在該特定電漿處理站中受到處理。在一些實施例中，基礎修整製程以同時的方式在該多片晶圓各者上加以執行，且快閃修整製程以順序方式在該多片晶圓的不同者上加以執行。
在一些實施例中，用於控制核心臨界尺寸之圖6的方法可包含在將操作615的基礎修整製程及操作617的快閃修整製程與沉積製程結合的整體方法之內。舉例來說，在一些實施例中，將操作615的基礎修整製程及操作617的快閃修整製程與沉積製程結合的該整體方法可包含該基礎修整製程及該快閃修整製程之組合的執行與沉積製程之執行加以交替進行。以此方式，不同的晶圓上輪廓可加成地耦接，以產生優選的補償均勻輪廓。舉例來說，提供一碟狀輪廓的基礎修整製程與快閃修整製程的組合可與一圓頂狀沉積輪廓加以結合，以產生差異化與優選的一淨輪廓。並且，在一些實施例中，在基礎修整製程及快閃修整製程之組合與沉積製程之間的循環操作可在整體方法執行期間進行二或更多次，例如，基礎/快閃修整製程，接著進行沉積製程，接著進行基礎/快閃修整製程，接著進行沉積製程，以此類推。
根據一些實施例，圖7顯示一方法，其用於控制在多片晶圓上的核心臨界尺寸。該方法包含操作701，用於取得多片晶圓，於該多片晶圓各者上一核心材料圖案係加以形成。核心材料的圖案包含具有在水平方向上測得的臨界尺寸的核心特徵部，其中該水平方向係實質平行於一給定晶圓的底部表面。該多片晶圓每一者係存在於多個電漿處理站的個別一者之中。該方法亦包含操作703，用於在多個電漿處理站中以同時的方式在該多片晶圓的各者上執行一基礎修整製程。該基礎修整製程係加以定義，以在多片晶圓上將核心特徵部的臨界尺寸加以縮減。該基礎修整製程係在該多個電漿處理站的各者中以相同方式加以執行。該方法亦包含操作705，其中，在基礎修整製程完成之後，一晶圓特定的快閃修整製程係在多個電漿處理站之中在該多片晶圓的各者上加以執行。該晶圓特定的快閃修整製程係定義以使多片晶圓上的核心特徵部的臨界尺寸進 一步縮減。晶圓特定的快閃修整製程係在該多個電漿處理站的各者中以個別界定的方式加以執行。對於該多片晶圓的一給定晶圓的晶圓特定快閃修整製程係加以定義，俾使針對該給定晶圓的基礎修整製程與晶圓特定的快閃修整製程之組合達成在該給定晶圓上的一晶圓特定目標修整量並達成在該給定晶圓上的一晶圓特定目標修整輪廓。在一些實施例中，該晶圓特定快閃修整製程係在多個電漿處理站之中在該多片晶圓上以順序方式加以執行，俾使該多片電漿處理站的其中一者在一給定時間運作，以執行該晶圓特定快閃修整製程。
在一些實施例中，該晶圓特定目標修整量與該晶圓特定目標修整輪廓係加以接收作為針對該多片晶圓各者的輸入參數。並且，呈一或多個電漿製程參數之函數的特定於站的修整速率效能係加以接收作為針對該多個電漿處理站各者的一輸入參數。並且，呈一或多個電漿製程參數之函數的特定於站的修整輪廓效能係加以接收作為針對該多個電漿處理站各者的一輸入參數。並且，該方法更包含：使用該晶圓特定目標修整量、該晶圓特定目標修整輪廓、該特定於站的修整速率效能、及該特定於站的修整輪廓效能，在各別的多個電漿處理站中針對該多片晶圓各者決定該基礎修整製程與該晶圓特別快閃修整製程的規格。在各種實施例中，針對該多片晶圓的每一者該基礎修整製程與該晶圓特定快閃修整製程的規格可實質包含一或多個任何電漿蝕刻製程配方參數，例如就圖5的方法中的操作511所先前提及的參數。
為了進一步說明圖6及7的方法，考慮一例子，其中四片晶圓在一四站式機台中受到處理，該四站式機台包含四個電漿處理站。針對四片晶圓的目標修整量為針對晶圓1的78埃、針對晶圓2的79埃、針對晶圓3的76埃、及針對晶圓4的77埃。並且，針對四片晶圓的目標修整輪廓係就P2%加以指定。P2%定 義為介於針對晶圓的中心區域的平均臨界尺寸數值與針對晶圓的外徑向區域的平均臨界尺寸數值之間的差。針對四片晶圓的目標修整量與目標修整輪廓係加以提供至一電腦程式，以針對該四片晶圓每一者決定基礎修整製程的規格以及快閃修整製程的規格。該電腦程式亦可存取一第一組資料，其提供呈一或多個電漿製程參數之函數的特定於站的修整速率效能，例如針對各電漿處理站呈一或多個製程參數之函數的蝕刻速率。並且，該電腦程式可存取一第二組資料，其提供呈一或多個電漿製程參數之函數的特定於站的修整輪廓效能，例如，針對各電漿處理站呈一或多個電漿製程參數之函數的P2%。在該第一和第二資料組中，該一或多個電漿處理參數可實質包含任何電漿蝕刻製程配方參數，例如一或多個製程氣體類型及對應的流率、壓力、溫度、射頻(RF)功率、RF頻率、偏壓電壓等等。基於針對該四片晶圓的目標修整量與目標修整輪廓以及該第一和第二組資料，該電腦程式決定在所有四片晶圓上以等效方式加以執行的該基礎修整製程規格。舉例來說，該基礎修整製程規格可加以設定，以在所有四片晶圓上在一共同修整輪廓(P2%)的情況下修整74埃。並且，基於針對四片晶圓的目標修整量與目標修整輪廓以及該第一組及第二組資料，該電腦程式決定在該四片晶圓各者上待執行的快閃修整製程的規格。舉例來說，針對晶圓1的快閃修整製程係定義以修整額外的4埃。針對晶圓2的快閃修整製程係定義以修整額外的5埃。針對晶圓3的快閃修整製程係定義以修整額外的2埃。針對晶圓4的快閃修整製程係定義以修整額外的3埃。針對各晶圓在快閃修整製程中所使用的修整輪廓(P2%)可定制以針對各晶圓達成目標修整輪廓。
在一些實施例中，該基礎修整製程在所有四片晶圓上同時地執行。接著，快閃修整製程以順序的方式執行於該四片晶圓，亦即，在晶圓1，接 著在晶圓2，接著在晶圓3，接著在晶圓4。在一些實施例中，若該等電漿處理站可以完全獨立方式操作(例如以分離及獨立可控制的功率供應及氣體供應)，則快閃修整製程亦可以同時的方式加以執行。
根據一些實施例，圖8顯示一控制器800，用於控制核心臨界尺寸。在一些實施例中，控制器800可實現在圖2的探測控制與系統控制部210之內及/或圖4的控制器420之內。並且，在一些實施例中，控制器800可分離地實現並提供輸出至圖2的製程輸入及控制規格208。控制器800包含一輸入模組801、一分析模組803、及一執行模組805。輸入模組801係建構以取得一目標修整量作為一輸入參數。目標修整量指示待從一晶圓上的核心特徵部的垂直定向表面移除的平均厚度量。核心特徵部在晶圓上形成一核心材料的一圖案的部分。核心特徵部具有在平行於晶圓的底部表面的水平方向上測得的臨界尺寸。輸入模組801係建構以取得一目標修整輪廓作為一輸入參數。目標修整輪廓指示，當在晶圓上執行目標修整量時，有多少從核心特徵部的垂直定向表面之厚度移除之變異係應用為晶圓的中心與晶圓的周邊邊緣之間晶圓上徑向位置的函數。在一些實施例中，輸入模組801係建構以在晶圓上取得核心特徵部的臨界尺寸的測得數值，並基於核心特徵部的臨界尺寸的測得數值而決定目標修整量及目標修整輪廓。輸入模組801係建構以取得一第一組資料，其將一修整量與一或多個電漿修整製程參數相關聯。輸入模組801亦建構以取得一第二組資料，其將一修整輪廓與一或多個電漿修整製程參數相關聯。
分析模組803係建構以決定一組電漿修整製程參數，其用以基於該第一組資料及該第二組資料的分析而在晶圓上達成目標修整量與目標修整輪廓。執行模組805係建構以使用該組電漿修整製程參數而指導晶圓上的電漿修整 製程執行，以建立核心材料的一修改的圖案，其包含具有在水平方向上測得的一調整的臨界尺寸的核心特徵部。
在一些實施例中，輸入模組801係建構以取得該目標修整量及該目標修整輪廓作為針對多片晶圓的輸入參數，其中該多片晶圓每一者具有個別的目標修整量及個別的目標修整輪廓。並且，輸入模組中801係建構以針對多個電漿處理站每一者取得該第一組資料及該第二組資料。分析模組803係建構以分析針對該多片晶圓每一者的目標修整量、針對該多片晶圓每一者的目標修整輪廓、針對該多個電漿處理站每一者的該第一組資料、及針對該多個電漿處理站每一者的該第二組資料，以決定一基礎組的電漿修整製程參數，用於在該多片晶圓各者上於該多個電漿處理站的對應一者中的一基礎修整製程。基礎修整製程針對該多片晶圓各者係相同。此外，分析模組803係建構以分析針對該多片晶圓各者的目標修整量、針對該多片晶圓各者的目標修整輪廓、針對該多個電漿處理站各者的該第一組資料、針對該多個電漿處理站各者的該第二組資料、及該基礎組的電漿修整製程參數，以針對該多片晶圓各者決定一各別的補充組的電漿修整製程參數，用於在該多片晶圓各者上於該多個電漿處理站的該對應一者中的一各別的快閃修整製程，以達成針對特定晶圓的目標修整量及針對特定晶圓的目標修整輪廓。該快閃修整製程係針對該多片晶圓各者而加以定制。執行模組805係建構以在該多片晶圓各者上於該對應的電漿處理站指導基礎修整製程的執行。並且，執行模組805係建構以在該基礎修整製程完成之後在該多片晶圓每一者上於該對應的電漿處理站之中指導該快閃修整製程的執行。
在各種實施例中，控制器800可包含一處理器、記憶體、及一或多個介面。控制器800可用以部分基於感測的數值而控制在一或多個電漿處理站 中控制元件。舉例來說，控制器800可基於感測的數值及其他控制參數而控制閥802、過濾加熱器804、泵806、及其他元件808其中一或多者。控制器800從例如壓力計810、流量計812、溫度感測器814、及/或其他感測器816接收感測的數值。控制器800亦可用以在一或多片晶圓上的蝕刻及沉積期間控制製程條件。控制器800可包含一或多個記憶體元件及一或多個電腦處理器。
控制器800可控制在一給定電漿處理站之中與核心修整製程相關聯的活動。控制器800執行電腦程式，其包含指令組用於控制製程時序、製程氣體輸送系統溫度、及壓力差、閥位置、氣體混合物、製程氣體流率、腔室壓力、腔室溫度、基板溫度、RF功率位準、基板卡盤或台座位置、偏壓功率、及一特定製程的其他參數。在與控制器800相關聯的記憶體元件上儲存的其他電腦程式可在一些實施例中加以使用。典型上，將有與控制器800相關聯的一使用者介面。該使用者介面可包含一顯示器818(例如，設備及/或製程條件的顯示螢幕及/或圖形化軟體顯示)、及使用者輸入元件820，例如指向元件、鍵板、觸控螢幕、麥克風等等。
用於在一製程序列中控制核心修整製程及其他製程的電腦程式可以任何習知的電腦可讀程式語言加以撰寫：例如組合語言、C、C++、Pascal、Fortran或其他者。經編譯的目的碼或腳本係藉由處理器加以執行，以執行程式中所確定的工作。控制模組參數相關於製程條件，例如過濾器壓力差、製程氣體成分及流率、溫度、壓力、電漿條件(例如RF功率位準及低頻RF頻率)、冷卻氣體壓力、及腔室壁溫度。系統軟體可以不同的方式設計或建構。舉例來說，各種腔室元件子程式或控制物件可加以撰寫，以控制執行此處所揭露核心修整製程所需要的腔室元件的操作。
在核心修整製程期間可監控的感測器的例子包含但不限於：質量流量控制模組、例如壓力計810的壓力感測器、位在輸送系統中的熱電偶、台座或卡盤(例如溫度感測器814/220)。適當編程的回授與控制演算法可與來自這些感測器的資料一起使用，以維持所欲製程條件。前述內容描述在單一或多腔室半導體處理機台之中本揭露內容的實施例的實現。
在一些實施方式中，控制器800為一系統的部分，該系統可為上述例子的部分。此等系統可包含半導體處理設備，其包含一個以上處理機台、一個以上腔室、用於處理的一個以上平台、及/或特定處理裝置(一基板台座、一氣流系統等等)。這些系統可整合電子裝置，用於在半導體晶圓或基板的處理之前、期間、及之後控制它們的操作。控制器800可控制一個以上系統的各種裝置或子部件。取決於處理需求及/或系統的類型，控制器800可加以編程以控制此處所揭露的製程任一者，包含處理氣體的輸送、溫度設定(例如，加熱及/或冷卻)、壓力設定、真空設定、功率設定、射頻(RF)產生器設定、RF匹配電路設定、頻率設定、流率設定、流體輸送設定、位置與操作設定、進出一機台及其他傳輸機台及/或與特定系統連接或介接之負載鎖室的基板傳輸。
廣義來說，控制器800可定義為電子裝置，具有各種積體電路、邏輯、記憶體、及/或軟體，其接收指令、發送指令、控制操作、致能清潔操作、致能終點量測、以及類似者。該積體電路可包含呈韌體形式儲存程式指令的晶片、數位訊號處理器(DSP)、定義為特定應用積體電路(ASIC)的晶片、及/或一或多個微處理器、或執行程式指令(例如軟體)的微控制器。程式指令可為與控制器800通訊呈各種個別設定(或程式檔案)形式的指令，定義操作參數用於在半導體基板上或針對半導體基板或針對系統執行特定製程。在一些實施 方式中，此等操作參數可為由製程工程師所界定的配方的部分，用以在加工一或多層、材料、金屬、氧化物、矽、二氧化矽、表面、電路、及/或晶圓的晶粒期間達成一或多個處理步驟。
在一些實施方式中，控制器800可為一電腦的部分或連接至該電腦，該電腦係與系統整合或連接至系統、以其他方式網路連接至系統、或前述組合。舉例來說，控制器800可在「雲端」或為晶圓廠主電腦系統的全部或一部分，其可允許基板處理的遠端存取。該電腦可允許對系統的遠端存取，以監測加工操作的目前進度、檢驗過去加工操作的歷史、檢驗來自複數加工操作的趨勢或效能計量指標，俾以改變目前處理的參數、設定目前處理之後的處理步驟、或啟動新的製程。在一些例子中，一遠端電腦(例如伺服器)可透過一網路對系統提供製程配方，該網路包含區域網路或網際網路。
此遠端電腦可包含一使用者介面，其允許參數及/或設定的輸入或編程，該參數及/或設定接著自該遠端電腦傳輸至系統。在一些例子中，控制器800接收呈資料形式的指令，其針對在一或多個操作期間所執行的處理步驟每一者指定參數。應理解的是，此等參數可特定用於待執行的製程類型以及控制器800所建構以介接或控制的機台類型。因此，如上所述，控制器800可為分散式的，例如藉由包含一或多個分散的控制器，該一或多個分散的控制器以網路連接在一起並朝共同的目的(例如此處所述製程及控制)運作。針對此等目的之一分散式控制器的例子為一或多個積體電路，其位於一電漿處理站上而與位於遠端之一或多個積體電路(例如平台層級或一遠端電腦的部分)通訊，其結合以控制電漿處理站上的一製程。
非限定性地，控制器800可介接的例示系統可包含電漿蝕刻腔室或模組、沉積腔室或模組、旋轉清洗腔室或模組、金屬鍍覆腔室或模組、清潔腔室或模組、斜邊蝕刻腔室或模組、物理氣相沉積(PVD)腔室或模組、化學氣相沉積(CVD)腔室或模組、原子層沉積(ALD)腔室或模組、原子層蝕刻(ALE)腔室或模組、離子植佈腔室或模組、軌道腔室或模組、及關聯於或使用於半導體晶圓的加工及/或製造的任何其他半導體處理系統。
如上所述，取決於由機台所執行的一或多個製程步驟，控制器800可與下列其中一或多者通訊：其他機台電路或模組、其他機台元件、叢聚機台、其他機台介面、相鄰機台、附近機台、位於整個工廠的機台、主電腦、另一控制器、或在將晶圓容器攜帶往返半導體加工設施中的機台位置及/或負載埠之材料運輸中所使用的機台。
使用一犧牲間隔層的雙重圖案化(DPT)製程，例如SADP，在最新技術節點(例如，45奈米及以下)已用以加工半導體晶片。在DPT製程中的最大挑戰之一為在CDNU及CDIMB的WiW及WTW變異性上取得嚴密控制。WiW及WTW的CDNU與CDIMB的主要因素之一為光微影法。核心修整製程係使用於光微影製程(核心芯軸在其中形成)與側間隔物沉積製程之間，以進一步縮減核心特徵部的臨界尺寸。該核心修整製程的主要目標為縮減圖案化核心芯軸的核心特徵部的臨界尺寸。然而，如此處所揭露的方法和系統所展示，核心修整製程亦可用以補償所輸入的WiW及WTW臨界尺寸差異。如此處所揭露，一快閃修整製程係加以提供，其中能夠在各電漿處理站個別地控制核心特徵部修整量、修整輪廓、及CDNU。實施快閃修整製程係藉由首先分析針對WiW及WTW CDNU的輸入臨界尺寸計量。接著，藉由橫跨多個電漿處理站的共同基礎修整製 程，將晶圓加以處理。在該共同基礎修整製程之後，快閃修整製程在各晶圓上加以執行，以基於輸入的臨界尺寸計量資料而在各電漿處理站上補償核心特徵部修整量、修整輪廓、及CDNU。
目前的雙重圖案化技術面臨例如CDNU及CDIMB之問題。在此處所揭露的方法和系統之前，沒有可行的解決方案來減輕/縮減/消除CDNU及CDIMB。在一SADP間隔物沉積方法中，CDNU及CDIMB為核心光微影非均勻性及側壁間隔物厚度非均勻性二者的結果。此處所揭露的方法和系統提供在SADP製程之中核心修整步驟的控制，以改善WTW或WiW臨界尺寸變異性。具體而言，此處所揭露的快閃修整製程提供彈性以改善臨界尺寸的WTW變異性並允許WTW CDNU控制。此處所揭露的方法和系統在臨界尺寸及CDNU上提供晶圓級控制。
在此處所揭露的方法和系統之前，在SADP製程中，臨界尺寸及CDNU係由以下決定：核心光微影非均勻性可控制得有多好，以及側間隔物厚度可控制得有多好。此處揭露之方法和系統體認到，核心特徵部修整步驟可影響核心臨界尺寸且可協助調制核心臨界尺寸及間隙臨界尺寸二者。因此，藉由提供在核心修整製程上的彈性控制，此處所揭露方法和系統在WTW臨界尺寸及WTW CDNU的控制上提供改進。
該等實施例的前述說明以說明及描述為目的而提供。上述說明並無意圖為全面性的或限制此揭露內容。一特定實施例的個別要件或特徵一般不限定於那個特定實施例，但在適用的情況下，為可替換的並可使用於一選定的實施例中，縱使未特定地顯示或描述。上述者亦可以許多方式變化。此等變化 不視為自此揭露內容偏離，且所有的此等修改係意圖包含在此揭露內容的範疇內。
雖然前述揭露內容以清楚理解為目的相當詳細地描述，明顯的是，若干改變及修改可在此處所揭露的實施例的範疇內加以實施。因此，本揭露內容係視為說明性而非限制性，且該揭露內容非限定於此處所提供的細節，但可在所述實施例的範疇及均等內容內加以修改。

Claims (18)

  1. 一種控制核心臨界尺寸的方法，包含：取得一晶圓，一核心材料的一圖案係形成於該晶圓上，該核心材料的該圖案包含具有在一水平方向上測得的一臨界尺寸的一或多個核心特徵部，其中該水平方向係平行於該晶圓的一底部表面；接收一目標修整量作為一輸入參數，該目標修整量指示待自該一或多個核心特徵部的垂直定向表面移除的平均厚度量；接收一目標修整輪廓作為一輸入參數，該目標修整輪廓指示，當執行該晶圓上的該目標修整量時，有多少從該一或多個核心特徵部的垂直定向表面之厚度移除之變異係應用為該晶圓的中心與該晶圓的周邊邊緣之間在該晶圓上徑向位置的函數；存取一第一組資料，該第一組資料將一修整量與一或多個電漿修整製程參數相關聯；存取一第二組資料，其將一修整輪廓與一或多個電漿修整製程參數相關聯；基於該目標修整量、該目標修整輪廓、該第一組資料、及該第二組資料，決定一組電漿修整製程參數，其用以在該晶圓上達成該目標修整量及該目標修整輪廓；及使用該組電漿修整製程參數，在該晶圓上執行一電漿修整製程，以建立該核心材料的一修改的圖案，其包含具有在該水平方向上測得之一調整的臨界尺寸的該一或多個核心特徵部。
  2. 如申請專利範圍第1項之控制核心臨界尺寸的方法，更包含：量測在該晶圓上該一或多個核心特徵部的該臨界尺寸的數值；及基於該一或多個核心特徵部的該臨界尺寸的量測的該數值，決定該目標修整量及該目標修整輪廓。
  3. 如申請專利範圍第2項之控制核心臨界尺寸的方法，其中該目標修整量及該目標修整輪廓係加以決定，以補償在該晶圓上該一或多個核心特徵部的該臨界尺寸上的晶圓間變異。
  4. 如申請專利範圍第2項之控制核心臨界尺寸的方法，其中該目標修整量及該目標修整輪廓係加以決定，以補償電漿處理站效能。
  5. 如申請專利範圍第2項之控制核心臨界尺寸的方法，其中該目標修整量及該目標修整輪廓係加以決定，以縮減在整個該晶圓上該一或多個核心特徵部的該臨界尺寸上的非均勻性。
  6. 如申請專利範圍第1項之控制核心臨界尺寸的方法，其中決定該組電漿修整製程參數的步驟包含：決定一第一組電漿修整製程參數，其用於一基礎修整製程；及決定一第二組電漿修整製程參數，其用於快閃修整製程；且其中在該晶圓上執行該電漿修整製程的步驟包含：使用該第一組電漿修整製程參數，在該晶圓上執行該基礎修整製程；接著，使用該第二組電漿修整製程參數，在該晶圓上執行該快閃修整製程。
  7. 如申請專利範圍第6項之控制核心臨界尺寸的方法，其中該基礎修整製程係在不同的電漿處理站之中於不同的晶圓上以相同方式執行，且其中該快閃修整製程針對在不同電漿處理站之中的不同晶圓係相異。
  8. 如申請專利範圍第7項之控制核心臨界尺寸的方法，其中該基礎修整製程係在不同的電漿處理站之中於不同的晶圓上同時地執行，且其中該快閃修整製程在不同電漿處理站之中於不同晶圓上順序地執行。
  9. 如申請專利範圍第1項之控制核心臨界尺寸的方法，其中該晶圓包含在一層目標材料上形成的該核心材料的該圖案，其中，元件結構係在該層目標材料中加以形成。
  10. 如申請專利範圍第9項之控制核心臨界尺寸的方法，更包含：在該晶圓上執行該電漿修整製程之後，在該核心材料的該修改的圖案上保形地沉積一層遮罩材料；蝕刻該層遮罩材料，以在該核心材料上形成該遮罩材料的側間隔物結構，並露出該核心材料的頂部表面；移除該核心材料，並在該層目標材料上方留下該遮罩材料的該等側間隔物結構；蝕刻該層目標材料，以在該遮罩材料的該等側間隔物結構下方在該目標材料之內形成該等元件結構；及移除該遮罩材料的該等側間隔物結構。
  11. 如申請專利範圍第10項之控制核心臨界尺寸的方法，其中該一或多個核心特徵部的該調整的臨界尺寸，設定在該目標材料之內介於相鄰元件結構之間的一第一水平間距，其中該一或多個核心特徵部的該調整的臨界尺寸與該遮罩材料的該等側間隔物結構其中一者的水平厚度之組合，設定在該目標材料之內介於相鄰元件結構之間的一第二水平間距，且其中該第一水平間距與該第二水平間距係在該目標材料之內在相鄰元件結構之間以交替方式發生。
  12. 如申請專利範圍第11項之控制核心臨界尺寸的方法，其中該目標修整量與該目標修整輪廓係加以設定，以在整個該晶圓上達成在該第一水平間距與該第二水平間距之間的實質相等。
  13. 如申請專利範圍第1項之控制核心臨界尺寸的方法，其中該核心材料的該圖案係自一層第一核心材料加以形成，其中該晶圓包含在一層第二核心材料之上形成的該核心材料的該圖案，其中該層該第二核心材料係在一層第三核心材料之上加以形成，其中該層該第三核心材料係在一層目標材料之上加以形成，元件結構係在該層目標材料之中加以形成。
  14. 如申請專利範圍第13項之控制核心臨界尺寸的方法，更包含：在該晶圓上執行該電漿修整製程之後，蝕刻該層該第二核心材料，以在自該層該第一核心材料所形成的該核心材料的該修改的圖案下方形成該第二核心材料的核心結構；移除該第一核心材料；在該第二核心材料的該等核心結構上，保形地沉積一層第一遮罩材料；蝕刻該第一遮罩材料，以在該第二核心材料的該等核心結構之上形成該第一遮罩材料的側間隔物，並露出該第二核心材料的該等核心結構的頂部表面；移除該第二核心材料的該等核心結構；蝕刻該層該第三核心材料，以在該第一遮罩材料的該等側間隔物下方形成該第三核心材料的核心結構；移除該第一遮罩材料的該等側間隔物；在該第三核心材料的該等核心結構之上，保形地沉積一層第二遮罩材料； 蝕刻該第二遮罩材料，以在該第三核心材料的該等核心結構之上形成該第二遮罩材料的側間隔物，並露出該第三核心材料的該等核心結構的頂部表面；移除該第三核心材料的該等核心結構；蝕刻該層目標材料，以在該第二遮罩材料的該等側間隔物下方在該目標材料之內形成該等元件結構；及移除該第二遮罩材料的該等側間隔物。
  15. 如申請專利範圍第11項之控制核心臨界尺寸的方法，其中該目標修整量與該目標修整輪廓係加以設定，以在該目標材料之內部分地控制介於元件結構之間的一水平間距。
  16. 一種用於控制核心臨界尺寸的控制器，包含：一輸入模組，建構以取得一目標修整量作為一輸入參數，該目標修整量指示待從一晶圓上的核心特徵部的垂直定向表面移除的平均厚度量，該等核心特徵部在該晶圓上形成一核心材料的一圖案的部分，該等核心特徵部具有在平行於該晶圓的底部表面的一水平方向上測得的一臨界尺寸，該輸入模組係建構以取得一目標修整輪廓作為一輸入參數，該目標修整輪廓指示，當在該晶圓上執行該目標修整量時，有多少從該等核心特徵部的垂直定向表面之厚度移除之變異係應用為該晶圓的中心與該晶圓的周邊邊緣之間在該晶圓上徑向位置的函數，該輸入模組係建構以一第一組資料，其將一修整量與一或多個電漿修整製程參數相關聯， 該輸入模組係建構以取得一第二組資料，其將一修整輪廓與一或多個電漿修整製程參數相關聯；一分析模組，建構以決定一組電漿修整製程參數，其用以基於該第一組資料及該第二組資料的分析而在該晶圓上達成該目標修整量與該目標修整輪廓；及一執行模組，建構以使用該組電漿修整製程參數而指導在該晶圓上的電漿修整製程的執行，以建立該核心材料的一修改的圖案，其包含具有在該水平方向上測得的一調整的臨界尺寸的該等核心特徵部。
  17. 如申請專利範圍第16項之用於控制核心臨界尺寸的控制器，其中該輸入模組係建構以取得在該晶圓上該等核心特徵部的該臨界尺寸的量測數值，且其中該輸入模組係建構以基於該等核心特徵部的該臨界尺寸的該等量測數值而決定該目標修整量及該目標修整輪廓。
  18. 如申請專利範圍第16項之用於控制核心臨界尺寸的控制器，其中該輸入模組係建構以取得該目標修整量與該目標修整輪廓作為針對多片晶圓的輸入參數，其中該多片晶圓各者具有一各別的目標修整量與一各別的目標修整輪廓，其中該輸入模組係建構以針對多個電漿處理站各者取得該第一組資料及該第二組資料，其中該分析模組係建構以分析針對該多片晶圓各者的該目標修整量、針對該多片晶圓各者的該目標修整輪廓、針對該多個電漿處理站各者的該第一組資料、及針對該多個電漿處理站各者的該第二組資料，以決定一基礎組的電漿修整製程參數，用於在該多片晶圓各者上於該多個電漿處理站的對應一 者中的一基礎修整製程，其中該基礎修整製程針對該多片晶圓各者係相同的，其中該分析模組係建構以分析針對該多片晶圓各者的該目標修整量、針對該多片晶圓各者的該目標修整輪廓、針對該多個電漿處理站各者的該第一組資料、針對該多個電漿處理站各者的該第二組資料、及該基礎組的電漿修整製程參數，以針對該多片晶圓各者決定一各別的補充組的電漿修整製程參數，用於在該多片晶圓各者上於該多個電漿處理站的該對應一者中的一各別的快閃修整製程，以達成針對特定晶圓的該目標修整量及針對特定晶圓的該目標修整輪廓，其中該快閃修整製程係針對該多片晶圓各者而加以定制，其中，該執行模組係建構以在該多片晶圓各者上於對應的電漿處理站之中指導該基礎修整製程的執行，且其中，該執行模組係建構以在該基礎修整製程完成之後在該多片晶圓各者上於對應的電漿處理站之中指導該快閃修整製程的執行。
TW108125781A 2018-07-24 2019-07-22 使用快閃修整序列控制芯部臨界尺寸變異的方法及控制器 TWI822819B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/044,444 US10727143B2 (en) 2018-07-24 2018-07-24 Method for controlling core critical dimension variation using flash trim sequence
US16/044,444 2018-07-24

Publications (2)

Publication Number Publication Date
TW202022942A TW202022942A (zh) 2020-06-16
TWI822819B true TWI822819B (zh) 2023-11-21

Family

ID=69178656

Family Applications (2)

Application Number Title Priority Date Filing Date
TW108125781A TWI822819B (zh) 2018-07-24 2019-07-22 使用快閃修整序列控制芯部臨界尺寸變異的方法及控制器
TW112139731A TW202405938A (zh) 2018-07-24 2019-07-22 使用快閃修整序列控制芯部臨界尺寸變異的方法及控制器

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW112139731A TW202405938A (zh) 2018-07-24 2019-07-22 使用快閃修整序列控制芯部臨界尺寸變異的方法及控制器

Country Status (5)

Country Link
US (2) US10727143B2 (zh)
KR (1) KR20210024677A (zh)
CN (1) CN112470259A (zh)
TW (2) TWI822819B (zh)
WO (1) WO2020023270A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10727057B2 (en) * 2018-03-20 2020-07-28 Tokyo Electron Limited Platform and method of operating for integrated end-to-end self-aligned multi-patterning process
US11551970B2 (en) * 2020-10-22 2023-01-10 Innolux Corporation Method for manufacturing an electronic device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030165755A1 (en) * 2002-03-01 2003-09-04 Applied Materials, Inc. Methodology for repeatable post etch CD in a production tool

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6625497B2 (en) 2000-11-20 2003-09-23 Applied Materials Inc. Semiconductor processing module with integrated feedback/feed forward metrology
US6794302B1 (en) 2003-03-20 2004-09-21 Taiwan Semiconductor Manufacturing Co., Ltd Dynamic feed forward temperature control to achieve CD etching uniformity
US20050221513A1 (en) * 2004-03-31 2005-10-06 Tokyo Electron Limited Method of controlling trimming of a gate electrode structure
US7292906B2 (en) * 2004-07-14 2007-11-06 Tokyo Electron Limited Formula-based run-to-run control
US9006911B2 (en) * 2012-05-16 2015-04-14 Nanya Technology Corporation Method for forming patterns of dense conductor lines and their contact pads, and memory array having dense conductor lines and contact pads
JP2014072226A (ja) 2012-09-27 2014-04-21 Tokyo Electron Ltd パターン形成方法
US8852964B2 (en) * 2013-02-04 2014-10-07 Lam Research Corporation Controlling CD and CD uniformity with trim time and temperature on a wafer by wafer basis
US9378954B2 (en) 2013-03-15 2016-06-28 Wafertech, Llc Plasma pre-treatment for improved uniformity in semiconductor manufacturing
US10073342B2 (en) * 2016-03-04 2018-09-11 Micron Technology, Inc. Method of forming patterns

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030165755A1 (en) * 2002-03-01 2003-09-04 Applied Materials, Inc. Methodology for repeatable post etch CD in a production tool

Also Published As

Publication number Publication date
US20200350219A1 (en) 2020-11-05
CN112470259A (zh) 2021-03-09
US10727143B2 (en) 2020-07-28
TW202405938A (zh) 2024-02-01
KR20210024677A (ko) 2021-03-05
TW202022942A (zh) 2020-06-16
US11322416B2 (en) 2022-05-03
WO2020023270A1 (en) 2020-01-30
US20200035572A1 (en) 2020-01-30

Similar Documents

Publication Publication Date Title
US11424103B2 (en) Control of on-wafer cd uniformity with movable edge ring and gas injection adjustment
US10388485B2 (en) Inter-electrode gap variation methods for compensating deposition non-uniformity
US11605546B2 (en) Moveable edge coupling ring for edge process control during semiconductor wafer processing
KR102696548B1 (ko) 트리밍 프로세스를 위한 임계 치수 변동을 개선하기 위한 보상 챔버 및 프로세스 효과들
TWI822819B (zh) 使用快閃修整序列控制芯部臨界尺寸變異的方法及控制器
KR20220088474A (ko) 멀티 스테이션 집적 회로 제조 챔버에서 rf (radio frequency) 전력 임밸런싱 (imbalancing)
US20230170195A1 (en) Automated feedforward and feedback sequence for patterning cd control
US20210265144A1 (en) Temperature-tuned substrate support for substrate processing systems
US11078570B2 (en) Azimuthal critical dimension non-uniformity for double patterning process
US20220305601A1 (en) Use of vacuum during transfer of substrates
WO2021113425A1 (en) Pressure batch compensation to stabilize cd variation for trim and deposition processes
WO2020028119A1 (en) Non-selective and selective etching through alternating layers of materials
US20220243323A1 (en) Use of rotation to correct for azimuthal non-uniformities in semiconductor substrate processing
US20240242935A1 (en) Multi-state rf pulsing in cycling recipes to reduce charging induced defects