TWI822082B - 記憶裝置 - Google Patents
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Abstract
實施方式提供一種能效率較佳地執行讀出動作之記憶裝置。
實施方式之記憶裝置包含複數個記憶單元、字元線及控制器。複數個記憶單元分別根據閾值電壓，記憶包含第1至第5位元資料之5位元資料。複數個記憶單元記憶分別包含第1至第5位元資料之第1至第5頁。字元線連接於複數個記憶單元。控制器執行藉由對字元線施加讀出電壓而自複數個記憶單元讀出資料之讀出動作。控制器於第1至第5頁各頁之讀出動作中對字元線施加互不相同之讀出電壓之次數分別為7次、6次、6次、6次及6次。
Description
實施方式主要係關於一種記憶裝置。
已知有能非揮發地記憶資料之NAND(Not And，與非)型快閃記憶體。
實施方式提供一種能效率較佳地執行讀出動作之記憶裝置。
實施方式之記憶裝置具備複數個記憶單元、字元線及控制器。複數個記憶單元分別根據閾值電壓，記憶包含第1位元資料、第2位元資料、第3位元資料、第4位元資料及第5位元資料之5位元資料。複數個記憶單元記憶分別包含第1位元資料、第2位元資料、第3位元資料、第4位元資料及第5位元資料之第1頁、第2頁、第3頁、第4頁及第5頁。字元線連接於複數個記憶單元。控制器執行藉由對字元線施加讀出電壓而自複數個記憶單元讀出資料之讀出動作。控制器於第1頁、第2頁、第3頁、第4頁及第5頁各頁之讀出動作中對字元線施加互不相同之讀出電壓之次數分別為7次、6次、6次、6次及6次。
以下，參照圖式對實施方式進行說明。各實施方式例示出了用以將發明之技術思想具體化之裝置及方法。圖式係模式性或概念性者。各圖式之尺寸及比例等未必與實際情況相同。於以下說明中，對具有大致相同之功能及構成之構成要素標註相同之符號。構成參照符號之文字之後之數字係用以區分由包含相同文字之參照符號表示，且具有相同構成之同類要素。
[1]第1實施方式
以下，對第1實施方式進行說明。
[1-1]構成
[1-1-1]資訊處理系統1之構成
圖1係表示第1實施方式之資訊處理系統1之構成的一例之方塊圖。如圖1所示，資訊處理系統1例如具備主機設備HD及記憶體系統MS。主機設備HD係個人電腦、便攜資訊終端、伺服器等電子設備。記憶體系統MS係記憶卡、SSD(solid state drive，固態驅動器)等記憶媒體。記憶體系統MS例如包含記憶體控制器10及記憶裝置20。
記憶體控制器10例如為以SoC(System On a Chip，晶片上系統)之形式構成之半導體積體電路。記憶體控制器10經由主機匯流排HB連接於主機設備HD。記憶體控制器10經由記憶體匯流排MB連接於記憶裝置20。記憶體控制器10基於自主機設備HD接收到之命令，控制記憶裝置20。例如，記憶體控制器10控制記憶裝置20，執行讀出動作、寫入動作、抹除動作等。
記憶裝置20係非揮發地記憶資料之半導體記憶裝置。記憶裝置20例如為NAND型快閃記憶體。於NAND型快閃記憶體中，資料之讀出及寫入之單位稱作“頁”。記憶裝置20包含複數個記憶單元電晶體MT、複數個位元線BL及複數個字元線WL。各記憶單元電晶體MT與1個位元線BL及1個字元線WL建立關聯。對各位元線BL分配行位址。對各字元線WL分配頁位址。
[1-1-2]記憶體控制器10之硬體構成
圖2係表示第1實施方式之記憶體控制器10之硬體構成的一例之方塊圖。如圖2所示，記憶體控制器10例如具備主機介面(主機I/F)11、記憶體介面(記憶體I/F)12、CPU(Central Processing Unit，中央處理單元)13、ECC(Error Correction Code，錯誤校正碼)電路14、ROM(Read Only Memory，唯讀記憶體)15、RAM(Random Access Memory，隨機存取記憶體)16及緩衝記憶體17。
主機I/F11係符合主機設備HD與記憶體控制器10之間之介面標準之硬體介面。主機I/F11經由主機匯流排HB連接於主機設備HD。主機I/F11例如支持SATA(Serial Advanced Technology Attachment，串列高階技術附件)、PCIe
TM(PCI Express，快速周邊組件互連)等介面標準。
記憶體I/F12係符合記憶體控制器10與記憶裝置20之間之介面標準之硬體介面。記憶體I/F12經由記憶體匯流排MB連接於記憶裝置20。記憶體I/F12例如支持NAND介面標準。
CPU13係控制記憶體控制器10整體之動作之處理器。CPU13按照經由主機I/F11所接收到之寫入請求，經由記憶體I/F12指示記憶裝置20寫入資料。CPU13按照經由主機I/F11所接收到之讀出請求，經由記憶體I/F12指示記憶裝置20讀出資料。
ECC電路14係執行ECC處理之電路。ECC處理包括資料之編碼及解碼。ECC電路14將要向記憶裝置20寫入之資料編碼，將自記憶裝置20讀出之資料解碼。
ROM15係非揮發性記憶體。ROM15例如記憶韌體等程式。ROM15例如為EEPROM
TM(Electrically Erasable Programmable Read-Only Memory，電可擦可編程唯讀記憶體)。記憶體控制器10之動作係藉由利用CPU13執行ROM15等中記憶之韌體而實現。
RAM16係揮發性記憶體。RAM16作為CPU13之作業區域而使用。RAM16為DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)或SRAM(Static Random Access Memory，靜態隨機存取記憶體)等。
緩衝記憶體17例如為揮發性記憶體。緩衝記憶體17暫時記憶經由主機I/F11所接收到之資料、及經由記憶體I/F12所接收到之資料等。緩衝記憶體17為DRAM(Dynamic Random Access Memory)或SRAM(Static Random Access Memory)等。
[1-1-3]記憶裝置20之硬體構成
圖3係表示第1實施方式之記憶裝置20之硬體構成的一例之方塊圖。如圖3所示，記憶裝置20例如具備輸入輸出電路201、邏輯控制器202、暫存器電路203、定序器204、就緒/忙碌控制器205、驅動器電路206、記憶單元陣列207、列解碼器模組208及感測放大器模組209。經由記憶體匯流排MB而發送或接收之信號例如包括輸入輸出信號I/O0～I/O7、控制信號CEn、CLE、ALE、WEn、REn及WPn、以及就緒/忙碌信號RBn。
輸入輸出電路201係負責收發輸入輸出信號I/O0～I/O7之介面電路。輸入輸出信號I/O包括資料DAT、狀態資訊STS、位址資訊ADD、指令CMD等。輸入輸出電路201與感測放大器模組209之間可傳輸(輸入或輸出)資料DAT。輸入輸出電路201可向記憶體控制器10傳輸(輸出)自暫存器電路203傳輸來之狀態資訊STS。輸入輸出電路201可向暫存器電路203分別傳輸自記憶體控制器10傳輸來之位址資訊ADD及指令CMD。
邏輯控制器202係基於自記憶體控制器10輸入之控制信號CEn、CLE、ALE、WEn、REn及WPn，分別控制輸入輸出電路201及定序器204之控制器。邏輯控制器202基於控制信號CEn，使記憶裝置20啟動。邏輯控制器202基於控制信號CLE及ALE，通知輸入輸出電路101記憶裝置20所接收到之輸入輸出信號I/O分別為指令CMD及位址資訊ADD。邏輯控制器202基於控制信號WEn，命令輸入輸出電路201將輸入輸出信號I/O輸入，基於控制信號REn，命令輸入輸出電路201將輸入輸出信號I/O輸出。邏輯控制器202基於控制信號WPn，於電源通斷時使記憶裝置20成為保護狀態。
暫存器電路203係暫時記憶狀態資訊STS、位址資訊ADD及指令CMD之電路。暫存器電路203所記憶之狀態資訊STS基於定序器204之控制而更新，並向輸入輸出電路201傳輸。位址資訊ADD包括塊位址、頁位址、行位址等。指令CMD包括與記憶裝置20之各種動作相關之命令。
定序器204係控制記憶裝置20整體之動作之控制器。定序器204基於暫存器電路203中記憶之指令CMD及位址資訊ADD，執行讀出動作、寫入動作、抹除動作等。
就緒/忙碌控制器205係基於定序器204之控制而產生就緒/忙碌信號RBn之控制器。就緒/忙碌信號RBn係通知記憶體控制器10記憶裝置20是就緒狀態還是忙碌狀態之信號。“就緒狀態”係記憶裝置20能受理來自記憶體控制器10之命令之狀態，使用“H”位準之就緒/忙碌信號RBn來通知。“忙碌狀態”係記憶裝置20無法受理來自記憶體控制器10之命令之狀態，使用“L”位準之就緒/忙碌信號RBn來通知。
驅動器電路206係產生讀出動作、寫入動作、抹除動作等中使用之電壓之電路。驅動器電路206將所產生之電壓供給至列解碼器模組208及感測放大器模組209等。
記憶單元陣列207係複數個記憶單元電晶體MT之集合。記憶單元陣列207包含複數個塊BLK0～BLKn(n為1以上之整數)。對各塊BLK分配塊位址。塊BLK包含複數個頁。塊BLK例如作為資料之抹除單位而使用。於記憶單元陣列207，設置有複數個位元線BL0～BLm(m為1以上之整數)及複數個字元線WL。
列解碼器模組208係用以選擇作為動作對象之塊BLK、及向字元線WL等配線傳輸電壓之電路。列解碼器模組208包含複數個列解碼器RD0～RDn。列解碼器RD0～RDn分別與塊BLK0～BLKn建立關聯。
感測放大器模組209係用以向各位元線BL傳輸電壓、及讀出資料之電路。感測放大器模組209包含複數個感測放大器單元SAU0～SAUm。感測放大器單元SAU0～SAUm分別與複數個位元線BL0～BLm建立關聯。
[1-1-4]記憶裝置20之電路構成
(記憶單元陣列207之電路構成)
圖4係表示第1實施方式之記憶裝置20所具備之記憶單元陣列207的電路構成之一例之電路圖。圖4抽出了1個塊BLK之電路構成來圖示。如圖4所示，塊BLK例如包含串單元SU0～SU4、字元線WL0～WL7、選擇閘極線SGD0～SGD4、選擇閘極線SGS及源極線SL。
各串單元SU包含複數個NAND串NS。各串單元SU之複數個NAND串NS分別連接於位元線BL0～BLm。各NAND串NS包含記憶單元電晶體MT0～MT7、以及選擇電晶體ST1及ST2。各記憶單元電晶體MT具有控制閘極及電荷儲存層，非揮發地記憶資料。選擇電晶體ST1及ST2分別用以選擇串單元SU。
選擇電晶體ST1之汲極連接於相關聯之位元線BL。選擇電晶體ST1之源極連接於記憶單元電晶體MT7之汲極。記憶單元電晶體MT0～MT7串聯連接。記憶單元電晶體MT0之源極連接於選擇電晶體ST2之汲極。選擇電晶體ST2之源極連接於源極線SL。源極線SL例如為複數個塊BLK所共有。字元線WL0～WL7分別連接於各NAND串NS之記憶單元電晶體MT0～MT7。選擇閘極線SGD0～SGD4分別連接於串單元SU0～SU4中包含之複數個選擇電晶體ST1各自之閘極。選擇閘極線SGS連接於各NAND串NS之選擇電晶體ST2之閘極。
於本說明書中，將包含於同一個串單元SU且連接於同一個字元線WL之複數個記憶單元電晶體MT之集合稱作“單元組集CU”。於記憶裝置20中，各記憶單元電晶體MT記憶5位元資料。即，各單元組集CU可記憶5頁資料。再者，記憶單元陣列207之電路構成亦可為其他電路構成。各塊BLK所包含之串單元SU之個數、及各NAND串NS所包含之記憶單元電晶體MT以及選擇電晶體ST1及ST2各電晶體之個數可自由設計。
(列解碼器模組208之電路構成)
圖5係表示第1實施方式之記憶裝置20所具備之列解碼器模組208的電路構成之一例之電路圖。圖5示出了列解碼器模組208分別與驅動器電路206及記憶單元陣列207之連接關係、以及列解碼器RD0～RDn中之列解碼器RD0之詳細電路構成。如圖5所示，各列解碼器RD與驅動器電路206之間經由信號線CG0～CG11、SGDD0～SGDD4、SGSD、USGD及USGS而連接。各列解碼器RD與相關聯之塊BLK之間經由字元線WL0～WL7、以及選擇閘極線SGS及SGD0～SGD4而連接。
以下，以列解碼器RD0為代表，對列解碼器RD之各要素分別與驅動器電路206及塊BLK0之連接關係進行說明。列解碼器RD0包含電晶體TR0～TR19、傳輸閘極線TG及bTG、以及塊解碼器BD。電晶體TR0～TR19均為高耐壓之N型MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體。
電晶體TR0之汲極及源極分別連接於信號線SGSD及選擇閘極線SGS。電晶體TR1～TR8各自之汲極分別連接於信號線CG0～CG7。電晶體TR1～TR8各自之源極分別連接於字元線WL0～WL7。電晶體TR9～TR13各自之汲極分別連接於信號線SGDD0～SGDD4。電晶體TR9～TR13各自之源極分別連接於選擇閘極線SGD0～SGD4。電晶體TR14之汲極及源極分別連接於信號線USGS及選擇閘極線SGS。電晶體TR15～TR19各自之汲極連接於信號線USGD。電晶體TR15～TR19各自之源極分別連接於選擇閘極線SGD0～SGD4。電晶體TR0～TR13各自之閘極連接於傳輸閘極線TG。電晶體TR14～TR19各自之閘極連接於傳輸閘極線bTG。
塊解碼器BD係解碼塊位址之解碼器。塊解碼器BD基於塊位址之解碼結果，分別對傳輸閘極線TG及bTG施加特定電壓。具體而言，與所選擇之塊BLK對應之塊解碼器BD分別對傳輸閘極線TG及bTG施加“H”位準及“L”位準之電壓。與不選擇之塊BLK對應之塊解碼器BD分別對傳輸閘極線TG及bTG施加“L”位準及“H”位準之電壓。藉此，信號線CG0～CG7之電壓分別傳輸至所選擇之塊BLK之字元線WL0～WL7，信號線SGDD0～SGDD4及SGSD之電壓分別傳輸至所選擇之塊BLK之選擇閘極線SGD0～SGD4及SGS，信號線USGD及USGS之電壓分別傳輸至不選擇之塊BLK之選擇閘極線SGD及SGS。
再者，列解碼器模組208亦可為其他電路構成。例如，列解碼器模組208所包含之電晶體TR之個數可根據設置於各塊BLK之配線之根數而變更。信號線CG為複數個塊BLK間所共有，因此亦可稱作“全域字元線”。字元線WL係對每塊分別設置，因此亦可稱作“局域字元線”。信號線SGDD及SGSD均為複數個塊BLK間所共有，因此亦可稱作“全域傳輸閘極線”。選擇閘極線SGD及SGS均係對每塊分別設置，因此亦可稱作“局域傳輸閘極線”。
(感測放大器模組209之電路構成)
圖6係表示第1實施方式之記憶裝置20所具備之感測放大器模組209的電路構成之一例之電路圖。圖6抽出了1個感測放大器單元SAU之電路構成來圖示。如圖6所示，感測放大器單元SAU包含感測放大器部SA、位元線連接部BLHU、鎖存電路SDL、ADL、BDL、CDL、DDL、EDL及XDL、以及匯流排LBUS。感測放大器部SA、以及鎖存電路SDL、ADL、BDL、CDL、DDL、EDL及XDL構成為可經由匯流排LBUS收發資料。
感測放大器部SA係用以基於位元線BL之電壓而判定資料、及對位元線BL施加電壓之電路。若於讀出動作時控制信號STB生效，則感測放大器部SA基於相關聯之位元線BL之電壓，判定自所選擇之記憶單元電晶體MT讀出之資料是“0”還是“1”。鎖存電路SDL、ADL、BDL、CDL、DDL、EDL及XDL均係能暫時保持資料之電路。鎖存電路XDL用以於感測放大器單元SAU與輸入輸出電路201之間輸入輸出資料DAT。鎖存電路XDL亦可作為高速緩衝記憶體來使用。只要至少鎖存電路XDL空閒，記憶裝置20即可成為就緒狀態。
感測放大器部SA包含電晶體T0～T7、電容器CP、以及節點ND1、ND2、SEN及SRC。位元線連接部BLHU包含電晶體T8。鎖存電路SDL包含反相器IV0及IV1、電晶體T10及T11、以及節點SINV及SLAT。電晶體T0為P型MOS電晶體。電晶體T1～T8、T10及T11均為N型MOS電晶體。電晶體T8係耐壓比感測放大器部SA內之N型電晶體更高之N型MOS電晶體。
電晶體T0之閘極連接於節點SINV。電晶體T0之源極連接於電源線。電晶體T0之汲極連接於節點ND1。節點ND1連接於電晶體T1及T2各自之汲極。電晶體T1及T2之源極分別連接於節點ND2及SEN。節點ND2及SEN分別連接於電晶體T3之源極及汲極。節點ND2連接於電晶體T4及T5各自之汲極。電晶體T5之源極連接於節點SRC。電晶體T5之閘極連接於節點SINV。節點SEN連接於電晶體T6之閘極、及電容器CP之一電極。電晶體T6之源極接地。電晶體T7之汲極及源極分別連接於匯流排LBUS、及電晶體T6之汲極。電晶體T8之汲極連接於電晶體T4之源極。電晶體T8之源極連接於相關聯之位元線BL。
對電晶體T0之源極例如施加電源電壓VDD。對節點SRC例如施加接地電壓VSS。向電晶體T1、T2、T3、T4及T7各自之閘極分別輸入控制信號BLX、HLL、XXL、BLC及STB。向電晶體T8之閘極輸入控制信號BLS。向電容器CP之另一電極輸入時脈信號CLK。
反相器IV0之輸入節點連接於節點SLAT。反相器IV0之輸出節點連接於節點SINV。反相器IV1之輸入節點連接於節點SINV。反相器IV1之輸出節點連接於節點SLAT。電晶體T10之一端連接於節點SINV。電晶體T10之另一端連接於匯流排LBUS。向電晶體T10之閘極輸入控制信號STI。電晶體T11之一端連接於節點SLAT。電晶體T11之另一端連接於匯流排LBUS。向電晶體T11之閘極輸入控制信號STL。鎖存電路SDL於節點SLAT保持資料，於節點SINV保持節點SLAT中保持之資料之反相資料。
鎖存電路ADL、BDL、CDL、DDL、EDL及XDL之電路構成與鎖存電路SDL類似。例如，鎖存電路ADL於節點ALAT保持資料，於節點AINV保持其反相資料。而且，向鎖存電路ADL之電晶體T10之閘極輸入控制信號ATI，向鎖存電路ADL之電晶體T11之閘極輸入控制信號ATL。鎖存電路BDL於節點BLAT保持資料，於節點BINV保持其反相資料。而且，向鎖存電路BDL之電晶體T10之閘極輸入控制信號BTI，向鎖存電路BDL之電晶體T11之閘極輸入控制信號BTL。鎖存電路CDL、DDL及EDL亦同樣如此，因此省略說明。
再者，控制信號BLX、HLL、XXL、BLC、STB、BLS、STI及STL、以及時脈信號CLK例如均由定序器204產生。感測放大器模組209亦可為其他電路構成。例如，各感測放大器單元SAU所具備之鎖存電路之個數亦可為8個以上。感測放大器單元SAU亦可具有能執行簡單之邏輯運算之運算電路。於本說明書中，使控制信號生效與使“L”位準之電壓暫時變成“H”位準之電壓對應。於電晶體T6為P型電晶體之情形時，使控制信號STB生效與使“H”位準之電壓暫時變成“L”位準之電壓對應。感測放大器模組209於各頁之讀出動作中，適當執行使用鎖存電路之運算處理，藉此能確定(判定)記憶單元電晶體MT中記憶之資料。
[1-1-5]記憶單元電晶體MT之閾值電壓分佈
圖7係表示第1實施方式之記憶裝置20中之記憶單元電晶體MT的閾值電壓分佈之一例之模式圖。縱軸之“NMTs”表示記憶單元電晶體MT之數量。橫軸之“Vth”表示記憶單元電晶體MT之閾值電壓。如圖7所示，記憶裝置20中之記憶單元電晶體MT之閾值電壓分佈按照閾值電壓自低至高之順序，可依序形成狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31。
又，於記憶裝置20中，對狀態S0～S31設定讀出電壓R1～R31、及讀出路徑電壓VREAD。具體而言，於狀態S0與S1之間設定讀出電壓R1，於狀態S1與S2之間設定讀出電壓R2，於狀態S2與S3之間設定讀出電壓R3，於狀態S3與S4之間設定讀出電壓R4，…，於狀態S29與S30之間設定讀出電壓R30，於狀態S30與S31之間設定讀出電壓R30。讀出路徑電壓VREAD設定為比狀態S0～S31中閾值電壓最高之狀態S31還高之電壓。閘極被施加了讀出路徑電壓VREAD之記憶單元電晶體MT無論所要記憶之資料為何，均成為接通狀態。進而，於相鄰之狀態之間分別設定驗證電壓。具體而言，於寫入動作中，對“S1”～“S31”狀態各自之驗證動作(驗證讀出)分別使用驗證電壓V1～V31。
再者，圖7所示之一組讀出電壓R1～R31亦可包含負電壓。一組讀出電壓R1～R31亦可為負電壓、0 V及正電壓之組合。即，於一組讀出電壓R1～R31中，亦可為一部分讀出電壓係負電壓，而其他讀出電壓係0 V或正之讀出電壓。例如，可為讀出電壓R1～R4均係負電壓，讀出電壓R5係0 V，讀出電壓R6～R31均係正電壓。亦可為一組讀出電壓R1～R31不包含0 V，而僅包含負電壓與正電壓。
分別對狀態S0～S31分配資料集D0～D31中之任一者。資料集D0～D31與32組互不相同之5位元資料對應。資料集D0～D31分別包含第1～第5位元資料。以下，對資料集D0～D31各自之具體資料內容進行羅列。
(例)資料集：“第1位元資料/第2位元資料/第3位元資料/第4位元資料/第5位元資料”
D0：“00000”
D1：“00001”
D2：“00010”
D3：“00011”
D4：“00100”
D5：“00101”
D6：“00110”
D7：“00111”
D8：“01000”
D9：“01001”
D10：“01010”
D11：“01011”
D12：“01100”
D13：“01101”
D14：“01110”
D15：“01111”
D16：“10000”
D17：“10001”
D18：“10010”
D19：“10011”
D20：“10100”
D21：“10101”
D22：“10110”
D23：“10111”
D24：“11000”
D25：“11001”
D26：“11010”
D27：“11011”
D28：“11100”
D29：“11101”
D30：“11110”
D31：“11111”。
[1-1-6]資料分配
圖8係表示第1實施方式之記憶裝置20中使用之資料分配及讀出電壓設定之表。第1實施方式之記憶裝置20使用1個單元組集CU記憶5頁資料之資料分配，即5位元/單元之編碼。以下，參照圖8，對第1實施方式之資料分配及讀出電壓設定進行說明。
再者，本說明書所參照之圖式中記載之“狀態ID”與標註於表示狀態之參照符號“S”後之數字對應。本說明書所參照之圖式中記載之“資料集ID”與標註於表示資料集之參照符號“D”後之數字對應。“第1頁(第1頁資料PG1)”與單元組集CU中記憶之第1位元資料之群對應。“第2頁(第2頁資料PG2)”與單元組集CU中記憶之第2位元資料之群對應。“第3頁(第3頁資料PG3)”與單元組集CU中記憶之第3位元資料之群對應。“第4頁(第4頁資料PG4)”與單元組集CU中記憶之第4位元資料之群對應。“第5頁(第5頁資料PG5)”與單元組集CU中記憶之第5位元資料之群對應。以下，將以第1～第5頁為對象之讀出動作分別稱作第1～第5頁讀出。
於第1實施方式之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D8、D9、D1、D3、D19、D23、D21、D20、D4、D12、D14、D10、D2、D0、D16、D17、D25、D29、D13、D5、D7、D6、D22、D18、D26、D27、D11及D15。
於第1實施方式之資料分配中，第1頁讀出中使用之讀出電壓為R4、R8、R12、R18、R22、R26及R30。於第1實施方式之資料分配中，第2頁讀出中使用之讀出電壓為R6、R13、R16、R20、R23及R28。於第1實施方式之資料分配中，第3頁讀出中使用之讀出電壓為R3、R9、R15、R21、R27及R31。於第1實施方式之資料分配中，第4頁讀出中使用之讀出電壓為R2、R7、R10、R14、R17及R24。於第1實施方式之資料分配中，第5頁讀出中使用之讀出電壓為R1、R5、R11、R19、R25及R29。
於第1頁讀出中，資料藉由7次讀出而確定。於第2頁讀出、第3頁讀出、第4頁讀出及第5頁讀出中，資料均藉由6次讀出而確定。此種資料分配例如稱作“7-6-6-6-6編碼”。於第1實施方式之資料分配中，各頁間，為了確定資料而設定之讀出次數之最大值與最小值之差為“1”。又，於第1實施方式之資料分配中，各頁之讀出電壓之間隔最小為“3”且最大為“8”。
再者，於本說明書中，各頁之讀出動作之“讀出次數”與控制信號STB生效之次數對應。換言之，“讀出次數”與執行藉由某讀出電壓而判定閾值電壓之動作之次數對應。對在於施加某讀出電壓之期間內執行根據該讀出電壓而判定資料之動作，亦可簡稱作“讀出”。“讀出電壓之間隔”與某頁之讀出動作中使用之複數個讀出電壓內鄰接之兩個讀出電壓之間、於該頁之讀出電壓中未使用之讀出電壓之數值對應。換言之，“讀出電壓之間隔”與於各頁之讀出動作中配置於鄰接之讀出電壓之間之狀態之數量對應。例如，由於讀出電壓R4與R8之間配置有4個狀態S4～S7，因此第1頁讀出中之讀出電壓R4與R8之間隔為“4(4個狀態)”。由於讀出電壓R12與R18之間配置有6個狀態S12～S17，因此第1頁讀出中之讀出電壓R12與R18之間隔為“6(6個狀態)”。
[1-2]動作
以下，對第1實施方式之記憶體系統MS之動作進行說明。以下，將所選擇之字元線WL稱作“選擇字元線WLsel”。定序器204對選擇字元線WLsel施加電壓與驅動器電路206基於定序器204之控制而經由列解碼器模組208施加電壓對應。記憶裝置20所接收到之位址資訊ADD及指令CMD向暫存器電路203傳輸。圖式中之“tR”表示記憶裝置20基於記憶體控制器10之指示而成為忙碌狀態之期間(時間)。
以下，依序分別說明第1實施方式中之第1～第5頁讀出之詳情。本說明書中例示出了於第1～第5頁讀出中源極線SL之電壓均固定之情形。又，下面所參照之圖式例示出了讀出動作開始及結束時選擇字元線WLsel之電壓均為接地電壓VSS之情形。但並不限定於此，讀出動作開始及結束時選擇字元線WLsel之電壓亦可均為負電壓。
[1-2-1]第1頁讀出
圖9係表示第1實施方式之記憶體系統MS中之第1頁讀出的一例之時序圖。圖9分別示出了第1實施方式之第1頁讀出中之輸入輸出信號I/O、就緒/忙碌信號RBn、選擇字元線WLsel及控制信號STB之變遷。以下，參照圖9，對第1實施方式之第1頁讀出進行說明。
記憶體控制器10於執行第1頁讀出之情形時，例如將指令“01h”、指令“00h”、位址“ADD”、指令“30h”依序發送至記憶裝置20。指令“01h”係特定選擇了第1頁之動作之指令。指令“00h”係特定讀出動作之指令。位址“ADD”包含作為讀出對象之字元線WL之位址。指令“30h”係指示讀出動作開始之指令。
記憶裝置20接收到指令“30h”後，定序器204基於暫存器電路203中記憶之指令及位址，使記憶裝置20自就緒狀態變換成忙碌狀態。然後，定序器204對選擇字元線WLsel依序施加讀出電壓R4、R8、R12、R18、R22、R26及R30。又，定序器204於施加讀出電壓R4、R8、R12、R18、R22、R26及R30之各期間內，分別使控制信號STB生效。各感測放大器單元SAU基於定序器204之控制，確定(判定)自連接於選擇字元線WLsel之記憶單元電晶體MT讀出之第1位元資料，並將判定結果記憶至鎖存電路XDL。
定序器204於第1位元資料之判定結果記憶至鎖存電路XDL後，使記憶裝置20自忙碌狀態變換成就緒狀態。而後，記憶體控制器10基於記憶裝置20已自忙碌狀態變換成就緒狀態，命令記憶裝置20輸出感測放大器模組209之各鎖存電路XDL中記憶之資料DAT(第1頁資料PG1)。例如，記憶體控制器10藉由轉換控制信號REn，能使記憶裝置20依序輸出資料DAT。記憶體控制器10接收到第1頁資料PG1後，例如向主機設備HD傳輸第1頁資料PG1，並結束第1頁讀出。
[1-2-2]第2頁讀出
圖10係表示第1實施方式之記憶體系統MS中之第2頁讀出的一例之時序圖。圖10分別示出了第1實施方式之第2頁讀出中之輸入輸出信號I/O、就緒/忙碌信號RBn、選擇字元線WLsel及控制信號STB之變遷。以下，參照圖10，對第1實施方式之第2頁讀出進行說明。
記憶體控制器10於執行第2頁讀出之情形時，例如將指令“02h”、指令“00h”、位址“ADD”、指令“30h”依序發送至記憶裝置20。指令“02h”係特定選擇了第2頁之動作之指令。
記憶裝置20接收到指令“30h”後，定序器204基於暫存器電路203中記憶之指令及位址，使記憶裝置20自就緒狀態變換成忙碌狀態。然後，定序器204對選擇字元線WLsel依序施加讀出電壓R6、R13、R16、R20、R23及R28。又，定序器204於施加讀出電壓R6、R13、R16、R20、R23及R28之各期間內，分別使控制信號STB生效。各感測放大器單元SAU基於定序器204之控制，確定(判定)自連接於選擇字元線WLsel之記憶單元電晶體MT讀出之第2位元資料，並將判定結果記憶至鎖存電路XDL。
定序器204於第2位元資料之判定結果記憶至鎖存電路XDL後，使記憶裝置20自忙碌狀態變換成就緒狀態。而後，記憶體控制器10基於記憶裝置20已自忙碌狀態變換成就緒狀態，命令記憶裝置20輸出感測放大器模組209之各鎖存電路XDL中記憶之資料DAT(第2頁資料PG2)。記憶體控制器10接收到第2頁資料PG2後，例如向主機設備HD傳輸第2頁資料PG2，並結束第2頁讀出。
[1-2-3]第3頁讀出
圖11係表示第1實施方式之記憶體系統MS中之第3頁讀出的一例之時序圖。圖11分別示出了第1實施方式之第3頁讀出中之輸入輸出信號I/O、就緒/忙碌信號RBn、選擇字元線WLsel及控制信號STB之變遷。以下，參照圖11，對第1實施方式之第3頁讀出進行說明。
記憶體控制器10於執行第3頁讀出之情形時，例如將指令“03h”、指令“00h”、位址“ADD”、指令“30h”依序發送至記憶裝置20。指令“03h”係特定選擇了第3頁之動作之指令。
記憶裝置20接收到指令“30h”後，定序器204基於暫存器電路203中記憶之指令及位址，使記憶裝置20自就緒狀態變換成忙碌狀態。然後，定序器204對選擇字元線WLsel依序施加讀出電壓R3、R9、R15、R21、R27及R31。又，定序器204於施加讀出電壓R3、R9、R15、R21、R27及R31之各期間內，分別使控制信號STB生效。各感測放大器單元SAU基於定序器204之控制，確定(判定)自連接於選擇字元線WLsel之記憶單元電晶體MT讀出之第3位元資料，並將判定結果記憶至鎖存電路XDL。
定序器204於第3位元資料之判定結果記憶至鎖存電路XDL後，使記憶裝置20自忙碌狀態變換成就緒狀態。而後，記憶體控制器10基於記憶裝置20已自忙碌狀態變換成就緒狀態，命令記憶裝置20輸出感測放大器模組209之各鎖存電路XDL中記憶之資料DAT(第3頁資料PG3)。記憶體控制器10接收到第3頁資料PG3後，例如向主機設備HD傳輸第3頁資料PG3，並結束第3頁讀出。
[1-2-4]第4頁讀出
圖12係表示第1實施方式之記憶裝置中之第4頁讀出的一例之時序圖。圖12分別示出了第1實施方式之第4頁讀出中之輸入輸出信號I/O、就緒/忙碌信號RBn、選擇字元線WLsel及控制信號STB之變遷。以下，參照圖12，對第1實施方式之第4頁讀出進行說明。
記憶體控制器10於執行第4頁讀出之情形時，例如將指令“04h”、指令“00h”、位址“ADD”、指令“30h”依序發送至記憶裝置20。指令“04h”係特定選擇了第4頁之動作之指令。
記憶裝置20接收到指令“30h”後，定序器204基於暫存器電路203中記憶之指令及位址，使記憶裝置20自就緒狀態變換成忙碌狀態。然後，定序器204對選擇字元線WLsel依序施加讀出電壓R2、R7、R10、R14、R17及R24。又，定序器204於施加讀出電壓R2、R7、R10、R14、R17及R24之各期間內，分別使控制信號STB生效。各感測放大器單元SAU基於定序器204之控制，確定(判定)自連接於選擇字元線WLsel之記憶單元電晶體MT讀出之第4位元資料，並將判定結果記憶至鎖存電路XDL。
定序器204於第4位元資料之判定結果記憶至鎖存電路XDL後，使記憶裝置20自忙碌狀態變換成就緒狀態。而後，記憶體控制器10基於記憶裝置20已自忙碌狀態變換成就緒狀態，命令記憶裝置20輸出感測放大器模組209之各鎖存電路XDL中記憶之資料DAT(第4頁資料PG4)。記憶體控制器10接收到第4頁資料PG4後，例如向主機設備HD傳輸第4頁資料PG4，並結束第4頁讀出。
[1-2-5]第5頁讀出
圖13係表示第1實施方式之記憶裝置中之第5頁讀出的一例之時序圖。圖13分別示出了第1實施方式之第5頁讀出中之輸入輸出信號I/O、就緒/忙碌信號RBn、選擇字元線WLsel及控制信號STB之變遷。以下，參照圖13，對第1實施方式之第5頁讀出進行說明。
記憶體控制器10於執行第5頁讀出之情形時，例如將指令“05h”、指令“00h”、位址“ADD”、指令“30h”依序發送至記憶裝置20。指令“05h”係特定選擇了第5頁之動作之指令。
記憶裝置20接收到指令“30h”後，定序器204基於暫存器電路203中記憶之指令及位址，使記憶裝置20自就緒狀態變換成忙碌狀態。然後，定序器204對選擇字元線WLsel依序施加讀出電壓R1、R5、R11、R19、R25及R29。又，定序器204於施加讀出電壓R1、R5、R11、R19、R25及R29之各期間內，分別使控制信號STB生效。各感測放大器單元SAU基於定序器204之控制，確定(判定)自連接於選擇字元線WLsel之記憶單元電晶體MT讀出之第5位元資料，並將判定結果記憶至鎖存電路XDL。
定序器204於第5位元資料之判定結果記憶至鎖存電路XDL後，使記憶裝置20自忙碌狀態變換成就緒狀態。而後，記憶體控制器10基於記憶裝置20已自忙碌狀態變換成就緒狀態，命令記憶裝置20輸出感測放大器模組209之各鎖存電路XDL中記憶之資料DAT(第5頁資料PG5)。記憶體控制器10接收到第5頁資料PG5後，例如向主機設備HD傳輸第5頁資料PG5，並結束第5頁讀出。
[1-3]第1實施方式之效果
根據以上所說明之第1實施方式之記憶裝置20，能效率較佳地執行讀出動作。以下，對第1實施方式之詳細效果進行說明。
在特化於記憶體之資料分配中，對某狀態分配之5位元資料係以與對相鄰之狀態分配之5位元資料相差1位元之方式設定。特化於記憶體之5位元/單元之編碼於不考慮頁之分配之情形時，有1000萬種以上。5位元/單元之編碼於考慮了頁之分配之情形時，亦有10萬種左右。
有效率之讀出電壓之分配較佳為每頁之讀出次數平均，且每頁之讀出電壓之間隔平均。每頁之讀出次數平均能使每頁之不良之發生概率平均化。每頁之讀出電壓之間隔平均能降低讀出雜訊，且能使讀出電壓之設置時間平均化。又，藉由設置時間之平均化，能縮短每頁之讀出動作之時間，因此能改善記憶裝置20之讀出動作之延遲。
若要符合5位元/單元，則理想之係讀出次數為(PG1、PG2、PG3、PG4、PG5)=(7、6、6、6、6)，且各頁之讀出電壓之最小間隔為“4”，而最大間隔越小越好。最佳之讀出電壓之最小間隔為“4”係基於5位元/單元之編碼中之讀出電壓有31種，“31”除以最大之讀出次數“7”所得之結果接近於“4”。但不存在讀出次數為(PG1、PG2、PG3、PG4、PG5)=(7、6、6、6、6)，且各頁之讀出電壓之最小間隔為“4”之資料分配。
又，使用最下位之讀出電壓R1來判定資料時，存在最下位之狀態S0之上擺擴散導致不良之發生概率變高之傾向。使用最上位之讀出電壓R31來判定資料時，存在最上位之狀態S31之下擺擴散導致不良之發生概率變高之傾向。讀出次數為7次之頁存在不良之發生概率比讀出次數為6次之頁高之傾向。因此，於記憶體中，對於讀出次數為7次之頁，較佳為平均地設定讀出電壓之間隔，且不使用31種讀出電壓中最下位或最上位之讀出電壓。
與此相對地，第1實施方式之記憶裝置20中之資料分配設定為接近於理想條件之條件。具體而言，關於第1實施方式之資料分配，讀出次數為(PG1、PG2、PG3、PG4、PG5)=(7、6、6、6、6)，且各頁之讀出電壓之間隔最小為“3”且最大為“8”。而且，於讀出次數為7次之第1頁中，最下位之讀出電壓為R4，最上位之讀出電壓為R30。即，於第1實施方式之第1頁讀出中，最下位之讀出電壓R4設定為與R1相隔3個狀態，最上位之讀出電壓R30設定為與R31相隔1個狀態。
結果，於第1實施方式之記憶裝置20中，每頁之讀出次數平均，且能使每頁之不良之發生概率平均化。藉由使不良之發生概率平均化，記憶裝置20能抑制讀出動作發生重試，從而能改善延遲。藉由將讀出電壓之間隔抑制為最小“3”且最大“8”，於記憶裝置20中，每頁之讀出電壓之設置時間變得大致平均。因此，記憶裝置20能縮短讀出動作之時間。因此，第1實施方式之記憶裝置20能效率較佳地執行讀出動作。
[1-4]第1實施方式之變化例
除此以外還存在能與第1實施方式同樣，效率較佳地執行讀出動作之資料分配。以下，作為第1實施方式之變化例中之資料分配，對第1～第17變化例進行說明。
(第1變化例)
圖14係表示第1變化例之資料分配及讀出電壓設定之表。以下，參照圖14，對第1變化例之資料分配及讀出電壓設定進行說明。
於第1變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D17、D19、D3、D11、D15、D13、D12、D8、D0、D2、D18、D22、D23、D7、D5、D1、D9、D25、D27、D26、D10、D14、D6、D4、D20、D21及D29。
於第1變化例之資料分配中，第1頁讀出中使用之讀出電壓為R7、R15、R18、R22、R25及R29。於第1變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R8、R13、R21、R27及R31。於第1變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R9、R12、R16、R20及R26。於第1變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R6、R10、R14、R19、R23及R28。於第1變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R5、R11、R17、R24及R30。
圖15係表示第1變化例之讀出動作中對選擇字元線WLsel施加之電壓(讀出波形)之一例之波形圖。於第1變化例之第1～第5頁讀出中，定序器204均如圖15所示對選擇字元線WLsel施加讀出電壓，藉此能自單元組集CU讀出所希望之頁資料。除了各頁讀出中對選擇字元線WLsel施加之讀出電壓之種類不同以外，其他動作於第1實施方式與第1變化例中相同。
(第2變化例)
圖16係表示第2變化例之資料分配及讀出電壓設定之表。以下，參照圖16，對第2變化例之資料分配及讀出電壓設定進行說明。
於第2變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D8、D9、D1、D5、D7、D23、D19、D18、D26、D10、D14、D12、D4、D0、D16、D17、D25、D27、D11、D3、D2、D6、D22、D20、D21、D29、D13及D15。
於第2變化例之資料分配中，第1頁讀出中使用之讀出電壓為R4、R9、R13、R18、R22、R26及R30。於第2變化例之資料分配中，第2頁讀出中使用之讀出電壓為R6、R12、R16、R20、R23及R29。於第2變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R7、R10、R14、R17及R25。於第2變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R8、R15、R21、R27及R31。於第2變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R5、R11、R19、R24及R28。
圖17係表示第2變化例之讀出動作中對選擇字元線WLsel施加之電壓(讀出波形)之一例之波形圖。於第2變化例之第1～第5頁讀出中，定序器204均如圖17所示對選擇字元線WLsel施加讀出電壓，藉此能自單元組集CU讀出所希望之頁資料。除了各頁讀出中對選擇字元線WLsel施加之讀出電壓之種類不同以外，其他動作於第1實施方式與第2變化例中相同。
(第3變化例)
圖18係表示第3變化例之資料分配及讀出電壓設定之表。以下，參照圖18，對第3變化例之資料分配及讀出電壓設定進行說明。
於第3變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D17、D19、D23、D7、D15、D13、D12、D4、D0、D2、D18、D26、D27、D11、D3、D1、D5、D21、D20、D22、D6、D14、D10、D8、D9、D25及D29。
於第3變化例之資料分配中，第1頁讀出中使用之讀出電壓為R8、R15、R18、R22、R25及R30。於第3變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R9、R12、R16、R19及R26。於第3變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R7、R13、R21、R27及R31。於第3變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R6、R10、R14、R20、R24及R28。於第3變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R5、R11、R17、R23及R29。
圖19係表示第3變化例之讀出動作中對選擇字元線WLsel施加之電壓(讀出波形)之一例之波形圖。於第3變化例之第1～第5頁讀出中，定序器204均如圖19所示對選擇字元線WLsel施加讀出電壓，藉此能自單元組集CU讀出所希望之頁資料。除了各頁讀出中對選擇字元線WLsel施加之讀出電壓之種類不同以外，其他動作於第1實施方式與第3變化例中相同。
(第4變化例)
圖20係表示第4變化例之資料分配及讀出電壓設定之表。以下，參照圖20，對第4變化例之資料分配及讀出電壓設定進行說明。
於第4變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D25、D17、D19、D23、D7、D15、D14、D12、D4、D0、D16、D18、D26、D27、D11、D3、D1、D5、D21、D20、D22、D6、D2、D10、D8、D9、D13及D29。
於第4變化例之資料分配中，第1頁讀出中使用之讀出電壓為R8、R14、R18、R22、R25及R31。於第4變化例之資料分配中，第2頁讀出中使用之讀出電壓為R5、R9、R12、R16、R19及R27。於第4變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R7、R13、R21、R26及R30。於第4變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R6、R11、R15、R20、R24及R28。於第4變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R4、R10、R17、R23及R29。
圖21係表示第4變化例之讀出動作中對選擇字元線WLsel施加之電壓(讀出波形)之一例之波形圖。於第4變化例之第1～第5頁讀出中，定序器204均如圖21所示對選擇字元線WLsel施加讀出電壓，藉此能自單元組集CU讀出所希望之頁資料。除了各頁讀出中對選擇字元線WLsel施加之讀出電壓之種類不同以外，其他動作於第1實施方式與第4變化例中相同。
(第5變化例)
圖22係表示第5變化例之資料分配及讀出電壓設定之表。以下，參照圖22，對第5變化例之資料分配及讀出電壓設定進行說明。
於第5變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D8、D0、D2、D3、D19、D23、D22、D20、D4、D12、D13、D9、D1、D17、D16、D18、D26、D10、D14、D6、D7、D5、D21、D29、D25、D27、D11及D15。
於第5變化例之資料分配中，第1頁讀出中使用之讀出電壓為R4、R8、R12、R17、R21、R26及R30。於第5變化例之資料分配中，第2頁讀出中使用之讀出電壓為R5、R13、R16、R20、R23及R27。於第5變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R9、R15、R22、R28及R31。於第5變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R6、R11、R19、R25及R29。於第5變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R7、R10、R14、R18及R24。
圖23係表示第5變化例之讀出動作中對選擇字元線WLsel施加之電壓(讀出波形)之一例之波形圖。於第5變化例之第1～第5頁讀出中，定序器204均如圖23所示對選擇字元線WLsel施加讀出電壓，藉此能自單元組集CU讀出所希望之頁資料。除了各頁讀出中對選擇字元線WLsel施加之讀出電壓之種類不同以外，其他動作於第1實施方式與第5變化例中相同。
(第6變化例)
圖24係表示第6變化例之資料分配及讀出電壓設定之表。以下，參照圖24，對第6變化例之資料分配及讀出電壓設定進行說明。
於第6變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D17、D19、D3、D11、D15、D13、D12、D8、D0、D2、D18、D22、D20、D4、D5、D1、D9、D25、D27、D26、D10、D14、D6、D7、D23、D21及D29。
於第6變化例之資料分配中，第1頁讀出中使用之讀出電壓為R7、R15、R18、R22、R25及R29。於第6變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R8、R13、R21、R27及R31。於第6變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R9、R12、R16、R20及R26。於第6變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R6、R10、R14、R17、R23及R30。於第6變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R5、R11、R19、R24及R28。
(第7變化例)
圖25係表示第7變化例之資料分配及讀出電壓設定之表。以下，參照圖25，對第7變化例之資料分配及讀出電壓設定進行說明。
於第7變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D17、D1、D5、D13、D15、D11、D10、D26、D18、D22、D20、D4、D0、D2、D3、D19、D27、D25、D9、D8、D12、D14、D6、D7、D23、D21及D29。
於第7變化例之資料分配中，第1頁讀出中使用之讀出電壓為R6、R12、R16、R20、R23及R29。於第7變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R8、R13、R21、R27及R31。於第7變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R7、R10、R14、R17及R25。於第7變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R9、R15、R18、R22、R26及R30。於第7變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R5、R11、R19、R24及R28。
(第8變化例)
圖26係表示第8變化例之資料分配及讀出電壓設定之表。以下，參照圖26，對第8變化例之資料分配及讀出電壓設定進行說明。
於第8變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D17、D1、D5、D13、D15、D11、D3、D19、D18、D22、D20、D4、D12、D14、D10、D26、D27、D25、D9、D8、D0、D2、D6、D7、D23、D21及D29。
於第8變化例之資料分配中，第1頁讀出中使用之讀出電壓為R6、R12、R16、R20、R23及R29。於第8變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R8、R11、R17、R25及R31。於第8變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R7、R10、R14、R19及R27。於第8變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R9、R15、R18、R22、R26及R30。於第8變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R5、R13、R21、R24及R28。
(第9變化例)
圖27係表示第9變化例之資料分配及讀出電壓設定之表。以下，參照圖27，對第9變化例之資料分配及讀出電壓設定進行說明。
於第9變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D17、D19、D3、D11、D15、D13、D5、D1、D0、D2、D18、D22、D20、D4、D12、D8、D9、D25、D27、D26、D10、D14、D6、D7、D23、D21及D29。
於第9變化例之資料分配中，第1頁讀出中使用之讀出電壓為R7、R15、R18、R22、R25及R29。於第9變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R8、R11、R19、R27及R31。於第9變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R9、R12、R16、R20及R26。於第9變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R6、R10、R14、R17、R23及R30。於第9變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R5、R13、R21、R24及R28。
(第10變化例)
圖28係表示第10變化例之資料分配及讀出電壓設定之表。以下，參照圖28，對第10變化例之資料分配及讀出電壓設定進行說明。
於第10變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D17、D1、D5、D13、D15、D11、D3、D19、D18、D22、D20、D4、D0、D2、D10、D26、D27、D25、D9、D8、D12、D14、D6、D7、D23、D21及D29。
於第10變化例之資料分配中，第1頁讀出中使用之讀出電壓為R6、R12、R16、R20、R23及R29。於第10變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R8、R11、R19、R27及R31。於第10變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R7、R10、R14、R17及R25。於第10變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R9、R15、R18、R22、R26及R30。於第10變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R5、R13、R21、R24及R28。
(第11變化例)
圖29係表示第11變化例之資料分配及讀出電壓設定之表。以下，參照圖29，對第11變化例之資料分配及讀出電壓設定進行說明。
於第11變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D0、D2、D3、D11、D15、D13、D5、D1、D17、D19、D18、D22、D20、D4、D12、D8、D9、D25、D27、D26、D10、D14、D6、D7、D23、D21及D29。
於第11變化例之資料分配中，第1頁讀出中使用之讀出電壓為R5、R13、R18、R22、R25及R29。於第11變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R8、R11、R19、R27及R31。於第11變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R9、R12、R16、R20及R26。於第11變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R6、R10、R14、R17、R23及R30。於第11變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R7、R15、R21、R24及R28。
(第12變化例)
圖30係表示第12變化例之資料分配及讀出電壓設定之表。以下，參照圖30，對第12變化例之資料分配及讀出電壓設定進行說明。
於第12變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D17、D19、D3、D11、D15、D13、D12、D8、D0、D2、D18、D22、D23、D7、D5、D1、D9、D25、D29、D21、D20、D4、D6、D14、D10、D26及D27。
於第12變化例之資料分配中，第1頁讀出中使用之讀出電壓為R7、R15、R18、R22、R26及R30。於第12變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R8、R13、R21、R24及R28。於第12變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R9、R12、R16、R20、R23及R29。於第12變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R6、R10、R14、R19及R27。於第12變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R5、R11、R17、R25及R31。
(第13變化例)
圖31係表示第13變化例之資料分配及讀出電壓設定之表。以下，參照圖31，對第13變化例之資料分配及讀出電壓設定進行說明。
於第13變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D0、D2、D3、D11、D15、D13、D5、D1、D17、D19、D18、D22、D20、D4、D12、D8、D9、D25、D29、D21、D23、D7、D6、D14、D10、D26及D27。
於第13變化例之資料分配中，第1頁讀出中使用之讀出電壓為R5、R13、R18、R22、R26及R30。於第13變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R8、R11、R19、R24及R28。於第13變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R9、R12、R16、R20、R23及R29。於第13變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R6、R10、R14、R17及R25。於第13變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R7、R15、R21、R27及R31。
(第14變化例)
圖32係表示第14變化例之資料分配及讀出電壓設定之表。以下，參照圖32，對第14變化例之資料分配及讀出電壓設定進行說明。
於第14變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D17、D19、D3、D11、D15、D13、D12、D8、D0、D2、D18、D22、D20、D4、D5、D1、D9、D25、D29、D21、D23、D7、D6、D14、D10、D26及D27。
於第14變化例之資料分配中，第1頁讀出中使用之讀出電壓為R7、R15、R18、R22、R26及R30。於第14變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R8、R13、R21、R24及R28。於第14變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R9、R12、R16、R20、R23及R29。於第14變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R6、R10、R14、R17及R25。於第14變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R5、R11、R19、R27及R31。
(第15變化例)
圖33係表示第15變化例之資料分配及讀出電壓設定之表。以下，參照圖33，對第15變化例之資料分配及讀出電壓設定進行說明。
於第15變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D17、D19、D3、D11、D15、D13、D5、D1、D0、D2、D18、D22、D20、D4、D12、D8、D9、D25、D29、D21、D23、D7、D6、D14、D10、D26及D27。
於第15變化例之資料分配中，第1頁讀出中使用之讀出電壓為R7、R15、R18、R22、R26及R30。於第15變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R8、R11、R19、R24及R28。於第15變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R9、R12、R16、R20、R23及R29。於第15變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R6、R10、R14、R17及R25。於第15變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R5、R13、R21、R27及R31。
(第16變化例)
圖34係表示第16變化例之資料分配及讀出電壓設定之表。以下，參照圖34，對第16變化例之資料分配及讀出電壓設定進行說明。
於第16變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D8、D10、D14、D6、D22、D20、D21、D29、D13、D12、D4、D0、D16、D17、D19、D23、D7、D5、D1、D9、D25、D27、D26、D18、D2、D3、D11及D15。
於第16變化例之資料分配中，第1頁讀出中使用之讀出電壓為R4、R8、R12、R16、R20、R24及R28。於第16變化例之資料分配中，第2頁讀出中使用之讀出電壓為R7、R11、R14、R23、R27及R30。於第16變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R6、R15、R19、R22及R31。於第16變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R5、R9、R18、R21及R25。於第16變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R10、R13、R17、R26及R29。
(第17變化例)
圖35係表示第17變化例之資料分配及讀出電壓設定之表。以下，參照圖35，對第17變化例之資料分配及讀出電壓設定進行說明。
於第17變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D8、D9、D1、D5、D21、D29、D25、D27、D11、D3、D2、D0、D16、D17、D19、D23、D7、D6、D14、D10、D26、D18、D22、D20、D4、D12、D13及D15。
於第17變化例之資料分配中，第1頁讀出中使用之讀出電壓為R4、R8、R12、R16、R20、R24及R28。於第17變化例之資料分配中，第2頁讀出中使用之讀出電壓為R6、R9、R13、R22、R25及R29。於第17變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R7、R10、R19、R23及R26。於第17變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R11、R15、R18、R27及R31。於第17變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R5、R15、R17、R21及R30。
(第18變化例)
圖36係表示第18變化例之資料分配及讀出電壓設定之表。以下，參照圖36，對第18變化例之資料分配及讀出電壓設定進行說明。
於第18變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D8、D10、D14、D6、D22、D18、D26、D27、D11、D3、D2、D0、D16、D17、D19、D23、D7、D5、D1、D9、D25、D29、D21、D20、D4、D12、D13及D15。
於第18變化例之資料分配中，第1頁讀出中使用之讀出電壓為R8、R12、R16、R20、R24及R28。於第18變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R7、R10、R13、R23、R26及R29。於第18變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R6、R9、R19、R22及R25。於第18變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R5、R15、R18、R21及R31。於第18變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R11、R14、R17、R27及R30。
(第19變化例)
圖37係表示第19變化例之資料分配及讀出電壓設定之表。以下，參照圖37，對第19變化例之資料分配及讀出電壓設定進行說明。
於第19變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D25、D27、D11、D3、D2、D0、D16、D20、D22、D6、D14、D10、D26、D18、D19、D23、D7、D5、D4、D12、D8、D9、D1、D17、D21、D29、D13及D15。
於第19變化例之資料分配中，第1頁讀出中使用之讀出電壓為R6、R10、R13、R16、R20、R27及R30。於第19變化例之資料分配中，第2頁讀出中使用之讀出電壓為R7、R14、R17、R23、R26及R29。於第19變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R11、R15、R19、R24及R28。於第19變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R5、R9、R12、R21及R31。於第19變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R4、R8、R18、R22及R25。
(第20變化例)
圖38係表示第20變化例之資料分配及讀出電壓設定之表。以下，參照圖38，對第20變化例之資料分配及讀出電壓設定進行說明。
於第20變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D25、D17、D21、D20、D22、D6、D2、D3、D1、D5、D4、D12、D14、D10、D26、D18、D16、D0、D8、D9、D11、D27、D19、D23、D7、D15、D13及D29。
於第20變化例之資料分配中，第1頁讀出中使用之讀出電壓為R9、R18、R21、R25、R28及R31。於第20變化例之資料分配中，第2頁讀出中使用之讀出電壓為R5、R15、R19、R22、R26及R29。於第20變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R6、R10、R13、R17及R27。於第20變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R8、R12、R16、R20、R24及R30。於第20變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R4、R7、R11、R14及R23。
(第21變化例)
圖39係表示第21變化例之資料分配及讀出電壓設定之表。以下，參照圖39，對第21變化例之資料分配及讀出電壓設定進行說明。
於第21變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D8、D10、D14、D6、D22、D18、D26、D27、D25、D9、D1、D5、D7、D23、D19、D17、D16、D0、D2、D3、D11、D15、D13、D12、D4、D20、D21及D29。
於第21變化例之資料分配中，第1頁讀出中使用之讀出電壓為R4、R8、R13、R17、R21及R29。於第21變化例之資料分配中，第2頁讀出中使用之讀出電壓為R7、R10、R14、R24、R28及R31。於第21變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R6、R9、R15、R18及R25。於第21變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R5、R12、R16、R19、R22及R26。於第21變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R11、R20、R23、R27及R30。
(第22變化例)
圖40係表示第22變化例之資料分配及讀出電壓設定之表。以下，參照圖40，對第22變化例之資料分配及讀出電壓設定進行說明。
於第22變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D25、D27、D11、D3、D2、D0、D16、D20、D21、D29、D13、D9、D1、D17、D19、D23、D7、D5、D4、D12、D8、D10、D26、D18、D22、D6、D14及D15。
於第22變化例之資料分配中，第1頁讀出中使用之讀出電壓為R6、R10、R14、R17、R20、R26及R29。於第22變化例之資料分配中，第2頁讀出中使用之讀出電壓為R7、R13、R16、R23、R27及R30。於第22變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R11、R15、R19、R24及R28。於第22變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R5、R9、R18、R21及R25。於第22變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R4、R8、R12、R22及R31。
(第23變化例)
圖41係表示第23變化例之資料分配及讀出電壓設定之表。以下，參照圖41，對第23變化例之資料分配及讀出電壓設定進行說明。
於第23變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D25、D17、D19、D18、D26、D10、D14、D12、D4、D5、D1、D3、D2、D6、D22、D20、D16、D0、D8、D9、D13、D29、D21、D23、D7、D15、D11及D27。
於第23變化例之資料分配中，第1頁讀出中使用之讀出電壓為R9、R18、R21、R25、R28及R31。於第23變化例之資料分配中，第2頁讀出中使用之讀出電壓為R5、R8、R12、R22、R26及R29。於第23變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R10、R14、R17、R20、R24及R30。於第23變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R6、R11、R15、R19及R27。於第23變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R4、R7、R13、R16及R23。
(第24變化例)
圖42係表示第24變化例之資料分配及讀出電壓設定之表。以下，參照圖42，對第24變化例之資料分配及讀出電壓設定進行說明。
於第24變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D25、D17、D21、D20、D22、D6、D2、D3、D1、D9、D8、D10、D26、D18、D16、D0、D4、D12、D14、D15、D11、D27、D19、D23、D7、D5、D13及D29。
於第24變化例之資料分配中，第1頁讀出中使用之讀出電壓為R9、R16、R19、R25、R28及R31。於第24變化例之資料分配中，第2頁讀出中使用之讀出電壓為R5、R13、R17、R21、R26及R30。於第24變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R6、R10、R20、R24及R27。於第24變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R8、R12、R15、R18、R22及R29。於第24變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R4、R7、R11、R14及R23。
(第25變化例)
圖43係表示第25變化例之資料分配及讀出電壓設定之表。以下，參照圖43，對第25變化例之資料分配及讀出電壓設定進行說明。
於第25變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D18、D22、D6、D14、D12、D13、D29、D25、D17、D1、D5、D7、D15、D11、D9、D8、D0、D4、D20、D21、D23、D19、D3、D2、D10、D26及D27。
於第25變化例之資料分配中，第1頁讀出中使用之讀出電壓為R7、R11、R14、R23、R27及R30。於第25變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R8、R13、R17、R21及R29。於第25變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R6、R12、R15、R18、R22及R26。於第25變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R5、R9、R16、R19及R25。於第25變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R10、R20、R24、R28及R31。
(第26變化例)
圖44係表示第26變化例之資料分配及讀出電壓設定之表。以下，參照圖44，對第26變化例之資料分配及讀出電壓設定進行說明。
於第26變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D0、D2、D3、D11、D15、D13、D29、D21、D20、D22、D18、D26、D10、D14、D6、D7、D23、D19、D17、D1、D5、D4、D12、D8、D9、D25及D27。
於第26變化例之資料分配中，第1頁讀出中使用之讀出電壓為R5、R11、R17、R24及R30。於第26變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R8、R12、R16、R19及R27。於第26變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R9、R15、R18、R22、R25及R28。於第26變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R6、R10、R14、R23及R31。於第26變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R7、R13、R20、R26及R29。
(第27變化例)
圖45係表示第27變化例之資料分配及讀出電壓設定之表。以下，參照圖45，對第27變化例之資料分配及讀出電壓設定進行說明。
於第27變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D8、D0、D4、D20、D22、D23、D7、D5、D1、D9、D25、D27、D19、D3、D2、D6、D14、D12、D13、D29、D21、D17、D16、D18、D26、D10、D11及D15。
於第27變化例之資料分配中，第1頁讀出中使用之讀出電壓為R4、R7、R10、R14、R17、R23及R29。於第27變化例之資料分配中，第2頁讀出中使用之讀出電壓為R5、R13、R16、R20、R24及R28。於第27變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R6、R12、R19、R25及R31。於第27變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R8、R11、R15、R21及R27。於第27變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R9、R18、R22、R26及R30。
(第28變化例)
圖46係表示第28變化例之資料分配及讀出電壓設定之表。以下，參照圖46，對第28變化例之資料分配及讀出電壓設定進行說明。
於第28變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D17、D1、D5、D7、D23、D19、D27、D25、D9、D8、D10、D26、D18、D22、D6、D14、D12、D13、D29、D21、D20、D4、D0、D2、D3、D11及D15。
於第28變化例之資料分配中，第1頁讀出中使用之讀出電壓為R6、R9、R13、R1、R19、R23及R26。於第28變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R11、R17、R20、R24及R30。於第28變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R7、R10、R18、R27及R31。於第28變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R8、R12、R15、R21及R28。於第28變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R5、R14、R22、R25及R29。
(第29變化例)
圖47係表示第29變化例之資料分配及讀出電壓設定之表。以下，參照圖47，對第29變化例之資料分配及讀出電壓設定進行說明。
於第29變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D0、D4、D12、D14、D15、D11、D3、D2、D6、D22、D20、D21、D29、D13、D9、D8、D10、D26、D18、D19、D23、D7、D5、D1、D17、D25及D27。
於第29變化例之資料分配中，第1頁讀出中使用之讀出電壓為R5、R14、R18、R22、R26及R29。於第29變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R7、R11、R17、R23及R30。於第29變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R6、R10、R13、R19、R25及R28。於第29變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R8、R15、R21、R27及R31。於第29變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R9、R12、R16、R20及R24。
(第30變化例)
圖48係表示第30變化例之資料分配及讀出電壓設定之表。以下，參照圖48，對第30變化例之資料分配及讀出電壓設定進行說明。
於第30變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D8、D9、D13、D29、D21、D23、D19、D18、D26、D10、D14、D12、D4、D5、D1、D17、D25、D27、D11、D3、D2、D0、D16、D20、D22、D6、D7及D15。
於第30變化例之資料分配中，第1頁讀出中使用之讀出電壓為R4、R7、R13、R19、R22、R26及R29。於第30變化例之資料分配中，第2頁讀出中使用之讀出電壓為R8、R12、R16、R20、R23及R31。於第30變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R6、R10、R14、R18及R27。於第30變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R9、R15、R21、R25及R28。於第30變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R5、R11、R17、R24及R30。
(第31變化例)
圖49係表示第31變化例之資料分配及讀出電壓設定之表。以下，參照圖49，對第31變化例之資料分配及讀出電壓設定進行說明。
於第31變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D25、D17、D19、D23、D7、D5、D1、D9、D8、D12、D4、D6、D22、D18、D26、D10、D14、D15、D13、D29、D21、D20、D16、D0、D2、D3、D11及D27。
於第31變化例之資料分配中，第1頁讀出中使用之讀出電壓為R8、R16、R19、R23、R27及R31。於第31變化例之資料分配中，第2頁讀出中使用之讀出電壓為R5、R11、R14、R18、R24及R30。於第31變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R7、R10、R13、R17、R20及R26。於第31變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R6、R9、R15、R22及R28。於第31變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R4、R12、R21、R25及R29。
(第32變化例)
圖50係表示第32變化例之資料分配及讀出電壓設定之表。以下，參照圖50，對第32變化例之資料分配及讀出電壓設定進行說明。
於第32變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D17、D1、D5、D7、D6、D14、D10、D26、D27、D25、D9、D8、D0、D2、D18、D22、D20、D4、D12、D13、D29、D21、D23、D19、D3、D11及D15。
於第32變化例之資料分配中，第1頁讀出中使用之讀出電壓為R6、R12、R15、R19、R22、R25及R29。於第32變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R10、R17、R23、R26及R30。於第32變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R7、R11、R20、R28及R31。於第32變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R8、R14、R18、R21及R27。於第32變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R5、R9、R13、R16及R24。
(第33變化例)
圖51係表示第33變化例之資料分配及讀出電壓設定之表。以下，參照圖51，對第33變化例之資料分配及讀出電壓設定進行說明。
於第33變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D25、D17、D1、D5、D4、D20、D16、D18、D26、D10、D11、D9、D13、D29、D21、D23、D22、D6、D2、D0、D8、D12、D14、D15、D7、D3、D19及D27。
於第33變化例之資料分配中，第1頁讀出中使用之讀出電壓為R6、R9、R13、R17、R21及R30。於第33變化例之資料分配中，第2頁讀出中使用之讀出電壓為R5、R12、R18、R24、R28及R31。於第33變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R7、R10、R16、R22、R25及R29。於第33變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R11、R15、R19、R23及R26。於第33變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R4、R8、R14、R20及R27。
(第34變化例)
圖52係表示第34變化例之資料分配及讀出電壓設定之表。以下，參照圖52，對第34變化例之資料分配及讀出電壓設定進行說明。
於第34變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D25、D27、D19、D3、D1、D9、D8、D12、D14、D6、D2、D0、D16、D17、D21、D23、D7、D15、D11、D10、D26、D18、D22、D20、D4、D5、D13及D29。
於第34變化例之資料分配中，第1頁讀出中使用之讀出電壓為R7、R16、R20、R24、R28及R31。於第34變化例之資料分配中，第2頁讀出中使用之讀出電壓為R6、R9、R13、R21、R25及R30。於第34變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R11、R14、R18、R22及R26。於第34變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R5、R8、R12、R15、R19及R27。於第34變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R4、R10、R17、R23及R29。
(第35變化例)
圖53係表示第35變化例之資料分配及讀出電壓設定之表。以下，參照圖53，對第35變化例之資料分配及讀出電壓設定進行說明。
於第35變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D25、D9、D1、D3、D2、D6、D14、D12、D13、D29、D21、D17、D16、D0、D8、D10、D26、D18、D22、D20、D4、D5、D7、D23、D19、D27、D11及D15。
於第35變化例之資料分配中，第1頁讀出中使用之讀出電壓為R5、R13、R17、R20、R24、R27及R30。於第35變化例之資料分配中，第2頁讀出中使用之讀出電壓為R6、R10、R14、R18、R21及R29。於第35變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R9、R15、R22、R28及R31。於第35變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R7、R11、R19、R23及R26。於第35變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R4、R8、R12、R16及R25。
(第36變化例)
圖54係表示第36變化例之資料分配及讀出電壓設定之表。以下，參照圖54，對第36變化例之資料分配及讀出電壓設定進行說明。
於第36變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D25、D27、D11、D3、D2、D6、D22、D20、D21、D29、D13、D9、D8、D0、D16、D18、D26、D10、D14、D12、D4、D5、D1、D17、D19、D23、D7及D15。
於第36變化例之資料分配中，第1頁讀出中使用之讀出電壓為R6、R10、R14、R18、R21、R27及R30。於第36變化例之資料分配中，第2頁讀出中使用之讀出電壓為R7、R13、R17、R20、R24及R31。於第36變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R9、R15、R22、R26及R29。於第36變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R5、R11、R19、R23及R28。於第36變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R4、R8、R12、R16及R25。
(第37變化例)
圖55係表示第37變化例之資料分配及讀出電壓設定之表。以下，參照圖55，對第37變化例之資料分配及讀出電壓設定進行說明。
於第37變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D18、D22、D6、D7、D15、D11、D9、D8、D0、D2、D3、D19、D23、D21、D20、D4、D12、D14、D10、D26、D27、D25、D17、D1、D5、D13及D29。
於第37變化例之資料分配中，第1頁讀出中使用之讀出電壓為R7、R16、R20、R24、R28及R31。於第37變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R9、R13、R21、R27及R30。於第37變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R6、R10、R17、R23及R29。於第37變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R5、R11、R14、R18、R22及R26。於第37變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R8、R12、R15、R19及R25。
(第38變化例)
圖56係表示第38變化例之資料分配及讀出電壓設定之表。以下，參照圖56，對第38變化例之資料分配及讀出電壓設定進行說明。
於第38變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D25、D17、D1、D3、D2、D6、D22、D20、D16、D0、D8、D9、D13、D29、D21、D23、D19、D18、D26、D10、D14、D12、D4、D5、D7、D15、D1及D27。
於第38變化例之資料分配中，第1頁讀出中使用之讀出電壓為R6、R10、R13、R17、R23及R31。於第38變化例之資料分配中，第2頁讀出中使用之讀出電壓為R5、R14、R18、R22、R26及R29。於第38變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R9、R12、R16、R20、R24及R30。於第38變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R7、R11、R19、R25及R28。於第38變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R4、R8、R15、R21及R27。
(第39變化例)
圖57係表示第39變化例之資料分配及讀出電壓設定之表。以下，參照圖57，對第39變化例之資料分配及讀出電壓設定進行說明。
於第39變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D0、D4、D12、D14、D15、D11、D27、D25、D17、D21、D20、D22、D6、D2、D3、D1、D9、D8、D10、D26、D18、D19、D23、D7、D5、D13及D29。
於第39變化例之資料分配中，第1頁讀出中使用之讀出電壓為R5、R11、R17、R24、R28及R31。於第39變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R7、R13、R21、R25及R30。於第39變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R6、R10、R14、R18及R27。於第39變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R8、R12、R16、R20、R23及R29。於第39變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R9、R15、R19、R22及R26。
(第40變化例)
圖58係表示第40變化例之資料分配及讀出電壓設定之表。以下，參照圖58，對第40變化例之資料分配及讀出電壓設定進行說明。
於第40變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D17、D21、D23、D7、D6、D14、D12、D8、D0、D2、D3、D19、D27、D25、D9、D1、D5、D4、D20、D22、D18、D26、D10、D11、D15、D13及D29。
於第40變化例之資料分配中，第1頁讀出中使用之讀出電壓為R8、R16、R19、R23、R27及R31。於第40變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R10、R13、R17、R20及R26。於第40變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R6、R12、R21、R25及R29。於第40變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R7、R11、R14、R18、R24及R30。於第40變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R5、R9、R15、R22及R28。
(第41變化例)
圖59係表示第41變化例之資料分配及讀出電壓設定之表。以下，參照圖59，對第41變化例之資料分配及讀出電壓設定進行說明。
於第41變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D17、D1、D5、D7、D6、D14、D10、D26、D27、D25、D9、D8、D0、D2、D18、D22、D20、D4、D12、D13、D15、D11、D3、D19、D23、D21及D29。
於第41變化例之資料分配中，第1頁讀出中使用之讀出電壓為R6、R12、R15、R19、R22及R28。於第41變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R10、R17、R23、R27及R31。於第41變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R7、R11、R20、R26及R29。於第41變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R8、R14、R18、R21、R25及R30。於第41變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R5、R9、R13、R16及R24。
(第42變化例)
圖60係表示第42變化例之資料分配及讀出電壓設定之表。以下，參照圖60，對第42變化例之資料分配及讀出電壓設定進行說明。
於第42變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D25、D27、D19、D3、D7、D15、D14、D12、D8、D0、D2、D6、D22、D23、D21、D17、D1、D9、D11、D10、D26、D18、D16、D20、D4、D5、D13及D29。
於第42變化例之資料分配中，第1頁讀出中使用之讀出電壓為R7、R16、R20、R24、R28及R31。於第42變化例之資料分配中，第2頁讀出中使用之讀出電壓為R6、R9、R13、R21、R25及R30。於第42變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R8、R12、R15、R19及R27。於第42變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R5、R11、R14、R18、R22及R26。於第42變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R4、R10、R17、R23及R29。
(第43變化例)
圖61係表示第43變化例之資料分配及讀出電壓設定之表。以下，參照圖61，對第43變化例之資料分配及讀出電壓設定進行說明。
於第43變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D25、D17、D1、D3、D2、D6、D22、D20、D21、D29、D13、D9、D8、D0、D16、D18、D26、D10、D14、D12、D4、D5、D7、D23、D19、D27、D11及D15。
於第43變化例之資料分配中，第1頁讀出中使用之讀出電壓為R6、R10、R14、R18、R21、R27及R30。於第43變化例之資料分配中，第2頁讀出中使用之讀出電壓為R5、R13、R17、R20、R24及R29。於第43變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R9、R15、R22、R28及R31。於第43變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R7、R11、R19、R23及R26。於第43變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R4、R8、R12、R16及R25。
(第44變化例)
圖62係表示第44變化例之資料分配及讀出電壓設定之表。以下，參照圖62，對第44變化例之資料分配及讀出電壓設定進行說明。
於第44變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D17、D21、D5、D7、D15、D11、D10、D8、D0、D4、D20、D22、D23、D19、D3、D1、D9、D25、D27、D26、D18、D2、D6、D14、D12、D13及D29。
於第44變化例之資料分配中，第1頁讀出中使用之讀出電壓為R7、R15、R19、R22、R26及R31。於第44變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R9、R13、R21、R25及R28。於第44變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R6、R10、R14、R18及R27。於第44變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R8、R12、R16、R20、R23及R29。於第44變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R5、R11、R17、R24及R30。
(第45變化例)
圖63係表示第45變化例之資料分配及讀出電壓設定之表。以下，參照圖63，對第45變化例之資料分配及讀出電壓設定進行說明。
於第45變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D0、D1、D9、D11、D15、D14、D6、D2、D3、D19、D17、D21、D20、D4、D12、D8、D10、D26、D18、D22、D23、D7、D5、D13、D29、D25及D27。
於第45變化例之資料分配中，第1頁讀出中使用之讀出電壓為R5、R14、R18、R22、R26及R29。於第45變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R7、R11、R19、R23及R28。於第45變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R9、R12、R16、R20、R24及R30。於第45變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R8、R15、R21、R27及R31。於第45變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R6、R10、R13、R17及R25。
(第46變化例)
圖64係表示第46變化例之資料分配及讀出電壓設定之表。以下，參照圖64，對第46變化例之資料分配及讀出電壓設定進行說明。
於第46變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D17、D21、D23、D7、D15、D11、D10、D26、D18、D22、D20、D4、D5、D1、D3、D19、D27、D25、D9、D8、D0、D2、D6、D14、D12、D13及D29。
於第46變化例之資料分配中，第1頁讀出中使用之讀出電壓為R8、R12、R16、R20、R23及R31。於第46變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R9、R13、R21、R25及R28。於第46變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R6、R10、R14、R18及R27。於第46變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R7、R15、R19、R22、R26及R29。於第46變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R5、R11、R17、R24及R30。
(第47變化例)
圖65係表示第47變化例之資料分配及讀出電壓設定之表。以下，參照圖65，對第47變化例之資料分配及讀出電壓設定進行說明。
於第47變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D0、D4、D12、D14、D15、D11、D3、D2、D6、D22、D20、D21、D17、D1、D9、D8、D10、D26、D18、D19、D23、D7、D5、D13、D29、D25及D27。
於第47變化例之資料分配中，第1頁讀出中使用之讀出電壓為R5、R14、R18、R22、R26及R29。於第47變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R7、R11、R19、R23及R28。於第47變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R6、R10、R13、R17、R25及R30。於第47變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R8、R15、R21、R27及R31。於第47變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R9、R12、R16、R20及R24。
(第48變化例)
圖66係表示第48變化例之資料分配及讀出電壓設定之表。以下，參照圖66，對第48變化例之資料分配及讀出電壓設定進行說明。
於第48變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D17、D1、D5、D7、D6、D22、D18、D26、D10、D14、D12、D4、D20、D21、D23、D19、D27、D25、D9、D8、D0、D2、D3、D11、D15、D13及D29。
於第48變化例之資料分配中，第1頁讀出中使用之讀出電壓為R6、R10、R13、R17、R23及R31。於第48變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R12、R16、R21、R25及R28。於第48變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R7、R11、R14、R20及R29。於第48變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R8、R15、R19、R22、R26及R30。於第48變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R5、R9、R18、R24及R27。
(第49變化例)
圖67係表示第49變化例之資料分配及讀出電壓設定之表。以下，參照圖67，對第49變化例之資料分配及讀出電壓設定進行說明。
於第49變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D0、D2、D10、D26、D27、D25、D17、D21、D23、D7、D6、D14、D12、D8、D9、D1、D5、D4、D20、D22、D18、D19、D3、D11、D15、D13及D29。
於第49變化例之資料分配中，第1頁讀出中使用之讀出電壓為R5、R8、R14、R23、R27及R31。於第49變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R7、R11、R16、R20及R28。於第49變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R12、R18、R21、R25及R29。於第49變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R6、R10、R13、R17、R24及R30。於第49變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R9、R15、R19、R22及R26。
(第50變化例)
圖68係表示第50變化例之資料分配及讀出電壓設定之表。以下，參照圖68，對第50變化例之資料分配及讀出電壓設定進行說明。
於第50變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D8、D9、D1、D5、D7、D6、D14、D10、D26、D18、D22、D20、D4、D12、D13、D29、D21、D23、D19、D3、D2、D0、D16、D17、D25、D27、D11及D15。
於第50變化例之資料分配中，第1頁讀出中使用之讀出電壓為R4、R12、R16、R19、R23、R26及R30。於第50變化例之資料分配中，第2頁讀出中使用之讀出電壓為R6、R10、R13、R17、R20及R28。於第50變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R7、R11、R14、R22及R31。於第50變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R8、R15、R21、R25及R29。於第50變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R5、R9、R18、R24及R27。
(第51變化例)
圖69係表示第51變化例之資料分配及讀出電壓設定之表。以下，參照圖69，對第51變化例之資料分配及讀出電壓設定進行說明。
於第51變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D8、D0、D2、D6、D14、D12、D13、D9、D25、D27、D19、D3、D1、D5、D4、D20、D22、D23、D7、D15、D11、D10、D26、D18、D16、D17、D21及D29。
於第51變化例之資料分配中，第1頁讀出中使用之讀出電壓為R4、R12、R15、R19、R22及R26。於第51變化例之資料分配中，第2頁讀出中使用之讀出電壓為R5、R8、R14、R23、R27及R31。於第51變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R7、R11、R17、R24及R30。於第51變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R6、R9、R13、R16、R20及R28。於第51變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R10、R18、R21、R25及R29。
(第52變化例)
圖70係表示第52變化例之資料分配及讀出電壓設定之表。以下，參照圖70，對第52變化例之資料分配及讀出電壓設定進行說明。
於第52變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D16、D17、D19、D23、D7、D6、D14、D10、D26、D27、D25、D9、D8、D0、D2、D18、D22、D20、D4、D12、D13、D15、D11、D3、D1、D5、D21及D29。
於第52變化例之資料分配中，第1頁讀出中使用之讀出電壓為R8、R12、R15、R19、R22及R30。於第52變化例之資料分配中，第2頁讀出中使用之讀出電壓為R4、R10、R17、R23、R27及R31。於第52變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R7、R11、R20、R26及R29。於第52變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R6、R14、R18、R21、R25及R28。於第52變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R5、R9、R13、R16及R24。
(第53變化例)
圖71係表示第53變化例之資料分配及讀出電壓設定之表。以下，參照圖71，對第53變化例之資料分配及讀出電壓設定進行說明。
於第53變化例之資料分配中，分別對狀態S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17、S18、S19、S20、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30及S31分配資料集D31、D30、D28、D24、D8、D9、D13、D29、D21、D20、D22、D6、D2、D0、D16、D17、D25、D27、D11、D3、D1、D5、D4、D12、D14、D10、D26、D18、D19、D23、D7及D15。
於第53變化例之資料分配中，第1頁讀出中使用之讀出電壓為R4、R7、R11、R14、R18、R26及R30。於第53變化例之資料分配中，第2頁讀出中使用之讀出電壓為R8、R16、R19、R23、R27及R31。於第53變化例之資料分配中，第3頁讀出中使用之讀出電壓為R3、R6、R12、R21、R25及R29。於第53變化例之資料分配中，第4頁讀出中使用之讀出電壓為R2、R10、R13、R17、R20及R24。於第53變化例之資料分配中，第5頁讀出中使用之讀出電壓為R1、R5、R9、R15、R22及R28。
[1-5]各資料分配之特徵
第1～第53變化例各例中之資料分配為“7-6-6-6-6編碼”。即，於第1～第53變化例各例之資料分配中，與第1實施方式同樣地，各頁間，為了確定資料而設定之讀出次數之最大值與最小值之差為“1”。於第1～第15變化例各例之資料分配中，與第1實施方式同樣地，各頁之讀出電壓之間隔最小為“3”且最大為“8”。於第16及第17變化例各例之資料分配中，各頁之讀出電壓之間隔最小為“3”且最大為“9”。又，於第16及第17變化例各例之資料分配中，讀出次數為7次之頁之讀出電壓之間隔僅為“4”。於第18～第25變化例各例之資料分配中，各頁之讀出電壓之間隔最小為“3”且最大為“10”。於第26～第53變化例各例之資料分配中，各頁之讀出電壓之間隔最小為“3”且最大為“9”。
以下條件(1)～(6)係於探討資料分配時，除了實施方式之效果中所說明之條件以外，最好於可能之範圍內予以規避之條件。
(1)讀出次數為7次之頁之讀出動作中使用之最下位讀出電壓與讀出電壓R1～R31中最下位之讀出電壓R1僅相隔1個狀態。
(2)讀出次數為7次之頁之讀出動作中使用之最上位讀出電壓與讀出電壓R1～R31中最上位之讀出電壓R31僅相隔1個狀態。
(3)讀出次數為7次之頁之讀出動作中使用之複數個讀出電壓之最小間隔為“3(即3個狀態)”。
(4)使用最下位之讀出電壓R1或最上位之讀出電壓R31之頁之讀出動作中使用之複數個讀出電壓之最小間隔為“3(即3個狀態)”，或最大間隔為“9(即9個狀態)”。
(5)存在將讀出電壓R1～R31中最下位之讀出電壓R1與最上位之讀出電壓R31兩者用於讀出動作之頁。換言之，第1頁～第5頁包含將讀出電壓R1及R31兩者用於讀出動作之頁。
(6)各頁之讀出動作中使用之讀出電壓之間隔最小為“3(即3個狀態)”且最大為“9(即9個狀態)”以上。
各條件予以規避之優先度為(1)、(2)＜(3)、(4)＜(5)＜(6)。條件(1)～(6)中所滿足之條件越少，各資料分配越接近於理想之資料分配。又，於滿足優先度較小之一個條件之情形與滿足優先度較大之一個條件之情形中，滿足優先度較小之一個條件之情形更接近於理想之資料分配。於考慮到條件(1)～(6)之情形時，例如實施方式及第1～第17變化例分成第1～第7組。
第1組包含實施方式及第1～第4變化例。第1組之資料分配滿足條件(1)～(6)中之條件(1)及(2)之一者。即，第1組之資料分配不滿足條件(1)及(2)之另一者、以及條件(3)、(4)、(5)及(6)。
第2組包含第5變化例。第2組之資料分配滿足條件(2)及(4)。即，第2組之資料分配不滿足條件(1)、(3)、(5)及(6)。
第3組包含第6及第7變化例。第3組之資料分配滿足條件(1)、(2)及(3)。即，第3組之資料分配不滿足條件(4)、(5)及(6)。
第4組包含第8變化例。第4組之資料分配滿足條件(2)、(3)及(4)。即，第4組之資料分配不滿足條件(1)、(5)及(6)。
第5組包含第9～第11變化例。第5組之資料分配滿足條件(1)、(2)、(3)及(4)。即，第5組之資料分配不滿足條件(5)及(6)。
第6組包含第12～第15變化例。第6組之資料分配滿足條件(3)及(5)。即，第6組之資料分配不滿足條件(1)、(2)、(4)及(6)。
第7組包含第16～第17變化例。第7組之資料分配滿足條件(4)及(6)。即，第7組之資料分配不滿足條件(1)、(2)、(3)及(5)。
若使用條件(1)～(6)來計分，則讀出之效率性按照自好至差之順序依序為第1組、第2組、第3組、第4組、第5組、第6組、第7組。再者，第26～第53變化例各例中之資料分配例如具有與第7組相同之讀出之效率性。於第18～第25變化例中，由於各頁之讀出電壓之最大間隔為“10”，故而各例之資料分配中之讀出之效率性比第7組略差。又，第18、第19、第20、第21、第23及第24變化例均不具有使用最下位之讀出電壓R1及最上位之讀出電壓R31兩者之頁。因此，第18、第19、第20、第21、第23及第24變化例各例中之讀出之效率性比具有使用最下位之讀出電壓R1及最上位之讀出電壓R31兩者之頁之第22及第25變化例各例中之資料分配高。記憶裝置20於使用屬於任一組之資料分配之情形時，均能效率較佳地執行讀出動作。
再者，條件(1)～(6)換種方法來講，可分別說成以下條件(1a)～(6a)。條件(1a)～(6a)係除了實施方式之效果中所說明之條件以外，最好於可能之範圍內予以符合之條件。
(1a)讀出次數為7次之頁之讀出動作中使用之最下位讀出電壓與讀出電壓R1～R31中最下位之讀出電壓R1相隔2個狀態以上。
(2a)讀出次數為7次之頁之讀出動作中使用之最上位讀出電壓與讀出電壓R1～R31中最上位之讀出電壓R31相隔2個狀態以上。
(3a)讀出次數為7次之頁之讀出動作中使用之複數個讀出電壓之最小間隔為“4(即4個狀態)”。
(4a)使用最下位之讀出電壓R1或最上位之讀出電壓R31之頁之讀出動作中使用之複數個讀出電壓之最小間隔為“4(即4個狀態)”，或最大間隔為“8(即8個狀態)”。
(5a)將讀出電壓R1～R31中最下位之讀出電壓R1與最上位之讀出電壓R31用於不同頁之讀出動作。換言之，第1頁～第5頁不包含將讀出電壓R1及R31兩者用於讀出動作之頁。
(6a)各頁之讀出動作中使用之讀出電壓之間隔最小為“4(即4個狀態)”且最大為“8(即8個狀態)”。
各條件予以符合之優先度為(1a)、(2a)＞(3a)、(4a)＞(5a)＞(6a)。條件(1a)～(6a)中所滿足之條件越多，各資料分配越接近於理想之資料分配。又，於滿足優先度較小之一個條件之情形與滿足優先度較大之一個條件之情形中，滿足優先度較大之一個條件之情形更接近於理想之資料分配。
[2]第2實施方式
第2實施方式之資訊處理系統1之構成與第1實施方式之資訊處理系統1相同。於第2實施方式中，記憶裝置20藉由自高至低地施加讀出電壓而執行以頁為單位之讀出動作。以下，對第2實施方式與第1實施方式之不同點進行說明。
[2-1]動作
圖72係表示第2實施方式之記憶體系統MS中之第1頁讀出的一例之時序圖。圖72分別示出了第2實施方式之第1頁讀出中之輸入輸出信號I/O、就緒/忙碌信號RBn、選擇字元線WLsel及控制信號STB之變遷。以下，參照圖72，對第2實施方式之第1頁讀出進行說明。
記憶體控制器10於執行第1頁讀出之情形時，例如將指令“01h”、指令“00h”、位址“ADD”、指令“30h”依序發送至記憶裝置20。記憶裝置20接收到指令“30h”後，定序器204基於暫存器電路203中記憶之指令及位址，使記憶裝置20自就緒狀態變換成忙碌狀態。
而後，定序器204對選擇字元線WLsel依序施加讀出電壓R30、R26、R22、R18、R12、R8及R4。又，定序器204於施加讀出電壓R30、R26、R22、R18、R12、R8及R4之各期間內，分別使控制信號STB生效。各感測放大器單元SAU基於定序器204之控制，確定(判定)自連接於選擇字元線WLsel之記憶單元電晶體MT讀出之第1位元資料，並將判定結果記憶至鎖存電路XDL。
第2實施方式之第1頁讀出之其他動作與第1實施方式相同。如此自高至低地施加讀出電壓之讀出動作例如稱作“反向讀取”。第2實施方式之記憶裝置20可與第1頁讀出同樣地，藉由反向讀取分別執行第2～第5頁讀出。
再者，於圖72中，係繼對選擇字元線WLsel施加接地電壓VSS後，對選擇字元線WLsel施加讀出電壓，但並不限定於此。例如，亦可於對選擇字元線WLsel施加讀出電壓前，對選擇字元線WLsel施加比讀出電壓高之特定電壓。特定電壓值可與讀出時對不選擇之字元線WL施加之電壓等同，亦可為比最高之讀出電壓R31還高之電壓。
[2-2]第2實施方式之效果
如以上所說明般，第2實施方式之記憶裝置20執行按照與第1實施方式相反之順序施加讀出電壓之讀出動作。如此，第1實施方式之資料分配可不受施加讀出電壓之順序所限地加以使用。再者，第2實施方式中所說明之反向讀取亦可應用於第1變化例～第53變化例任一例中之資料分配。
[3]第3實施方式
第3實施方式之資訊處理系統1之構成與第1實施方式之資訊處理系統1相同。而且，於第3實施方式中，記憶裝置20執行單元組集CU中記憶之5頁資料之循序之讀出動作(以下，稱作順序讀取)。以下，對第3實施方式與第1實施方式之不同點進行說明。
[3-1]動作
圖73係表示第3實施方式之記憶體系統MS中之順序讀取的一例之時序圖。圖73分別示出了第3實施方式之順序讀取中之輸入輸出信號I/O、就緒/忙碌信號RBn、選擇字元線WLsel及控制信號STB之變遷。以下，參照圖73，對第3實施方式之順序讀取進行說明。
記憶體控制器10於執行順序讀取之情形時，例如將指令“xxh”、指令“00h”、位址“ADD”、指令“30h”依序發送至記憶裝置20。指令“xxh”係特定順序讀取之指令。
記憶裝置20接收到指令“30h”後，定序器204基於暫存器電路203中記憶之指令及位址，使記憶裝置20自就緒狀態變換成忙碌狀態。然後，定序器204對選擇字元線WLsel依序施加讀出電壓R1～R31。又，定序器204於施加讀出電壓R1～R31之各期間內，分別使控制信號STB生效。各感測放大器單元SAU基於定序器204之控制，確定(判定)自連接於選擇字元線WLsel之記憶單元電晶體MT讀出之第1～第5位元資料，並將判定結果分別記憶至鎖存電路ADL、BDL、CDL、DDL及EDL。
定序器204例如於使用讀出電壓R24之讀出完成從而第4位元資料確定後，使記憶裝置20自忙碌狀態變換成就緒狀態。而後，記憶體控制器10基於記憶裝置20已自忙碌狀態變換成就緒狀態，命令記憶裝置20輸出感測放大器模組209之各鎖存電路DDL中記憶之資料DAT(第4頁資料PG4)，使第4頁資料PG4向記憶體控制器10輸出。
又，於第4頁資料PG4向記憶體控制器10輸出之期間內，使用讀出電壓R25～R31之讀出完成，從而第1、第2、第3及第5頁資料分別確定。記憶體控制器10完成第4頁資料PG4之接收後，例如按照資料確定之順序(PG2、PG5、PG1及PG3之順序)，命令記憶裝置20輸出資料。記憶體控制器10接收到5頁資料後，結束順序讀取。
再者，於本例中，例示出了按照資料確定之順序輸出資料之情形，但並不限定於此。於資料已確定之頁存在複數個之情形時，自記憶裝置20向記憶體控制器10輸出之頁之順序可自由設計。於第3實施方式中，例示出了於順序讀取中自低至高地施加讀出電壓之情形，但並不限定於此。順序讀取亦可藉由如第2實施方式般之反向讀取來執行。
[3-2]第3實施方式之效果
如以上所說明般，第3實施方式之記憶裝置20能一次性讀出單元組集CU中記憶之5頁資料。第1實施方式之資料分配於執行順序讀出之情形時亦可應用。再者，順序讀取亦可應用於第1變化例～第53變化例任一例中之資料分配。又，第3實施方式之記憶體系統MS藉由自資料已確定之頁開始依序使資料自記憶裝置20向記憶體控制器10輸出，能改善順序讀取中之延遲。
[3-3]第3實施方式之變化例
再者，記憶裝置20藉由巧妙設計頁之分配，或利用反向讀取，能將順序讀取中之資料輸出時序提前。例如，於圖8所示之實施方式之資料分配中，可考慮將第1頁與第2頁調換，執行利用反向讀取之順序讀取(即，自較高之讀出電壓開始依序施加讀出電壓之讀出動作)。該情形時，記憶裝置20能於使用讀出電壓R6之讀出後，輸出第1頁之資料，且能於使用讀出電壓R3之讀出後，輸出第2頁之資料。藉此，能改善記憶體系統MS之延遲。
[4]第4實施方式
第4實施方式係關於第1～第3實施方式中所說明之記憶裝置20之電路配置。以下，亦使用比較例對第4實施方式之記憶裝置20a進行說明。再者，於以下說明中，X方向、Y方向及Z方向係相互交叉之方向。例如，Z方向相對於由X方向及Y方向形成之XY平面，為鉛直方向。XY平面例如對應於與用以形成記憶裝置20a之半導體基板之表面平行之面。
[4-1]比較例之構成
圖74係表示比較例之記憶裝置20b之電路配置的一例之俯視圖。記憶裝置20b具有記憶單元陣列207與感測放大器模組209於Z方向上相鄰之結構。圖74之(A)示出了記憶裝置20b之包含記憶單元陣列207之層上之電路配置。圖74之(B)示出了記憶裝置20b之包含感測放大器模組209之層上之電路配置。
記憶裝置20b例如包含4個記憶體面LUN1～LUN4、配線部210及周邊電路211。記憶體面LUN1與LUN2於Y方向上相鄰。記憶體面LUN3與LUN4於Y方向上相鄰。記憶體面LUN1與LUN3於X方向上相鄰。記憶體面LUN2與LUN4於X方向上相鄰。各記憶體面LUN共有配線部210及周邊電路211。配線部210設置於包含記憶單元陣列207之層。配線部210與周邊電路211於Z方向上重疊而配置。配線部210用以連接周邊電路211與設置於記憶裝置20b之複數個焊墊(即，用以連接輸入輸出電路201等與記憶體控制器10之焊墊)。周邊電路211設置於包含感測放大器模組209之層。周邊電路211可包含輸入輸出電路201、邏輯控制器202、暫存器電路203及定序器204等。配線部210及周邊電路211分別與一組記憶體面LUN1～LUN4於Y方向上相鄰。
各記憶體面LUN包含記憶單元陣列207、引出區域HR、列解碼器模組208及感測放大器模組209。具體而言，記憶體面LUN1包含記憶單元陣列207A、引出區域HR_A1及HR_A2、列解碼器模組208_A1及208_A2、以及感測放大器模組209A。記憶體面LUN2包含記憶單元陣列207B、引出區域HR_B1及HR_B2、列解碼器模組208_B1及208_B2、以及感測放大器模組209B。記憶體面LUN3包含記憶單元陣列207C、引出區域HR_C1及HR_C2、列解碼器模組208_C1及208_C2、以及感測放大器模組209C。記憶體面LUN4包含記憶單元陣列207D、引出區域HR_D1及HR_D2、列解碼器模組208_D1及208_D2、以及感測放大器模組209D。
此處，著眼於記憶體面LUN1，對記憶體面LUN1中之具體電路配置進行說明。如圖74之(A)所示，記憶單元陣列207A於X方向上夾在引出區域HR_A1與HR_A2之間。如圖74之(B)所示，感測放大器模組209A於X方向上夾在列解碼器模組208_A1與208_A2之間。如圖74之(A)及(B)所示，記憶單元陣列207A與感測放大器模組209A於Z方向上重疊而設置。引出區域HR_A1及HR_A2分別與列解碼器模組208_A1及208_A2於Z方向上重疊而設置。記憶單元陣列207A經由設置於引出區域HR_A1之多根配線與列解碼器模組208_A1連接，經由設置於引出區域HR_A2之多根配線與列解碼器模組208_A2連接。一組列解碼器模組208_A1及208_A2例如構成圖5中所說明之列解碼器模組208。
引出區域HR_A1及HR_A2各自之Y方向之寬度與記憶單元陣列207A之Y方向之寬度大致相等。列解碼器模組208_A1及208_A2各自之Y方向之寬度與引出區域HR_A1及HR_A2各自之Y方向之寬度大致相等。於對記憶單元陣列207A應用如第1實施方式中所說明般之5位元/單元之編碼之情形時，例如感測放大器模組209A之Y方向之寬度大於記憶單元陣列207A之Y方向之寬度。其原因在於，於處理如5位元/單元般超多值之資料之情形時，感測放大器模組209需要很多鎖存電路。若如此地，於記憶單元陣列207A與感測放大器模組209A之間，Y方向之寬度不同，則可於設置有記憶單元陣列207A之層與設置有感測放大器模組209A之層上分別形成剩餘區域SP。記憶體面LUN2～LUN4各自之構成與記憶體面LUN1相同。
於以上所說明之比較例之記憶裝置20b中，藉由使感測放大器模組209之面積大於記憶單元陣列207之面積，記憶裝置20b之晶片面積能根據感測放大器模組209之面積而變大。尤其係於如第1實施方式中所說明般之5位元/單元之記憶單元陣列207、及4位元/單元之記憶單元陣列207中，感測放大器模組209內之鎖存電路會增多，感測放大器模組209之電路面積會增大。
[4-2]第4實施方式之構成
與此相對地，第4實施方式之記憶裝置20a具有利用記憶單元電晶體MT所記憶之位元數不同之至少2種記憶單元陣列207之電路配置。例如，第4實施方式之記憶裝置20a利用k值(例如4值(2位元/單元)，“k”為1以上之整數)之記憶單元陣列207、及l值(例如32值(5位元/單元)，“l”為大於“k”之整數)之記憶單元陣列207。以下，將包含能記憶k值之記憶單元電晶體MT之記憶單元陣列207”稱作“多值以下之記憶單元陣列207”，將包含能記憶l值之記憶單元電晶體MT之記憶單元陣列207”稱作“超多值之記憶單元陣列207”。
[4-2-1]電路配置
圖75係表示第4實施方式之記憶裝置20a之電路配置的一例之俯視圖。圖75之(A)示出了記憶裝置20a之包含記憶單元陣列207之層上之電路配置。圖75之(B)示出了記憶裝置20a之包含感測放大器模組209之層上之電路配置。第4實施方式之記憶裝置20a之電路配置具有相對於比較例之記憶裝置20b之電路配置而言省略了剩餘區域SP之構成。
具體而言，於記憶裝置20a中，記憶單元陣列207A及207C均為超多值之記憶單元陣列207。於記憶裝置20a中，記憶單元陣列207B及207D均為多值以下之記憶單元陣列207。即，於Y方向上相鄰之記憶單元陣列207A及207B係超多值之記憶單元陣列207與多值以下之記憶單元陣列207之組合。同樣地，於Y方向上相鄰之記憶單元陣列207C及207D係超多值之記憶單元陣列207與多值以下之記憶單元陣列207之組合。以下，著眼於一組記憶體面LUN1及LUN2之電路配置進行說明。
與超多值之記憶單元陣列207A於Z方向上重疊而設置之感測放大器模組209A之Y方向之寬度比記憶單元陣列207A大。而與多值以下之記憶單元陣列207B於Z方向上重疊而設置之感測放大器模組209B之Y方向之寬度比記憶單元陣列207B小。其原因在於，多值以下之記憶單元陣列207之動作所需之鎖存電路之數量少於超多值之記憶單元陣列207之動作所需之鎖存電路之數量。而且，於記憶裝置20a中，超多值之記憶單元陣列207A之Y方向之寬度設計得比多值以下之記憶單元陣列207B之Y方向之寬度小。
結果，記憶單元陣列207A及207B之Y方向之合計寬度與感測放大器模組209A及209B之Y方向之合計寬度可設計為大致相同。即，一組記憶單元陣列207A及207B與一組感測放大器模組209A及209B可設置為大致相同之面積，且於Z方向上重疊而配置。同樣地，一組引出區域HR_A1及HR_B1與一組列解碼器模組208_A1及208_B1設置為大致相同之面積，且於Z方向上重疊而配置。一組引出區域HR_A2及HR_B2與一組列解碼器模組208_A2及208_B2設置為大致相同之面積，且於Z方向上重疊而配置。藉此，於第4實施方式中，可省略剩餘區域SP。一組記憶體面LUN3及LUN4之電路配置與一組記憶體面LUN1及LUN2之電路配置相同。
再者，可於感測放大器模組209之區域配置周邊電路之一部分等。即，可於圖74及圖75各圖中之感測放大器模組209之區域配置周邊電路之一部分。因此，相關聯之記憶單元陣列207與感測放大器模組209之面積之關係性均不限定於圖75所示之一例。
圖76係表示第4實施方式之記憶裝置20a之電路配置的另一例之俯視圖。圖76之(A)示出了記憶裝置20a之包含記憶單元陣列207之層上之電路配置。圖76之(B)示出了記憶裝置20a之包含感測放大器模組209之層上之電路配置。圖76所示之記憶裝置20a之電路配置相對於圖75所示之記憶裝置20a之電路配置而言，感測放大器模組209之面積(尺寸)不同。
具體而言，於圖76所示之一例中，與多值之記憶單元陣列207相關聯之感測放大器模組209之面積大於多值之記憶單元陣列207之面積。又，與超多值之記憶單元陣列207相關聯之感測放大器模組209之面積小於超多值之記憶單元陣列207之面積。於此種情形時，記憶單元陣列207A及207B之Y方向之合計寬度與感測放大器模組209A及209B之Y方向之合計寬度亦可設計為大致相同。即，於圖76所示之一例中，一組記憶單元陣列207A及207B與一組感測放大器模組209A及209B亦設置為大致相同之面積，且於Z方向上重疊而配置。
[4-2-2]感測放大器模組209之構成例
以下，於第4實施方式中，對連接於超多值之記憶單元陣列207之感測放大器模組209中包含之1個感測放大器單元SAU之電路構成與連接於多值以下之記憶單元陣列207之感測放大器模組209中包含之1個感測放大器單元SAU之電路構成之組合之構成例進行說明。
(第1構成例)
圖77係表示第4實施方式之記憶裝置20a中之感測放大器模組209的第1構成例之模式圖。如圖77所示，於第4實施方式之第1構成例中，感測放大器模組209A之感測放大器單元SAU包含構成為可經由匯流排LBUS1收發資料之感測放大器部SA、鎖存電路SDL、ADL、BDL、CDL及XDL。於第4實施方式之第1構成例中，感測放大器模組209B之感測放大器單元SAU包含構成為可經由匯流排LBUS2收發資料之感測放大器部SA、鎖存電路SDL及XDL。再者，於本例中，分別連接於匯流排LBUS1及LBUS2之鎖存電路之數量可根據相關聯之記憶單元陣列207之記憶單元電晶體MT所記憶之位元數而適當變更。
(第2構成例)
圖78係表示第4實施方式之記憶裝置20a中之感測放大器模組209的第2構成例之模式圖。如圖78所示，第4實施方式中之第2構成例具有相對於第4實施方式中之第1構成例而言省略了感測放大器模組209B之感測放大器單元SAU之鎖存電路SDL之構成。根據於多值以下之記憶單元陣列207B中記憶單元電晶體MT所記憶之位元數(例如，為1位元之情形時)，亦可如第4實施方式中之第2構成例般，於感測放大器模組209B之感測放大器單元SAU中，省略除了鎖存電路XDL以外之鎖存電路。
[4-3]第4實施方式之效果
如以上所說明般，第4實施方式之記憶裝置20a將具備超多值之記憶單元陣列207之記憶體面LUN與具備多值以下之記憶單元陣列207之記憶體面LUN組合。藉此，第4實施方式之記憶裝置20a能抑制於1個記憶體面LUN中基於記憶單元陣列207及感測放大器模組209之面積之差而形成剩餘區域SP。結果，第4實施方式之記憶裝置20a能使晶片面積小於比較例。即，第4實施方式之記憶裝置20a能抑制記憶裝置20a之製造成本。
再者，第4實施方式之記憶裝置20a於將記憶單元陣列207A及207C作為超多值之記憶單元陣列207而使用，且將記憶單元陣列207B及207D作為多值以下之記憶單元陣列207而使用之情形時，能使4個記憶體面LUN1～LUN4並行地動作(即，使4個記憶體面動作)。又，第4實施方式之記憶裝置20a於將記憶單元陣列207A、207B、207C及207D全部作為多值以下之記憶單元陣列207而使用之情形時，能使4個記憶體面LUN1～LUN4並行地動作。另一方面，第4實施方式之記憶裝置20a於將記憶單元陣列207A及207C作為超多值之記憶單元陣列207而使用之情形時，無法將記憶單元陣列207B及207D作為超多值之記憶單元陣列207來使用。
又，於第4實施方式之記憶裝置20a中，被分配超多值之記憶體面LUN之數量與被分配多值以下之記憶體面LUN之數量之組合可任意設計。例如，於第4實施方式中，可對1LUN分配記憶超多值之記憶單元陣列207，且對2LUN分配記憶多值以下之記憶單元陣列207，亦可對3LUN分配記憶超多值之記憶單元陣列207，且對6LUN分配記憶多值以下之記憶單元陣列207，還可對4LUN分配記憶超多值之記憶單元陣列207，且對8LUN分配記憶多值以下之記憶單元陣列207。
[5]第5實施方式
第5實施方式之記憶裝置20c係關於第1～第3實施方式中所說明之記憶體系統MS之電路配置，具有複數個記憶單元陣列207共有鎖存電路之構成。以下，對第5實施方式之記憶裝置20c進行說明。
[5-1]第5實施方式之構成
第5實施方式之記憶裝置20c具有藉由使複數個記憶體面LUN之間共有鎖存電路，而利用超多值之記憶單元陣列207，且抑制了鎖存電路之面積之構成。
[5-1-1]電路之配置
圖79係表示第5實施方式之記憶裝置20c之電路配置的一例之俯視圖。記憶裝置20c具有記憶單元陣列207與感測放大器模組209於Z方向上相鄰之結構。圖79之(A)示出了記憶裝置20c之包含記憶單元陣列207之層上之電路配置。圖79之(B)示出了記憶裝置20c之包含感測放大器模組209之層上之電路配置。
記憶裝置20c例如包含4個記憶體面LUN1～LUN4、配線部210及周邊電路211。第5實施方式之記憶體面LUN1～LUN4之配置與第4實施方式中所說明之比較例之記憶體面LUN1～LUN4之配置相同。各記憶體面LUN包含記憶單元陣列207、引出區域HR、列解碼器模組208及感測放大器組SAS。感測放大器組SAS至少包含感測放大器部SA。例如於Y方向上相鄰之2個記憶體面LUN共有鎖存器組LS。鎖存器組LS例如於每一列位址分別包含複數個感測放大器組SAS所共有之至少1個鎖存電路。一組感測放大器組SAS及鎖存器組LS可與第1實施方式中所說明之感測放大器模組209同樣地使用。
具體而言，記憶體面LUN1包含記憶單元陣列207A、引出區域HR_A1及HR_A2、列解碼器模組208_A1及208_A2、以及感測放大器組SAS1。記憶體面LUN2包含記憶單元陣列207B、引出區域HR_B1及HR_B2、列解碼器模組208_B1及208_B2、以及感測放大器組SAS2。記憶體面LUN3包含記憶單元陣列207C、引出區域HR_C1及HR_C2、列解碼器模組208_C1及208_C2、以及感測放大器組SAS3。記憶體面LUN4包含記憶單元陣列207D、引出區域HR_D1及HR_D2、列解碼器模組208_D1及208_D2、以及感測放大器組SAS4。感測放大器組SAS1與SAS2共有鎖存器組LS1。感測放大器組SAS3與SAS4共有鎖存器組LS1。
此處，對記憶體面LUN1中之具體電路配置進行說明。如圖79之(A)所示，記憶單元陣列207A於X方向上夾在引出區域HR_A1與HR_A2之間。如圖79之(B)所示，感測放大器模組209A於X方向上夾在列解碼器模組208_A1與208_A2之間。如圖79之(A)及(B)所示，記憶單元陣列207A與感測放大器組SAS1於Z方向上重疊而設置。引出區域HR_A1及HR_A2分別與列解碼器模組208_A1及208_A2於Z方向上重疊而設置。引出區域HR_A1及HR_A2各自之Y方向之寬度與記憶單元陣列207A之Y方向之寬度大致相等。列解碼器模組208_A1及208_A2各自之Y方向之寬度與引出區域HR_A1及HR_A2各自之Y方向之寬度大致相等。列解碼器模組208_A1及208_A2各自之Y方向之寬度大於感測放大器組SAS1之Y方向之寬度。
記憶體面LUN2具有除了感測放大器組SAS2配置於與記憶體面LUN1分開之部分以外，其他與記憶體面LUN1類似之電路配置。感測放大器組SAS1與SAS2於Y方向上夾著鎖存器組LS1。結果，記憶單元陣列207A及207B之Y方向之合計寬度與感測放大器組SAS1及SAS2以及鎖存器組LS1之Y方向之合計寬度可設計為大致相同。即，一組記憶單元陣列207A及207B與一組感測放大器組SAS1及SAS2以及鎖存器組LS1可設置為大致相同之面積，且於Z方向上重疊而配置。一組記憶體面LUN3及LUN4之電路配置與一組記憶體面LUN1及LUN2之電路配置相同。再者，亦可於圖79之感測放大器組SAS之區域配置周邊電路之一部分。
[5-1-2]感測放大器組SAS及鎖存器組LS之構成例
以下，對第5實施方式中之感測放大器組SAS及鎖存器組LS1之電路構成之第1～第4構成例進行說明。再者，於以下說明中，以與一組記憶體面LUN1及LU2對應之感測放大器組SAS1及SAS2以及鎖存器組LS1中包含之電路構成為例而進行說明。
(第1構成例)
圖80係表示第5實施方式之記憶裝置20c中之感測放大器組SAS及鎖存器組LS的第1構成例之模式圖。如圖80所示，於第5實施方式之第1構成例中，感測放大器組SAS1包含構成為可經由匯流排LBUS1收發資料之感測放大器部SA及鎖存電路XDL，感測放大器組SAS2包含構成為可經由匯流排LBUS2收發資料之感測放大器部SA及鎖存電路XDL。於第5實施方式之第1構成例中，鎖存器組LS1包含構成為可經由匯流排SBUS收發資料之鎖存電路SDL、ADL、BDL及CDL、以及開關SW1及SW2。開關SW1及SW2例如為MOS電晶體。開關SW1連接於LBUS1與SBUS間。開關SW2連接於LBUS2與SBUS間。向開關SW1及SW2各自之閘極分別輸入控制信號CS1及CS2。開關SW1基於控制信號CS1而動作。開關SW2基於控制信號CS2而動作。控制信號CS1及CS2例如由定序器204產生。
於第5實施方式之第1構成例中，記憶裝置20c於處理超多值之情形時，使用一組感測放大器組SAS1及鎖存器組LS1。具體而言，於對記憶單元陣列207A分配超多值，且對記憶單元陣列207B分配多值之情形時，定序器204將開關SW1控制為接通狀態，藉此將LBUS1與SBUS間電性連接，而對記憶單元陣列207A執行超多值之動作(例如，第1～第3實施方式中所說明之動作)。另一方面，記憶裝置20c於處理多值之情形時，例如僅使用感測放大器組SAS2。具體而言，定序器204將開關SW2控制為斷開狀態，藉此將LBUS2與SBUS間電阻斷，而執行多值之動作。
(第2構成例)
圖81係表示第5實施方式之記憶裝置20c中之感測放大器組SAS及鎖存器組LS的第2構成例之模式圖。如圖81所示，第5實施方式中之第2構成例具有相對於第5實施方式中之第1構成例而言省略了鎖存器組LS1之鎖存電路SDL，且匯流排LBUS1及LBUS2上分別連接有1個鎖存電路SDL之構成。第5實施方式中之第2構成例於使用例如像1位元/單元般可於1個鎖存電路中執行讀出動作及寫入動作之編碼之情形時，僅藉由感測放大器組SAS即可執行讀出動作及寫入動作。具體而言，於第5實施方式之第2構成例中，記憶裝置20c例如能分別使用超多值中使用之一組感測放大器組SAS1及鎖存器組LS1、以及多值中使用之感測放大器組SAS2，而使記憶體面LUN1及LUN2各自之讀出動作及寫入動作並行地執行。
(第3構成例)
圖82係表示第5實施方式之記憶裝置20c中之感測放大器組SAS及鎖存器組LS的第3構成例之模式圖。如圖82所示，第5實施方式中之第3構成例具有相對於第5實施方式中之第1構成例而言省略了鎖存器組LS1及LS2各自之鎖存電路XDL，且匯流排SBUS上連接有1個鎖存電路XDL之構成。如此，亦可為感測放大器組SAS僅包含感測放大器部SA，且鎖存器組LS1中彙集了讀出動作及寫入動作中所要使用之鎖存電路。該情形時，記憶裝置20c於組合起來之記憶體面LUN1及LUN2中，可自以記憶體面LUN1為對象之動作與以記憶體面LUN2為對象之動作中擇一執行。
(第4構成例)
圖83係表示第5實施方式之記憶裝置20c中之感測放大器組SAS及鎖存器組LS的第4構成例之模式圖。如圖83所示，第5實施方式中之第4構成例具有相對於第5實施方式中之第3構成例而言省略了鎖存器組LS1之鎖存電路SDL，且匯流排LBUS1及LBUS2上分別連接有1個鎖存電路SDL之構成。第5實施方式中之第4構成例藉由使感測放大器組SAS具備鎖存電路SDL，例如能並行地執行1位元/單元之動作與超多值或多值之動作。
[5-2]第5實施方式之效果
於第5實施方式之記憶裝置20c中，複數個記憶單元陣列207(感測放大器組SAS)共有鎖存器組LS。共有鎖存器組LS之2個記憶體面LUN於處理超多值之情形時，逐個記憶體面LUN地動作。例如，於共有鎖存器組LS之2個記憶體面LUN中，對一記憶體面LUN執行寫入動作之期間內不可使用另一記憶體面LUN，而係使其成為待機狀態。又，共有鎖存器組LS之2個記憶體面LUN於處理多值(或1位元/單元)之情形時，可並行地動作。
記憶裝置20c於共有鎖存器組LS之2個記憶體面LUN中，亦可將一者用於超多值，將另一者用於多值。藉由設置多值中所要使用之記憶單元陣列207，能抑制用以配置鎖存電路之面積。又，於第5實施方式中，設置有記憶單元電晶體MT僅記憶1位元資料之記憶單元陣列207(1位元/單元之記憶單元陣列207)，例如像第1構成例般設置有感測放大器組SAS及鎖存器組LS之情形時，1位元/單元之記憶單元陣列207可不使用鎖存器組LS，而使用感測放大器組SAS來執行讀出動作及寫入動作。
如以上所說明般，第5實施方式之記憶裝置20c共有鎖存器組LS，因此能抑制作為感測放大器模組209發揮功能之電路之面積。結果，第5實施方式之記憶裝置20c能縮小晶片面積，從而能抑制記憶裝置20c之製造成本。
再者，第5實施方式之記憶裝置20c可將記憶單元陣列207A、207B、207C及207D全部作為超多值之記憶單元陣列207而使用。記憶裝置20c於共有鎖存器組LS之2個記憶體面LUN分別具有超多值之記憶單元陣列207之情形時，逐一記憶體面LUN地執行寫入動作。又，第5實施方式之記憶裝置20c於將記憶單元陣列207A及207C作為超多值之記憶單元陣列207而使用，且將記憶單元陣列207B及207D作為多值以下之記憶單元陣列207而使用之情形時，能使4個記憶體面LUN1～LUN4並行地動作。又，第5實施方式之記憶裝置20c於將記憶單元陣列207A、207B、207C及207D全部作為多值以下之記憶單元陣列207而使用之情形時，能使4個記憶體面LUN1～LUN4並行地動作。
又，於第5實施方式之記憶裝置20c中，被分配超多值之記憶體面LUN之數量與被分配多值以下之記憶體面LUN之數量之組合可任意設計。例如，於第5實施方式中，可對1LUN分配記憶超多值之記憶單元陣列207，且對2LUN分配記憶多值以下之記憶單元陣列207，亦可對3LUN分配記憶超多值之記憶單元陣列207，且對6LUN分配記憶多值以下之記憶單元陣列207，還可對4LUN分配記憶超多值之記憶單元陣列207，且對8LUN分配記憶多值以下之記憶單元陣列207。
[6]第6實施方式
第6實施方式之資訊處理系統1之構成與第4實施方式或第5實施方式之資訊處理系統1相同。第6實施方式係關於記憶體系統MS中之超多值之資料之寫入方法。以下，對第6實施方式之記憶體系統MS與第1～第5實施方式之不同點進行說明。
[6-1]動作
第6實施方式之記憶體系統MS將自外部與寫入指示一併輸入之資料暫且記憶至多值(k值：“k”為1以上之整數)以下之記憶單元陣列207。之後，記憶體系統MS讀出多值以下之記憶單元陣列207中記憶之資料，並將所讀出之資料記憶至超多值(l值：“l”為大於“k”之整數)之記憶單元陣列207。換言之，記憶體控制器10可將已寫入至多值以下之記憶單元陣列207之資料複製至超多值之記憶單元陣列207中。以下，將多值以下之記憶單元陣列207以2值記憶資料之情形作為例，對第6實施方式之寫入動作進行說明。
[6-1-1]寫入動作之概要
圖84係表示第6實施方式之記憶體系統MS之寫入動作的一例之流程圖。如圖84所示，首先，記憶體控制器10自主機裝置HD接收寫入命令與資料(STP1)。自主機裝置HD接收到之資料例如記憶於緩衝記憶體17。
然後，記憶體控制器10使用所接收到之資料，執行緩衝寫入動作(STP2)。緩衝寫入動作係將資料記憶至記憶裝置20之緩衝區域之高速寫入動作。緩衝區域係對多值以下之記憶單元陣列207分配之記憶區域。即，記憶體控制器10於緩衝寫入動作中，命令記憶裝置20向多值以下之記憶單元陣列207寫入資料。之後，記憶體控制器10將已寫入至緩衝區域之資料自緩衝記憶體17廢除。
STP2之處理完成後，基於來自主機裝置HD之命令之任務結束，從而記憶體系統MS變換成空閒狀態(STP3)。
若記憶體系統MS於緩衝寫入動作之後變換成空閒狀態，則無論來自主機裝置HD之命令為何，均執行壓縮動作(STP4)。壓縮動作包含緩衝讀出動作及壓縮寫入動作。緩衝讀出動作係讀出藉由緩衝寫入動作而寫入之資料之動作。壓縮寫入動作係將藉由緩衝讀出動作而讀出之資料寫入至超多值之記憶單元陣列207之動作。即，記憶體控制器10於壓縮動作中，命令記憶裝置20向超多值之記憶單元陣列207寫入資料。再者，壓縮動作之開始時序只要至少為緩衝寫入動作之後即可。壓縮寫入動作亦可稱作“超多值寫入動作”。
又，於多值以下之記憶單元陣列207之一個塊BLK內之頁已被全部寫入之情形時，記憶體控制器10可將已寫入至該一個塊BLK內之資料複製至超多值之記憶單元陣列207中，並抹除該一個塊BLK中記憶之資料。
[6-1-2]緩衝寫入動作
圖85係表示第6實施方式之記憶體系統MS之緩衝寫入動作的一例之流程圖。如圖85所示，緩衝寫入動作開始後，記憶體控制器10決定資料之寫入目的地(STP11)。於STP11之處理中，對作為緩衝寫入動作對象之每1頁資料逐一分配冗餘頁集。“冗餘頁集”與於緩衝寫入動作中被寫入相同之1頁資料之複數頁所構成之組對應。於本說明書中，將包含於冗餘頁集之頁稱作“冗餘頁”。“冗餘頁”與緩衝區域之塊BLK中包含之單元組集CU對應。以下，對冗餘頁集由M個(“M”為2以上之整數)冗餘頁構成之情形進行說明。將M個冗餘頁分別稱作第1冗餘頁、第2冗餘頁、…、第M冗餘頁。
然後，記憶體控制器10將於STP11中決定之資料之寫入目的地之位址作為對象，使用相同之1頁資料，同時向第1～第k冗餘頁寫入相同之資料(STP12)。於STP12之處理中，例如對M個冗餘頁執行寫入動作。於該寫入動作中，為了實現高速化，可省略驗證動作，將編程電壓VPGM(編程脈衝)之施加次數設定為1次。該情形時，記憶體系統MS為了提高可靠性，面對1頁資料，使第1～第k冗餘頁同時記憶相同之資料。
STP12之處理完成後，記憶體控制器10確認是否已完成於STP1中接收到之所有資料之寫入(STP13)。
未完成於STP1中接收到之所有資料之寫入之情形時(STP13：否)，記憶體控制器10進入至STP11之處理。即，記憶體控制器10執行於STP1中接收到之資料中尚未完成多值寫入動作之資料之寫入。
已完成於STP1中接收到之所有資料之寫入之情形時(STP13：是)，記憶體控制器10完成緩衝寫入動作之一系列處理(返回)。
再者，被寫入相同之1頁資料之複數個冗餘頁例如分配給不同之塊BLK中字元線WL及串單元SU之位址相同之單元組集CU。但並不限定於此，被寫入相同之1頁資料之複數個冗餘頁亦可分配給同一塊BLK中共有字元線WL之不同之串單元SU之單元組集CU，還可分配給不同之塊BLK中共有位元線BL之單元組集CU。又，於對複數個冗餘頁進行之多值寫入動作中，為了實現高速化，亦可省略驗證，且藉由1次編程脈衝同時向複數個冗餘頁寫入資料。
(多值寫入動作之具體例)
圖86係表示第6實施方式之記憶裝置20之多值寫入動作的一例之時序圖。圖86示出了就緒/忙碌信號RBn、對選擇字元線WLsel施加之電壓、對作為編程對象之位元線BLprog施加之電壓、及對被禁止編程之位元線BLinh施加之電壓。作為編程對象之位元線BLprog與連接有作為編程對象之記憶單元電晶體MT，即希望使閾值電壓上升之記憶單元電晶體MT之位元線BL對應。被禁止編程之位元線BLinh與連接有被禁止編程之記憶單元電晶體MT，即希望抑制閾值電壓上升之記憶單元電晶體MT之位元線BL對應。再者，於開始多值寫入動作前之狀態下，選擇字元線WLsel之電壓、對位元線BLprog施加之電壓、及對位元線BLinh施加之電壓例如均為接地電壓VSS。
如圖86所示，記憶裝置20開始多值寫入動作後，自就緒狀態變換成忙碌狀態。然後，定序器204對選擇字元線WLsel施加編程電壓VPGMb，對位元線BLprog施加接地電壓VSS，對位元線BLinh施加電壓VBLinh。編程電壓VPGMb係可使記憶單元電晶體MT之閾值電壓上升之高電壓。VBLinh係比接地電壓VSS高之電壓。
對選擇字元線WLsel施加編程電壓VPGM後，連接於位元線BLprog，包含於所選擇之串單元SU，且連接於選擇字元線WLsel之記憶單元電晶體MT之閾值電壓上升。另一方面，例如由於對位元線BLinh施加了電壓VBLinh，故而通道電壓增升，藉此被禁止編程之記憶單元電晶體MT之閾值電壓之上升得到抑制。
定序器204對選擇字元線WLsel施加1次編程電壓VPGMb(編程脈衝)後，結束多值寫入動作，使記憶裝置20自忙碌狀態變換成就緒狀態。圖示之tProg1表示執行多值寫入動作之時間。
再者，於同一塊BLK中，寫入及抹除所導致之劣化程度相近，因此推測認為於多值寫入動作中最佳之編程電壓VPGMb大致相同。因此，定序器204亦可基於針對塊BLK內第一頁之通常之寫入序列之結果，決定編程電壓VPGMb。通常之寫入序列與下述超多值寫入動作之序列類似，包含編程循環。該情形時，定序器204可將根據通常之寫入序列被推定為最佳之編程電壓VPGM作為針對同一塊BLK其他頁之多值寫入動作中使用之編程電壓VPGMb來使用。
(多值寫入動作後冗餘頁之閾值電壓分佈)
圖87係表示第6實施方式之記憶裝置20之多值寫入動作後冗餘頁的閾值電壓部分之一例之閾值電壓分佈圖。如圖87所示，執行多值寫入動作後，作為編程對象之記憶單元電晶體MT，即要被寫入資料“0”之記憶單元電晶體MT(編程對象單元)之閾值電壓上升。而被禁止編程之記憶單元電晶體MT，即要被寫入資料“1”之記憶單元電晶體MT之閾值電壓維持抹除狀態之較低之位準。
讀出電壓RV係用以讀出本例中藉由多值寫入動作而寫入至冗餘頁之資料之電壓。編程電壓VPGMb設定為於多值寫入動作中被寫入了資料“0”之記憶單元電晶體MT之閾值電壓不會超過讀出路徑電壓VREAD之大小。但於使用不會導致重複編程之編程電壓VPGMb，且1次編程脈衝使得閾值電壓上升，還不執行驗證讀出之情形時，有可能會出現未達讀出電壓RV之記憶單元電晶體MT。此種記憶單元電晶體MT會被作為失效位元FB而檢出。
[6-1-3]壓縮動作
圖88係表示第6實施方式之記憶體系統MS之壓縮動作的一例之流程圖。如圖88所示，首先，記憶體控制器10執行緩衝讀出動作(STP21)。於緩衝讀出動作中，記憶體控制器10自記憶裝置20讀出藉由緩衝寫入動作而寫入之資料，並將其記憶至緩衝記憶體17。
續而，記憶體控制器10確認是否已完成自緩衝區域收集資料之動作(STP21)。於STP21之處理中，是否已完成資料收集例如基於是否可執行至少1次超多值寫入動作來判定。
於未完成資料收集之情形時(STP21：否)，返回至STP21之處理。而於已完成資料收集之情形時(STP21：是)，進入至STP23之處理。
於STP23之處理中，記憶體控制器10使用所收集到之資料，指示記憶裝置20執行超多值寫入動作。記憶裝置20基於記憶體控制器10之指示，執行超多值寫入動作。即，記憶裝置20將藉由STP23之處理而收集到之複數頁資料寫入至超多值之記憶單元陣列207。然後，記憶體控制器10將已寫入至超多值之記憶單元陣列207之複數頁資料自緩衝記憶體17廢除。
之後，記憶體控制器10確認是否已完成壓縮動作(STP24)。具體而言，記憶體控制器10確認是否已完成緩衝區域中記憶之所有資料向超多值之記憶單元陣列207內之寫入。於未完成壓縮動作之情形時(STP24：否)，記憶體控制器10返回至STP21之處理。而於已完成緩衝區域中記憶之所有資料向超多值之記憶單元陣列207內之寫入之情形時(STP24：是)，記憶體控制器10結束壓縮動作(返回)。
(超多值寫入動作之具體例)
圖89係表示第6實施方式之記憶裝置20之超多值寫入動作的一例之時序圖。圖89示出了就緒/忙碌信號RBn、及對選擇字元線WLsel施加之電壓。再者，於開始超多值寫入動作前之狀態下，字元線WLsel之電壓例如為接地電壓VSS。
如圖89所示，記憶裝置20開始超多值寫入動作後，自就緒狀態變換成忙碌狀態。然後，定序器204執行包含編程動作與驗證動作之編程循環。
於編程動作中，對選擇字元線WLsel施加編程電壓VPGM。編程電壓VPGM係可使記憶單元電晶體MT之閾值電壓上升之高電壓。對選擇字元線WLsel施加編程電壓VPGM後，作為編程對象之記憶單元電晶體MT之閾值電壓上升。而被禁止編程之記憶單元電晶體MT之閾值電壓之上升例如藉由自升壓技術得到抑制。
於驗證動作中，執行使用驗證電壓之讀出動作。於驗證動作中，對選擇字元線WLsel施加之驗證電壓之種類及數值根據編程循環之推進而適當變更。例如，於首次編程循環中，執行使用驗證電壓V1之讀出動作。對於各感測放大器單元SAU，根據所要保持之寫入資料，設定用以判定是否通過驗證之驗證電壓。然後，將超過了所設定之驗證電壓之記憶單元電晶體MT判定為通過驗證。
以上所說明之動作對應於1次編程循環。每當重複編程循環，編程電壓VPGM便會增大，且係隨著所執行之編程循環之次數增加而升高。編程電壓VPGM之增大量可設定為任意值。然後，定序器204反覆執行編程循環，一旦檢測到所有狀態之編程均通過，或檢測到編程循環之次數超過了特定次數，便結束寫入動作，使記憶裝置20自忙碌狀態變換成就緒狀態。圖示之tProg2表示執行超多值寫入動作之時間。tProg2比tProg1長。
[6-1-4]緩衝讀出動作之第1例
圖90係表示第6實施方式之記憶體系統MS之緩衝讀出動作的第1例之流程圖。再者，緩衝讀出動作之第1例中使用之“k”係記憶體控制器10所處理之變量。如圖90所示，記憶體控制器10開始第1例之緩衝讀出動作後，首先執行“k＝1”之處理(STP100)。
其次，記憶體控制器10執行第k冗餘頁讀出(STP101)。於本例中，第k冗餘頁讀出與將記憶有相同之1頁資料之冗餘頁所構成之組中之第k冗餘頁作為對象而執行、使用讀出電壓RV之讀出動作對應。藉由冗餘頁讀出而讀出之資料例如保持至感測放大器單元SAU之任一鎖存電路。
其次，記憶體控制器10確認是否滿足“k＝M”(STP102)。即，記憶體控制器10確認是否已完成某冗餘頁所在之組中包含之所有冗餘頁之資料讀出。
於STP102之處理中，未滿足“k＝M”之情形時，記憶體控制器10使“k”進位(STP103)。換言之，於STP103之處理中，記憶體控制器10使“k”之數字加上“1”。然後，記憶體控制器10進入至STP101之處理。即，記憶體控制器10執行選擇了某冗餘頁所在之組中包含之下一個冗餘頁之讀出動作。
於STP103之處理中，滿足“k＝M”之情形時，記憶體控制器10指示記憶裝置20執行多數決定處理(STP104)。於多數決定處理中，例如感測放大器單元SAU基於複數個鎖存電路中保持之複數個冗餘頁之讀出結果，將最多之讀出結果(資料“1”或資料“0”)決定為與該感測放大器單元SAU相關聯之資料。所決定之資料輸出至記憶體控制器10。
於STP104之處理之後，記憶體控制器10將STP104之結果作為與該頁相關聯之資料例如保持至緩衝記憶體17(STP105)。然後，記憶體控制器10完成該頁之緩衝讀出動作之一系列處理(返回)。
再者，於同一塊BLK中，寫入及抹除所導致之劣化程度相近。因此，推測認為於多值讀出動作中最佳之字元線WL之讀出電壓大致相同。因此，定序器204亦可求出針對塊BLK內第一頁之通常的讀出動作中最佳之字元線WL之讀出電壓，基於其結果決定其他字元線WL之讀出電壓。
又，於緩衝讀出動作之第1例中，冗餘頁讀出之讀出結果亦可輸出至記憶體控制器10。該情形時，記憶體控制器10基於多次冗餘頁讀出之讀出結果，執行多數決定處理，決定讀出資料。緩衝讀出動作之一系列動作亦可基於記憶體控制器10之一次指示而執行。執行藉由STP100～STP103而執行之各冗餘頁讀出之順序亦可為其他順序。
(冗餘頁讀出之具體例)
圖91係表示第6實施方式之記憶裝置20之冗餘頁讀出的一例之時序圖。圖91示出了冗餘頁讀出中選擇字元線WLsel及WLusel、節點BLX、BLC、HHL及XXL、位元線BL、感測節點SEN、以及控制信號STB各自之電壓之一例。非選擇字元線WLusel表示不選擇之字元線WL。以下，將包含於所選擇之塊BLK，且包含於所選擇之串單元SU，並連接於選擇字元線WLsel之記憶單元電晶體MT亦稱作“MTsel”。
如圖91所示，於冗餘頁讀出開始前，字元線WLsel及WLusel、節點BLX、BLC、HHL及XXL、位元線BL、感測節點SEN之電壓例如均為VSS。此時，於各感測放大器單元SAU內，閘極被施加了VSS之電晶體T1～T4均為斷開狀態。定序器204開始冗餘頁讀出後，依序執行時刻t1～t6之處理。
於時刻t1，定序器204對選擇字元線WLsel施加讀出電壓RV，對非選擇字元線WLusel施加VREAD。藉由對選擇字元線WLsel施加讀出電壓RV，所選擇之記憶單元電晶體MTsel成為接通狀態或斷開狀態，藉由對非選擇字元線WLusel施加VREAD，不選擇之記憶單元電晶體MT成為接通狀態。再者，2值讀出次數較少，因此VREAD可設定得較高。
又，於時刻t1，對節點BLX施加VBLX，對節點BLC施加VBLC，對節點HHL施加VHHL。VBLX、VBLC及VHLL均為高於VSS之電壓。閘極被施加了VBLX之電晶體T1、閘極被施加了VBLC之電晶體T4、及閘極被施加了VHLL之電晶體T2均成為接通狀態。從而，利用經由電晶體T0、T1、T4及T8之電流，給位元線BL充電，位元線BL之電壓自VSS上升至VPCH。利用經由電晶體T0及T2之電流，給感測節點SEN充電，感測節點SEN之電壓自VSS上升至VSEN。
於時刻t2，定序器204對節點HHL施加VSS。從而，閘極被施加了VSS之電晶體T2成為斷開狀態，節點ND1與感測節點SEN之間之電流路徑被阻斷。此時，感測節點SEN為浮動狀態，維持於時刻t1～t2充電後所達到之電壓。
於時刻t3，定序器204對節點XXL施加VXXL。VXXL係高於VSS之電壓。閘極被施加了VXXL之電晶體T3成為接通狀態。如此，感測節點SEN之電壓根據相關聯之記憶單元電晶體MTsel之狀態自VSEN下降或維持不變。具體而言，於被施加了讀出電壓RV之記憶單元電晶體MTsel為接通狀態之情形時，感測節點SEN之電壓下降(圖91，MTsel(ON，接通))，於被施加了讀出電壓RV之記憶單元電晶體MTsel為斷開狀態之情形時，感測節點SEN之電壓維持不變(圖91，MTsel(OFF，斷開))。再者，於記憶單元電晶體MTsel為接通狀態之情形時，根據記憶單元電晶體MTsel之閾值電壓與所施加之讀出電壓RV之大小關係，感測節點SEN之電壓下降速度有可能改變。
於時刻t4，定序器204對節點XXL施加VSS。從而，閘極被施加了VSS之電晶體T3成為斷開狀態，感測節點SEN與節點ND2之間之電流路徑被阻斷。此時，感測節點SEN為浮動狀態，維持於時刻t3～t4放電後所達到之電壓。
於時刻t5，定序器204使控制信號STB生效。換言之，定序器204使控制信號STB暫時自“L”位準變換成“H”位準，並使感測放大器單元SAU判定記憶單元電晶體MTsel之閾值電壓。具體而言，閘極被施加了“H”位準之電壓之電晶體T7成為接通狀態，根據電晶體T6之狀態，預先充過電之匯流排LBUS之電壓下降或維持不變。例如，於感測節點SEN之電壓為電晶體T6之閾值電壓以上之情形時，電晶體T6為接通狀態，匯流排LBUS之電壓下降。而於感測節點SEN之電壓小於電晶體T6之閾值電壓之情形時，電晶體T6為斷開狀態，匯流排LBUS之電壓維持不變。然後，定序器204將基於匯流排LBUS之電壓之資料保持至特定之鎖存電路。
於時刻t6，定序器204使字元線WLsel及WLusel、節點BLX、BLC、HHL及XXL、位元線BLprog之電壓分別恢復至驗證動作開始前之狀態。之後，定序器204結束冗餘頁讀出。
[6-1-5]緩衝讀出動作之第2例
圖92係表示第6實施方式之記憶體系統MS之緩衝讀出動作的第2例之流程圖。圖92例示出了分配2個單元組集CU作為供記憶相同之1頁資料之冗餘頁之情形(M=2之情形)。
如圖92所示，記憶體控制器10開始第2例之緩衝讀出動作後，首先執行第1冗餘頁讀出(STP111)。第1冗餘頁讀出之結果例如保持至各感測放大器單元SAU之任一鎖存電路。續而，記憶體控制器10執行第2冗餘頁讀出(STP112)。第2冗餘頁讀出之結果例如保持至各感測放大器單元SAU之任一鎖存電路。
然後，記憶體控制器10指示記憶裝置20執行判定處理(STP113)。於判定處理中，感測放大器單元SAU例如於一組第1冗餘位元與第2冗餘位元包含資料“0”之情形時判定為資料“0”，於不包含資料“0”之情形時判定為資料“1”。冗餘位元與藉由冗餘頁讀出而讀出、保持於各感測放大器單元SAU之鎖存電路中之讀出結果對應。第1冗餘位元與第1冗餘頁讀出之結果對應。第2冗餘位元與第2冗餘頁讀出之結果對應。經過判定之資料輸出至記憶體控制器10。
於STP114之處理之後，記憶體控制器10將STP113之判定結果作為與該頁相關聯之資料例如保持至緩衝記憶體17(STP114)。然後，記憶體控制器10完成該頁之緩衝讀出動作之一系列處理(返回)。
如以上所說明般，於緩衝讀出動作之第2例中，若讀出作為冗餘頁而相關聯之2個記憶單元電晶體MT之資料後，1個以上記憶單元電晶體MT為資料“0”，則將與該感測放大器單元SAU相關聯之資料視為資料“0”。具體而言，記憶裝置20若於分別讀出第1冗餘頁與第2冗餘頁時，第1冗餘頁與第2冗餘頁中被分配了相同行位址之讀出結果有1個以上資料“0”，則將該相同行位址之資料作為資料“0”來處理。
例如，已被寫入資料“0”之記憶單元電晶體MT之資料被作為失效位元FB而讀出之概率例如小至0.5～1%。於1個記憶單元電晶體MT之錯誤概率為1%之情形時，若使用2個記憶單元電晶體MT來判定，則錯誤概率成為1%×1%=0.01%。同樣地，於1個記憶單元電晶體MT之錯誤概率為0.5%之情形時，若使用2個記憶單元電晶體MT來判定，則錯誤概率成為0.5%×0.5%=0.0025%。
進而，記憶裝置20若於分別讀出第1～第M冗餘頁時，第1～第M冗餘頁中被分配了相同行位址之讀出結果有1個以上資料“0”，則亦可將該相同行位址之資料作為資料“0”來處理。例如，於1個記憶單元電晶體MT之錯誤概率為1%，且M=3之情形時，若使用3個記憶單元電晶體MT來判定，則錯誤概率成為1%×1%×1%=0.0001%。同樣地，於1個記憶單元電晶體MT之錯誤概率為5%之情形時，若使用3個記憶單元電晶體MT來判定，則錯誤概率成為5%×5%×5%=0.0125%。如此，緩衝讀出動作之第2例藉由使用複數個記憶單元電晶體MT來判定資料，能減少錯誤概率。
再者，於緩衝讀出動作之第2例中，冗餘頁讀出之讀出結果亦可輸出至記憶體控制器10。該情形時，記憶體控制器10基於多次冗餘頁讀出之讀出結果，執行STP113之處理，決定讀出資料。緩衝讀出動作之一系列動作亦可基於記憶體控制器10之一次指示而執行。
[6-1-6]緩衝讀出動作之第3例
圖93係表示第6實施方式之記憶體系統MS之緩衝讀出動作的第3例之流程圖。如圖93所示，記憶體控制器10開始第3例之緩衝讀出動作後，首先執行以第1～第M冗餘頁為對象之讀出動作(STP121)。於STP121之處理中，第1～第M冗餘頁之資料被一次性讀出至感測放大器模組209。一次性讀出第1～第M冗餘頁資料之方法(以下，稱作“冗餘頁一次性讀出”)之詳情將於下文加以敍述。
於STP121之處理之後，記憶體控制器10將STP123之判定結果作為與該頁相關聯之資料例如保持至緩衝記憶體17(STP122)。然後，記憶體控制器10完成該頁之緩衝讀出動作之一系列處理(返回)。
(冗餘頁一次性讀出之具體例)
圖94係表示第6實施方式之記憶裝置20之冗餘頁一次性讀出的一例之時序圖。圖94示出了冗餘頁一次性讀出中字元線WLsel及WLusel、節點BLX、BLC、HHL及XXL、位元線BL、感測節點SEN、以及控制信號STB各自之電壓之一例。於本例中，示出了分配2個單元組集CU作為供記憶相同之1頁資料之冗餘頁之情形(M=2之情形)。於冗餘頁一次性讀出中，相對於使用圖91所說明之冗餘頁讀出而言，同時選擇之字元線WLsel之數量與感測位準不同。再者，“感測位準”例如與用以判定感測節點SEN之電壓之電晶體T6之閾值電壓對應。
如圖94所示，於冗餘頁一次性讀出開始前，字元線WLsel及WLusel、節點BLX、BLC、HHL及XXL、位元線BL、感測節點SEN之電壓例如均為VSS。定序器204開始冗餘頁一次性讀出後，依序執行時刻t1～t6之處理。
於時刻t1，定序器204自共有位元線BL之複數個塊BLK中同時選擇包含冗餘頁之2個塊BLK。然後，定序器204於所選擇之塊BLK中，對選擇字元線WLsel施加讀出電壓RV，對非選擇字元線WLusel施加VREAD。又，於時刻t1，對節點BLX施加VBLX，對節點BLC施加VBLC，對節點HHL施加VHHL。從而，位元線BL之電壓自VSS上升至VPCH，感測節點SEN之電壓自VSS上升至VSEN。
於時刻t2，定序器204對節點HHL施加VSS。從而，感測節點SEN維持於時刻t1～t2充電後所達到之電壓。
於時刻t3，定序器204對節點XXL施加VXXL。如此，感測節點SEN之電壓根據相關聯之複數個記憶單元電晶體MTsel之狀態自VSEN下降或維持不變。具體而言，於共有位元線BL之2個記憶單元電晶體MTsel為接通狀態之情形時，感測節點SEN之電壓大幅下降(圖94，MTsel(2個單元_接通))，於共有位元線BL之2個記憶單元電晶體MTsel中僅1個為接通狀態之情形時，感測節點SEN之電壓小幅下降(圖94，MTsel(僅1個單元接通))，於共有位元線BL之2個記憶單元電晶體MTsel為斷開狀態之情形時，感測節點SEN之電壓維持不變(圖94，MTsel(2個單元_斷開))。
於時刻t4，定序器204對節點XXL施加VSS。從而，閘極被施加了VSS之電晶體T3成為斷開狀態，感測節點SEN與節點ND2之間之電流路徑被阻斷。此時，感測節點SEN為浮動狀態，維持於時刻t3～t4放電後所達到之電壓。結果，根據由於施加了讀出電壓RV而成為接通狀態之記憶單元電晶體MTsel之數量，感測節點SEN之電壓維持為不同之大小。
於時刻t5，定序器204使控制信號STB生效。換言之，定序器204使控制信號STB暫時自“L”位準變換成“H”位準，並使感測放大器單元SAU判定記憶單元電晶體MTsel之閾值電壓。用以判定該閾值電壓之感測位準設定於與MTsel(僅1個單元接通)對應之感測節點SEN之電壓和與MTsel(2個單元_斷開)對應之感測節點SEN之電壓之間。然後，定序器204將基於匯流排LBUS之電壓之資料保持至特定之鎖存電路。
於時刻t6，定序器204使字元線WLsel及WLusel、節點BLX、BLC、HHL及XXL、位元線BLprog之電壓分別恢復至驗證動作開始前之狀態。之後，定序器204結束冗餘頁一次性讀出。
如以上所說明般，於緩衝讀出動作之第3例中，藉由1次讀出動作同時讀出k個記憶單元電晶體MT。然後，調整感測位準，若為感測位準以上則判定為資料“0”，若為感測位準以下則判定為資料“1”。換言之，記憶裝置20若於一次性讀出第1冗餘頁與第2冗餘頁兩者時，第1冗餘頁與第2冗餘頁中被分配了相同行位址之讀出結果中，基於感測位準可認定有1個以上資料“0”，則將其作為資料“0”來處理。藉此，緩衝讀出動作之第3例能縮短複數個冗餘頁之讀出動作所需之時間。
[6-2]冗餘頁一次性讀出之指令序列
圖95係表示第6實施方式之記憶裝置20之冗餘頁一次性讀出的指令序列之第1例之序列圖。如圖95所示，記憶體控制器10於執行冗餘頁一次性讀出之情形時，例如將“yyh”、“00h”、“ADD(1)”、“ADD(2)”、…、“ADD(k)(k為2以上之整數)”、“30h”依序發送至記憶裝置20。“yyh”係特定冗餘頁一次性讀出之指令。“ADD(1)”、“ADD(2)”、…、“ADD(k)”係被選作冗餘頁一次性讀出對象之冗餘頁集之位址。ADD(1)、ADD(2)、…、ADD(k)分別與冗餘頁PG(1)、PG(2)、…、PG(k)建立關聯。記憶裝置20接收到指令“30h”後，定序器204基於暫存器電路203中記憶之指令及位址ADD(1)、…、ADD(k)，使記憶裝置20自就緒狀態變換成忙碌狀態。然後，定序器204將位址ADD(1)、…、ADD(k)作為對象，例如執行圖94所示之冗餘頁一次性讀出之一系列處理。
再者，記憶體控制器10亦可僅使用冗餘頁集中包含之複數個冗餘頁內具有代表性之冗餘頁之位址，指示記憶裝置20執行冗餘頁一次性讀出。圖96係表示第6實施方式之記憶裝置20之冗餘頁一次性讀出之指令序列之第2例之序列圖。如圖96所示，於本例中，記憶體控制器10將“yyh”、“00h”、“ADD(1)”、“30h”依序發送至記憶裝置20。記憶裝置20接收到指令“30h”後，定序器204基於暫存器電路203中記憶之指令及冗餘頁PG(1)之位址ADD(1)，使記憶裝置20自就緒狀態變換成忙碌狀態。而後，定序器204將位址ADD(1)、及與位址ADD(1)相關聯之位址ADD(2)、…、ADD(k)作為對象，執行冗餘頁一次性讀出之一系列處理。
[6-3]第6實施方式之效果
作為要求SSD等記憶體系統具備之性能之一，可例舉順序寫入之動作速度。順序寫入相當於記憶體系統連續地寫入自主機設備接收到之寫入資料之動作。作為提高順序寫入動作速度之方法，可考慮SSD將自主機設備接收到之寫入資料寫入至多值以下之記憶單元陣列207。但多值以下之記憶單元陣列207之資料記錄密度較小。
因此，第6實施方式之記憶體系統MS首先藉由高速之多值寫入動作寫入資料(緩衝寫入動作)。之後，記憶體系統MS讀出已寫入至緩衝區域之資料，並執行高記錄密度之超多值寫入動作(壓縮動作)。藉此，第6實施方式之記憶體系統MS能抑制順序寫入動作速度之降低，且能增加記憶體系統MS之記憶容量。
又，於第6實施方式之記憶體系統MS中，對2值之記憶單元陣列207進行寫入動作時，對選擇字元線WLsel施加了1次編程脈衝，且省略了驗證動作。因此，第6實施方式之記憶體系統MS能使緩衝寫入動作高速化。但另一方面，驗證動作之省略會成為閾值電壓分佈擴大之因素，從而有可能導致失效位元FB增加。
針對於此，第6實施方式之記憶體系統MS於緩衝寫入動作中，將相同之1頁資料寫入至複數個冗餘頁。然後，記憶體系統MS於緩衝讀出動作中，基於以複數個冗餘頁為對象之讀出動作(緩衝讀出動作之第1～第3例)之結果，使1頁資料確定。結果，第6實施方式之記憶體系統MS能抑制緩衝讀出動作中之錯誤發生概率，從而能提高資料之可靠性。
再者，於第6實施方式中，以將2值之記憶單元陣列207作為對象而執行多值寫入動作之情形為例進行了說明，但並不限定於此。亦可於2值以上之記憶單元陣列207中執行省略了驗證動作之多值寫入動作。該情形時，編程脈衝之施加次數例如根據要向記憶單元電晶體MTsel寫入之資料之種類而決定。於對2值以上之記憶單元陣列207進行之緩衝讀出動作中，可根據藉由多值寫入動作而形成之狀態之數量，設定所要使用之讀出電壓之種類及數值。
再者，於第6實施方式中，例示出了記憶體系統MS於將相同之資料同時寫入至第1～第k冗餘頁後，省略驗證動作(驗證讀出)之情形，但並不限定於此。記憶體系統MS亦可於將相同之資料同時寫入至第1～第k冗餘頁後，執行驗證讀出，若存在未達特定閾值之單元，則執行追加之寫入動作。第6實施方式中之驗證讀出例如同時對第1～第k冗餘頁執行。亦可為於驗證讀出中只要第1～第k冗餘頁之資料內有1頁資料之寫入不充分，記憶體系統MS便同時對第1～第k冗餘頁執行追加之寫入。但追加之寫入動作亦要對第1～第k冗餘頁中已達驗證位準(目標狀態之閾值電壓)之記憶單元電晶體MT執行。因此，該等記憶單元電晶體MT有可能會重複編程。若存在該問題，則記憶體系統MS亦可對第1～第k冗餘頁逐頁獨立地執行驗證讀出。此後，記憶體系統MS亦可對未達驗證位準之單元逐頁獨立地進行追加之寫入動作。
又，於第6實施方式中，如圖84所示，例示出了於緩衝寫入動作(面向多值以下之記憶單元陣列207之寫入動作)之後執行壓縮動作(面向超多值之記憶單元陣列207之寫入動作)之情形，但並不限定於此。例如，記憶裝置20於寫入使用頻率較高、或需要高速讀出之資料時，亦可省略執行緩衝寫入動作後之壓縮動作，將該資料殘留於緩衝區域(多值以下之記憶單元陣列207)內。面向緩衝區域之讀出動作能比面向超多值之記憶單元陣列207之讀出動作更高速地讀出資料。因此，記憶裝置20藉由將使用頻率較高、或需要高速讀出之資料殘留於緩衝區域內，能降低讀出該資料時之延遲。
[7]第7實施方式
第7實施方式之資訊處理系統1之構成與第6實施方式之資訊處理系統1相同。第7實施方式係關於第6實施方式中所說明之多值寫入動作之具體例。以下，對第7實施方式之記憶體系統MS與第1～第6實施方式之不同點進行說明。
[7-1]記憶單元電晶體MT之閾值電壓分佈
圖97係表示第7實施方式之記憶裝置20中之記憶單元電晶體MT的閾值電壓分佈之一例之模式圖。縱軸之“NMTs”表示記憶單元電晶體MT之數量。橫軸之“Vth”表示記憶單元電晶體MT之閾值電壓。圖97所示之一例示出了緩衝區域由4值(2位元/單元)之記憶單元陣列207構成之情形。具體而言，本例中之記憶單元電晶體MT之閾值電壓分佈可形成4個狀態S0、S1、S2及S3。對此種記憶單元陣列207進行讀出動作時，使用讀出電壓R1～R3與讀出路徑電壓路徑電壓VREAD。
以下，依序對緩衝區域由4值(2位元/單元)之記憶單元陣列207構成時之多值寫入動作之第1～第4例進行說明。又，下面將為了寫入與狀態S1對應之資料而設定之編程電壓分別稱作“VPGM(S1)”。將為了寫入與狀態S2對應之資料而設定之編程電壓稱作“VPGM(S2)”。將為了寫入與狀態S3對應之資料而設定之編程電壓稱作“VPGM(S3)”。各編程電壓之大小以滿足“VPGM(S1)＜VPGM(S2)＜VPGM(S3)”之方式設定。又，將連接於被分配寫入與狀態S1對應之資料之感測放大器單元SAU之位元線BL稱作“BLprog(S1)”。將連接於被分配寫入與狀態S2對應之資料之感測放大器單元SAU之位元線BL稱作“BLprog(S2)”。將連接於被分配寫入與狀態S3對應之資料之感測放大器單元SAU之位元線BL稱作“BLprog(S3)”。
[7-2]多值寫入動作之第1例
圖98係表示第7實施方式之記憶裝置20之多值寫入動作的第1例之時序圖。如圖98所示，記憶裝置20開始多值寫入動作後，自就緒狀態變換成忙碌狀態。於寫入動作開始前，各位元線BL及各字元線WL之電壓為接地電壓VSS。
然後，定序器204於對位元線BLprog(S1)施加了接地電壓VSS，且對位元線BLprog(S2)、BLprog(S3)及BLinh分別施加了電壓VBLinh之狀態下，對選擇字元線WLsel施加編程電壓VPGM(S1)。如此，連接於位元線BLprog(S1)及選擇字元線WLsel之記憶單元電晶體MT之閾值電壓上升。而連接於位元線BLprog(S2)、BLprog(S3)及BLinh任一者、及選擇字元線WLsel之記憶單元電晶體MT之閾值電壓之上升得到抑制。
其次，定序器204於對位元線BLprog(S2)施加了接地電壓VSS，且對位元線BLprog(S1)、BLprog(S3)及BLinh分別施加了電壓VBLinh之狀態下，對選擇字元線WLsel施加編程電壓VPGM(S2)。如此，連接於位元線BLprog(S2)及選擇字元線WLsel之記憶單元電晶體MT之閾值電壓上升。而連接於位元線BLprog(S1)、BLprog(S3)及BLinh任一者、及選擇字元線WLsel之記憶單元電晶體MT之閾值電壓之上升得到抑制。
其次，定序器204於對位元線BLprog(S3)施加了接地電壓VSS，且對位元線BLprog(S1)、BLprog(S2)及BLinh分別施加了電壓VBLinh之狀態下，對選擇字元線WLsel施加編程電壓VPGM(S3)。如此，連接於位元線BLprog(S3)及選擇字元線WLsel之記憶單元電晶體MT之閾值電壓上升。而連接於位元線BLprog(S1)、BLprog(S2)及BLinh任一者、及選擇字元線WLsel之記憶單元電晶體MT之閾值電壓之上升得到抑制。
定序器204基於如上所述已對選擇字元線WLsel施加了3種編程電壓VPGM(S1)、VPGM(S2)及VPGM(S3)，結束多值寫入動作，使記憶裝置20自忙碌狀態變換成就緒狀態。藉此，第7實施方式之多值寫入動作之第1例於作為編程對象之單元組集CU中，可形成如圖97所示之4個狀態之閾值電壓分佈。再者，圖示之tProg3表示執行第7實施方式之多值寫入動作之第1例之時間。tProg3比tProg1長，比tProg2短。
再者，第7實施方式之多值寫入動作之第1例中，亦可於狀態S1之寫入過程中(即，於對選擇字元線WLsel施加編程電壓VPGM(S1)之期間內)，如圖98所示之虛線般，對位元線BLprog(S2)及BLprog(S3)兩者或其中一者施加接地電壓VSS。該情形時，對選擇字元線WLsel施加了編程電壓VPGM(S1)時，不僅向狀態S1寫入之記憶單元電晶體MT之閾值電壓上升，向狀態S2或S3寫入之記憶單元電晶體MT之閾值電壓亦上升。同樣地，亦可於狀態S2之寫入過程中(即，於對選擇字元線WLsel施加編程電壓VPGM(S2)之期間內)，如圖98所示之虛線般，對位元線BLprog(S3)施加接地電壓VSS。該情形時，對選擇字元線WLsel施加了編程電壓VPGM(S2)時，不僅向狀態S2寫入之記憶單元電晶體MT之閾值電壓上升，向狀態S3寫入之記憶單元電晶體MT之閾值電壓亦上升。
[7-3]多值寫入動作之第2例
圖99係表示第7實施方式之記憶裝置20之多值寫入動作的第2例之時序圖。如圖99所示，記憶裝置20開始多值寫入動作後，自就緒狀態變換成忙碌狀態。
然後，定序器204於對位元線BLprog(S2)施加了接地電壓VSS，對位元線BLprog(S1)施加了中間電壓VBLm，且對位元線BLprog(S3)及BLinh分別施加了電壓VBLinh之狀態下，對選擇字元線WLsel施加編程電壓VPGM(S2)。如此，連接於位元線BLprog(S1)及選擇字元線WLsel之記憶單元電晶體MT、以及連接於位元線BLprog(S2)及選擇字元線WLsel之記憶單元電晶體MT之閾值電壓分別上升。連接於位元線BLProg(S2)之記憶單元電晶體MT之閾值電壓之上升幅度比連接於位元線BLprog(S1)之記憶單元電晶體MT大。
其次，定序器204於對位元線BLprog(S3)施加了接地電壓VSS，且對位元線BLprog(S1)、BLprog(S2)及BLinh分別施加了電壓VBLinh之狀態下，對選擇字元線WLsel施加編程電壓VPGM(S2)。如此，連接於位元線BLprog(S3)及選擇字元線WLsel之記憶單元電晶體MT之閾值電壓上升。
其他詳細動作與第7實施方式之多值寫入動作之第1例相同。定序器204基於如上所述已對選擇字元線WLsel施加了2種編程電壓VPGM(S2)及VPGM(S3)，結束多值寫入動作，使記憶裝置20自忙碌狀態變換成就緒狀態。藉此，第7實施方式之多值寫入動作之第2例於作為編程對象之單元組集CU中，可形成如圖97所示之4個狀態之閾值電壓分佈。再者，圖示之tProg4表示執行第7實施方式之多值寫入動作之第2例之時間。tProg4比tProg1長，比tProg3短。
再者，第7實施方式之多值寫入動作之第2例中，亦可於狀態S1及S2之寫入過程中(即，於對選擇字元線WLsel施加編程電壓VPGM(S2)之期間內)，如圖99所示之虛線般，對位元線BLprog(S3)施加接地電壓VSS。該情形時，對選擇字元線WLsel施加了編程電壓VPGM(S2)時，不僅向狀態S1或S2寫入之記憶單元電晶體MT之閾值電壓上升，向狀態S3寫入之記憶單元電晶體MT之閾值電壓亦上升。
[7-4]多值寫入動作之第3例
圖100係表示第7實施方式之記憶裝置20之多值寫入動作的第3例之時序圖。如圖100所示，記憶裝置20開始多值寫入動作後，自就緒狀態變換成忙碌狀態。
然後，定序器204於對位元線BLprog(S1)施加了接地電壓VSS，且對位元線BLprog(S2)、BLprog(S3)及BLinh分別施加了電壓VBLinh之狀態下，對選擇字元線WLsel施加編程電壓VPGM(S1)。如此，連接於位元線BLprog(S1)及選擇字元線WLsel之記憶單元電晶體MT之閾值電壓上升。
其次，定序器204於對位元線BLprog(S3)施加了接地電壓VSS，對位元線BLprog(S2)施加了中間電壓VBLm，且對位元線BLprog(S1)及BLinh分別施加了電壓VBLinh之狀態下，對選擇字元線WLsel施加編程電壓VPGM(S3)。如此，連接於位元線BLprog(S2)及選擇字元線WLsel之記憶單元電晶體MT、以及連接於位元線BLprog(S3)及選擇字元線WLsel之記憶單元電晶體MT之閾值電壓分別上升。連接於位元線BLProg(S3)之記憶單元電晶體MT之閾值電壓之上升幅度比連接於位元線BLprog(S2)之記憶單元電晶體MT大。
其他詳細動作與第7實施方式之多值寫入動作之第1例相同。定序器204基於如上所述已對選擇字元線WLsel施加了2種編程電壓VPGM(S1)及VPGM(S3)，結束多值寫入動作，使記憶裝置20自忙碌狀態變換成就緒狀態。藉此，第7實施方式之多值寫入動作之第3例於作為編程對象之單元組集CU中，可形成如圖97所示之4個狀態之閾值電壓分佈。執行第7實施方式之多值寫入動作之第3例之時長為tProg4。
再者，第7實施方式之多值寫入動作之第3例中，亦可於狀態S1之寫入過程中(即，於對選擇字元線WLsel施加編程電壓VPGM(S1)之期間內)，如圖100所示之虛線般，對位元線BLprog(S2)及BLprog(S3)兩者或其中一者施加接地電壓VSS。該情形時，對選擇字元線WLsel施加了編程電壓VPGM(S1)時，不僅向狀態S1寫入之記憶單元電晶體MT之閾值電壓上升，向狀態S2或S3寫入之記憶單元電晶體MT之閾值電壓亦上升。
[7-5]多值寫入動作之第4例
圖101係表示第7實施方式之記憶裝置20之多值寫入動作的第4例之時序圖。如圖101所示，記憶裝置20開始多值寫入動作後，自就緒狀態變換成忙碌狀態。
然後，定序器204於對位元線BLprog(S3)施加了接地電壓VSS，對位元線BLprog(S1)施加了中間電壓VBLm1，對位元線BLprog(S2)施加了中間電壓VBLm2，且對BLinh分別施加了電壓VBLinh之狀態下，對選擇字元線WLsel施加編程電壓VPGM(S3)。VBLm2係高於VSS之電壓。VBLm1係VBLm2與VBLinh之間之電壓。如此，連接於位元線BLprog(S1)、BLprog(S2)及BLprog(S3)任一者、以及選擇字元線WLsel之記憶單元電晶體MT之閾值電壓上升。連接於位元線BLProg(S2)之記憶單元電晶體MT之閾值電壓之上升幅度比連接於位元線BLprog(S1)之記憶單元電晶體MT大，連接於位元線BLProg(S3)之記憶單元電晶體MT之閾值電壓之上升幅度比連接於位元線BLprog(S2)之記憶單元電晶體MT大。
其他詳細動作與第7實施方式之多值寫入動作之第1例相同。定序器204基於如上所述已對選擇字元線WLsel施加了1種編程電壓VPGM(S3)，結束多值寫入動作，使記憶裝置20自忙碌狀態變換成就緒狀態。藉此，第7實施方式之多值寫入動作之第4例於作為編程對象之單元組集CU中，可形成如圖97所示之4個狀態之閾值電壓分佈。執行第7實施方式之多值寫入動作之第3例之時長為tProg1。
[7-6]多值寫入動作之第5例
於圖99、圖100及圖101中，分別例示出了根據所要寫入之資料而對位元線BL施加中間電壓，藉此調整作為編程對象之記憶單元電晶體MT之閾值電壓之上升量的情形，但並不限定於此。
圖102係表示第7實施方式之記憶裝置20之多值寫入動作的第5例之時序圖。如圖102所示，記憶裝置20開始多值寫入動作後，自就緒狀態變換成忙碌狀態。
然後，定序器204於對位元線BLprog(S1)、BLprog(S2)及BLprog(S3)分別施加了接地電壓VSS，且對位元線BLinh施加了電壓VBLinh之狀態下，對選擇字元線WLsel施加編程電壓VPGM(S3)。此後，定序器204於已施加編程電壓VPGM(S3)長達第1時間之時序，使位元線BLprog(S1)之電壓自VSS上升至VBLinh。續而，定序器204於已施加編程電壓VPGM(S3)長達比第1時間長之第2時間之時序，使位元線BLprog(S2)之電壓自VSS上升至VBLinh。之後，定序器204於已施加編程電壓VPGM(S3)長達特定時間後，使選擇字元線WLsel與各位元線BL之電壓均為VSS。其他詳細動作與第7實施方式之多值寫入動作之第1例相同。執行第7實施方式之多值寫入動作之第5例之時長例如為tProg1。
如以上所說明般，記憶體系統MS亦可於暫且對位元線BL施加了接地電壓VSS後，於寫入動作之中途將位元線BL之電壓變更成被禁止寫入之位元線BLinh之電壓VBLinh，藉此變更寫入時間。此種情形時，記憶體系統MS亦能調整作為編程對象之記憶單元電晶體MT之閾值電壓之上升量。即，第7實施方式之記憶體系統MS能藉由多值寫入動作之第5例，於作為編程對象之單元組集CU中，形成如圖97所示之4個狀態之閾值電壓分佈。
[7-7]第7實施方式之效果
如以上所說明般，第7實施方式之記憶體系統MS於3值以上之情形時，亦能執行省略了驗證動作之多值寫入動作。又，記憶體系統MS於寫入動作中，對作為編程對象之複數個記憶單元電晶體MT施加編程電壓VPGM時，可根據所要寫入之資料與編程電壓VPGM之大小，分別對複數個位元線BL施加互不相同之第1～第K電壓(K為資料記憶中使用之記憶單元電晶體MT之值)中之任一電壓。
結果，記憶體系統MS如多值寫入動作之第2例、第3例或第4例般，能藉由1次編程電壓VPGM之施加而一次性執行複數個狀態之寫入。即，記憶體系統MS藉由於施加編程電壓VPGM時，將根據所要寫入之資料與編程電壓VPGM之大小而對位元線BL施加之電壓分成3種以上來使用，能減少編程脈衝之施加次數。因此，第7實施方式之記憶體系統MS能縮短緩衝寫入動作之時間。
又，於省略了驗證動作之多值寫入動作中，如圖97所示，相鄰狀態之閾值電壓分佈有重疊之虞。此種情形時，第7實施方式之記憶體系統MS藉由與第6實施方式組合，依然能提高資料之可靠性。即，第7實施方式之記憶體系統MS亦可如第6實施方式所示般同時對複數個記憶單元電晶體MT進行寫入，於讀出時讀出複數個記憶單元電晶體MT，並對所讀出之資料執行多數決定等。
[8]第8實施方式
第8實施方式之記憶裝置20基於2個記憶單元電晶體MT各自之閾值電壓，記憶複數位元資料。以下，對第8實施方式之記憶體系統MS與第1～第7實施方式之不同點進行說明。
[8-1]記憶裝置20之構成
圖103係表示第8實施方式之記憶裝置20之構成的一例之方塊圖。如圖103所示，第8實施方式之記憶裝置20具有對使用圖3而說明之記憶裝置20之構成追加邏輯電路220後所得之構成。第8實施方式中之記憶單元陣列207包含第1記憶單元電晶體MTa及第2記憶單元電晶體MTb。
於第8實施方式中，藉由記憶單元電晶體MTa及MTb之閾值電壓之各種組合，記憶複數位元資料。以下，將此種資料記憶方法稱作“共享編碼”。組合之記憶單元電晶體MTa及MTb可連接於共通之字元線WL，亦可連接於不同之字元線WL。第8實施方式中之複數個位元線BL包含分別連接於記憶單元電晶體MTa及MTb之位元線BLa及BLb。第8實施方式中之感測放大器模組209包含分別連接於位元線BLa及BLb之感測放大器單元SAUa及SAUb。
邏輯電路220與輸入輸出電路201之間收發資料DAT。又，邏輯電路220對自輸入輸出電路201傳輸來之寫入資料執行特定之編碼處理，並將經編碼後之寫入資料發送至感測放大器單元SAUa及SAUb之至少一者。又，邏輯電路220對自感測放大器單元SAUa及SAUb之至少一者傳輸來之讀出結果執行特定之解碼處理，並將經解碼後之資料作為讀出資料發送至輸入輸出電路201。邏輯電路220亦可根據所要輸入輸出之資料，省略編碼及解碼之處理。
第1記憶單元電晶體MTa所記憶之資料DATa由感測放大器單元SAUa讀出，並經由資料匯流排BUSa向邏輯電路220傳輸。第2記憶單元電晶體MTb所記憶之資料DATb由感測放大器單元SAUb讀出，並經由資料匯流排BUSb向邏輯電路220傳輸。而且，邏輯電路220可使用自記憶單元電晶體MTa讀出之資料DATa、及自記憶單元電晶體MTb讀出之資料DATb，執行解碼處理，並將經解碼後之資料DAT經由輸入輸出電路201輸出至記憶體控制器10。
第8實施方式之資訊通信系統1之其他構成與第1實施方式相同。以下，對第1記憶單元電晶體MTa與第2記憶單元電晶體MTb分別以3值記憶資料DATa及DATb之情形進行說明。該情形時，一組第1記憶單元電晶體MTa與第2記憶單元電晶體MTb能記憶3位元資料。
[8-2]關於共享編碼
圖104係表示第8實施方式之記憶裝置20之共享編碼中使用的記憶單元電晶體MT之狀態之組合的一例之表。如圖104所示，於第8實施方式之記憶裝置20中，可應用於第1記憶單元電晶體MTa之3個狀態S0～S2與可應用於第2記憶單元電晶體MTb之3個狀態S0～S2之組合有9種。而3位元資料可藉由8種(2之3次方種)組合來表現。因此，於本例中，對1種組合不分配資料。
於圖104中，“○”表示被分配資料之記憶單元電晶體MTa及MTb之狀態之組合之一例，“-”表示不被分配資料之記憶單元電晶體MTa及MTb之狀態之組合之一例。具體而言，於本例中，對第1記憶單元電晶體MTa之狀態S1與第2記憶單元電晶體MTb之狀態S1之組合不分配資料。而對其他組合分配互不相同之3位元資料。該情形時，於包含記憶單元電晶體MTa及MTb之組合之單元組集CU中，與不使用記憶單元電晶體MTa及MTb各自之狀態S1之組合相應程度地，分佈於狀態S1之記憶單元電晶體MT之數量變少。例如，分佈於狀態S1之記憶單元電晶體MT之數量係分佈於其他狀態之記憶單元電晶體MT之數量之三分之二。
圖105係表示第8實施方式之記憶裝置20中之記憶單元電晶體MT的閾值電壓分佈之一例之模式圖。縱軸之“NMTs”表示記憶單元電晶體MTa及MTb之數量。橫軸之“Vth”表示記憶單元電晶體MTa及MTb之閾值電壓。如圖105所示，本例中之記憶單元電晶體MT之閾值電壓分佈可形成3個狀態S0、S1及S2。而且，如上所述分佈於狀態S1之記憶單元電晶體MT之數量變少，因此分佈於狀態S1之記憶單元電晶體MT之閾值電壓之差異會變小。具體而言，分佈於狀態S1之記憶單元電晶體MT之閾值電壓之差異可比分佈於狀態S2之記憶單元電晶體MT之閾值電壓之差異小。該情形時，記憶體系統MS能使讀出電壓R1與R2之間隔比起如圖97所示之閾值電壓分佈般將每個狀態之記憶單元電晶體MT之數量設定為大致均一之情形而言設定得較小。
[8-3]多值寫入動作之第1例
圖106係表示第8實施方式之記憶裝置20之多值寫入動作的第1例之時序圖。如圖106所示，記憶裝置20開始多值寫入動作後，自就緒狀態變換成忙碌狀態。
然後，定序器204於對位元線BLprog(S1)施加了接地電壓VSS，且對位元線BLprog(S2)及BLinh分別施加了電壓VBLinh之狀態下，對選擇字元線WLsel施加編程電壓VPGM(S1)。如此，連接於位元線BLprog(S1)及選擇字元線WLsel之記憶單元電晶體MT之閾值電壓上升。而連接於位元線BLprog(S2)及BLinh任一者、以及選擇字元線WLsel之記憶單元電晶體MT之閾值電壓之上升得到抑制。
其次，定序器204於對位元線BLprog(S2)施加了接地電壓VSS，且對位元線BLprog(S1)及BLinh分別施加了電壓VBLinh之狀態下，對選擇字元線WLsel施加編程電壓VPGM(S2)。如此，連接於位元線BLprog(S2)及字元線WLsel之記憶單元電晶體MT之閾值電壓上升。而連接於位元線BLprog(S1)及BLinh任一者、以及選擇字元線WLsel之記憶單元電晶體MT之閾值電壓之上升得到抑制。
定序器204基於如上所述已對選擇字元線WLsel施加了2種編程電壓VPGM(S1)及VPGM(S2)，結束多值寫入動作，使記憶裝置20自忙碌狀態變換成就緒狀態。藉此，第8實施方式之多值寫入動作之第1例於作為編程對象之單元組集CU中，可形成如圖105所示之3個狀態之閾值電壓分佈。執行第8實施方式之多值寫入動作之第1例之時長為tProg4。
再者，第8實施方式之多值寫入動作之第1例中，亦可於狀態S1之寫入過程中(即，於對選擇字元線WLsel施加編程電壓VPGM(S1)之期間內)，如圖106所示之虛線般，對位元線BLprog(S2)施加接地電壓VSS。該情形時，對選擇字元線WLsel施加了編程電壓VPGM(S1)時，不僅向狀態S1寫入之記憶單元電晶體MT之閾值電壓上升，向狀態S2寫入之記憶單元電晶體MT之閾值電壓亦上升。
[8-4]多值寫入動作之第2例
圖107係表示第8實施方式之記憶裝置20之多值寫入動作的第2例之時序圖。如圖107所示，記憶裝置20開始多值寫入動作後，自就緒狀態變換成忙碌狀態。
然後，定序器204於對位元線BLprog(S2)施加了接地電壓VSS，對位元線BLprog(S1)施加了中間電壓VBLm，且對位元線BLinh施加了電壓VBLinh之狀態下，對選擇字元線WLsel施加編程電壓VPGM(S2)。如此，連接於位元線BLprog(S1)及選擇字元線WLsel之記憶單元電晶體MT、以及連接於位元線BLprog(S2)及選擇字元線WLsel之記憶單元電晶體MT之閾值電壓分別上升。連接於位元線BLProg(S2)之記憶單元電晶體MT之閾值電壓之上升幅度比連接於位元線BLprog(S1)之記憶單元電晶體MT大。另一方面，連接於位元線BLinh及選擇字元線WLsel之記憶單元電晶體MT之閾值電壓之上升得到抑制。
定序器204基於如上所述已對選擇字元線WLsel施加了1種編程電壓VPGM(S2)，結束多值寫入動作，使記憶裝置20自忙碌狀態變換成就緒狀態。藉此，第8實施方式之多值寫入動作之第2例於作為編程對象之單元組集CU中，可形成如圖105所示之3個狀態之閾值電壓分佈。執行第8實施方式之多值寫入動作之第2例之時長為tProg1。
[8-5]多值寫入動作之第3例
於圖107中，例示出了根據所要寫入之資料而對位元線BL施加中間電壓，藉此調整作為編程對象之記憶單元電晶體MT之閾值電壓之上升量的情形，但並不限定於此。
圖108係表示第8實施方式之記憶裝置之多值寫入動作的第3例之時序圖。如圖108所示，記憶裝置20開始多值寫入動作後，自就緒狀態變換成忙碌狀態。
然後，定序器204於對位元線BLprog(S1)及BLprog(S2)分別施加了接地電壓VSS，且對位元線BLinh施加了電壓VBLinh之狀態下，對選擇字元線WLsel施加編程電壓VPGM(S2)。此後，定序器204於已施加編程電壓VPGM(S2)長達特定時間之時序，使位元線BLprog(S1)之電壓自VSS上升至VBLinh。之後，定序器204於進而施加編程電壓VPGM(S2)長達特定時間後，使選擇字元線WLsel與各位元線BL之電壓均為VSS。其他詳細動作與第8實施方式之多值寫入動作之第1例相同。執行第8實施方式之多值寫入動作之第5例之時長例如為tProg1。
如以上所說明般，記憶體系統MS亦可於暫且對位元線BL施加了接地電壓VSS後，於寫入動作之中途將位元線BL之電壓變更成被禁止寫入之位元線BLinh之電壓VBLinh，藉此變更寫入時間。此種情形時，記憶體系統MS亦能調整作為編程對象之記憶單元電晶體MT之閾值電壓之上升量。即，第8實施方式之記憶體系統MS能藉由多值寫入動作之第3例，於作為編程對象之單元組集CU中，形成如圖105所示之3個狀態之閾值電壓分佈。
[8-6]第8實施方式之效果
如以上所說明般，向記憶單元電晶體MT以3值寫入資料之寫入動作與第7實施方式同樣地，可省略驗證動作而執行。因此，第8實施方式之記憶體系統MS與第7實施方式同樣地，能縮短寫入動作之時間。
又，於向記憶單元電晶體MT以3值寫入資料之情形時，可利用共享編碼。共享編碼能減少每1頁之讀出次數，因此能使讀出動作高速化。而且，於共享編碼中，一組第1記憶單元電晶體MTa與第2記憶單元電晶體MTb可存在不使用之狀態之組合。例如，於圖105所示之一例中，3個狀態內，分佈於狀態S1之記憶單元電晶體MT之數量會成為其他狀態之三分之二。該情形時，記憶體系統MS能使狀態S1之寬度設定得比其他狀態之寬度小。
結果，記憶裝置20於用以寫入資料之記憶單元電晶體MT之閾值電壓之範圍內，能減少相鄰狀態之分佈重疊。因此，第8實施方式之記憶裝置20能降低讀出動作中之錯誤位元發生概率。
[8-7]第8實施方式之變化例
以下，對第8實施方式之第1～第3變化例進行說明。
[8-7-1]第8實施方式之第1變化例
於共享編碼中，不使用之狀態之組合亦可為其他組合。
圖109係表示第8實施方式之第1變化例之記憶裝置20之共享編碼中使用的記憶單元電晶體MT之狀態之組合的一例之表。如圖109所示，於本例中，對第1記憶單元電晶體MTa之狀態S2與第2記憶單元電晶體MTb之狀態S2之組合不分配資料。而對其他組合分配互不相同之3位元資料。該情形時，於包含記憶單元電晶體MTa及MTb之組合之單元組集CU中，與不使用記憶單元電晶體MTa及MTb各自之狀態S2之組合相應程度地，分佈於狀態S1之記憶單元電晶體MT之數量變少。
圖110係表示第8實施方式之第1變化例之記憶裝置20中之記憶單元電晶體MT的閾值電壓分佈之一例之模式圖。如圖110所示，本例中之記憶單元電晶體MT之閾值電壓分佈可形成3個狀態S0、S1及S2。而且，如上所述分佈於狀態S2之記憶單元電晶體MT之數量變少，因此分佈於狀態S2之記憶單元電晶體MT之閾值電壓之差異會變小。具體而言，分佈於狀態S2之記憶單元電晶體MT之閾值電壓之差異可比分佈於狀態S1之記憶單元電晶體MT之閾值電壓之差異小。閾值電壓較高之狀態之編程串擾及資料滯留之影響比閾值電壓較低之狀態大。因此，第8實施方式之第1變化例之記憶裝置20藉由減少分佈於編程串擾及資料滯留之影響較大之特定狀態(例如，狀態S2)之記憶單元電晶體MT之數量，能降低讀出動作中之錯誤位元發生概率。
再者，第8實施方式中所說明之圖104及圖105與分佈於狀態S1之記憶單元電晶體MT之數量為其他狀態之三分之二之情形對應。第8實施方式之第1變化例中所說明之圖109及圖110與分佈於狀態S2之記憶單元電晶體MT之數量為其他狀態之三分之二之情形對應。但並不限定於此，記憶體系統MS可使任意狀態為三分之二，且將隔著該狀態之2個狀態之間隔設定得較小。
[8-7-2]第8實施方式之第2變化例
於共享編碼中，對第1記憶單元電晶體MTa及第2記憶單元電晶體MTb分配之狀態之數量亦可為其他數量。例如，共享編碼亦能以6值分別利用2個記憶單元電晶體MTa及MTb，且使2個記憶單元電晶體MTa及MTb記憶5位元資料。
圖111係表示第8實施方式之第2變化例之記憶裝置20之共享編碼中使用的記憶單元電晶體MT之狀態之組合的一例之表。如圖111所示，於第8實施方式之第2變化例中，可應用於第1記憶單元電晶體MTa之6種狀態S0～S5與可應用於第2記憶單元電晶體MTb之5種狀態S0～S5之組合有36種。而5位元資料可藉由32種(2之5次方種)組合來表現。因此，於本例中，對4種組合不分配資料。例如，對第1記憶單元電晶體MTa之狀態S2分別與第2記憶單元電晶體MTb之狀態S2及S3之組合、以及第1記憶單元電晶體MTa之狀態S3分別與第2記憶單元電晶體MTb之狀態S2及S3之組合不分配資料。而對其他組合分配互不相同之5位元資料。該情形時，於包含記憶單元電晶體MTa及MTb之組合之單元組集CU中，與對記憶單元電晶體MTa及MTb各自之狀態S2及S3之資料分配較少相應程度地，分佈於狀態S2及S3之記憶單元電晶體MT之數量變少。
圖112係表示第8實施方式之第2變化例之記憶裝置20中之記憶單元電晶體MT的閾值電壓分佈之一例之模式圖。如圖112所示，本例中之記憶單元電晶體MT之閾值電壓分佈可形成6個狀態S0、S1、S2、S3、S4及S5。而且，如上所述分佈於狀態S2及S3之記憶單元電晶體MT之數量變少，因此分佈於狀態S2之記憶單元電晶體MT之閾值電壓之差異、及分佈於狀態S3之記憶單元電晶體MT之閾值電壓之差異會變小。具體而言，分佈於狀態S2或S3之記憶單元電晶體MT之閾值電壓之差異可比分佈於狀態S0、S1、S4及S5中任一狀態之記憶單元電晶體MT之閾值電壓之差異小。而且，第8實施方式之第2變化例亦可使狀態S2及S3各自之寬度設定得比其他狀態之寬度小。換言之，記憶體系統MS亦可使讀出電壓R2與R3(或讀出電壓R3與R4)之間隔RLD2設定得比讀出電壓R1與R2(或讀出電壓R4與R5)之間隔RLD1小。
結果，第8實施方式之第2變化例之記憶裝置20於用以寫入資料之記憶單元電晶體MT之閾值電壓之範圍內，能減少相鄰狀態之分佈重疊。因此，第8實施方式之第2變化例之記憶裝置20能降低讀出動作中之錯誤位元發生概率。
[8-7-3]第8實施方式之第3變化例
使2個記憶單元電晶體MTa及MTb記憶5位元資料之共享編碼中使用之狀態之組合並不限定於第8實施方式之第2變化例。
圖113係表示第8實施方式之第3變化例之記憶裝置20之共享編碼中使用的記憶單元電晶體MT之狀態之組合的一例之表。如圖113所示，於第8實施方式之第3變化例中，對第1記憶單元電晶體MTa之狀態S4分別與第2記憶單元電晶體MTb之狀態S4及S5之組合、以及第1記憶單元電晶體MTa之狀態S5分別與第2記憶單元電晶體MTb之狀態S4及S5之組合不分配資料。而對其他組合分配互不相同之5位元資料。該情形時，於包含記憶單元電晶體MTa及MTb之組合之單元組集CU中，與對記憶單元電晶體MTa及MTb各自之狀態S4及S5之資料分配較少相應程度地，分佈於狀態S4及S5之記憶單元電晶體MT之數量變少。
圖114係表示第8實施方式之第3變化例之記憶裝置20中之記憶單元電晶體MT的閾值電壓分佈之一例之模式圖。如圖114所示，本例中之記憶單元電晶體MT之閾值電壓分佈可形成6個狀態S0、S1、S2、S3、S4及S5。而且，如上所述分佈於狀態S4及S5之記憶單元電晶體MT之數量變少，因此分佈於狀態S4及S5之記憶單元電晶體MT之閾值電壓之差異會變小。具體而言，分佈於狀態S4之記憶單元電晶體MT之閾值電壓之差異可比分佈於狀態S1之記憶單元電晶體MT之閾值電壓之差異小。而且，第8實施方式之第3變化例亦可使狀態S4之寬度設定得比其他狀態之寬度小。換言之，記憶體系統MS亦可使讀出電壓R4與R5之間隔RLD2設定得比讀出電壓R1與R2、讀出電壓R2與R3、及讀出電壓R3與R4各自之間隔RLD1小。
因此，第8實施方式之第3變化例之記憶裝置20能獲得與第8實施方式之第2變化例相同之效果。又，第8實施方式之第3變化例之記憶裝置20藉由減少分佈於編程串擾及資料滯留之影響較大之特定狀態(例如，狀態S4及S5)之記憶單元電晶體MT之數量，能降低讀出動作中之錯誤位元發生概率。
再者，第8實施方式之第2變化例中所說明之圖111及圖112與分別分佈於狀態S2及S3之記憶單元電晶體MT之數量為其他狀態之三分之二之情形對應。第8實施方式之第3變化例中所說明之圖113及圖114與分別分佈於狀態S4及S5之記憶單元電晶體MT之數量為其他狀態之三分之二之情形對應。但並不限定於此，記憶體系統MS可使任意狀態為三分之二，且將隔著該等狀態之2個狀態之間隔設定得較小。
又，第8實施方式及第8實施方式之各變化例之記憶裝置20可如以下所示般來表現。記憶裝置20包含：複數個第1記憶單元，其等形成具有K種(K為3以上之整數)狀態之閾值電壓分佈；及複數個第2記憶單元，其等形成具有K種狀態之閾值電壓分佈。而且，小於K^2值之N位元(N為1以上之整數)資料基於上述複數個第1記憶單元之K種狀態與上述複數個第2記憶單元之K種狀態之組合而記憶。於上述複數個第1記憶單元與上述複數個第2記憶單元中，存在不用以記憶N位元資料之組合之狀態之分佈寬度均可設定得比用以記憶N位元資料之狀態之分佈寬度小。
[9]第9實施方式
第9實施方式之資訊處理系統1之構成與第6實施方式之資訊處理系統1相同。第9實施方式係關於在多值寫入動作中一次性寫入複數頁資料之方法。以下，對第9實施方式之記憶體系統MS與第1～第8實施方式之不同點進行說明。
[9-1]記憶單元陣列之電路構成
圖115係表示第9實施方式之記憶裝置20所具備之記憶單元陣列207的電路構成之一例之電路圖。圖115抽出了緩衝區域中包含之複數個串單元SU來圖示。如圖115所示，緩衝區域包含複數個串單元SU(1)～SU(h)(h為2以上之整數)。對一組串單元SU(1)～SU(h)至少分配1個冗餘頁集。於圖115中，對連接於串單元SU(1)之NAND串NS之多根配線(字元線WL等)分別標註了“(1)”，…，對連接於串單元SU(h)之NAND串NS之多根配線分別標註了“(h)”。
[9-2]緩衝寫入動作之流程
圖116係表示第9實施方式之記憶體系統MS之緩衝寫入動作的一例之流程圖。如圖116所示，記憶體控制器10開始第1例之緩衝寫入動作後，首先決定第1～第h頁資料之寫入目的地(STP21)。
其次，記憶體控制器10指示記憶裝置20執行第1～第h頁資料之多值寫入動作(STP22)。而後，記憶裝置20基於所接收到之第1～第h頁資料與指令，開始多值寫入動作。
記憶裝置20開始多值寫入動作後，首先基於第1頁資料給作為寫入目的地之NAND串NS之通道充電(STP23)。即，對相關聯之NAND串NS之通道設置第1頁資料。
其次，記憶裝置20基於第2頁資料給作為寫入目的地之NAND串NS之通道充電(STP24)。即，對相關聯之NAND串NS之通道設置第2頁資料。
同樣地，根據所要寫入之資料，給作為第3～第(h-1)頁資料各自之寫入目的地之NAND串NS之通道充電。然後，基於第h頁資料給作為寫入目的地之NAND串NS之通道充電(STP25)。即，對相關聯之NAND串NS之通道設置第3～第h頁資料。
其次，記憶裝置20對與第1～第h頁資料之寫入目的地對應之選擇字元線WLsel施加編程電壓VPGM(STP26)。再者，於STP26之處理中被施加編程電壓VPGM之選擇字元線WLsel之數量可根據對冗餘頁集分配之冗餘頁之數量及配置、或被同時寫入之頁之數量及配置等而變化。
對選擇字元線WLsel施加編程電壓VPGM後，記憶裝置20結束多值寫入動作之一系列處理。然後，記憶體控制器10檢測到記憶裝置20已完成多值寫入動作，從而完成緩衝寫入動作之一系列處理(返回)。
[9-3]多值寫入動作之第1例
圖117係表示第9實施方式之記憶裝置20之多值寫入動作的第1例之時序圖。如圖117所示，記憶裝置20開始多值寫入動作後，自就緒狀態變換成忙碌狀態。於寫入動作開始前，各位元線BL及各字元線WL之電壓例如為接地電壓VSS。再者，下面將由串單元SU(i)(“i”為h以下之自然數)選擇之字元線WL稱作選擇字元線WLsel(i)。又，位元線BL之電壓於與作為編程對象之位元線BL對應之情形時，如實線所示般受到控制(圖117之“Program”)，於與被禁止編程之位元線BL對應之情形時，如虛線所示般受到控制(圖117之“Inhibit”)。
然後，於時刻t(1)，定序器204對選擇閘極線SGD(1)施加電壓VSG，且根據第1頁PG(1)之資料，對作為編程對象之位元線BL施加接地電壓VSS，對被禁止編程之位元線BL施加電壓VBLinh，並對其他選擇閘極線SGD及選擇字元線WLsel施加接地電壓VSS。電壓VSG係比接地電壓VSS高，可使選擇電晶體ST1成為接通狀態之電壓。而後，於串單元SU(1)中，經由為接通狀態之選擇電晶體ST1，將連接於被禁止編程之位元線BL之NAND串NS之通道充電至電壓VBLinh。另一方面，於串單元SU(1)中，將連接於作為編程對象之位元線BL之NAND串NS之通道充電至接地電壓VSS。又，由於選擇電晶體ST1為斷開狀態，故而串單元SU(1)以外之串單元SU之NAND串NS不會被充電。之後，定序器204使選擇閘極線SGD(1)之電壓自VSG下降至VSS，並使串單元SU(1)之各NAND串NS之通道電壓固定。換言之，定序器204藉由時刻t(1)之處理，對串單元SU(1)之各NAND串NS之通道設置第1頁PG(1)之資料。
其次，於時刻t(2)，定序器204對選擇閘極線SGD(2)施加電壓VSG，且根據第2頁PG(2)之資料，對作為編程對象之位元線BL施加接地電壓VSS，對被禁止編程之位元線BL施加電壓VBLinh，並對其他選擇閘極線SGD及選擇字元線WLsel施加接地電壓VSS。而後，於串單元SU(2)中，經由為接通狀態之選擇電晶體ST1，將連接於作為編程對象之位元線BL之NAND串NS之通道充電至電壓VBLinh。另一方面，於串單元SU(2)中，將連接於被禁止編程之位元線BL之NAND串NS之通道充電至接地電壓VSS。又，由於選擇電晶體ST1為斷開狀態，故而串單元SU(2)以外之串單元SU之NAND串NS不會被充電。之後，定序器204使選擇閘極線SGD(2)之電壓自VSG下降至VSS，並使串單元SU(2)之各NAND串NS之通道電壓固定。換言之，定序器204藉由時刻t(2)之處理，對串單元SU(2)之各NAND串NS之通道設置第2頁PG(2)之資料。
然後，定序器204變更作為設置資料之對象之串單元SU，而分別執行與時刻t(1)及t(2)相同之處理。藉由時刻t(3)～t(h)，定序器204分別對串單元SU(3)～SU(h)之各NAND串NS之通道設置第3頁PG(3)～第h頁PG(h)之資料。
其次，於時刻t(h+1)，定序器204於對選擇閘極線SGD(1)～SGD(h)分別施加了接地電壓VSS之狀態下，對選擇字元線WLsel施加編程電壓VPGM。與第1頁PG(1)～第h頁PG(h)分別對應之選擇字元線WL(1)～WLsel(h)可與不同之字元線WL建立對應關係，亦可與相同之字元線WL建立對應關係。如此，被施加了編程電壓VPGM之記憶單元電晶體MT之閾值電壓根據所設置之資料(通道電壓)而上升或維持不變。具體而言，於通道電壓維持為電壓VSS之記憶單元電晶體MT中，閾值電壓上升。而於通道電壓基於電壓VBLinh有所上升之記憶單元電晶體MT中，閾值電壓之上升得到抑制。
定序器204基於時刻t(1)～時刻t(h+1)之處理已完成，結束多值寫入動作，使記憶裝置20自忙碌狀態變換成就緒狀態。藉此，第9實施方式之多值寫入動作之第1例能一次性寫入編程對象頁集之各單元組集CU。再者，圖示之tProg5表示執行第9實施方式之多值寫入動作之第1例之時間。tProg5例如比執行h次多值寫入動作之合計時間短。
[9-4]多值寫入動作之第2例
圖118係表示第9實施方式之記憶裝置20之多值寫入動作的第2例之時序圖。如圖118所示，記憶裝置20開始多值寫入動作後，自就緒狀態變換成忙碌狀態。於寫入動作開始前，各位元線BL及各字元線WL之電壓例如為接地電壓VSS。再者，位元線BL之電壓於與作為編程對象之位元線BL對應之情形時，如實線所示般受到控制(圖118之“Program”)，於與被禁止編程之位元線BL對應之情形時，如虛線所示般受到控制(圖118之“Inhibit”)。
然後，於時刻t(0)，定序器204於對選擇閘極線SGD(1)～SGD(h)分別施加了接地電壓VSS之狀態下，對字元線WLsel(1)～WLsel(h)分別施加寫入路徑電壓VPASS。寫入路徑電壓VPASS係比接地電壓VSS高，且比編程電壓VPGM低之電壓。藉此，串單元SU(1)～SU(h)之各NAND串NS之通道電壓基於選擇字元線WLsel之電壓而增升。再者，亦可於時刻t(0)，對選擇字元線WLsel以外之字元線WL亦同樣地施加寫入路徑電壓VPASS。
然後，於時刻t(1)，定序器204對選擇閘極線SGD(1)施加電壓VSG，且根據第1頁之資料，對作為編程對象之位元線BL施加接地電壓VSS，對被禁止編程之位元線BL施加電壓VBLinh，並對其他選擇閘極線SGD及選擇字元線WLsel施加接地電壓VSS。而後，於串單元SU(1)中，經由為接通狀態之選擇電晶體ST1，將連接於作為編程對象之位元線BL之NAND串NS之通道放電。另一方面，於串單元SU(1)中，將連接於被禁止編程之位元線BL之NAND串NS之通道電壓之放電藉由對位元線BL施加電壓VBLinh來加以抑制。又，由於選擇電晶體ST1為斷開狀態，故而串單元SU(1)以外之串單元SU之NAND串NS不會被放電。之後，定序器204使選擇閘極線SGD(1)之電壓自VSG下降至VSS，並使串單元SU(1)之各NAND串NS之通道電壓固定。藉此，定序器204藉由時刻t(1)之處理，能對串單元SU(1)之各NAND串NS之通道設置第1冗餘頁PG1之資料。
此後，定序器204與第9實施方式之多值寫入動作之第1例同樣地，執行時刻(2)～(h+1)之處理。此種情形時，第9實施方式之多值寫入動作之第2例亦與第9實施方式之多值寫入動作之第1例同樣地，能一次性向複數個單元組集CU分別寫入複數個頁。
[9-5]多值寫入動作之指令序列
圖119係表示第9實施方式之記憶裝置20之多值寫入動作的指令序列之一例之序列圖。如圖119所示，記憶體控制器10於命令記憶裝置20執行多值寫入動作之情形時，例如將“zzh”、“80h”、“ADD(1)”、“DAT(1)”、“ADD(2)”、“DAT(2)”、…、“ADD(h)(h為2以上之整數)”、“DAT(h)”、“10h”依序發送至記憶裝置20。“zzh”係特定將複數頁作為對象而一次性執行之多值寫入動作之指令。“ADD(1)”、“ADD(2)”、…、“ADD(h)”係被選作寫入動作對象之冗餘頁集之位址。一組ADD(1)及DAT(1)、一組ADD(2)及DAT(2)、…、一組ADD(h)及DAT(h)分別與冗餘頁PG(1)、PG(2)、…、PG(h)相關聯。
記憶裝置20接收到指令“10h”後，定序器204基於暫存器電路203中記憶之指令及位址ADD(1)、…、ADD(h)，使記憶裝置20自就緒狀態變換成忙碌狀態。然後，定序器204例如執行如圖117及圖118任一圖中所示之多值寫入動作之一系列處理。而後，資料DAT(1)～DAT(h)分別被寫入至與位址ADD(1)、…、ADD(h)分別相關聯之複數個單元組集CU。
[9-6]第9實施方式之效果
如以上所說明般，第9實施方式之記憶裝置20能一次性(同時)寫入複數頁。結果，第9實施方式之記憶裝置20能使寫入動作高速化。又，第9實施方式藉由與第6實施方式組合，能提高資料之可靠性。即，第9實施方式之記憶體系統MS亦可藉由與第6實施方式之組合，將複數頁(h頁)×冗餘頁(k個)之資料一次性(同時)寫入至記憶裝置20。再者，第9實施方式亦可與第1～第8實施方式中之任一者組合。
再者，於第9實施方式中，例示出了記憶體系統MS於將相同之資料同時寫入至複數個頁後，省略驗證動作(驗證讀出)之情形，但並不限定於此。記憶體系統MS亦可於將資料同時寫入至複數個頁後，執行驗證讀出，若存在未達特定閾值之單元，則執行追加之寫入動作。第9實施方式中之驗證讀出例如對同時寫入之複數頁資料逐頁獨立地執行。之後，記憶體系統MS亦可對驗證讀出中未達驗證位準之記憶單元電晶體MT逐頁獨立地設定NAND串NS之通道電壓(設置資料)，執行追加之寫入動作。
[10]其他
於上述實施方式所說明之資料分配中，每頁之資料分配亦可於各頁間調換。上述實施方式中用於說明之指令終歸僅為一例。例如，指令“01h”～“05h”、“xxh”、“yyh”及“zzh”均可替換成任意指令。“01h”～“05h”等特定作為讀出對象之頁之指令亦可藉由使位址“ADD”包含頁資訊而省略。位址“ADD”亦可分複數個週期發送。上述實施方式中所說明之指令序列終歸僅為一例。只要能指示上述實施方式中所說明之動作，亦可使用其他指令序列。於第1實施方式之讀出動作中，定序器204亦可基於資料已確定，使記憶裝置20自忙碌狀態變換成就緒狀態。該情形時，記憶體控制器10於命令記憶裝置20向鎖存電路XDL傳輸資料之判定結果後，命令記憶裝置20輸出所確定之頁資料。
於第4及第5實施方式中，使複數個記憶體面LUN並行地動作，但此並不限於各動作之開始時刻相同之情形。複數個記憶體面LUN之動作只要於某一定期間內重疊，各動作之開始時刻亦可不同。例如，於使4個記憶體面LUN1～LUN4並行地動作之情形時，亦可按照LUN1之動作開始、LUN2之動作開始、LUN3之動作開始、LUN4之動作開始、LUN1之動作結束、LUN2之動作結束、LUN3之動作結束、LUN4之動作結束之順序來執行。又，於該例中，LUN4之動作開始與LUN1之動作結束亦可按照相反之順序來執行。
於第4及第5實施方式中，例示出了記憶裝置20具備4個記憶體面LUN之情形，但並不限定於此。第4及第5實施方式均可應用於記憶裝置20至少具備複數個記憶體面LUN之情形。於第4及第5實施方式中，多值以下之記憶單元陣列207與超多值之記憶單元陣列207組合之情形時，多值以下之記憶單元陣列207例如作為用以使動作高速化之之緩衝區域來使用。即，第4及第5實施方式藉由將多值以下之記憶單元陣列207與超多值之記憶單元陣列207組合使用，能使記憶裝置20之動作高速化。
第6～第9實施方式中之冗餘頁讀出及冗餘頁一次性讀出之動作終歸僅為一例。冗餘頁讀出及冗餘頁一次性讀出之詳細動作可根據感測放大器單元SAU之電路構成而適當變更。
讀出動作中對選擇字元線WLsel施加之電壓例如成為與驅動器電路206對列解碼器模組208供給電壓之信號線CG之電壓相同之電壓。對各種配線施加之電壓之大小、及施加電壓之期間藉由調查對應之信號線CG之電壓即可大概知曉。要根據連接於驅動器電路206之各信號線之電壓來預估選擇閘極線及字元線等之電壓之情形時，亦可考慮到列解碼器RD中包含之電晶體TR之電壓降低。該情形時，選擇閘極線及字元線各自之電壓比起對應之信號線被施加之電壓，低了與電晶體TR之電壓降低相應之程度。
於本說明書中，所謂“連接”表示電性連接，但不排除例如中間隔著其他元件之情形。所謂“接通狀態”表示對應之電晶體之閘極被施加了該電晶體之閾值電壓以上之電壓(“H”位準之電壓)。所謂“斷開狀態”表示對應之電晶體之閘極被施加了小於該電晶體之閾值電壓之電壓(“L”位準之電壓)。於斷開狀態之電晶體中，亦可有漏電流等微量之電流流通。“讀出電壓”亦可稱作“讀出位準”。“最下位讀出電壓”表示特定之組中最低之讀出電壓。“最上位讀出電壓”表示特定之組中最高之讀出電壓。
再者，上述各實施方式之一部分或全部亦可如以下附記般記載，但並不限於以下內容。
[附記1]
一種記憶裝置，其具備：
第1記憶單元陣列群，其具有藉由K值(K為1以上之整數)之閾值來記憶資料之記憶單元，且具有a個(a為1以上之整數)第1記憶單元陣列；
第2記憶單元陣列群，其具有藉由L值(L為大於K之整數)之閾值來記憶資料之記憶單元，且具有b個(b為1以上之整數)第2記憶單元陣列；及
定序器；且
上述定序器同時執行向c個(c為a以下)上述第1記憶單元陣列之K值以下資料之寫入、及向d個(d為b以下)上述第2記憶單元陣列之L值以下資料之寫入。
[附記2]
如附記1之記憶裝置，其進而具備：
第1感測放大器單元，其連接於上述第1記憶單元陣列之記憶單元；及
第2感測放大器單元，其連接於上述第2記憶單元陣列之記憶單元；且
上述第2感測放大器單元中包含之鎖存電路之數量多於上述第1感測放大器單元中包含之鎖存電路之數量。
[附記3]
一種記憶裝置，其具備：
第1記憶單元陣列群，其具有可選擇藉由K值(K為1以上之整數)或L值(L為大於K之整數)之閾值來記憶資料之記憶單元，且具有a個(a為1以上之整數)第1記憶單元陣列；
第2記憶單元陣列群，其具有可選擇藉由K值(K為1以上之整數)或L值(L為大於K之整數)之閾值來記憶資料之記憶單元，且具有b個(b為1以上之整數)第2記憶單元陣列；及
定序器；且
上述定序器同時執行向c個(c為a以下)上述第1記憶單元陣列之K值以下資料之寫入、及向d個(d為b以下)上述第2記憶單元陣列之L值以下資料之寫入。
[附記4]
如附記3之記憶裝置，其進而具備：
第1感測放大器組，其連接於上述第1記憶單元陣列之記憶單元；
第2感測放大器組，其連接於上述第2記憶單元陣列之記憶單元；
鎖存電路，其連接於上述第1感測放大器組及上述第2感測放大器組；及
定序器；且
上述定序器於向上述第1記憶單元陣列群之記憶單元寫入L值以下之資料時，使上文所述第1感測放大器組與上述鎖存電路均驅動，於向上述第2記憶單元陣列群之記憶單元寫入L值以下之資料時，使上文所述第2感測放大器組與上述鎖存電路均驅動。
[附記5]
如附記1或3之記憶裝置，其中
向上述第1記憶單元陣列之資料寫入與向上述第2記憶單元陣列之資料寫入之寫入開始時刻不同。
[附記6]
如附記1或3之記憶裝置，其中
向上述第1記憶單元陣列之資料寫入與向上述第2記憶單元陣列之資料寫入之寫入開始時刻大致相同。
[附記7]
一種記憶裝置，其具備：
第1記憶單元陣列，其具有包含能記憶K值(K為1以上之整數)之複數個記憶單元電晶體之複數個頁；及
控制器；且
上述控制器向上述第1記憶單元陣列之上述複數個頁中包含之第1及第2頁，不執行驗證讀出地寫入資料。
[附記8]
如附記7之記憶裝置，其中
上述K值為2值、3值或4值。
[附記9]
如附記7之記憶裝置，其中
上述控制器若於分別讀出上述第1頁與上述第2頁時，上述第1頁與上述第2頁中被分配了相同行位址之讀出結果有1個以上資料“0”，則將上述相同行位址之資料作為資料“0”來處理。
[附記10]
如附記7之記憶裝置，其中
上述控制器若於一次性讀出上述第1頁與上述第2頁兩者時，上述第1頁與上述第2頁中被分配了相同行位址之讀出結果中，基於感測位準可認定有1個以上資料“0”，則將其作為資料“0”來處理。
[附記11]
一種記憶體系統，其具備進而具有第2記憶單元陣列之如附記7之記憶裝置、及控制上述記憶裝置之記憶體控制器，上述第2記憶單元陣列具有包含能記憶L值(L為大於K之整數)之複數個記憶單元電晶體之複數個頁；且上述記憶體控制器將已寫入至上述第1記憶單元陣列之資料複製至上述第2記憶單元陣列中。
[附記12]
一種記憶裝置，其具備：
第1記憶單元陣列，其具有包含能記憶K值(K為1以上之整數)之複數個記憶單元電晶體之複數個頁；及
控制器；且
上述控制器向上述第1記憶單元陣列之上述複數個頁中包含之第1、第2頁，不執行驗證讀出地寫入資料。
[附記13]
如附記12之記憶裝置，其中
上述控制器於讀出動作時，分別讀出上述第1、第2頁之資料後，對所讀出之第1、第2頁之資料執行多數決定，並將多數決定之結果作為讀出結果。
[附記14]
如附記12之記憶裝置，其中
上述控制器向上述第1記憶單元陣列之上述複數個頁中包含之第3頁，不執行驗證讀出地寫入資料。
[附記15]
如附記14之記憶裝置，其中
上述控制器於讀出動作時，分別讀出上述第1、第2、第3頁之資料後，對所讀出之第1、第2、第3頁之資料執行多數決定，並將多數決定之結果作為讀出結果。
[附記16]
如附記12之記憶裝置，其中
上述K值為2值、3值或4值。
[附記17]
一種記憶體系統，其具備：
進而具有第2記憶單元陣列之如附記7之記憶裝置、及控制上述記憶裝置之記憶體控制器，上述第2記憶單元陣列具有包含能記憶L值(L為大於K之整數)之複數個記憶單元電晶體之複數個頁；且
上述記憶體控制器於上述第1記憶單元陣列之一個塊內之所有頁均已被寫入之情形時，將已寫入至上述一個塊內之資料複製至上述第2記憶單元陣列中，並抹除上述一個塊中記憶之資料。
[附記18]
一種記憶裝置，其具備：
記憶單元陣列，其具有包含能記憶K值(K為2以上之整數)之複數個記憶單元電晶體之複數個頁；及
控制器，其執行寫入動作；且
上述控制器於上述寫入動作中，
向上述複數個頁中包含之第1頁，不執行驗證讀出地寫入資料，
對上述第1頁之複數個記憶單元電晶體施加編程電壓之次數為(K－1)次以下。
[附記19]
如附記18之記憶裝置，其
進而具備分別連接於上述複數個記憶單元電晶體之複數個位元線，且
上述控制器於上述寫入動作中，對上述第1頁之複數個記憶單元電晶體施加編程電壓時，根據上述第1頁之資料，分別對上述複數個位元線施加互不相同之第1～第K電壓中之任一電壓。
[附記20]
一種記憶裝置，其具備：
記憶單元陣列，其具有包含能記憶K值(K為1以上之整數)之複數個記憶單元電晶體之複數個頁；
第1字元線，其連接於上述複數個頁中第1頁之複數個記憶單元電晶體；
複數個第1選擇電晶體，其等分別連接於上述第1頁之上述複數個記憶單元電晶體；
第2字元線，其連接於上述複數個頁中第2頁之複數個記憶單元電晶體；
複數個第2選擇電晶體，其等分別連接於上述第2頁之上述複數個記憶單元電晶體；及
控制器；且
上述控制器接收到與上述第1頁相關聯之第1頁資料、與上述第2頁相關聯之第2頁資料、及指示寫入動作之指令後，執行寫入動作，
於上述寫入動作中，上述控制器
向上述第1頁及上述第2頁，不執行驗證讀出地寫入資料，
於對上述複數個第1選擇電晶體施加了第1電壓之狀態下，對上述第1頁之上述複數個記憶單元電晶體各自之通道設置上述第1頁資料，
於對上述複數個第2選擇電晶體施加了上述第1電壓之狀態下，對上述第2頁之上述複數個記憶單元電晶體各自之通道設置上述第2頁資料，
於分別設置了上述第1頁資料及上述第2頁資料後，又分別對上述複數個第1選擇電晶體與上述複數個第2選擇電晶體施加了比上述第1電壓低之第2電壓之狀態下，對上述第1字元線及上述第2字元線分別施加比上述第1電壓高之編程電壓。
[附記21]
一種記憶裝置，其具備：
複數個第1記憶單元，其等形成具有K種(K為3以上之整數)狀態之閾值電壓分佈；及
複數個第2記憶單元，其等形成具有K種狀態之閾值電壓分佈；且
小於K＾2值之N位元(N為1以上之整數)資料基於上述複數個第1記憶單元之K種狀態與上述複數個第2記憶單元之K種狀態之組合而記憶，
於上述複數個第1記憶單元與上述複數個第2記憶單元中，不用以記憶N位元資料之狀態之分佈寬度小於用以記憶N位元資料之狀態之分佈寬度。
對本發明之若干個實施方式進行了說明，但該等實施方式僅作為示例而提出，並不欲限定發明之範圍。該等新穎之實施方式可採用其他各種方式來實施，於不脫離發明主旨之範圍內，可進行各種省略、替換、變更。該等實施方式及其變化包含於發明之範圍及主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
相關申請
本申請享有以日本專利申請2021-210885號(申請日：2021年12月24日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
10:記憶體控制器
11:主機介面
12:記憶體介面
13:中央處理單元
14:錯誤校正碼電路
15:唯讀記憶體
16:隨機存取記憶體
17:緩衝記憶體
20:記憶裝置
201:輸入輸出電路
202:邏輯控制器
203:暫存器電路
204:定序器
205:就緒/忙碌控制器
206:驅動器電路
208:列解碼器模組
209:感測放大器模組
220:邏輯電路
ADL, BDL, CDL, DDL, EDL, SDL, XDL:鎖存電路
BD:塊解碼器
BL:位元線
BLHU:位元線連接部
BLK:塊
CP:電容器
HD:主機裝置(主機設備)
LBUS:匯流排
MB:記憶體匯流排
MT:記憶單元電晶體
R1～R31:讀出電壓
RD:列解碼器
SA:感測放大器部
SAU:感測放大器單元
SGD, SGS:選擇閘極線
SL:源極線
ST1, ST2:選擇電晶體
SU:串單元
TG, bTG:傳輸閘極線
TR:電晶體
WL:字元線
圖1係表示第1實施方式之資訊處理系統之構成的一例之方塊圖。
圖2係表示第1實施方式之記憶體控制器之硬體構成的一例之方塊圖。
圖3係表示第1實施方式之記憶裝置之硬體構成的一例之方塊圖。
圖4係表示第1實施方式之記憶裝置所具備之記憶單元陣列的電路構成之一例之電路圖。
圖5係表示第1實施方式之記憶裝置所具備之列解碼器模組的電路構成之一例之電路圖。
圖6係表示第1實施方式之記憶裝置所具備之感測放大器模組的電路構成之一例之電路圖。
圖7係表示第1實施方式之記憶裝置中之記憶單元電晶體的閾值電壓分佈之一例之模式圖。
圖8係表示第1實施方式之記憶裝置中使用之資料分配及讀出電壓設定之表。
圖9係表示第1實施方式之記憶體系統中之第1頁讀出的一例之時序圖。
圖10係表示第1實施方式之記憶體系統中之第2頁讀出的一例之時序圖。
圖11係表示第1實施方式之記憶體系統中之第3頁讀出的一例之時序圖。
圖12係表示第1實施方式之記憶體系統中之第4頁讀出的一例之時序圖。
圖13係表示第1實施方式之記憶體系統中之第5頁讀出的一例之時序圖。
圖14係表示第1變化例之資料分配及讀出電壓設定之表。
圖15係表示於第1變化例之讀出動作中對選擇字元線施加之電壓之一例之波形圖。
圖16係表示第2變化例之資料分配及讀出電壓設定之表。
圖17係表示於第2變化例之讀出動作中對選擇字元線施加之電壓之一例之波形圖。
圖18係表示第3變化例之資料分配及讀出電壓設定之表。
圖19係表示於第3變化例之讀出動作中對選擇字元線施加之電壓之一例之波形圖。
圖20係表示第4變化例之資料分配及讀出電壓設定之表。
圖21係表示於第4變化例之讀出動作中對選擇字元線施加之電壓之一例之波形圖。
圖22係表示第5變化例之資料分配及讀出電壓設定之表。
圖23係表示於第5變化例之讀出動作中對選擇字元線施加之電壓之一例之波形圖。
圖24係表示第6變化例之資料分配及讀出電壓設定之表。
圖25係表示第7變化例之資料分配及讀出電壓設定之表。
圖26係表示第8變化例之資料分配及讀出電壓設定之表。
圖27係表示第9變化例之資料分配及讀出電壓設定之表。
圖28係表示第10變化例之資料分配及讀出電壓設定之表。
圖29係表示第11變化例之資料分配及讀出電壓設定之表。
圖30係表示第12變化例之資料分配及讀出電壓設定之表。
圖31係表示第13變化例之資料分配及讀出電壓設定之表。
圖32係表示第14變化例之資料分配及讀出電壓設定之表。
圖33係表示第15變化例之資料分配及讀出電壓設定之表。
圖34係表示第16變化例之資料分配及讀出電壓設定之表。
圖35係表示第17變化例之資料分配及讀出電壓設定之表。
圖36係表示第18變化例之資料分配及讀出電壓設定之表。
圖37係表示第19變化例之資料分配及讀出電壓設定之表。
圖38係表示第20變化例之資料分配及讀出電壓設定之表。
圖39係表示第21變化例之資料分配及讀出電壓設定之表。
圖40係表示第22變化例之資料分配及讀出電壓設定之表。
圖41係表示第23變化例之資料分配及讀出電壓設定之表。
圖42係表示第24變化例之資料分配及讀出電壓設定之表。
圖43係表示第25變化例之資料分配及讀出電壓設定之表。
圖44係表示第26變化例之資料分配及讀出電壓設定之表。
圖45係表示第27變化例之資料分配及讀出電壓設定之表。
圖46係表示第28變化例之資料分配及讀出電壓設定之表。
圖47係表示第29變化例之資料分配及讀出電壓設定之表。
圖48係表示第30變化例之資料分配及讀出電壓設定之表。
圖49係表示第31變化例之資料分配及讀出電壓設定之表。
圖50係表示第32變化例之資料分配及讀出電壓設定之表。
圖51係表示第33變化例之資料分配及讀出電壓設定之表。
圖52係表示第34變化例之資料分配及讀出電壓設定之表。
圖53係表示第35變化例之資料分配及讀出電壓設定之表。
圖54係表示第36變化例之資料分配及讀出電壓設定之表。
圖55係表示第37變化例之資料分配及讀出電壓設定之表。
圖56係表示第38變化例之資料分配及讀出電壓設定之表。
圖57係表示第39變化例之資料分配及讀出電壓設定之表。
圖58係表示第40變化例之資料分配及讀出電壓設定之表。
圖59係表示第41變化例之資料分配及讀出電壓設定之表。
圖60係表示第42變化例之資料分配及讀出電壓設定之表。
圖61係表示第43變化例之資料分配及讀出電壓設定之表。
圖62係表示第44變化例之資料分配及讀出電壓設定之表。
圖63係表示第45變化例之資料分配及讀出電壓設定之表。
圖64係表示第46變化例之資料分配及讀出電壓設定之表。
圖65係表示第47變化例之資料分配及讀出電壓設定之表。
圖66係表示第48變化例之資料分配及讀出電壓設定之表。
圖67係表示第49變化例之資料分配及讀出電壓設定之表。
圖68係表示第50變化例之資料分配及讀出電壓設定之表。
圖69係表示第51變化例之資料分配及讀出電壓設定之表。
圖70係表示第52變化例之資料分配及讀出電壓設定之表。
圖71係表示第53變化例之資料分配及讀出電壓設定之表。
圖72係表示第2實施方式之記憶體系統中之第1頁讀出的一例之時序圖。
圖73係表示第3實施方式之記憶體系統中之順序讀取的一例之時序圖。
圖74係表示比較例之記憶裝置之電路配置的一例之俯視圖。
圖75係表示第4實施方式之記憶裝置之電路配置的一例之俯視圖。
圖76係表示第4實施方式之變化例之記憶裝置的電路配置的一例之俯視圖。
圖77係表示第4實施方式之記憶裝置中之感測放大器模組的第1構成例之模式圖。
圖78係表示第4實施方式之記憶裝置中之感測放大器模組的第2構成例之模式圖。
圖79係表示第5實施方式之記憶裝置之電路配置的一例之俯視圖。
圖80係表示第5實施方式之記憶裝置中之感測放大器組及鎖存器組的第1構成例之模式圖。
圖81係表示第5實施方式之記憶裝置中之感測放大器組及鎖存器組的第2構成例之模式圖。
圖82係表示第5實施方式之記憶裝置中之感測放大器組及鎖存器組的第3構成例之模式圖。
圖83係表示第5實施方式之記憶裝置中之感測放大器組及鎖存器組的第4構成例之模式圖。
圖84係表示第6實施方式之記憶體系統之寫入動作的一例之流程圖。
圖85係表示第6實施方式之記憶體系統之緩衝寫入動作的一例之流程圖。
圖86係表示第6實施方式之記憶裝置之多值寫入動作的一例之時序圖。
圖87係表示第6實施方式之記憶裝置之多值寫入動作後冗餘頁的閾值電壓部分之一例之閾值電壓分佈圖。
圖88係表示第6實施方式之記憶體系統之壓縮動作的一例之流程圖。
圖89係表示第6實施方式之記憶裝置之超多值寫入動作的一例之時序圖。
圖90係表示第6實施方式之記憶體系統之緩衝讀出動作的第1例之流程圖。
圖91係表示第6實施方式之記憶裝置之冗餘頁讀出的一例之時序圖。
圖92係表示第6實施方式之記憶體系統之緩衝讀出動作的第2例之流程圖。
圖93係表示第6實施方式之記憶體系統之緩衝讀出動作的第3例之流程圖。
圖94係表示第6實施方式之記憶裝置之冗餘頁一次性讀出的一例之時序圖。
圖95係表示第6實施方式之記憶裝置之冗餘頁一次性讀出的指令序列之第1例之序列圖。
圖96係表示第6實施方式之記憶裝置之冗餘頁一次性讀出的指令序列之第2例之序列圖。
圖97係表示第7實施方式之記憶裝置中之記憶單元電晶體的閾值電壓分佈之一例之模式圖。
圖98係表示第7實施方式之記憶裝置之多值寫入動作的第1例之時序圖。
圖99係表示第7實施方式之記憶裝置之多值寫入動作的第2例之時序圖。
圖100係表示第7實施方式之記憶裝置之多值寫入動作的第3例之時序圖。
圖101係表示第7實施方式之記憶裝置之多值寫入動作的第4例之時序圖。
圖102係表示第7實施方式之記憶裝置之多值寫入動作的第5例之時序圖。
圖103係表示第8實施方式之記憶裝置之構成的一例之方塊圖。
圖104係表示第8實施方式之記憶裝置之共享編碼中使用的記憶單元電晶體之狀態之組合的一例之表。
圖105係表示第8實施方式之記憶裝置中之記憶單元電晶體的閾值電壓分佈之一例之模式圖。
圖106係表示第8實施方式之記憶裝置之多值寫入動作的第1例之時序圖。
圖107係表示第8實施方式之記憶裝置之多值寫入動作的第2例之時序圖。
圖108係表示第8實施方式之記憶裝置之多值寫入動作的第3例之時序圖。
圖109係表示第8實施方式之第1變化例之記憶裝置之共享編碼中使用的記憶單元電晶體之狀態之組合的一例之表。
圖110係表示第8實施方式之第1變化例之記憶裝置中之記憶單元電晶體的閾值電壓分佈之一例之模式圖。
圖111係表示第8實施方式之第2變化例之記憶裝置之共享編碼中使用的記憶單元電晶體之狀態之組合的一例之表。
圖112係表示第8實施方式之第2變化例之記憶裝置中之記憶單元電晶體的閾值電壓分佈之一例之模式圖。
圖113係表示第8實施方式之第3變化例之記憶裝置之共享編碼中使用的記憶單元電晶體之狀態之組合的一例之表。
圖114係表示第8實施方式之第3變化例之記憶裝置中之記憶單元電晶體的閾值電壓分佈之一例之模式圖。
圖115係表示第9實施方式之記憶裝置所具備之記憶單元陣列的電路構成之一例之電路圖。
圖116係表示第9實施方式之記憶體系統之緩衝寫入動作的一例之流程圖。
圖117係表示第9實施方式之記憶裝置之多值寫入動作的第1例之時序圖。
圖118係表示第9實施方式之記憶裝置之多值寫入動作的第2例之時序圖。
圖119係表示第9實施方式之記憶裝置之多值寫入動作的指令序列之一例之序列圖。
R1～R31:讀出電壓
Claims (20)
- 一種記憶裝置，其具備：複數個記憶單元，其等各自根據閾值電壓，記憶包含第1位元資料、第2位元資料、第3位元資料、第4位元資料及第5位元資料之5位元資料；字元線，其連接於上述複數個記憶單元；及控制器，其執行藉由對上述字元線施加讀出電壓而自上述複數個記憶單元讀出資料之讀出動作；且上述複數個記憶單元記憶分別包含上述第1位元資料、上述第2位元資料、上述第3位元資料、上述第4位元資料及上述第5位元資料之第1頁、第2頁、第3頁、第4頁及第5頁，上述控制器於上述第1頁、上述第2頁、上述第3頁、上述第4頁及上述第5頁各頁之讀出動作中對上述字元線施加互不相同之讀出電壓之次數分別為7次、6次、6次、6次及6次。
- 如請求項1之記憶裝置，其中上述5位元資料係由互不相同之第1資料集至第32資料集構成之複數個資料集中之任一者，上述記憶單元之閾值電壓包含於互不相同之第1狀態至第32狀態中之任一者，且以鄰接之狀態間僅相差1位元之方式，分別對上述第1狀態至上述第32狀態分配上述複數個資料集。
- 如請求項2之記憶裝置，其中互不相同之第1讀出電壓至第31讀出電 壓係與上述第1狀態至上述第32狀態中鄰接之狀態間對應而設定，且上述控制器於上述第1頁至上述第5頁各自之讀出動作中對上述字元線施加之讀出電壓之間隔最小為3個狀態且最大為8個狀態。
- 如請求項3之記憶裝置，其滿足第1條件與第2條件中之一者，上述第1條件係指，上述第1頁之讀出動作中使用之最下位讀出電壓與上述第1讀出電壓至上述第31讀出電壓中最下位之上述第1讀出電壓相隔1個狀態，上述第2條件係指，上述第1頁之讀出動作中使用之最上位讀出電壓與上述第1讀出電壓至上述第31讀出電壓中最上位之上述第31讀出電壓相隔1個狀態。
- 如請求項4之記憶裝置，其不滿足上述第1條件與上述第2條件中之另一者、第3條件、第4條件及第5條件之各者，上述第3條件係指，上述第1頁之讀出動作中使用之複數個讀出電壓之最小間隔為3個狀態，上述第4條件係指，使用上述第1讀出電壓或上述第31讀出電壓之頁之讀出動作中使用之複數個讀出電壓之最小間隔為3個狀態，上述第5條件係指，上述第1頁至上述第5頁包含將上述第1讀出電壓與上述第31讀出電壓兩者用於讀出動作之頁。
- 如請求項3之記憶裝置，其滿足第2條件及第4條件之各者，上述第2條件係指，上述第1頁之讀出動作中使用之最上位讀出電壓 與上述第1讀出電壓至上述第31讀出電壓中最上位之上述第31讀出電壓相隔1個狀態，上述第4條件係指，使用上述第1讀出電壓或上述第31讀出電壓之頁之讀出動作中使用之複數個讀出電壓之最小間隔為3個狀態。
- 如請求項6之記憶裝置，其不滿足第1條件、第3條件及第5條件之各者，上述第1條件係指，上述第1頁之讀出動作中使用之最下位讀出電壓與上述第1讀出電壓至上述第31讀出電壓中最下位之上述第1讀出電壓相隔1個狀態，上述第3條件係指，上述第1頁之讀出動作中使用之複數個讀出電壓之最小間隔為3個狀態，上述第5條件係指，上述第1頁至上述第5頁包含將上述第1讀出電壓與上述第31讀出電壓兩者用於讀出動作之頁。
- 如請求項3之記憶裝置，其滿足第1條件、第2條件及第3條件之各者，上述第1條件係指，上述第1頁之讀出動作中使用之最下位讀出電壓與上述第1讀出電壓至上述第31讀出電壓中最下位之上述第1讀出電壓相隔1個狀態，上述第2條件係指，上述第1頁之讀出動作中使用之最上位讀出電壓與上述第1讀出電壓至上述第31讀出電壓中最上位之上述第31讀出電壓相隔1個狀態， 上述第3條件係指，上述第1頁之讀出動作中使用之複數個讀出電壓之最小間隔為3個狀態。
- 如請求項8之記憶裝置，其不滿足第4條件及第5條件之各者，上述第4條件係指，使用上述第1讀出電壓或上述第31讀出電壓之頁之讀出動作中使用之複數個讀出電壓之最小間隔為3個狀態，上述第5條件係指，上述第1頁至上述第5頁包含將上述第1讀出電壓與上述第31讀出電壓兩者用於讀出動作之頁。
- 如請求項3之記憶裝置，其滿足第2條件、第3條件及第4條件之各者，上述第2條件係指，上述第1頁之讀出動作中使用之最上位讀出電壓與上述第1讀出電壓至上述第31讀出電壓中最上位之上述第31讀出電壓相隔1個狀態，上述第3條件係指，上述第1頁之讀出動作中使用之複數個讀出電壓之最小間隔為3個狀態，上述第4條件係指，使用上述第1讀出電壓或上述第31讀出電壓之頁之讀出動作中使用之複數個讀出電壓之最小間隔為3個狀態。
- 如請求項10之記憶裝置，其不滿足第1條件及第5條件之各者，上述第1條件係指，上述第1頁之讀出動作中使用之最下位讀出電壓與上述第1讀出電壓至上述第31讀出電壓中最下位之上述第1讀出電壓相隔1個狀態， 上述第5條件係指，上述第1頁至上述第5頁包含將上述第1讀出電壓與上述第31讀出電壓兩者用於讀出動作之頁。
- 如請求項3之記憶裝置，其滿足第1條件、第2條件、第3條件及第4條件之各者，上述第1條件係指，上述第1頁之讀出動作中使用之最下位讀出電壓與上述第1讀出電壓至上述第31讀出電壓中最下位之上述第1讀出電壓相隔1個狀態，上述第2條件係指，上述第1頁之讀出動作中使用之最上位讀出電壓與上述第1讀出電壓至上述第31讀出電壓中最上位之上述第31讀出電壓相隔1個狀態，上述第3條件係指，上述第1頁之讀出動作中使用之複數個讀出電壓之最小間隔為3個狀態，上述第4條件係指，使用上述第1讀出電壓或上述第31讀出電壓之頁之讀出動作中使用之複數個讀出電壓之最小間隔為3個狀態。
- 如請求項12之記憶裝置，其不滿足第5條件，上述第5條件係指，上述第1頁至上述第5頁包含將上述第1讀出電壓與上述第31讀出電壓兩者用於讀出動作之頁。
- 如請求項3之記憶裝置，其滿足第3條件及第5條件之各者，上述第3條件係指，上述第1頁之讀出動作中使用之複數個讀出電壓之最小間隔為3個狀態， 上述第5條件係指，上述第1頁至上述第5頁包含將上述第1讀出電壓與上述第31讀出電壓兩者用於讀出動作之頁。
- 如請求項14之記憶裝置，其不滿足第1條件、第2條件及第4條件之各者，上述第1條件係指，上述第1頁之讀出動作中使用之最下位讀出電壓與上述第1讀出電壓至上述第31讀出電壓中最下位之上述第1讀出電壓相隔1個狀態，上述第2條件係指，上述第1頁之讀出動作中使用之最上位讀出電壓與上述第1讀出電壓至上述第31讀出電壓中最上位之上述第31讀出電壓相隔1個狀態，上述第4條件係指，使用上述第1讀出電壓或上述第31讀出電壓之頁之讀出動作中使用之複數個讀出電壓之最小間隔為3個狀態。
- 如請求項2之記憶裝置，其中互不相同之第1讀出電壓至第31讀出電壓係與上述第1狀態至上述第32狀態中鄰接之狀態之間對應而設定，且上述控制器於上述第1頁至上述第5頁各自之讀出動作中對上述字元線施加之讀出電壓之間隔最小為3個狀態且最大為9個狀態。
- 如請求項16之記憶裝置，其中上述第1頁之讀出動作中之讀出電壓之間隔僅由4個狀態構成。
- 一種記憶裝置，其具備： 複數個記憶單元，其等各自根據閾值電壓，記憶包含第1位元資料至第5位元資料之5位元資料；字元線，其連接於上述複數個記憶單元；及控制器，其執行讀出動作；且上述複數個記憶單元分別對應於上述第1位元資料至上述第5位元資料而記憶第1頁至第5頁，上述記憶單元之閾值電壓包含於互不相同之第1狀態至第32狀態中之任一者，分別對上述第1狀態至上述第32狀態分配互不相同之5位元資料，對應於上述第1狀態至上述第32狀態中鄰接之狀態間，按照電壓由低至高之順序依序設定第1讀出電壓至第31讀出電壓，上述控制器於上述第1頁之讀出動作中，執行對上述字元線分別施加上述第4讀出電壓、上述第8讀出電壓、上述第12讀出電壓、上述第18讀出電壓、上述第22讀出電壓、上述第26讀出電壓及上述第30讀出電壓之7次讀出，於上述第2頁之讀出動作中，執行對上述字元線分別施加上述第6讀出電壓、上述第13讀出電壓、上述第16讀出電壓、上述第20讀出電壓、上述第23讀出電壓、上述第28讀出電壓之6次讀出，於上述第3頁之讀出動作中，執行對上述字元線分別施加上述第3讀出電壓、上述第9讀出電壓、上述第15讀出電壓、上述第21讀出電壓、上述第27讀出電壓、上述第31讀出電壓之6次讀出，於上述第4頁之讀出動作中，執行對上述字元線分別施加上述第2讀出電壓、上述第7讀出電壓、上述第10讀出電壓、上述第14讀出電壓、上 述第17讀出電壓、上述第24讀出電壓之6次讀出，於上述第5頁之讀出動作中，執行對上述字元線分別施加上述第1讀出電壓、上述第5讀出電壓、上述第11讀出電壓、上述第19讀出電壓、上述第25讀出電壓、上述第29讀出電壓之6次讀出。
- 如請求項18之記憶裝置，其中上述第1讀出電壓與上述第2讀出電壓均為負電壓。
- 如請求項18之記憶裝置，其中於上述第1頁之讀出動作中，上述控制器對上述字元線依序施加上述第30讀出電壓、上述第26讀出電壓、上述第22讀出電壓、上述第18讀出電壓、上述第12讀出電壓、上述第8讀出電壓、上述第4讀出電壓。
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