TWI820369B - 資訊發送、接收方法、終端及處理器可讀存儲介質 - Google Patents

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Abstract

本發明公開了一種資訊發送、接收方法、終端及處理器可讀存儲介質，該發送方法包括：發送直通鏈路同步信號塊S-SSB，S-SSB包含通過加擾序列加擾後的實體直通鏈路廣播通道PSBCH；其中，加擾序列是根據第一資訊和第二資訊中的至少一項確定的。

Description

資訊發送、接收方法、終端及處理器可讀存儲介質
本發明屬於通信技術領域，尤其關於一種資訊發送、接收方法、終端及處理器可讀存儲介質。
在長期演進(Long Time Evolution，LTE)車與萬物(Vehicle-to-Everything，V2X)技術中，直通鏈路(Sidelink，或稱為旁鏈路、側鏈路等)上每160ms最多配置3個同步子訊框，終端(User Equipment，UE，或稱為使用者設備)，在這些同步子訊框上進行Sidelink同步信號與廣播資訊的發送與接收，並且UE在這些同步子訊框上發送與接收同步信號與廣播資訊時，並不會進行波束掃描。隨著車聯網技術的發展，在第五代(5th Generation，5G)新空中介面(New Radio，NR)系統中，為滿足新應用場景的需求，5G NR支援更大的頻寬、靈活的子載波間隔的配置、同步信號與廣播資訊以同步信號與廣播通道塊(Synchronization Signal and PBCH Block，SSB)波束掃描或波束重複的形式發送。這就給NR V2X實體層結構的設計帶來了新的挑戰，原來UE在同步子訊框上所進行的同步信號與廣播資訊的發送與接收，需要重新進行設計，需要引入靈活的子載波間隔的配置以及SSB波束掃描或波束重複的機制，以滿足NR V2X的需求。但是在NR V2X中引入了直通鏈路-同步信號與廣播通道塊(Sidelink Synchronization Signal and PBCH Block，S-SSB)之後，如何針對直通鏈路上發 送的實體直通鏈路廣播通道(Physical Sidelink Broadcast Channel，PSBCH)進行加擾就成為一個急需解決的問題。
本發明實施例提供了一種資訊發送、接收方法、終端及處理器可讀存儲介質，可解決NR V2X系統中PSBCH的加擾問題。
本發明的實施例提供如下技術方案：本發明的實施例提供了一種資訊發送方法，應用於終端，方法包括：發送直通鏈路同步信號塊S-SSB，S-SSB包含通過加擾序列加擾的實體直通鏈路廣播通道PSBCH；其中，加擾序列是根據第一資訊與第二資訊中的至少一種資訊確定的，該第一資訊與該第二資訊中的至少一項資訊包括以下至少一項：直接無線訊框號DFN的至少部分位元；直通鏈路同步廣播通道塊S-SSB索引號的至少部分位元；時槽編號的至少部分位元。
可選地，第一資訊與第二資訊中的至少一種資訊由PSBCH載荷攜帶，或者，第一資訊與第二資訊中的至少一種資訊由PSBCH解調參考信號DMRS攜帶。
可選地，該資訊發送方法還包括：根據直通鏈路同步信號識別號SL-SSID，對加擾序列進行初始化。
可選地，通過加擾序列加擾PSBCH，包括：通過第一加擾序列，對PSBCH進行加擾；或者， 通過第二加擾序列，對PSBCH進行加擾；或者，通過第一加擾序列，對PSBCH進行加擾，再通過第二加擾序列，對PSBCH進行加擾；其中，第一加擾序列根據第一資訊確定，第二加擾序列根據第二資訊確定。
可選地，通過第一加擾序列，對PSBCH進行加擾，包括：通過第一加擾序列，對PSBCH載荷位元序列進行加擾；其中，PSBCH載荷位元序列是PSBCH中的載荷經過交織後生成的。
可選地，通過第二加擾序列，對PSBCH進行加擾，包括：通過第二加擾序列，對PSBCH序列進行加擾；其中，PSBCH序列是PSBCH中的載荷經交織和速率匹配後生成的。
可選地，通過第一加擾序列對PSBCH進行加擾，包括：根據第一資訊，從第一候選序列集合中選擇一個序列，作為第一加擾序列，通過第一加擾序列對PSBCH進行加擾。
可選地，第一候選序列集合中的候選序列的個數N1為2M1，M1為第一資訊中位元的數目。
可選地，第一候選序列集合中的每個序列都是第一序列的一個部分，或者，是第一序列的一個子序列。
可選地，通過第二加擾序列，對PSBCH進行加擾，包括：根據第二資訊，從第二候選序列集合中選擇一個序列，作為第二加擾序列，通過第二加擾序列對PSBCH進行加擾。
可選地，第二候選序列集合中的候選序列的個數N2為2M2，M2為第二資訊中位元的數目。
可選地，第二候選序列集合中的每個序列都是第二序列的一個部分，或者，是第二序列的一個子序列。
可選地，DFN的至少部分位元為DFN最低有效位的第2位和第3位。
可選地，S-SSB索引號的至少部分位元為S-SSB索引號的2個或3個最低有效位。
可選地，時槽編號的至少部分位元為時槽編號的2個或3個最低有效位。
可選地，時槽編號為系統無線訊框或直接無線訊框內的時槽編號。
可選地，在對PSBCH進行加擾的過程中，第一資訊中的DFN的至少部分位元、S-SSB索引號的至少部分位元和時槽編號的至少部分位元中的至少一項資訊不被加擾。
本發明的實施例還提供了一種資訊接收方法，應用於終端，方法包括：接收直通鏈路同步信號塊S-SSB，S-SSB包含通過加擾序列加擾的PSBCH；其中，加擾序列是根據第一資訊與第二資訊中的至少一種資訊確定的，該第一資訊與該第二資訊中的至少一項資訊包括以下至少一項：直接無線訊框號DFN的至少部分位元；直通鏈路同步廣播通道塊S-SSB索引號的至少部分位元； 時槽編號的至少部分位元。
可選地，該資訊接收方法還包括：通過加擾序列對S-SSB中的PSBCH進行解擾。
本發明的實施例還提供了一種終端，包括：收發機，處理器，記憶體，記憶體上存有處理器可執行的程式；處理器執行程式時控制收發機實現：發送直通鏈路同步信號塊S-SSB，S-SSB包含通過加擾序列加擾的PSBCH；其中，加擾序列時根據第一資訊與第二資訊中的至少一種資訊確定的，該第一資訊與該第二資訊中的至少一項資訊包括以下至少一項：直接無線訊框號DFN的至少部分位元；直通鏈路同步廣播通道塊S-SSB索引號的至少部分位元；時槽編號的至少部分位元。
可選地，第一資訊與第二資訊中的至少一種資訊由PSBCH載荷攜帶，或者，第一資訊與第二資訊中的至少一種資訊由PSBCH解調參考信號DMRS攜帶。
可選地，處理器用於：根據直通鏈路同步信號識別號SL-SSID，對加擾序列進行初始化。
可選地，處理器具體用於：通過第一加擾序列，對PSBCH進行加擾；或者，通過第二加擾序列，對PSBCH進行加擾；或者，通過第一加擾序列，對PSBCH進行加擾，再通過第二加擾序列，對PSBCH進行加擾；其中，第一加擾序列根據第一資訊確定，第二加擾序列根據第二資訊確定。
可選地，處理器用於：通過第一加擾序列，對PSBCH載荷位元序列進行加擾；其中，PSBCH載荷位元序列是PSBCH中的載荷經過交織後生成的。
可選地，處理器用於：通過第二加擾序列，對PSBCH序列進行加擾；其中，PSBCH序列是PSBCH中的載荷經交織和速率匹配後生成的。
可選地，處理器具體用於：根據第一資訊，從第一候選序列集合中選擇一個序列，作為第一加擾序列，通過第一加擾序列對PSBCH進行加擾。
可選地，第一候選序列集合中的候選序列的個數N1為2M1，M1為第一資訊中位元的數目。
可選地，第一候選序列集合中的每個序列都是第一序列的一個部分，或者，是第一序列的一個子序列。
可選地，處理器具體用於：根據第二資訊，從第二候選序列集合中選擇一個序列，作為第二加擾序列，通過第二加擾序列對PSBCH進行加擾。
可選地，第二候選序列集合中的候選序列的個數N2為2M2，M2為第二資訊中位元的數目。
可選地，第二候選序列集合中的每個序列都是第二序列的一個部分，或者，是第二序列的一個子序列。
可選地，DFN的至少部分位元為DFN最低有效位的第2位和第3位。
可選地，S-SSB索引號的至少部分位元為S-SSB索引號的2個或3個最低有效位。
可選地，時槽編號的至少部分位元為時槽編號的2個或3個最低有效位。
可選地，時槽編號為系統無線訊框或直接無線訊框內的時槽編號。
可選地，在對PSBCH進行加擾的過程中，第一資訊中的DFN的至少部分位元、S-SSB索引號的至少部分位元和時槽編號的至少部分位元中的至少一項資訊不被加擾。
本發明的實施例還提供了一種資訊發送裝置，應用於終端，裝置包括：發送模組，用於發送直通鏈路同步信號塊S-SSB，S-SSB包含通過加擾序列加擾的實體直通鏈路廣播通道PSBCH；其中，加擾序列是根據第一資訊與第二資訊中的至少一種資訊確定的，該第一資訊與該第二資訊中的至少一項資訊包括以下至少一項：直接無線訊框號DFN的至少部分位元；直通鏈路同步廣播通道塊S-SSB索引號的至少部分位元；時槽編號的至少部分位元。
本發明的實施例還提供了一種終端，包括：收發機，處理器，記憶體，記憶體上存有處理器可執行的程式；處理器執行程式時控制收發機實現：接收直通鏈路同步信號塊S-SSB，S-SSB包含通過加擾序列加擾的PSBCH；其中，加擾序列是根據第一資訊與第二資訊中的至少一種資訊確定的，該第一資訊與該第二資訊中的至少一項資訊包括以下至少一項：直接無線訊框號DFN的至少部分位元； 直通鏈路同步廣播通道塊S-SSB索引號的至少部分位元；時槽編號的至少部分位元。
可選地，處理器用於：通過加擾序列對S-SSB中的PSBCH進行解擾。
本發明的實施例還提供了一種資訊接收裝置，應用於終端，裝置包括：接收模組，用於接收直通鏈路同步信號塊S-SSB，S-SSB包含通過加擾序列加擾的PSBCH；其中，加擾序列是根據第一資訊與第二資訊中的至少一種資訊確定的，該第一資訊與該第二資訊中的至少一項資訊包括以下至少一項：直接無線訊框號DFN的至少部分位元；直通鏈路同步廣播通道塊S-SSB索引號的至少部分位元；時槽編號的至少部分位元。
本發明的實施例還提供一種處理器可讀存儲介質，該處理器可讀存儲介質存儲有處理器可執行指令，該處理器可執行指令用於使該處理器執行如上所述的資訊發送方法，或執行如上所述的資訊接收方法。
本發明實施例的有益效果是：本發明的上述實施例中，根據第一資訊和第二資訊中的至少一項來確定PSBCH的加擾序列，並採用相應的加擾序列對PSBCH進行加擾，能夠降低直通鏈路中不同的PSBCH通道之間的相互干擾，提高了PSBCH的解碼成功率，從而可降低終端的同步時延。
50:終端
51:收發機
52:處理器
53:記憶體
60:資訊發送裝置
61:發送模組
62:加擾模組
80:終端
81:收發機
82:處理器
83:記憶體
90:資訊接收裝置
91:接收模組
92:解擾模組
11:步驟
71:步驟
圖1為本發明的實施例資訊發送方法的流程示意圖；圖2為本發明的實施例中通過第一加擾序列，對PSBCH進行加擾的流程示意圖；圖3為本發明的實施例中通過第一加擾序列對PSBCH進行加擾和通過第二加擾序列，對PSBCH進行加擾的流程示意圖；圖4為本發明的實施例中通過第二加擾序列，對PSBCH進行加擾的流程示意圖；圖5為本發明的實施例的發送側的終端框圖；圖6為本發明的實施例的發送側的終端的模組結構示意圖；圖7為本發明的實施例的資訊接收方法的流程示意圖；圖8為本發明的實施例的接收側的終端框圖；圖9為本發明的實施例的接收側的終端的模組結構示意圖。
為利 貴審查委員了解本發明之技術特徵、內容與優點及其所能達到之功效，茲將本發明配合附圖及附件，並以實施例之表達形式詳細說明如下，而其中所使用之圖式，其主旨僅為示意及輔助說明書之用，未必為本發明實施後之真實比例與精準配置，故不應就所附之圖式的比例與配置關係解讀、侷限本發明於實際實施上的申請範圍，合先敘明。
在本發明的描述中，需要理解的是，術語「中心」、「橫向」、「上」、「下」、「左」、「右」、「頂」、「底」、「內」、「外」等指示的方位或位置關係為基於圖式所示的方位或位置關係，僅是為了便於描述本發明 和簡化描述，而不是指示或暗示所指的裝置或元件必須具有特定的方位、以特定的方位構造和操作，因此不能理解為對本發明的限制。
在5G NR V2X系統中，終端與終端之間使用PC5口(Sidelink)進行直接通信。在進行業務資料傳輸之前，首先需要進行通信的兩個終端之間在PC5口(Sidelink)建立同步。建立同步的方法就是一個終端A發送同步與廣播信號，另外一個終端B接收終端A發送的同步與廣播信號，一旦終端B接收並解調成功，這兩個終端就能夠建立同步，為下一步直接通信做好了準備。由於5G NR支持更大的頻寬、靈活的子載波間隔的配置、同步信號與廣播資訊以SSB波束掃描或波束重複的形式發送，這就給NR V2X實體層結構的設計帶來了新的挑戰，原來UE在同步子訊框上所進行的同步信號與廣播資訊的發送與接收，需要重新進行設計，需要引入靈活的子載波間隔的配置以及SSB波束掃描或波束重複的機制，以滿足NR V2X的需求。而NR V2X中引入了S-SSB之後，如何針對PSBCH進行加擾就成為一個急需解決的問題。本發明實施例提供了一種PSBCH的加擾方法以解決PSBCH的加擾問題。下面將結合具體實施例對其作進一步說明。
第一實施例
如圖1所示，本發明的實施例提供一種資訊發送方法，應用於終端，該方法包括但不限於以下步驟：步驟11：發送直通鏈路同步信號塊S-SSB，S-SSB包含通過加擾序列加擾的實體直通鏈路廣播通道PSBCH。其中，加擾序列是根據第一資訊與第二資訊中的至少一種資訊確定的。
可選地，該第一資訊與該第二資訊中的至少一項資訊包括以下至少一項：直接無線訊框號DFN的至少部分位元；直通鏈路同步廣播通道塊S-SSB 索引號的至少部分位元；時槽編號的至少部分位元。第一加擾序列以及第二加擾序列與S-SSB(如PSBCH)攜帶的目標資訊相關，如PSBCH中的定時資訊等相關，可選地，加擾序列可以根據PSBCH中攜帶的定時資訊確定。值得指出的是，PSBCH中攜帶的資訊除定時資訊外，還可包括：時域配置資訊(如子訊框配置資訊)、頻域配置資訊(如頻寬資訊、子載波間隔資訊等)、覆蓋指示資訊(如同步簇資訊)等內容。也就是說，第一資訊和/或第二資訊可以是S-SSB攜帶的資訊，例如第一資訊與第二資訊中的至少一種資訊由PSBCH載荷攜帶，或者，第一資訊與第二資訊中的至少一種資訊由PSBCH解調參考信號(Demodulation Reference Signal，DMRS)攜帶。這裡，根據第一資訊確定的第一加擾序列用於PSBCH的第一加擾過程，根據第二資訊確定的第二加擾序列用於PSBCH的第二加擾過程，第一加擾過程和第二加擾過程是不同的加擾過程，例如，第一加擾為在PSBCH載荷位元序列的交織後的加擾，第二加擾為在PSBCH序列速率匹配之後的加擾。
在NR V2X中，PSBCH包含於S-SSB中，也就是說，S-SSB包含PSBCH，步驟11還可理解為發送S-SSB，該S-SSB包含加擾後的PSBCH。
這樣，終端使用加擾序列對PSBCH進行加擾過程，S-SSB包含PSBCH，加擾完成後發送S-SSB，即可完成PSBCH的發送。由於加擾序列根據S-SSB中攜帶的資訊確定，可降低不同的PSBCH之間的互相干擾，可提高PSBCH的解碼成功率，從而降低直通鏈路通信中的同步時延。
在一種可選實施例中，步驟11之前還可包括：根據S-SSB攜帶的資訊(如PSBCH中攜帶的定時資訊等)中至少部分位元的值，從至少一個候選序列中選擇一個序列，作為PSBCH加擾的加擾序列。
可選地，候選序列的個數與至少部分位元的數目相關。可選地，至少部分位元的值不同所對應的候選序列不同。例如，可預先定義或預先配置定時資訊中至少部分位元的值與候選序列之間的對應關係，終端可根據至少部分位元的值，在多個候選序列中選擇用於加擾的加擾序列。假設候選序列的個數為N，在一種實施例中，N與至少部分位元的位元數相關，如N=2M，M為至少部分位元的數目，這裡所說的至少部分位元指的是與選擇加擾序列相關的位元。例如至少部分位元的位元數為2，則候選序列的個數為4，相應的，終端根據這2個位元的值，從4個候選序列中選擇用於加擾PSBCH的加擾序列。又例如至少部分位元的位元數為3，則候選序列的個數為8，相應的，終端根據這3個位元的值，從8個候選序列中選擇用於加擾PSBCH的加擾序列。
以上介紹了加擾序列的選擇或確定方式，下面將進一步介紹加擾序列的初始化方式。值得指出的是，所述初始化方式可與上述選擇或確定方式結合應用，亦可單獨應用。可選地，加擾序列的初始化序列是根據直通鏈路同步信號識別號(Sidelink-Synchronization Signal ID，SL-SSID)得到的。
具體地，在步驟11之前，本發明的實施例所述的資訊發送方法還可以包括：通過SL-SSID，對加擾序列進行初始化；其中，不同的SL-SSID對應不同的加擾序列。
具體地，通過SL-SSID對加擾序列進行初始化為：根據SL-SSID計算Cinit，根據Cinit進行初始化加擾序列。
在一些實施例中，通過加擾序列對PSBCH加擾的過程包括以下至少一項：通過第一加擾序列，對PSBCH進行加擾； 通過第二加擾序列，對PSBCH進行加擾。
其中，第一加擾序列與第一資訊相關，第二加擾序列與第二資訊相關。其中，第一資訊和第二資訊包括的內容可以相同也可以不同。可選地，目標資訊(如PSBCH攜帶的定時資訊等)中與選擇第一加擾序列相關的至少部分位元為第一資訊，目標資訊中與選擇第二加擾序列相關的至少部分位元為第二資訊。也就是說第一加擾序列與第二加擾序列所對應的至少部分位元可以相同，亦可以不同。
也就是說，通過加擾序列加擾PSBCH，包括：通過第一加擾序列，對PSBCH進行加擾；或者，通過第二加擾序列，對PSBCH進行加擾；或者，通過第一加擾序列，對PSBCH進行加擾，再通過第二加擾序列，對PSBCH進行加擾；其中，第一加擾序列根據第一資訊確定，第二加擾序列根據第二資訊確定。
具體地，通過加擾序列對PSBCH加擾的過程可以包括：根據第一資訊的值，從至少一個候選序列中選擇第一加擾序列，根據第一加擾序列對PSBCH進行加擾；或者，根據第二資訊的值，從至少一個候選序列中選擇第二加擾序列，根據第二加擾序列對PSBCH進行加擾；或者，根據第一資訊的值，從至少一個候選序列中選擇第一加擾序列，根據第一加擾序列對PSBCH進行加擾，再根據第二資訊的值，從至少一個候選序列中選擇第二加擾序列，根據第二加擾序列對PSBCH進行加擾。
本發明的一可選地實施例中，根據第一加擾序列對PSBCH進行加擾的步驟包括： 通過第一加擾序列，對PSBCH載荷位元序列進行加擾；其中，PSBCH載荷位元序列是PSBCH中的(如廣播消息的PSBCH)載荷經過交織後生成的。也就是說，第一加擾發生在PSBCH載荷位元序列的交織之後。
本發明的一可選地實施例中，根據第二加擾序列對PSBCH進行加擾的步驟包括：通過第二加擾序列，對PSBCH序列進行加擾；其中，PSBCH序列是PSBCH中的(如廣播消息的PSBCH)載荷經交織和速率匹配後生成的。也就是說，第二加擾發生在PSBCH序列速率匹配之後。
其中，本發明實施例中第一資訊和/或第二資訊可以通過PSBCH的DMRS攜帶，也就是說，終端可通過檢測PSBCH的DMRS，獲得第一資訊和/或第二資訊。具體地，終端通過盲檢PSBCH的DMRS序列，獲取第一資訊和/或第二資訊。例如終端可通過檢測PSBCH的DMRS，獲得第二信號。
作為一種可選實施例，通過第一加擾序列對PSBCH進行加擾，包括：根據第一資訊，從第一候選序列集合中選擇一個序列，作為第一加擾序列，再通過第一加擾序列對PSBCH進行加擾。
可選地，第一候選序列集合中的候選序列的個數N1為2M1，M1為第一資訊中位元的數目。
可選地，第一候選序列集合中的每個序列都是第一序列的一個部分，或者，是第一序列的一個子序列。
作為一種可選實施例，通過第二加擾序列，對PSBCH進行加擾，包括：根據第二資訊，從第二候選序列集合中選擇一個序列，作為第二加擾序列，通過第二加擾序列對PSBCH進行加擾。
可選地，第二候選序列集合中的候選序列的個數N2為2M2，M2為第二資訊中位元的數目。
可選地，第二候選序列集合中的每個序列都是第二序列的一個部分，或者，是第二序列的一個子序列。
值得指出的是，第一候選序列集合可以與第二候選序列集合相同，亦可以不同，本發明實施例對此不作特別限定。相似地，第一序列和第二序列可以相同也可以不同，第一序列和/或第二序列可以為偽隨機序列。另外，本發明實施例中所提及的N、M、N1、M1、N2、M2均為正整數。
為了進一步提高靈活性，本發明的上述實施例中，步驟11可以包括：根據系統組態，確定對PSBCH的加擾方式，不同的系統組態可選擇不同的加擾方式。
例如，根據系統組態，確定對PSBCH進行至少一次加擾，當確定對PSBCH進行多次加擾時，每次加擾過程所採用的加擾方式可以相同，亦可以不同。這樣根據系統組態來靈活確定PSBCH的加擾方式，提升了PSBCH加擾流程配置的靈活性，適用於不同的場景，從而提高了PSBCH解碼的成功率。
可選地，根據系統組態，確定對PSBCH進行至少一次加擾的步驟包括以下中的一項：在第一系統組態情況下，根據第一加擾序列對PSBCH進行加擾。可選地，在第一系統組態情況下，根據第一資訊的值，從至少一個候選序列中選擇第一加擾序列，根據第一加擾序列對PSBCH進行加擾。
在第二系統組態情況下，根據第一加擾序列對PSBCH進行加擾以及根據第二加擾序列對PSBCH進行加擾。可選地，在第二系統組態情況下， 根據第一資訊的值，從至少一個候選序列中選擇第一加擾序列，根據第一加擾序列對PSBCH進行加擾，再根據第二資訊的值，從至少一個候選序列中選擇第二加擾序列，根據第二加擾序列對PSBCH進行加擾。
在第三系統組態情況下，根據第二加擾序列對PSBCH進行加擾。可選地，在第三系統組態情況下，根據第二資訊的值，從至少一個候選序列中選擇第二加擾序列，根據第二加擾序列對PSBCH進行加擾。
以系統組態包括PSBCH的工作頻帶為例，終端可根據PSBCH的工作頻帶，確定對PSBCH加擾。例如PSBCH的工作頻帶為頻段1(Frequency Range1，FR1)時，僅需要做波束重複，而不需要做波束掃描，波束重複情況下所有發送的S-SSB都可以進行合併後PSBCH解碼，為了方便合併，根據第一加擾序列對PSBCH進行加擾。又例如當PSBCH的工作頻帶為頻段2(Frequency Range2，FR2)時，需要做波束掃描，就需要根據第一加擾序列對PSBCH進行加擾，再根據第二加擾序列對PSBCH進行加擾。
為了提高靈活性，不同的系統組態，加擾所採用的加擾序列的長度不同。以系統組態包括PSBCH的工作頻帶為例，PSBCH的工作頻帶為FR1時，加擾PSBCH的加擾序列的長度為M1，PSBCH的工作頻帶為FR2時，加擾PSBCH的加擾序列的長度為M2。
下面將進一步介紹上述加擾過程中的第一資訊和/或第二資訊，如與第一加擾過程相關的第一資訊，與第二加擾過程相關的第二資訊。第一資訊和/或第二資訊包括以下至少一項：直接無線訊框號(Direct Frame Number，DFN)的至少部分位元；直通鏈路同步廣播通道塊S-SSB索引號的至少部分位元；時槽編號的至少部分位元。
本發明實施例中的至少部分指的是部分或全部。例如DFN的至少部分位元為DFN最低有效位的第2位和第3位。S-SSB索引號的至少部分位元為S-SSB索引號的2或3個最低有效位。時槽編號的至少部分位元為時槽編號的2或3個最低有效位。這裡所說的時槽編號可以是為系統無線訊框(Systerm Frame，SF)或直接無線訊框(Direct Frame，DF)內的時槽編號。
在本發明的一些實施例中，在根據第一加擾序列對PSBCH進行加擾的過程中，特定位元不被加擾，如第一資訊中的DFN的至少部分位元、S-SSB索引號的至少部分位元和時槽編號的至少部分位元中的至少一項。具體地，第一資訊和/或指示S-SSB索引號的位元在第一加擾過程中不被加擾。可選地，在根據第一加擾序列對PSBCH進行加擾的過程中，第一資訊中指示DFN最低有效位第2位和第3位的位元和/或指示S-SSB索引號的位元在第一加擾過程中不被加擾。
以上介紹了本發明實施例的PSBCH的加擾方法中不同加擾方式，下面將結合具體示例對其做詳細說明。
示例一：
通過第一加擾序列，對PSBCH進行加擾，發送加擾後的PSBCH。具體地，根據第一資訊中至少部分位元的值，從候選序列中選擇第一加擾序列；再通過第一加擾序列，對PSBCH載荷位元序列進行加擾；其中，PSBCH載荷位元序列是PBSCH中的廣播消息的PBSCH載荷經過交織後生成的。
如圖2所示，終端生成廣播消息，產生PSBCH載荷，並經過交織處理，得到PSBCH載荷位元序列，再通過第一加擾序列對PSBCH載荷位元序列進行加擾。加擾後增加循環冗餘校驗(Cyclic Redundancy Check，CRC)並 進行Polar編碼，之後進行速率匹配，對於速率匹配後的PSBCH序列進行QPSK調製、資源映射，從而發送包含PSBCH的S-SSB。
本示例中的第一資訊包括以下至少一項：DFN的至少部分位元，如DFN最低有效位的第2位和第3位。
S-SSB索引號的至少部分位元，如S-SSB索引號的部分位元或全部位元；時槽編號的至少部分位元，如時槽編號的部分位元或全部位元。
候選序列與第一資訊相關，下面將結合不同的第一資訊為例，對第一加擾過程進行說明。
方式一、當第一資訊是指DFN最低有效位的第2位和第3位元位元時，根據這兩位元位元的值，從四個候選序列(或稱為候選子序列)中選擇一個作為第一加擾序列，並使用第一加擾序列對PSBCH載荷位元序列進行加擾。
假設DFN是10位元，比如是1101011101，那麼從最右側開始，最右側第1位就是最低有效位第1位位元，最右側第2位就是最低有效位第2位位元，以此類推，如表1所示。
Figure 109144167-A0305-02-0020-1
當第一資訊是指DFN最低有效位的第2位和第3位元時，根據DFN最低有效位元的第2位位元和第3位位元的值(1,0)，從四個候選子序列中選擇一個子序列，作為第一加擾序列，並使用第一加擾序列對PSBCH載荷位元序列進行加擾，是指：將PSBCH載荷位元序列a 0,a 1,a 2,a 3,...,a A-1加擾成位元序列a'0,a'1,a'2,a'3,...,a' A-1，其中a' i =(a i +s i )mod2並且i=0,1,...,A-1。A是PSBCH載荷的總位元數量。
s 0,s 1,s 2,s 3,...,s A-1按照以下流程產生：i=0；j=0；while i<A if a i 屬於代表S-SSB索引號的位元；或者是代表DFN最低有效位的第2位和第3位的位元s i =0；else s i =c(j+vM)；j=j+1；end if i=i+1；end while其中c(i)是偽隨機序列，並且以Cinit=SL-SSID進行初始化。M是參與加擾的PSBCH載荷位元數。在所述實施例中，c(i)是候選序列，而s i 是第一加擾序列，s i 是c(i)的一個子序列，或者說是c(i)序列中的一部分或一個分段。v根據表2使用發送PSBCH的DFN最低有效位的第2位和第3位的來確定。
表2：v值的確定方法
Figure 109144167-A0305-02-0022-2
方式二、當第一資訊為S-SSB索引號時，將PSBCH載荷位元序列a 0,a 1,a 2,a 3,...,a A-1加擾成位元序列a'0,a'1,a'2,a'3,...,a' A-1，其中a' i =(a i +s i )mod2並且i=0,1,...,A-1。A是PSBCH載荷的總位元數量。
s 0,s 1,s 2,s 3,...,s A-1按照以下流程產生：i=0；j=0；while i<A if a i 屬於代表S-SSB索引號的位元；或者是代表DFN最低有效位的第2位和第3位的位元s i =0；else s i =c(j+vM)；j=j+1；end if i=i+1；end while其中c(i)是偽隨機序列，並且以Cinit=SL-SSID進行初始化。M是參與加擾的PSBCH載荷位元數。在所述實施例中，c(i)是候選序列，而s i 是第一加擾序列，s i 是c(i)的一個子序列，或者說是c(i)序列中的一部分或一個分段，v=S-SSB索引號。
方式三、當第一資訊為時槽編號時，時槽編號是指系統無線訊框內的時槽編號，或者直接訊框內的時槽編號。將PSBCH載荷位元序列a 0,a 1,a 2,a 3,...,a A-1加擾成位元序列a'0,a'1,a'2,a'3,...,a' A-1，其中a' i =(a i +s i )mod2並且i=0,1,...,A-1。A是PSBCH載荷的總位元數量。
s 0,s 1,s 2,s 3,...,s A-1按照以下流程產生：i=0；j=0；while i<A if a i 屬於代表S-SSB索引號的位元；或者是代表DFN最低有效位的第2位和第3位的位元s i =0；else s i =c(j+vM)；j=j+1；end if i=i+1；end while其中c(i)是偽隨機序列，並且以Cinit=SL-SSID進行初始化。M是參與加擾的PSBCH載荷位元數。在所述實施例中，c(i)是候選序列，而s i 是第一加擾序列，s i 是c(i)的一個子序列，或者說是c(i)序列中的一部分或一個分段，v=時槽編號。
在該示例中，不同的系統組態，加擾所採用的第一加擾序列的長度不同。以系統組態包括PSBCH的工作頻帶為例，當PSBCH的工作頻帶屬於FR1時，其所使用的第一加擾序列的長度為M1，當PSBCH的工作頻帶屬於FR2時，其所使用的第一加擾序列的長度為M2，M1不等於M2。
示例二：
通過第一加擾序列，對PSBCH進行加擾，再通過第二加擾序列，對PSBCH進行加擾；發送加擾後的PSBCH。具體地，根據第一資訊的值，從候選序列中選擇第一加擾序列；再通過第一加擾序列，對PSBCH載荷位元序列進行加擾；其中，PSBCH載荷位元序列是PBSCH中的廣播消息的PBSCH載荷經過交織後生成的。然後根據第二資訊的值，從候選序列中選擇第二加擾序列；在通過第二加擾序列，對PSBCH序列進行加擾，其中，PSBCH序列是PSBCH中的廣播消息的PSBCH載荷經交織和速率匹配後生成的。
如圖3所示，終端生成廣播消息，產生PSBCH載荷，並經過交織處理，得到PSBCH載荷位元序列，再通過第一加擾序列對PSBCH載荷位元序列進行加擾。加擾後增加CRC並進行Polar編碼，之後進行速率匹配，對速率匹配後的PSBCH序列再通過第二加擾序列進行加擾，然後對加擾後的PSBCH序列進行QPSK調製、資源映射，從而發送包含PSBCH的S-SSB。
本示例中第一資訊與示例一中的第一資訊類似，第一加擾過程與示例一中的加擾過程類似，故不再贅述。本示例將具體介紹第二資訊和第二加擾過程。
本示例中的第二資訊包括以下至少一項：DFN的至少部分位元；S-SSB索引號的至少部分位元，如S-SSB索引號的兩個最低有效位位元或三個最低有效位元；時槽編號的至少部分位元，如時槽編號的兩個最低有效位位元或三個最低有效位元。
候選序列與第二資訊相關，下面將結合不同第二資訊為例，對第二加擾過程進行說明。
方式一、當第二資訊是指S-SSB索引號的兩個最低有效位元位元，根據這兩位元位元的值，從四個候選序列(或稱為候選子序列)中選擇一個作為第二加擾序列，並使用第二加擾序列對PSBCH序列進行加擾。當第二資訊是指S-SSB索引號的三個最低有效位元位元，根據這三位元位元的值，從八個候選序列(或稱為候選子序列)中選擇一個作為第二加擾序列，並使用第二加擾序列對PSBCH序列進行加擾。
假設S-SSB索引號是6位元，比如是111001，那麼從最右側開始，最右側第1位就是最低有效位第1位位元，最右側第2位就是最低有效位第2位位元，以此類推，如表3所示。
Figure 109144167-A0305-02-0025-4
當第二資訊是指S-SSB索引號的2或3個最低有效位元時，根據S-SSB索引號的2或3個最低有效位位元的值(0,1)或(0,0,1)，從4或8個候選子序列中選擇一個子序列，作為第二加擾序列，並使用第二加擾序列對PSBCH序列進行加擾，是指：對於PSBCH序列b(0),...,b(M bit-1)，其中M bit是PSBCH序列長度，通過下面的公式進行加擾，加擾後的序列為
Figure 109144167-A0305-02-0025-9
(0),...,
Figure 109144167-A0305-02-0025-10
(M bit-1)：
Figure 109144167-A0305-02-0025-3
 其中c(i)是偽隨機序列，並且通過c init=SL-SSID進行初始化。
方式二、當第一資訊為時槽編號時，時槽編號是指系統無線訊框內的時槽編號，或者直接訊框內的時槽編號。當第二資訊是指時槽編號的兩個最低有效位元位元，根據這兩位元位元的值，從四個候選序列(或稱為候選子序列)中選擇一個作為第二加擾序列，並使用第二加擾序列對PSBCH序列進行加擾。 當第二資訊是指時槽編號的三個最低有效位元位元，根據這三位元位元的值，從八個候選序列(或稱為候選子序列)中選擇一個作為第二加擾序列，並使用第二加擾序列對PSBCH序列進行加擾。
假設時槽編號是6位元，比如是111001，那麼從最右側開始，最右側第1位就是最低有效位第1位位元，最右側第2位就是最低有效位第2位位元，以此類推，如表4所示。
Figure 109144167-A0305-02-0026-6
當第二資訊是指時槽編號的2或3個最低有效位元時，根據時槽編號的2或3個最低有效位位元的值(0,1)或(0,0,1)，從4或8個候選子序列中選擇一個子序列，作為第二加擾序列，並使用第二加擾序列對PSBCH序列進行加擾，是指：對於PSBCH序列b(0),...,b(M bit-1)，其中M bit是PSBCH序列長度，通過下面的公式進行加擾，加擾後的序列為
Figure 109144167-A0305-02-0026-11
(0),...,
Figure 109144167-A0305-02-0026-12
(M bit-1)：
Figure 109144167-A0305-02-0026-7
 其中c(i)是偽隨機序列，並且通過c init=SL-SSID進行初始化。
在該示例中，不同的系統組態，第二資訊所包含的位元數不同。以系統組態包括PSBCH的工作頻帶為例，當PSBCH的工作頻帶屬於FR1時，v為S-SSB索引號的兩個最低有效位，或者，v為時槽編號的兩個最低有效位；當PSBCH的工作頻帶屬於FR2時，v為S-SSB索引號的三個最低有效位，或者，v為時槽編號的三個最低有效位。
示例三：
通過第二加擾序列，對PSBCH進行加擾；發送加擾後的PSBCH。具體地，根據第二資訊的值，從候選序列中選擇第二加擾序列；在通過第二加擾序列，對PSBCH序列進行加擾，其中，PSBCH序列是PSBCH中的廣播消息的PSBCH載荷經交織和速率匹配後生成的。
如圖4所示，終端生成廣播消息，產生PSBCH載荷，並經過交織處理，得到PSBCH載荷位元序列，然後增加CRC並進行Polar編碼，之後進行速率匹配，對速率匹配後的PSBCH序列再通過第二加擾序列進行加擾，然後對加擾後的PSBCH序列進行QPSK調製、資源映射，從而發送包含PSBCH的S-SSB。
本示例中第二資訊與示例二中的第二資訊類似，第二加擾過程與示例二中的加擾過程類似，故不再贅述。
示例四：
為了提高靈活性，根據系統組態，確定對PSBCH的加擾方式，不同的系統組態可選擇不同的加擾方式。例如根據系統組態，確定對PSBCH進行至少一次加擾，當確定對PSBCH進行多次加擾時，每次加擾過程所採用的加擾方式可以相同， 亦可以不同。這樣根據系統組態來靈活確定PSBCH的加擾方式，提升了PSBCH加擾流程配置的靈活性，適用於不同的場景，從而提高了PSBCH解碼的成功率。
如圖3所示，第一加擾過程發生在PSBCH載荷位元序列的交織之後，而第二加擾過程發生PSBCH序列速率匹配之後。依據系統組態，PSBCH在被發送之前，可以僅僅經歷第一加擾過程，或者僅僅經歷第二加擾過程，或者需要經歷第一加擾過程和第二加擾過程。
一種實現方案是，根據PSBCH的工作頻帶屬於FR1或FR2來控制是否進行第一或第二加擾過程。當PSBCH的工作頻帶屬於FR1時，對PSBCH進行第一加擾過程；當PSBCH的工作頻帶屬於FR2時，對PSBCH進行第一加擾過程和第二加擾過程。
以上介紹了本發明實施例的PSBCH加擾方法，在對PSBCH加擾過程中，對於PSBCH中攜帶的定時資訊中的特定位元可不進行加擾處理，如：定時資訊中的至少部分位元、表示S-SSB索引號的位元等。具體地，在採用第一加擾序列對PSBCH載荷位元序列進行加擾時，可不對定時資訊中的至少部分位元、表示S-SSB索引號的位元等進行加擾。
在第一實施例中，終端通過加擾序列對實體直通鏈路廣播通道PSBCH進行加擾；發送加擾後的PSBCH。其中，加擾使用的加擾序列與PSBCH攜帶的定時資訊相關，這樣可降低直通鏈路中不同的同步簇之間的PSBCH通道之間的相互干擾，提高了PSBCH的解碼成功率，從而可降低終端的同步時延。
第二實施例
如圖5所示，本發明的實施例還提供一種終端50，包括：收發機51，處理器52，記憶體53，記憶體53上存有處理器52可執行的程式；處理器 執行程式時控制收發機51實現：發送直通鏈路同步信號塊S-SSB，S-SSB包含通過加擾序列加擾的PSBCH；其中，加擾序列是根據第一資訊與第二資訊中的至少一種資訊確定的，該第一資訊與該第二資訊中的至少一項資訊包括以下至少一項：直接無線訊框號DFN的至少部分位元；直通鏈路同步廣播通道塊S-SSB索引號的至少部分位元；時槽編號的至少部分位元。
可選地，第一資訊與第二資訊中的至少一種資訊由PSBCH載荷攜帶，或者，第一資訊與第二資訊中的至少一種資訊由PSBCH解調參考信號DMRS攜帶。
可選地，處理器52還用於：根據直通鏈路同步信號識別號SL-SSID，對加擾序列進行初始化。
可選地，處理器52還用於：通過第一加擾序列，對PSBCH進行加擾；或者，通過第二加擾序列，對PSBCH進行加擾；或者，通過第一加擾序列，對PSBCH進行加擾，再通過第二加擾序列，對PSBCH進行加擾；其中，第一加擾序列根據第一資訊確定，第二加擾序列根據第二資訊確定。
可選地，處理器52用於：通過第一加擾序列，對PSBCH載荷位元序列進行加擾；其中，PSBCH載荷位元序列是PSBCH中的載荷經過交織後生成的。
可選地，處理器52用於：通過第二加擾序列，對PSBCH序列進行加擾；其中，PSBCH序列是PSBCH中的載荷經交織和速率匹配後生成的。
可選地，處理器52具體用於：根據第一資訊，從第一候選序列集合中選擇一個序列，作為第一加擾序列，通過第一加擾序列對PSBCH進行加擾。
可選地，第一候選序列集合中的每個序列都是第一序列的一個部分，或者，是第一序列的一個子序列。
可選地，處理器具體用於：根據第二資訊，從第二候選序列集合中選擇一個序列，作為第二加擾序列，通過第二加擾序列對PSBCH進行加擾。
可選地，第二候選序列集合中的候選序列的個數N2為2M2，M2為第二資訊中位元的數目。
可選地，第二候選序列集合中的每個序列都是第二序列的一個部分，或者，是第二序列的一個子序列。
可選地，DFN的至少部分位元為DFN最低有效位的第2位和第3位。
可選地，S-SSB索引號的至少部分位元為S-SSB索引號的2個或3個最低有效位。
可選地，時槽編號的至少部分位元為時槽編號的2個或3個最低有效位。
可選地，時槽編號為系統無線訊框或直接無線訊框內的時槽編號。
可選地，在對PSBCH進行加擾的過程中，第一資訊中的DFN的至少部分位元、S-SSB索引號的至少部分位元和時槽編號的至少部分位元中的至少一項資訊不被加擾。
需要說明的是，所述實施例中的終端是與上述圖1所示的方法對應的終端，上述各實施例中的實現方式均適用於該終端的實施例中，也能達到相同的技術效果。該終端中，收發機51與記憶體53，以及收發機51與處理器52均可以通過匯流排介面通訊連接，處理器52的功能也可以由收發機51實現，收發機51的功能也可以由處理器52實現。在此需要說明的是，本發明實施例提供的上述終端，能夠實現上述方法實施例所實現的所有方法步驟，且能夠達到相同的技術效果，在此不再對本實施例中與方法實施例相同的部分及有益效果進行具體贅述。
第三實施例
如圖6所示，本發明的實施例還提供一種資訊發送裝置，應用於終端，該資訊發送裝置60包括以下功能模組：發送模組61，用於發送直通鏈路同步信號塊S-SSB，S-SSB包含通過加擾序列加擾的PSBCH；其中，加擾序列是根據第一資訊與第二資訊中的至少一種資訊確定的，該第一資訊與該第二資訊中的至少一項資訊包括以下至少一項：直接無線訊框號DFN的至少部分位元；直通鏈路同步廣播通道塊S-SSB索引號的至少部分位元；時槽編號的至少部分位元。
可選地，第一資訊與第二資訊中的至少一種資訊由PSBCH載荷攜帶，或者，第一資訊與第二資訊中的至少一種資訊由PSBCH解調參考信號DMRS攜帶。
可選地，該資訊發送裝置60還包括：初始化模組，用於根據直通鏈路同步信號識別號SL-SSID，對加擾序列進行初始化。
可選地，該資訊發送裝置60還包括：加擾模組62，該加擾模組62包括：第一加擾子模組，用於通過第一加擾序列，對PSBCH進行加擾；或者，第二加擾子模組，用於通過第二加擾序列，對PSBCH進行加擾；或者，第三加擾子模組，用於通過第一加擾序列，對PSBCH進行加擾，再通過第二加擾序列，對PSBCH進行加擾；其中，第一加擾序列根據第一資訊確定，第二加擾序列根據第二資訊確定。
可選地，第一加擾子模組具體用於：通過第一加擾序列，對PSBCH載荷位元序列進行加擾；其中，PSBCH載荷位元序列是PSBCH中的載荷經過交織後生成的。
可選地，第二加擾子模組用於通過第二加擾序列，對PSBCH序列進行加擾；其中，PSBCH序列是PSBCH中的載荷經交織和速率匹配後生成的。
可選地，加擾模組62具體用於：根據第一資訊，從第一候選序列中選擇一個序列，作為第一加擾序列，通過第一加擾序列對PSBCH進行加擾。
可選地，第一候選序列集合中的候選序列的個數N1為2M1，M1為第一資訊中位元的數目。
可選地，第一候選序列集合中的每個序列都是第一序列的一個部分，或者，是第一序列的一個子序列。
可選地，加擾模組62具體用於：根據第二資訊，從第二候選序列集合中選擇一個序列，作為第二加擾序列，通過第二加擾序列對PSBCH進行加擾。
可選地，第二候選序列集合中的候選序列的個數N2為2M2，M2為第二資訊中位元的數目。
可選地，第二候選序列集合中的每個序列都是第二序列的一個部分，或者，是第二序列的一個子序列。
可選地，DFN的至少部分位元為DFN最低有效位的第2位和第3位。
可選地，S-SSB索引號的至少部分位元為S-SSB索引號的2或3個最低有效位。
可選地，時槽編號的至少部分位元為時槽編號的2或3個最低有效位。
可選地，時槽編號為系統無線訊框或直接無線訊框內的時槽編號。
可選地，在根據第一加擾序列對PSBCH進行加擾的過程中，第一資訊中的DFN的至少部分位元、S-SSB索引號的至少部分位元和時槽編號的至少部分位元中的至少一項資訊不被加擾。
需要說明的是，所述實施例中的裝置是與上述圖1所示的方法對應的裝置，上述各實施例中的實現方式均適用於所述裝置的實施例中，也能達到相同的技術效果。所述裝置還可以包括處理模組等，用於對發送模組發送的資訊進行處理等。在此需要說明的是，本發明實施例提供的上述裝置，能夠實現上述方法實施例所實現的所有方法步驟，且能夠達到相同的技術效果，在此不再對本實施例中與方法實施例相同的部分及有益效果進行具體贅述。
第四實施例
如圖7所示，本發明實施例還提供了一種資訊接收方法，應用於終端，該方法可以包括以下步驟：步驟71：接收直通鏈路同步信號塊S-SSB，S-SSB包含通過加擾序列加擾的PSBCH。其中，加擾序列是第一資訊與第二資訊中的至少一種資訊確定的，該第一資訊與該第二資訊中的至少一項資訊包括以下至少一項：直接無線訊框號DFN的至少部分位元；直通鏈路同步廣播通道塊S-SSB索引號的至少部分位元；時槽編號的至少部分位元。其中，第一資訊和第二資訊可以是S-SSB攜帶的目標資訊(如PSBCH攜帶的定時資訊)中的至少部分位元。具體地，加擾序列可以根據PSBCH中攜帶的定時資訊確定。值得指出的是，PSBCH中還可包括：時域配置資訊(如子訊框配置資訊)、頻域配置資訊(如頻寬資訊、子載波間隔資訊等)、覆蓋指示資訊(如同步簇資訊)等內容。在NR V2X中，PSBCH包含於S-SSB中，也就是說，S-SSB包含PSBCH，步驟12還可理解為發送S-SSB，該S-SSB包含加擾後的PSBCH。
進一步地，該方法還包括：通過加擾序列(或稱為解擾)對S-SSB中的PSBCH進行解擾。其中，解擾過程是上述第一實施例中加擾過程的逆過程，當發送側終端採用第一加擾過程對PSBCH進行加擾時，接收側的終端採用第一解擾過程解擾S-SSB中的PSBCH。當發送側終端採用第二加擾過程對PSBCH進行加擾時，接收側的終端採用第二解擾過程解擾S-SSB中的PSBCH。當發送側終端採用第一加擾過程和第二加擾過程對PSBCH進行加擾時，接收側的終端採用第一解擾過程和第二解擾過程來解擾S-SSB中的PSBCH。值得指出的是，接收側終端實施例中所涉及的第一資訊、第二資訊與第一實施例中所提及的第 一資訊、第二資訊類似，及第一實施例中的第一資訊、第二資訊的選擇方式、加擾序列的選擇方式均適用於所述實施例，故在此不再贅述。
發送側終端發送通過加擾序列加擾後的PSBCH，接收側採用相應的加擾序列對PSBCH進行解擾，這樣可降低直通鏈路中不同的同步簇之間的PSBCH通道之間的相互干擾，提高了PSBCH的解碼成功率，從而可降低終端的同步時延。
第五實施例
如圖8所示，本發明的實施例還提供一種終端80，包括：收發機81，處理器82，記憶體83，記憶體83上存有處理器82可執行的程式；處理器執行程式時控制收發機81實現：接收直通鏈路同步信號塊S-SSB，S-SSB包含通過加擾序列加擾的PSBCH；其中，加擾序列是根據第一資訊與第二資訊中的至少一種資訊確定的，該第一資訊與該第二資訊中的至少一項資訊包括以下至少一項：直接無線訊框號DFN的至少部分位元；直通鏈路同步廣播通道塊S-SSB索引號的至少部分位元；時槽編號的至少部分位元。
可選地，處理器82還用於：通過加擾序列對S-SSB中的PSBCH進行解擾。
需要說明的是，所述實施例中的終端是與上述圖7所示的方法對應的終端，上述各實施例中的實現方式均適用於所述終端的實施例中，也能達到相同的技術效果。所述終端中，收發機81與記憶體83，以及收發機81與處理器82均可以通過匯流排介面通訊連接，處理器82的功能也可以由收發機81實現，收發機81的功能也可以由處理器82實現。在此需要說明的是，本發明實施例提供的上述終端，能夠實現上述方法實施例所實現的所有方法步驟，且能夠達 到相同的技術效果，在此不再對本實施例中與方法實施例相同的部分及有益效果進行具體贅述。
第六實施例
如圖9所示，本發明的實施例還提供一種資訊接收裝置，應用於終端，該資訊接收裝置90包括以下功能模組：接收模組91，用於接收直通鏈路同步信號塊S-SSB，S-SSB包含通過加擾序列加擾的PSBCH；其中，加擾序列是根據第一資訊與第二資訊中的至少一種資訊確定的，該第一資訊與該第二資訊中的至少一項資訊包括以下至少一項：直接無線訊框號DFN的至少部分位元；直通鏈路同步廣播通道塊S-SSB索引號的至少部分位元；時槽編號的至少部分位元。
其中，該資訊接收裝置90還包括：解擾模組92，用於通過加擾序列對S-SSB中的PSBCH進行解擾。
需要說明的是，所述實施例中的裝置是與上述圖7所示的方法對應的裝置，上述各實施例中的實現方式均適用於該裝置的實施例中，也能達到相同的技術效果。該裝置還可以包括處理模組等，用於對發送模組發送的資訊進行處理等。在此需要說明的是，本發明實施例提供的上述裝置，能夠實現上述方法實施例所實現的所有方法步驟，且能夠達到相同的技術效果，在此不再對本實施例中與方法實施例相同的部分及有益效果進行具體贅述。
本發明的實施例還提供一種處理器可讀存儲介質，該處理器可讀存儲介質存儲有處理器可執行指令，該處理器可執行指令用於使該處理器執行如上圖1或圖7的方法上述方法實施例中的所有實現方式均適用於所述實施例中，也能達到相同的技術效果。
本領域具通常知識者可以意識到，結合本發明中所公開的實施例描述的各示例的單元及演算法步驟，能夠以電子硬體、或者電腦軟體和電子硬體的結合來實現。這些功能究竟以硬體還是軟體方式來執行，取決於技術方案的特定應用和設計約束條件。專業技術人員可以對每個特定的應用來使用不同方法來實現所描述的功能，但是這種實現不應認為超出本發明的範圍。
所屬領域的技術人員可以清楚地瞭解到，為描述的方便和簡潔，上述描述的系統、裝置和單元的具體工作過程，可以參考前述方法實施例中的對應過程，在此不再贅述。
在本發明所提供的實施例中，應該理解到，所揭露的裝置和方法，可以通過其它的方式實現。例如，以上所描述的裝置實施例僅僅是示意性的，例如，所述單元的劃分，僅僅為一種邏輯功能劃分，實際實現時可以有另外的劃分方式，例如多個單元或元件可以結合或者可以集成到另一個系統，或一些特徵可以忽略，或不執行。另一點，所顯示或討論的相互之間的耦合或直接耦合或通信連接可以是通過一些介面，裝置或單元的間接耦合或通信連接，可以是電性，機械或其它的形式。
該作為分離部件說明的單元可以是或者也可以不是實體上分開的，作為單元顯示的部件可以是或者也可以不是實體單元，即可以位於一個地方，或者也可以分佈到多個網路單元上。可以根據實際的需要選擇其中的部分或者全部單元來實現本實施例方案的目的。
另外，在本發明各個實施例中的各功能單元可以集成在一個處理單元中，也可以是各個單元單獨實體存在，也可以兩個或兩個以上單元集成在一個單元中。
所述功能如果以軟體功能單元的形式實現並作為獨立的產品銷售或使用時，可以存儲在一個電腦可讀取存儲介質中。基於這樣的理解，本發明的技術方案本質上或者說對相關技術做出貢獻的部分或者所述技術方案的部分可以以軟體產品的形式體現出來，所述電腦軟體產品存儲在一個存儲介質中，包括若干指令用以使得一台電腦設備(可以是個人電腦，伺服器，或者網路設備等)執行本發明各個實施例所述方法的全部或部分步驟。而前述的存儲介質包括：USB碟、行動硬碟、ROM、RAM、磁碟或者光碟等各種可以存儲程式碼的介質。
此外，需要指出的是，在本發明的裝置和方法中，顯然，各部件或各步驟是可以分解和/或重新組合的。這些分解和/或重新組合應視為本發明的等效方案。並且，執行上述系列處理的步驟可以自然地按照說明的順序按時間循序執行，但是並不需要一定按照時間循序執行，某些步驟可以並行或彼此獨立地執行。對本領域的具通常知識者而言，能夠理解本發明的方法和裝置的全部或者任何步驟或者部件，可以在任何計算裝置(包括處理器、存儲介質等)或者計算裝置的網路中，以硬體、固件、軟體或者它們的組合加以實現，這是本領域具通常知識者在閱讀了本發明的說明的情況下運用他們的基本程式設計技能就能實現的。
因此，本發明的目的還可以通過在任何計算裝置上運行一個程式或者一組程式來實現。所述計算裝置可以是公知的通用裝置。因此，本發明的目的也可以僅僅通過提供包含實現所述方法或者裝置的程式碼的程式產品來實現。也就是說，這樣的程式產品也構成本發明，並且存儲有這樣的程式產品的存儲介質也構成本發明。顯然，所述存儲介質可以是任何公知的存儲介質或者將來所開發出來的任何存儲介質。還需要指出的是，在本發明的裝置和方法中，顯然，各 部件或各步驟是可以分解和/或重新組合的。這些分解和/或重新組合應視為本發明的等效方案。並且，執行上述系列處理的步驟可以自然地按照說明的順序按時間循序執行，但是並不需要一定按照時間循序執行。某些步驟可以並行或彼此獨立地執行。
需要說明的是，應理解以上網路設備和終端的各個模組的劃分僅僅是一種邏輯功能的劃分，實際實現時可以全部或部分集成到一個實體實體上，也可以實體上分開。且這些模組可以全部以軟體通過處理元件調用的形式實現；也可以全部以硬體的形式實現；還可以部分模組通過處理元件調用軟體的形式實現，部分模組通過硬體的形式實現。例如，確定模組可以為單獨設立的處理元件，也可以集成在上述裝置的某一個晶片中實現，此外，也可以以程式碼的形式存儲於上述裝置的記憶體中，由上述裝置的某一個處理元件調用並執行以上確定模組的功能。其它模組的實現與之類似。此外這些模組全部或部分可以集成在一起，也可以獨立實現。這裡所述的處理元件可以是一種積體電路，具有信號的處理能力。在實現過程中，上述方法的各步驟或以上各個模組可以通過處理器元件中的硬體的集成邏輯電路或者軟體形式的指令完成。
例如，各個模組、單元、子單元或子模組可以是被配置成實施以上方法的一個或多個積體電路，例如：一個或多個特定積體電路(Application Specific Integrated Circuit，ASIC)，或，一個或多個微處理器(digital signal processor，DSP)，或，一個或者多個現場可程式設計閘陣列(Field Programmable Gate Array，FPGA)等。再如，當以上某個模組通過處理元件調度程式碼的形式實現時，所述處理元件可以是通用處理器，例如中央處理器(Central Processing Unit，CPU) 或其它可以調用程式碼的處理器。再如，這些模組可以集成在一起，以片上系統(system-on-a-chip，SOC)的形式實現。
本發明的說明書和申請專利範圍中的術語“第一”、“第二”等是用於區別類似的物件，而不必用於描述特定的順序或先後次序。應該理解這樣使用的資料在適當情況下可以互換，以便這裡描述的本發明的實施例，例如除了在這裡圖示或描述的那些以外的順序實施。此外，術語“包括”和“具有”以及他們的任何變形，意圖在於覆蓋不排他的包含，例如，包含了一系列步驟或單元的過程、方法、系統、產品或設備不必限於清楚地列出的那些步驟或單元，而是可包括沒有清楚地列出的或對於這些過程、方法、產品或設備固有的其它步驟或單元。此外，說明書以及申請專利範圍求中使用“和/或”表示所連線物件的至少其中之一，例如A和/或B和/或C，表示包含單獨A，單獨B，單獨C，以及A和B都存在，B和C都存在，A和C都存在，以及A、B和C都存在的7種情況。類似地，本說明書以及申請專利範圍中使用“A和B中的至少一個”應理解為“單獨A，單獨B，或A和B都存在”。
以上僅為本發明之較佳實施例，並非用來限定本發明之實施範圍，如果不脫離本發明之精神和範圍，對本發明進行修改或者等同替換，均應涵蓋在本發明申請專利範圍的保護範圍當中。
11:步驟

Claims (21)

  1. 一種資訊發送方法，應用於終端，包括：發送直通鏈路同步信號塊S-SSB，該S-SSB包含通過加擾序列加擾的實體直通鏈路廣播通道PSBCH；其中，該加擾序列是根據第一資訊與第二資訊中的至少一種資訊確定的，該第一資訊與該第二資訊中的至少一項資訊包括以下至少一項：直通鏈路同步廣播通道塊S-SSB索引號的至少部分位元；時槽編號的至少部分位元；其中，在對PSBCH進行加擾的過程中，該第一資訊中的S-SSB索引號的至少部分位元和時槽編號的至少部分位元中的至少一項資訊不被加擾。
  2. 如申請專利範圍第1項所述之資訊發送方法，該第一資訊與第二資訊中的至少一種資訊由PSBCH載荷攜帶，或者，該第一資訊與第二資訊中的至少一種資訊由PSBCH解調參考信號DMRS攜帶。
  3. 如申請專利範圍第1項所述之資訊發送方法，還包括：根據直通鏈路同步信號識別號SL-SSID，對該加擾序列進行初始化。
  4. 如申請專利範圍第1項所述之資訊發送方法，其中，通過加擾序列加擾PSBCH，包括：通過第一加擾序列，對該PSBCH進行加擾；或者， 通過第二加擾序列，對該PSBCH進行加擾；或者，通過該第一加擾序列，對該PSBCH進行加擾，再通過該第二加擾序列，對該PSBCH進行加擾；其中，該第一加擾序列根據該第一資訊確定，該第二加擾序列根據該第二資訊確定。
  5. 如申請專利範圍第4項所述之資訊發送方法，其中，通過該第一加擾序列，對該PSBCH進行加擾，包括：通過該第一加擾序列，對PSBCH載荷位元序列進行加擾；其中，該PSBCH載荷位元序列是該PSBCH中的載荷經過交織後生成的；通過該第二加擾序列，對該PSBCH進行加擾，包括：通過該第二加擾序列，對PSBCH序列進行加擾；其中，該PSBCH序列是該PSBCH中的載荷經交織和速率匹配後生成的。
  6. 如申請專利範圍第4項所述之資訊發送方法，其中，通過第一加擾序列，對該PSBCH進行加擾，包括：根據該第一資訊，從第一候選序列集合中選擇一個序列，作為該第一加擾序列，通過該第一加擾序列對PSBCH進行加擾；和/或，通過第二加擾序列，對該PSBCH進行加擾，包括：根據該第二資訊，從第二候選序列集合中選擇一個序列，作為該第二加擾序列，通過該第二加擾序列對PSBCH進行加擾； 其中，該第一候選序列集合中的候選序列的個數N1為2M1，M1為該第一資訊中位元的數目；其中，該第一候選序列集合中的每個序列都是第一序列的一個部分，或者，是第一序列的一個子序列。
  7. 如申請專利範圍第6項所述之資訊發送方法，其中，該第二候選序列集合中的候選序列的個數N2為2M2，M2為該第二資訊中位元的數目；該第二候選序列集合中的每個序列都是第二序列的一個部分，或者，是第二序列的一個子序列。
  8. 如申請專利範圍第1項所述之資訊發送方法，其中，該DFN的至少部分位元為該DFN最低有效位的第2位和第3位；和/或，該S-SSB索引號的至少部分位元為該S-SSB索引號的2個或3個最低有效位；和/或，該時槽編號的至少部分位元為該時槽編號的2個或3個最低有效位；和/或，該時槽編號為系統無線訊框或直接無線訊框內的時槽編號。
  9. 一種資訊接收方法，應用於終端，包括：接收直通鏈路同步信號塊S-SSB，該S-SSB包含通過加擾序列加擾的PSBCH；其中，該加擾序列是根據第一資訊與第二資訊中的至少一種資訊確定的，該第一資訊與該第二資訊中的至少一項資訊包括以下至少一項：直通鏈路同步廣播通道塊S-SSB索引號的至少部分位元； 時槽編號的至少部分位元；其中，在對PSBCH進行加擾的過程中，該第一資訊中的S-SSB索引號的至少部分位元和時槽編號的至少部分位元中的至少一項資訊不被加擾。
  10. 如申請專利範圍第9項所述之資訊接收方法，還包括：通過該加擾序列對該S-SSB中的PSBCH進行解擾。
  11. 一種資訊發送終端，包括：收發機，處理器，記憶體，該記憶體上存有該處理器可執行的程式；該處理器執行該程式時控制該收發機實現：發送直通鏈路同步信號塊S-SSB，該S-SSB包含通過加擾序列加擾的PSBCH；其中，該加擾序列是根據第一資訊與第二資訊中的至少一種資訊確定的，該第一資訊與該第二資訊中的至少一項資訊包括以下至少一項：直通鏈路同步廣播通道塊S-SSB索引號的至少部分位元；時槽編號的至少部分位元；其中，在對PSBCH進行加擾的過程中，該第一資訊中的S-SSB索引號的至少部分位元和時槽編號的至少部分位元中的至少一項資訊不被加擾。
  12. 如申請專利範圍第11項所述之終端，其中，該第一資訊與第二資訊中的至少一種資訊由PSBCH載荷攜帶，或者，該第一資訊與第二資訊中的至少一種資訊由PSBCH解調參考信號DMRS攜帶。
  13. 如申請專利範圍第11項所述之終端，其中，該處理器用於：根據直通鏈路同步信號識別號SL-SSID，對該加擾序列進行初始化。
  14. 如申請專利範圍第11項所述之終端，其中，該處理器具體用於：通過第一加擾序列，對該PSBCH進行加擾；或者，通過第二加擾序列，對該PSBCH進行加擾；或者，通過該第一加擾序列，對該PSBCH進行加擾，再通過該第二加擾序列，對該PSBCH進行加擾；其中，該第一加擾序列根據該第一資訊確定，該第二加擾序列根據該第二資訊確定。
  15. 如申請專利範圍第14項所述之終端，其中，該處理器用於：通過該第一加擾序列，對PSBCH載荷位元序列進行加擾；其中，該PSBCH載荷位元序列是該PSBCH中的載荷經過交織後生成的；通過該第二加擾序列，對PSBCH序列進行加擾；其中，該PSBCH序列是該PSBCH中的載荷經交織和速率匹配後生成的。
  16. 如申請專利範圍第14項所述之終端，其中，該處理器具體用於：根據該第一資訊，從第一候選序列集合中選擇一個序列，作為該 第一加擾序列，通過該第一加擾序列對PSBCH進行加擾；和/或，根據該第二資訊，從第二候選序列集合中選擇一個序列，作為該第二加擾序列，通過該第二加擾序列對PSBCH進行加擾；其中，該第一候選序列集合中的候選序列的個數N1為2M1，M1為該第一資訊中位元的數目；該第一候選序列集合中的每個序列都是第一序列的一個部分，或者，是第一序列的一個子序列。
  17. 如申請專利範圍第16項所述之終端，其中，該第二候選序列集合中的候選序列的個數N2為2M2，M2為該第二資訊中位元的數目；該第二候選序列集合中的每個序列都是第二序列的一個部分，或者，是第二序列的一個子序列。
  18. 如申請專利範圍第11項所述之終端，其中，該DFN的至少部分位元為該DFN最低有效位的第2位和第3位；和/或，該S-SSB索引號的至少部分位元為該S-SSB索引號的2個或3個最低有效位；和/或，該時槽編號的至少部分位元為該時槽編號的2個或3個最低有效位；和/或，該時槽編號為系統無線訊框或直接無線訊框內的時槽編號。
  19. 一種資訊接收終端，包括：收發機，處理器，記憶體，該記憶體上存有該處理器可執行的程式；該處理器執行該程式時控制該收 發機實現：接收直通鏈路同步信號塊S-SSB，該S-SSB包含通過加擾序列加擾的PSBCH；其中，該加擾序列是根據第一資訊與第二資訊中的至少一種資訊確定的，該第一資訊與該第二資訊中的至少一項資訊包括以下至少一項：直通鏈路同步廣播通道塊S-SSB索引號的至少部分位元；時槽編號的至少部分位元；其中，在對PSBCH進行加擾的過程中，該第一資訊中的S-SSB索引號的至少部分位元和時槽編號的至少部分位元中的至少一項資訊不被加擾。
  20. 如申請專利範圍第19項所述之終端，其中，該處理器用於：通過該加擾序列對該S-SSB中的PSBCH進行解擾。
  21. 一種處理器可讀存儲介質，該處理器可讀存儲介質存儲有處理器可執行指令，該處理器可執行指令用於使該處理器執行如申請專利範圍第1至8項中任一項所述之資訊發送方法，或執行如申請專利範圍第9或10項所述之資訊接收方法。
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