TWI816198B - 電致發光顯示裝置 - Google Patents

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李聖恩
金廷炫
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南韓商樂金顯示科技股份有限公司
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Abstract

一種電致發光顯示裝置包括像素、驅動電壓產生電路及感測電路，像素用於基於顯示資料電壓與第一參考電壓之間的差值顯示影像，驅動電壓產生電路用於透過資料線提供顯示資料電壓至像素，感測電路用於透過感測線提供第一參考電壓至像素。感測電路包括感測通道終端、開關以及取樣電路。感測通道終端耦接感測線，開關耦接於感測通道終端與第一參考電壓的輸入終端之間，取樣電路用於感測在垂直空白時段已從第一參考電壓變成的感測線的電壓，其中電壓獨立於像素的多個驅動特性，開關在垂直空白時段被關斷。

Description

電致發光顯示裝置
本公開係關於一種電致發光顯示裝置。
在主動矩陣（active matrix）類型的電致發光（electroluminescent）顯示裝置中，各包括發光元件及驅動元件的像素被佈置成一矩陣形式，且由像素呈現的影像的亮度係響應於視訊資料的灰階而被控制。驅動元件根據施加在其閘極電極與源極電極（下稱「閘極—源極電極」）之間的電壓控制像素電流流過發光裝置。發光元件的發光強度及螢幕的亮度係根據像素電流決定。
驅動元件的閾值電壓及電子移動率（electron mobility）及發光元件的工作點電壓（或導通電壓）決定了像素的驅動特性，並因此他們在所有的像素中需為一致。然而，像素的驅動特性可能因各種因素而變化，例如製程及劣化特性。這樣的驅動特性變化導致亮度偏差，增加了顯示令人愉悅的影像的難度。
現有技術中已存在一種用以透過感測線感測及補償像素之間的驅動特性差，以補償發像素間的亮度偏差的補償技術。
發明人已了解感測線的缺陷會使感測值及從感測值導出的補償值失真。因此，共享感測線的像素的驅動可能會被過度地或不足地補償，分別導致顯示亮線或暗線。
據此，本公開旨在提出實質上排除因相關技藝的限制或缺點導致的一或多個問題的電致發光顯示裝置。
本公開的技術功效為提供電致發光顯示裝置，用於補償感測線之間的充電電壓的持續性（sustainability）差，以改善影像品質。
為了達成這些技術功效及其他優點，並且根據本公開的目的，如本文所實施且廣泛地描述的，一種電致發光顯示裝置，包括：一像素，用於基於一顯示資料電壓與一第一參考電壓之間的差值顯示一影像，一驅動電壓產生電路，用於透過一資料線提供該顯示資料電壓至該像素，一感測電路，用於透過一感測線提供該第一參考電壓至該像素。該感測電路包括：一感測通道終端，耦接該感測線，一開關，耦接於該感測通道終端與該第一參考電壓的一輸入終端之間，以及一取樣電路，用於感測在一垂直空白時段已從該第一參考電壓變成的該感測線的一電壓，其中該電壓獨立於該像素的多個驅動特性，該開關在該垂直空白時段被關斷。
參考以下結合圖式詳細描述的實施例，本公開的優點及特徵以及其實現方式將變得顯而易見。然而，本公開不限於下文公開的實施例，並且可以以許多不同的形式實施。相反的，提供這些示例性實施例是為了使本公開內容為詳細及完整，並將向本領域具有通常知識者充分傳達本公開的範圍。
為了描述本公開的各種實施例而在圖式中示出的形狀、尺寸、比例、角度、數量等僅作為示例而示出，且因此，本公開是不限於圖中的圖示。在整個說明書中，相同或極其相似的元件由相同的附圖符號表示。另外，在本公開的描述中，當相關已知技術可能使本公開的主題不清楚時，將省略對其的詳細描述。在本說明書中，當使用術語「包含」、「包括」等時，除非使用術語「僅」，否則可以加入其他元件。除非上下文另有明確指示，否則以單數形式描述的元件旨在包括多個元件。
在對包括在本公開的各種實施例中的構成元件的解釋中，即使沒有對其的明確描述，構成的元件也被解釋為包括誤差範圍。
在本公開的各種實施例的描述中，當描述位置關係時，例如，當使用「上」、「上方」、「下方」、「旁邊」等來描述兩個部件之間的位置關係時，一個或多個其他部件可以位於兩個部件之間，除非使用術語「直接」或「緊接」。
雖然例如「第一」及「第二」的術語可用於描述各種元件，這些術語僅用於分辨彼此相同或相似元件。因此，在本說明書中，除非另有說明，在本公開的技術範圍內，由「第一」修飾的元件可以與由「第二」修飾的元件相同。
在本公開中，形成在顯示面板的基板上的一像素電路可實現為n型金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistor，MOSFET）結構的薄膜電晶體（thin film transistor，TFT），或為p型的MOSFET結構。薄膜電晶體為三電極元件，包括閘極、源極及汲極。源極為提供載子（carrier）至電晶體的電極。載子從薄膜電晶體中的源極流出。汲極為載子從其被釋放到外部的電極。亦即，在MOSFET中，載子從源極流向汲極。在n型薄膜電晶體（NMOS）的情況下，載子為電子，並因此源極電壓低於汲極電壓，使電子可從源極流向汲極。由於在n型電晶體中，電子從源極流向汲極，電流從汲極流向源極。相反的，在p型薄膜電晶體（PMOS）中，載子為電洞，且因此源極電壓高於汲極電壓，使電洞可從源極流向汲極。由於在p型電晶體中，電洞從源極流向汲極，電流從源極流向汲極。應理解的是，MOSFET的源極及汲極並非固定的。舉例而言，MOSFET的源極及汲極可根據施加的電壓而改變。
在本公開中，薄膜電晶體的半導體層可由氧化物、非晶矽（amorphous silicon）及多晶矽（polysilicon）的至少一者形成。
在下文中，將參考附圖說明本公開的實施例。在以下的說明中，當可能模糊本公開的主題時，將省略併入本文的已知的功能與配置的細部描述。
圖1係依據本公開一實施例所繪示的電致發光顯示裝置的圖，而圖2係繪示包括在圖1的顯示面板中的像素陣列的例子的圖。
參考圖1及圖2，根據本公開一實施例的電致發光顯示裝置包括一顯示面板10、一驅動積體電路20、一補償積體電路30、一主機系統40、一儲存記憶體50及一電力電路60。用於驅動顯示面板10的面板驅動電路包括一閘極驅動電路15及一資料驅動電路25，其中閘極驅動電路15包括在顯示面板10中，資料驅動電路25包括在驅動積體電路20中。
顯示面板10包括多條像素線PNL1到PNL4，且每一像素線包括多個像素PXL及多條訊號線。本公開說明的「像素線」非訊號線，且是表示在閘極線延伸的方向上彼此相鄰的一組像素PXL及訊號線。訊號線可包括資料線140、參考電壓線150、閘極線對160及162及高位準電力線PWL，資料線140用於提供一顯示資料電壓VDIS及一感測資料電壓VSEN至像素PXL，參考電壓線150用於提供一參考電壓VPRER或VPRES至像素PXL，閘極線對160及162用於提供閘極訊號SCAN及SEN至像素PXL，而高位準電力線PWL用於提供一高位準像素電壓至像素PXL。
顯示面板10的像素PXL被佈置為矩陣的形式，以構成像素陣列。包括在圖2的像素陣列中的每一像素PXL可連接於其中一條資料線140、其中一條參考電壓線150、其中一條高位準電力線PWL及其中一條閘極線對160及162。包括在圖2的像素陣列中的每一像素PXL亦可被電力電路60供予低位準像素電壓。電力電路60可透過低位準電力線或墊（pad）提供低位準像素電壓至像素PXL。
顯示面板10可包括嵌於其中的閘極驅動電路15。閘極驅動電路15可位於在顯示區域外的非顯示區域中，其中像素陣列係形成在顯示區域中。
閘極驅動電路15可包括多個閘極級（stage）連接於像素陣列的閘極線對160及162。閘極級可進行以下操作：產生一第一閘極訊號SCAN，用於控制像素PXL的開關元件；提供第一閘極訊號SCAN至第一閘極線160；產生第二閘極訊號SEN，用於控制像素PXL的開關元件；及提供第二閘極訊號SEN至第二閘極線162。
驅動積體電路20可包括一時序控制器21及一資料驅動電路25，但本公開不限於此。時序控制器21可與驅動積體電路20一起安裝在控制板（control board）上，而不是包括在驅動積體電路20中。資料驅動電路25可包括一感測電路22及一驅動電壓產生電路23，但本公開不限於此。
時序控制器21可產生一閘極時序控制訊號GDC及一資料時序控制訊號DDC，閘極時序控制訊號GDC用於控制閘極驅動電路15的運作時序，資料時序控制訊號DDC用於基於從主機系統40輸入的時序訊號控制資料驅動電路25的運作時序，例如，垂直同步訊號Vsync、水平同步訊號Hsync、點時脈（dot clock）訊號DCLK及資料賦能訊號DE。
資料時序控制訊號DDC可包括一源極起始脈衝訊號，一源極取樣時脈訊號及一源極輸出賦能訊號，但本公開不限於此。源極起始脈衝訊號控制驅動電壓產生電路23的資料取樣起始時間。源極取樣時脈訊號基於上升邊緣（rising edge）或下降邊緣（falling edge），控制資料取樣時序。源極輸出賦能訊號控制驅動電壓產生電路23的輸出時序。
閘極時序控制訊號GDC可包括一閘極起始脈衝訊號及一閘極位移時脈訊號，但本公開不限於此。閘極起始脈衝訊號被施加至產生第一閘極輸出以賦能閘極級的運作的閘極級。閘極位移時脈訊號被共同地輸入至閘極級並位移閘極起始脈衝訊號。
時序控制器21可透過控制面板驅動電路的運作時序，在每個幀的垂直空白時段中感測像素PXL的驅動特性。此外，在於多個垂直空白時段中偵測像素PXL的驅動特性之前，時序控制器21可透過控制面板驅動電路的運作時序額外地感測感測線的電壓的持續性。時序控制器21更可在通電時段或斷電時段中，透過控制面板驅動電路的運作時序感測像素PXL的驅動特性。
於此，通電時段為從當系統通電到螢幕被開啟的時段，斷電時段為當螢幕被關閉到系統電源關閉的時段。垂直空白時段位於相鄰的垂直主動時段之間，且為寫入視訊資料停止的時段。垂直主動時段為視訊資料被寫入顯示面板10以顯示影像的時段。像素PXL的驅動特性可包括閾值電壓及包括在像素PXL中的驅動元件的電子移動率，及發光元件的電壓工作點的至少一者。感測線可為參考電壓線150。
時序控制器21可透過根據預設的順序或所選擇的順序，控制顯示面板10的像素線PNL1到PNL4的感測運作時序及顯示運作時序，以實現顯示運作及感測運作。
時序控制器21可產生感測運作的顯示運作及時序控制訊號GDC及DDC的時序控制訊號GDC及DDC，使其彼此不同。感測運作包括像素感測運作及感測輸入輸出（Sensing in out，SIO）的感測運作。像素感測運作為將感測資料電壓VSEN寫入感測目標像素PXL中的運作以感測像素PXL的驅動特性，及基於感測結果資料SDAT更新用於補償像素PXL的驅動特性中的改變的一第一補償值的運作。SIO感測運作為感測感測線的電壓的持續性，及更新用於補償感測線中的電壓偏差（voltage deviation）的一第二補償值的運作。顯示運作為基於更新後的第一及第二補償值校正輸入至對應像素PXL的數位視訊資料，及施加對應於校正後的視訊資料CDATA至像素PXL以顯示輸入影像的顯示資料電壓VDIS的運作。
驅動電壓產生電路23可實現為數位類比轉換器（digital-to- analog converter，DAC），其將數位訊號轉換成類比訊號。驅動電壓產生電路23可透過資料線140連接於像素PXL。驅動電壓產生電路23產生用於像素感測運作的感測資料電壓VSEN及用於顯示運作的顯示資料電壓VDIS，並提供感測資料電壓VSEN及顯示資料電壓VDIS至資料線140。顯示資料電壓VDIS為在補償積體電路30中校正的數位視訊資料CDATA的數位類比轉換的結果，且可根據像素單元中的灰階值及補償值變化。考慮到各顏色的驅動元件的驅動特性的不同，感測資料電壓VSEN可被不同地設為紅色、綠色、藍色及白色像素。
感測電路22可透過作為參考電壓線150的感測線連接於像素PXL。感測電路22提供用於顯示運作中的第一參考電壓VPRER至感測線150，及提供用於像素感測運作的第二參考電壓VPRES至感測線150。感測電路22可透過感測線150在像素感測運作期間感測像素PXL的特定節點電壓，其代表像素PXL的驅動特性。感測電路22可感測感測線150的放電特性，其中其電壓在SIO感測運作期間從第一參考電壓VPRER下降。
感測電路22可使用多個並聯的類比數位轉換器（ADC）來同時處理多個類比感測值，或使用單個類比數位轉換器依序地處理該些類比感測值。類比數位轉換器將類比感測值轉換成在預定感測範圍或所選的感測範圍中的數位感測結果資料SDATA，並接著提供數位感測結果資料SDATA至儲存記憶體50。
儲存記憶體50儲存在感測運作期間從感測電路22接收的數位感測結果資料SDATA。儲存記憶體50可實現為快閃記憶體，但本公開不限於此。
補償積體電路30可包括一補償電路31及一補償記憶體32。補償記憶體32將讀取自儲存記憶體50的數位感測結果資料SDATA傳輸至補償電路31。補償記憶體32可為隨機存取記憶體(random access memory，RAM)，例如，雙倍資料速率同步隨機存取記憶體(double data rate synchronous dynamic RAM，DDR SDRAM)，但本公開不限於此。補償電路31基於讀取自儲存記憶體50的數位感測結果資料SDATA計算每個像素的補償偏移(offset)及補償增益(gain)，根據計算的補償偏移及補償增益校正接收自主機系統40的視訊資料，及提供校正後的視訊資料CDATA資料至驅動積體電路20。
電力電路60可產生提供給像素PXL的高位準像素電壓及低位準像素電壓。此外，電力電路60可產生提供給感測電路22的第一參考電壓VPRER、第二參考電壓VPRES、第三參考電壓VPRER2及一接地電壓GND。第一參考電壓VPRER可高於第二參考電壓VPRES，以滿足像素PXL的驅動特性及感測電路22的感測範圍。第三參考電壓VPRER2可高於第一參考電壓VPRER，使感測電路22中的感測區別度(discrimination)可被改善。第二參考電壓VPRES可與接地電壓GND有相同的位準(level)。
圖3係繪示連接於圖2的像素陣列的資料驅動電路25的配置的圖。
參考圖3，資料驅動電路25可透過資料線140連接於像素PXL的一第一節點(驅動元件的閘極電極)，及透過感測線150連接於像素PXL的一第二節點(驅動元件的源極電極)。設為第二節點的電壓可根據像素PXL的驅動特性而變化。
資料驅動電路25可包括驅動電壓產生電路（DAC）23及感測電路22。DAC 23透過資料通道DCH連接於顯示面板10的資料線140，而感測電路22透過感測通道SCH連接於顯示面板10的感測線150。DAC 23產生感測資料電壓VSEN及顯示資料電壓VDIS。
在顯示運作期間，感測通道SCH提供第一參考電壓VPRER透過其被充進感測線150的路徑。在SIO感測運作期間，感測通道SCH提供第一參考電壓VPRER透過其被從感測線150放電及透過其被感測電路22感測的路徑。在像素感測運作期間，感測通道SCH提供第二參考電壓VPRES透過其被充進感測線150的路徑，並接著提供像素PXL的第二節點電壓透過其被感測電路22感測的路徑。
圖4係圖3中所示的像素的等效電路圖。圖4繪示了將參考電壓線150作為感測線的像素PXL。需注意的是，本公開的技術精神不限於圖4的像素的結構。
參考圖4，一個像素PXL包括一發光元件EL、一驅動薄膜電晶體DT、開關電晶體ST1及ST2及一儲存電容器Cst。驅動薄膜電晶體DT及開關電晶體ST1及ST2可實現為NMOS，但本公開不限於此。
發光元件EL根據供自驅動薄膜電晶體DT的像素電流發光。發光元件EL可實現為包括有機發光層的有機發光二極體，或包括無機發光層的無機發光二極體。發光元件EL的陽極連接於一第二節點N2，而其陰極連接於用於接收低位準像素電壓EVSS的一輸入終端。
驅動薄膜電晶體DT為一驅動元件，其響應於閘極－源極電壓產生像素電流。驅動薄膜電晶體DT的閘極電極連接於一第一節點N1，其第一電極連接於用於透過高位準電力線PWL接收高位準像素電壓EVDD的輸入終端，其第二電極連接於第二節點N2。
開關電晶體ST1及ST2為開關元件，其設定驅動薄膜電晶體DT的閘極－源極電壓，及連接驅動薄膜電晶體DT的第一電極至資料線140，或連接驅動薄膜電晶體DT的第二電極至感測線150。
第一開關薄膜電晶體ST1連接於資料線140與第一節點N1之間，且根據來自第一閘極線160的第一閘極訊號SCAN被導通。第一開關薄膜電晶體ST1在顯示運作或像素感測運作的程式編寫（programming）時被導通。當第一開關薄膜電晶體ST1被導通時，顯示資料電壓VDIS或感測資料電壓VSEN被施加至第一節點N1。第一開關薄膜電晶體ST1的閘極電極連接於第一閘極線160，其第一電極連接於資料線140，而其第二電極連接於第一節點N1。
第二開關薄膜電晶體ST2連接於感測線150與第二節點N2之間，且根據來自第二閘極線162的第二閘極訊號SEN被導通。第二開關薄膜電晶體ST2在顯示運作或像素感測運作的程式編寫時被導通，以施加第一參考電壓VPRER或第二參考電壓VPRES至第二節點N2。第二開關薄膜電晶體ST2在像素感測運作的感測時段中被導通，以連接第二節點N2至感測線150，使驅動薄膜電晶體DT或發光元件EL的驅動特性已反應於其中的第二節點N2的電壓被充進感測線150。第二開關薄膜電晶體ST2在SIO感測運作時維持關斷狀態，以阻擋第二節點N2與感測線150之間的電性連接。第二開關薄膜電晶體ST2的閘極電極連接於第二閘極線162，其第一電極連接於感測線150，而其第二電極連接於第二節點N2。
儲存電容器Cst連接於第一節點N1與第二節點N2之間，且將驅動薄膜電晶體DT的閘極－源極電壓在預定時段或所選的時段維持住。
具有前述配置的像素PXL基於在顯示運作期間顯示資料電壓VDIS及第一參考電壓VPRER之間的差值，根據第一電流顯示影像，及在像素感測運作時基於感測資料電壓VSEN與第二參考電壓VPRES之間的差值，根據像素電流對第二節點N2與感測線150充電。像素PXL在SIO感測運作時與感測線150電性斷連。
圖5及圖6係用於描述SIO感測運作是必須的原因的圖。
如上所述，像素感測運作為用於透過感測像素的驅動特性變化，補償因像素的驅動特性變化而產生的亮度偏差，及基於感測結果校正數位影像資料的運作。像素的驅動特性係透過感測線被感測。若連接於特定感測通道（例如，SCH2）的感測線是有損壞的，共享感測線SCH2的像素的感測值及補償值會失真，並因此肉眼可能看見顯示面板中的亮線或暗線，如圖5所示。感測線中的瑕疵可能肇因於：濕氣滲透而由感測線與接地電壓之間的電路短路造成、因外來物質而由感測線與電壓源極（高於接地電壓）之間的電路短路造成等。在像素感測運作期間充進感測線的第二節點的電壓可能因感測線中的缺陷而失真，造成錯誤的感測及錯誤的補償。
舉例而言，當感測線的漏電阻（leakage resistance）因濕氣滲透降至低於正常值時，如圖6中所示，代表像素的驅動特性的感測線電壓VSIO明顯降至低於正常放電值，且感測值可能以低電流（under flow）的形式失真。在因外來物質而使電路短路發生在感測線與有高電壓的特定電壓源極之間的情況中，代表像素的驅動特性的感測線電壓VSIO增加至特定電壓，且感測值可能以過電流（overflow）的形式失真。
SIO感測運作為感測感測線的電壓的持續性，以偵測與像素的驅動特性無關的感測線之間的電壓偏差的運作。SIO感測運作可執行在垂直空白時段中在像素感測運作之前。根據SIO感測運作的第二補償值可獨立於第一補償值根據像素感測運作而被各別地更新。由於數位視訊資料基於第一補償值及第二補償值而被校正，像素之間的驅動特性偏差及感測線之間的電壓偏差可被補償。
SIO感測運作可被有用地應用在可變刷新率（variable refresh rate，VRR）環境中，其中幀頻率（frame frequency）取決於輸入影像而變化。以下將參考圖7到圖9說明VRR技術。
圖7到圖9係用於描述VRR技術的圖，其中VRR技術係用於取決於輸入影像以改變幀頻率的技術。圖10到圖12係繪示響應於垂直空白時段的長度設定即時（real time，RT）感測的例子的圖。
參考圖7，主機系統40透過各種介面電路連接於補償積體電路，及傳輸驅動面板的輸入視訊資料DATA、資料賦能訊號DE等至補償積體電路。主機系統40可包括圖形處理器單元（graphics processor unit）及幀記憶體（frame memory），根據預定應用或所選應用渲染（render）輸入視訊資料，及接著傳輸渲染結果至補償積體電路。圖形處理器單元使用繪圖指令（draw command）根據各種視訊處理指令，處理每幀視訊資料的方式執行渲染運作，及儲存處理後的幀資料進幀記憶體。
主機系統40可根據輸入影像的資料渲染時間改變幀頻率。當幀頻率改變時，例如螢幕的截止（cut-off）、不穩定的螢幕及輸入延遲等問題可被解決。主機系統40可根據輸入影像的資料渲染時間調整幀頻率在40 Hz至240 Hz的頻率範圍內。在靜止影像的狀況中，主機系統40可調整幀頻率在1 Hz到10 Hz的頻率範圍內，但本公開不限於此。幀頻率變數的範圍可取決於模式及規範（specification）而被設定。
主機系統40可透過固定垂直主動時段Vactive而改變幀頻率，及根據輸入影像的資料渲染時間調整垂直空白時段Vblank的長度，如圖8所示。舉例而言，主機系統40可具有第一垂直空白時段Vblank1，以實現144 Hz模式，如圖9所示。主機系統40可具有比第一垂直空白時段Vblank1增加時段「X」的第二垂直空白時段Vblank2，以實現100 Hz模式。主機系統40可具有比第一垂直空白時段Vblank1增加時段「Y」的第三垂直空白時段Vblank3，以實現80 Hz模式。主機系統40可具有比第一垂直空白時段Vblank1增加時段「Z」的第四垂直空白時段Vblank4，以實現60 Hz模式。
根據此VRR技術，取決於輸入影像，垂直空白時段的長度會改變，而垂直主動時段的長度固定，以改變幀頻率。在VRR環境中，垂直空白時段的長度隨著幀頻率增加而降低，且隨著幀頻率降低而增加。當幀頻率為高時，除了SIO感測運作外，僅像素感測運作被執行，因為垂直空白時段的長度是短的。當幀頻率為低時，SIO感測運作及像素感測運作兩者可被執行，因為垂直空白時段的長度是長的。
當視訊幀被以60 Hz及120 Hz的幀頻率配置時，如圖10所示，例如，僅像素感測運作可在垂直空白時段BK1中根據120 Hz的幀頻率被執行，而像素感測運作及SIO感測運作兩者可在垂直空白時段BK2中根據60 Hz的幀頻率被執行。在圖10中，Vsync為垂直同步訊號，其可指示每個幀的開始及結束，而DE為資料賦能訊號。資料賦能訊號DE與顯示資料電壓的寫入時間點同步，並因此資料賦能訊號DE的轉移僅發生在垂直主動時段中，而不發生在垂直空白時段中。在圖11及圖12中，RT感測是指感測運作執行在垂直空白時段中。
在下文中，將說明能夠實現SIO感測運作及像素感測運作的感測電路22的各種實施例。
第一實施例
圖13係繪示在本公開的第一實施例中，用於感測像素中的驅動特性變化及感測線中電壓變化的圖，而圖14係圖13的電路的驅動波型圖。
參考圖13，感測電路22可包括連接於感測線150的一感測通道終端SCH、連接於感測通道終端SCH與第一參考電壓VPRER的輸入終端之間的一開關RPRE、連接於感測通道終端SCH與第二參考電壓VPRES的輸入終端之間的一開關SPRE、及一取樣單元S/H。在圖13中，R相當於代表感測線150的漏電阻。感測線150可具有不同的值的漏電阻R，且漏電阻R可為正常值（normal value）、缺陷值及正常值與缺陷值之間的中間（intermediate）值的任一者，如圖6所示。在圖13中，Cx代表存在於感測線150中的寄生電容器。
取樣單元S/H可透過感測感測線150的電壓VSIO實現SIO感測運作，其中電壓VSIO已從在垂直空白時段Vblank中獨立於像素PXL的驅動特性的第一參考電壓VPRER變化，其中開關RPRE在垂直空白時段Vblank中關斷。
參考圖14，感測電路22對感測線150的寄生電容器Cx中的第一參考電壓VPRER進行充電，以提供在垂直空白時段Vblank之前的垂直主動時段Vactive中的顯示運作。
SIO感測時段可在垂直空白時段Vblank內被分配。
在SIO感測時段中，感測線150與像素PXL、第一參考電壓VPRER的輸入終端及第二參考電壓VPRES的輸入終端電性斷連。在這樣的偽浮接（floating）狀態中，透過漏電阻R連接於接地電壓GND的放電路徑可形成在感測線150中。在正常狀況中，如圖14中所示的實線，感測線150的電壓VSIO的遞減是小的（正常放電），因為感測線150的漏電阻R是大的。另一方面，在例如是偽電路短路的異常狀況中，如圖14中的模型所示，感測線150的電壓VSIO的遞減增加（過度放電），因為感測線的漏電阻R降低。取樣單元S/H可透過取樣感測線150的電壓VSIO因多次放電變化，以偵測感測線150之間的電壓偏差。在一或多個實施例中，電壓VSIO在SIO感測時段中被取樣至少兩次，如圖14中的取樣訊號SAM中標示為「ON」的兩個脈衝所示。
像素感測時段（在圖14中標記為「PXL感測」）可在垂直空白時段Vblank中的SIO感測時段後被分配。
在像素感測時段中，感測線150繼續連接於像素PXL的第二節點。像素感測時段可包括一編寫時段及一取樣時段。在編寫時段中，開關SPRE被導通，使第二參考電壓VPRES（0V）透過感測線150被施加至像素PXL的第二節點。於此，感測資料電壓透過資料線140被施加至像素PXL的第一節點。在取樣時段中，像素PXL變成產生像素電流的實質上恆定的電流源極。這像素電流導致第二節點的電壓增加，且增加的斜率係取決於像素PXL的驅動特性。在取樣時段中，第二節點的電壓中的改變反應到感測線150的電壓VSIO中，因為像素PXL及感測線150維持連接狀態。取樣單元S/H可透過取樣感測線150的電壓VSIO，偵測像素之間相對於第二節點的電壓的電壓偏差，如圖14所示的取樣訊號SAM中的第三脈衝所示。
第二實施例
圖15係繪示在本公開的第二實施例中，用於感測像素中的驅動特性變化及感測線中的電壓變化的圖，而圖16係圖15的電路的驅動波型圖。
參考圖15，感測電路22可包括連接於感測線150的一感測通道終端SCH、連接於感測通道終端SCH與第一參考電壓VPRER的輸入終端之間的一開關RPRE、連接於感測通道終端SCH與第二參考電壓VPRES的輸入終端之間的一開關SPRE、及一取樣單元S/H。在圖15中，R相當於代表感測線150的漏電阻。感測線150可具有不同的值的漏電阻R，且漏電阻R可為正常值、缺陷值及正常值與缺陷值之間的中間值的任一者，如圖6所示。在圖15中，Cx代表存在於感測線150中的寄生電容器。
取樣單元S/H可透過感測感測線150的電壓VSIO實現SIO感測運作，其中電壓VSIO已從在垂直空白時段Vblank中獨立於像素PXL的驅動特性的第一參考電壓VPRER變化，其中開關RPRE在垂直空白時段Vblank中關斷。
參考圖15，感測電路22可更包括一第一非反向放大電路22-1連接於感測通道終端SCH、第一參考電壓VPRER的輸入終端及取樣單元S/H，且在SIO感測時段中被賦能，以加速感測線150的電壓VSIO中的變化偵測，及改善感測識別度。
第一非反向放大電路22-1包括一運算放大器（operational，OP）AMP，其具有反向輸入終端（-）、非反向輸入終端（+）連接於第一參考電壓VPRER的輸入終端及輸出終端、第一電阻器R1連接於運算放大器AMP的反向輸入終端（-）、第二電阻器R2連接於運算放大器AMP的反向輸入終端（-）與輸出終端之間、開關SW1連接於感測通道終端SCH與第一電阻器R1之間、及開關SW1a連接於運算放大器AMP的輸出終端與取樣單元S/H之間。
參考圖15，感測電路22更包括開關SW2，連接於感測通道終端SCH與取樣單元S/H之間。開關SW2可在SIO感測時段中維持關斷狀態，及在像素感測時段中維持導通狀態，使第一非反向放大電路22-1的放大結果僅在SIO感測時段中被輸入至取樣單元S/H。在本說明中，可參考在「導通狀態」或「關斷狀態」的開關說明。一般而言，「導通狀態」的開關可傳導電子電流，而「關斷狀態」的開關不傳導電子電流，例如，呈現斷路（open circuit）。
參考圖16，感測電路22對感測線150的寄生電容器Cx中的第一參考電壓VPRER進行充電，以提供在垂直空白時段Vblank之前的垂直主動時段Vactive中的顯示運作。
SIO感測時段可在垂直空白時段Vblank內被分配。
在SIO感測時段中，感測線150與像素PXL、第一參考電壓VPRER的輸入終端及第二參考電壓VPRES的輸入終端電性斷連。在這樣的偽浮接狀態中，透過漏電阻R連接於接地電壓GND的放電路徑可形成在感測線150中。在正常狀況中，感測線150的電壓VSIO的遞減是小的（正常放電），因為感測線150的漏電阻R是大的。另一方面，在例如為偽電路短路的異常狀況中，感測線150的電壓VSIO的遞減增加（過度放電），因為感測線的漏電阻R降低。
在SIO感測時段中，第一非反向放大電路22-1放大感測線的電壓VSIO與第一參考電壓VPRER之間的差值，同時開關SW1及開關SW1a維持導通狀態，例如為關閉並傳導電。亦即，第一非反向放大電路22-1放大感測線150的電壓VSIO變化，以產生輸出電壓Vo，如式1所示。
式1
取樣單元S/H可透過取樣感測線150的電壓VSIO因放電的變化以偵測感測線150之間的電壓偏差，亦即，第一非反向放大電路22-1的輸出電壓Vo。
像素感測時段可在垂直空白時段Vblank中的SIO感測時段後被分配。
在像素感測時段中，感測線150繼續連接於像素PXL的第二節點。像素感測時段可包括一編寫（programming）時段及一取樣時段。在編寫時段中，開關SPRE被導通，使第二參考電壓VPRES（0V）透過感測線150被施加至像素PXL的第二節點。於此，感測資料電壓透過資料線140被施加至像素PXL的第一節點。在取樣時段中，像素PXL變成產生像素電流的實質上恆定的電流源極。這像素電流導致第二節點的電壓增加，且增加的斜率係取決於像素PXL的驅動特性。在取樣時段中，第二節點的電壓中的改變反應到感測線150的電壓VSIO中，因為像素PXL及感測線150維持連接狀態。取樣單元S/H可透過經第二開關SW2連接於感測線150及取樣感測線150的電壓VSIO，偵測像素之間相對於第二節點的電壓的電壓偏差。
第三實施例
圖17係繪示在本公開的第三實施例中，用於感測像素中的驅動特性變化及感測線中的電壓變化的圖，而圖18係圖17的電路的驅動波型圖。
參考圖17感測電路22可包括連接於感測線150的一感測通道終端SCH、連接於感測通道終端SCH與第一參考電壓VPRER的輸入終端之間的一開關RPRE、連接於感測通道終端SCH與第二參考電壓VPRES的輸入終端之間的一開關SPRE、及一取樣單元S/H。在圖17中，R相當於代表感測線150的漏電阻。感測線150可具有不同的值的漏電阻R，且漏電阻R可為正常值、缺陷值及正常值與缺陷值之間的中間值的任一者，如圖6所示。在圖17中，Cx代表存在於感測線150中的寄生電容器。
取樣單元S/H可透過感測感測線150的電壓VSIO實現SIO感測運作，其中電壓VSIO已從在垂直空白時段Vblank中獨立於像素PXL的驅動特性的第一參考電壓VPRER變化，其中開關RPRE在垂直空白時段Vblank中關斷。
參考圖17，感測電路22可更包括一第二非反向放大電路22-2，連接於高於第一參考電壓VPRER的第三參考電壓VPRER2的輸入終端、感測通道終端SCH及取樣單元S/H，且在SIO感測時段中被賦能，以降低偵測感測線150的電壓VSIO中的變化的時間優勢（time beneficial）及改善感測識別度。第二非反向放大電路22-2更可透過將因感測線漏電（leakage）電壓變化 V（例如，VPRER2-VSIO）作為運算放大器AMP的（+）輸入值，及將接地電壓GND作為運算放大器AMP的（-）輸入值，以改善感測識別。由於第三參考電壓VPRER2被設定為高於第一參考電壓VPRER，感測識別可更被改善，即使是在感測時間很短的情況中。
第二非反向放大電路22-2包括一運算放大器（operational，OP）AMP，其具有反向輸入終端（-）、非反向輸入終端（+）連接於連接於第三參考電壓VPRER2的輸入終端及輸出終端、第一電阻器R1連接於運算放大器AMP的反向輸入終端（-）、第二電阻器R2連接於運算放大器AMP的反向輸入終端（-）與輸出終端之間、開關SW1連接於感測通道終端SCH與第一電阻器R1之間、開關SW1a連接於運算放大器AMP的輸出終端與取樣單元S/H之間、具有一個電極B的電容器Cy連接於運算放大器AMP的非反向輸入終端（+）、開關SW3連接於感測通道終端SCH與電容器Cy的另一電極A之間、及開關SW4連接於運算放大器AMP的非反向輸入終端（+）與第三參考電壓VPRER2的輸入終端之間。
參考圖17，感測電路22更包括開關SW2，連接於感測通道終端SCH與取樣單元S/H之間。開關SW2可在SIO感測時段中維持關斷狀態，及在像素感測時段中維持導通狀態，使第二非反向放大電路22-2的放大結果僅在SIO感測時段中被輸入至取樣單元S/H。
參考圖18，對於在垂直空白時段Vblank之前的垂直主動時段Vactive中的顯示運作，感測電路22充電感測線150的寄生電容器Cx中的第一參考電壓VPRER。
SIO感測時段可在垂直空白時段Vblank內被分配。
在SIO感測時段中，感測線150與像素PXL、第一參考電壓VPRER的輸入終端及第二參考電壓VPRES的輸入終端電性斷連。在這樣的偽浮接狀態中，透過漏電阻R連接於接地電壓GND的放電路徑可形成在感測線150中。在正常狀況中，感測線150的電壓VSIO的遞減是小的（正常放電），因為感測線150的漏電阻R是大的。另一方面，在例如為偽電路短路的異常狀況中，感測線150的電壓VSIO的遞減增加（過度放電），因為感測線的漏電阻R降低。
當開關SW3係於開關SW4維持導通狀態下被導通時，感測線150的電壓VSIO與第三參考電壓VPRER2之間的差值會被存入電容器Cy中，而「VPRER2-VSIO」會根據在開關SPRE被導通的時間點的電容器耦合而被施加至運算放大器AMP的非反向輸入終端（+）。
第二非反向放大電路22-2放大感測線的電壓VSIO與第三參考電壓VPRER2之間的差值，同時開關SW1、開關SW1a及開關SW3在SIO感測時段中維持導通狀態。亦即，第二非反向放大電路22-2放大感測線150的電壓VSIO變化，以產生輸出電壓Vo，如式2所示。
式2
取樣單元S/H可透過取樣感測線150的電壓VSIO因放電的變化以偵測感測線150之間的電壓偏差，亦即，第二非反向放大電路22-2的輸出電壓Vo。
像素感測時段可在垂直空白時段Vblank中的SIO感測時段後被分配。
在像素感測時段中，感測線150繼續連接於像素PXL的第二節點。像素感測時段可包括一編寫時段及一取樣時段。在編寫時段中，開關SPRE被導通，使第二參考電壓VPRES（0V）透過感測線150被施加至像素PXL的第二節點。於此，感測資料電壓透過資料線140被施加至像素PXL的第一節點。在取樣時段中，像素PXL變成產生像素電流的恆定的電流源極。這像素電流導致第二節點的電壓增加，且增加的斜率係取決於像素PXL的驅動特性。在取樣時段中，第二節點的電壓中的改變反應到感測線150的電壓VSIO中，因為像素PXL及感測線150維持連接狀態。取樣單元S/H可透過經第二開關SW2連接於感測線150及取樣感測線150的電壓VSIO，偵測像素之間相對於第二節點的電壓的電壓偏差。
第四實施例
圖19係繪示在本公開的第四實施例中，用於感測像素中的驅動特性變化及感測線中的電壓變化的圖，而圖20係圖19的電路的驅動波型圖。
參考圖19感測電路22可包括連接於感測線150的一感測通道終端SCH、連接於感測通道終端SCH與第一參考電壓VPRER的輸入終端之間的一開關RPRE、連接於感測通道終端SCH與第二參考電壓VPRES的輸入終端之間的一開關SPRE、及一取樣單元S/H。在圖19中，R相當於代表感測線150的漏電阻。感測線150可具有不同的值的漏電阻R，且漏電阻R可為正常值、缺陷值及正常值與缺陷值之間的中間值的任一者，如圖6所示。在圖19中，Cx代表存在於感測線150中的寄生電容器。
取樣單元S/H可透過感測感測線150的電壓VSIO實現SIO感測運作，其中電壓VSIO已從在垂直空白時段Vblank中獨立於像素PXL的驅動特性的第一參考電壓VPRER變化，其中開關RPRE在垂直空白時段Vblank中關斷。
參考圖19，感測電路22可更包括一第三非反向放大電路22-3，連接於第一參考電壓VPRER的輸入終端、感測通道終端SCH及取樣單元S/H，且在SIO感測時段中被賦能，以降低偵測感測線150的電壓VSIO中的變化的時間優勢及改善感測識別度。第三非反向放大電路22-3更可透過將第一參考電壓VPRER作為運算放大器AMP的（+）輸入值，及將感測線150的電壓VSIO作為運算放大器AMP的（-）輸入值，以改善感測識別。
第三非反向放大電路22-3包括運算放大器AMP，其具有反向輸入終端（-）、非反向輸入終端（+）連接於第一參考電壓VPRER的輸入終端及輸出終端、第一電阻器R1連接於運算放大器AMP的反向輸入終端（-）、第二電阻器R2連接於運算放大器AMP的反向輸入終端（-）與輸出終端之間、開關SW1連接於感測通道終端SCH與第一電阻器R1之間、開關SW1a連接於運算放大器AMP的輸出終端與取樣單元S/H之間、具有一個電極B的電容器Cy連接於運算放大器AMP的非反向輸入終端（+）、開關SW3連接於感測通道終端SCH與電容器Cy的另一電極A之間、及開關SW5連接於運算放大器AMP的非反向輸入終端（+）與第一參考電壓VPRER的輸入終端之間。
參考圖19，感測電路22更包括開關SW2，連接於感測通道終端SCH與取樣單元S/H之間。開關SW2可在SIO感測時段中維持關斷狀態，及在像素感測時段中維持導通狀態，使第三非反向放大電路22-3的放大結果僅在SIO感測時段中被輸入至取樣單元S/H。
參考圖20，對於在垂直空白時段Vblank之前的垂直主動時段Vactive中的顯示運作，感測電路22充電感測線150的寄生電容器Cx中的第一參考電壓VPRER。
SIO感測時段可在垂直空白時段Vblank內被分配。
在SIO感測時段中，感測線150與像素PXL、第一參考電壓VPRER的輸入終端及第二參考電壓VPRES的輸入終端電性斷連。在這樣的偽浮接狀態中，透過漏電阻R連接於接地電壓GND的放電路徑可形成在感測線150中。在正常狀況中，感測線150的電壓VSIO的遞減是小的（正常放電），因為感測線150的漏電阻R是大的。另一方面，在例如為偽電路短路的異常狀況中，感測線150的電壓VSIO的遞減增加（過度放電），因為感測線的漏電阻R降低。
第三非反向放大電路22-3放大感測線的電壓VSIO與第一參考電壓VPRER之間的差值，同時開關SW1、開關SW1a、開關SW3及開關SW5在SIO感測時段中維持導通狀態。亦即，第三非反向放大電路22-3放大感測線150的電壓VSIO變化，以產生輸出電壓Vo，如式1所示。
取樣單元S/H可透過取樣感測線150的電壓VSIO因放電的變化以偵測感測線150之間的電壓偏差，亦即，第三非反向放大電路22-3的輸出電壓Vo。
像素感測時段可在垂直空白時段Vblank中的SIO感測時段後被分配。
在像素感測時段中，感測線150繼續連接於像素PXL的第二節點。像素感測時段可包括一編寫時段及一取樣時段。在編寫時段中，開關SPRE被導通，使第二參考電壓VPRES（0V）透過感測線150被施加至像素PXL的第二節點。於此，感測資料電壓透過資料線140被施加至像素PXL的第一節點。在取樣時段中，像素PXL變成產生像素電流的恆定的電流源極。這像素電流導致第二節點的電壓增加，且增加的斜率係取決於像素PXL的驅動特性。在取樣時段中，第二節點的電壓中的改變反應到感測線150的電壓VSIO中，因為像素PXL及感測線150維持連接狀態。取樣單元S/H可透過經第二開關SW2連接於感測線150及取樣感測線150的電壓VSIO，偵測像素之間相對於第二節點的電壓的電壓偏差。
對本領域具有通常知識者來說顯而易見的是，在不脫離本公開的精神或範圍的情況下，可以對本公開進行各種修改和變化。因此，本公開的範圍應由所附專利範圍及其在法律上的等效範圍來確定，而不是由以上描述確定。
根據本公開實施例的電致發光顯示裝置可透過補償感測線之間的充電電壓的持續性的差改善影像品質。
根據本公開實施例的電致發光顯示裝置可透過在感測電路中更包括非反向放大電路，以降低時間優勢，偵測感測線中的電壓變化，及改善感測識別。
透過本公開可以獲得的效果不限於上述效果，並且本公開所屬領域具有通常知識者可以從以下描述明顯地理解各種其他效果。
上述各種實施例可以組合以提供進一步的實施例。在本說明書中提及及/或在申請資料表中列出的所有美國專利、美國專利申請公開文獻、美國專利申請、外國專利、外國專利申請及非專利公開文獻均透過引用整體併入本文。如果需要採用各種專利、申請及公開文獻的概念來提供另外的實施例，則可以修改實施例的面向。
根據上述的詳細描述，可以對實施例進行這些及其他修改。一般而言，在以下專利範圍中，所使用的術語不應被解釋為將專利範圍限於說明書及專利範圍中公開的特定實施例，而應被解釋為包括所有可能的實施例以及其所有等效範圍。因此，專利範圍不受本公開的限制。
10:顯示面板 15:閘極驅動電路 20:驅動積體電路 21:時序控制器 22:感測電路 22-1:第一非反向放大電路 22-2:第二非反向放大電路 22-3:第三非反向放大電路 23:驅動電壓產生電路 25:資料驅動電路 30:補償積體電路 31:補償電路 32:補償記憶體 40:主機系統 50:儲存記憶體 60:電力電路 140:資料線 150:參考電壓線 160:第一閘極線 162:第二閘極線 PNL1到PNL4:像素線 PXL:像素 PWL:高位準電力線 VDIS:顯示資料電壓 VSEN:感測資料電壓 VPRER:第一參考電壓 VPRES:第二參考電壓 VPRER2:第三參考電壓 GND:接地電壓 SCAN:第一閘極訊號 SEN:第二閘極訊號 GDC:閘極時序控制訊號 DDC:資料時序控制訊號 Vsync:垂直同步訊號 Hsync:水平同步訊號 DCLK:點時脈訊號 DE:資料賦能訊號 SDATA:感測結果資料 DATA,CDATA:視訊資料 DCH:資料通道 SCH:感測通道終端 EL:發光元件 DT:驅動薄膜電晶體 ST1:開關電晶體 ST2:開關電晶體 Cst:儲存電容器 N1:第一節點 N2:第二節點 EVSS:低位準像素電壓 EVDD:高位準像素電壓 VSIO:感測線電壓 Vactive:垂直主動時段 Vblank,BK1,BK2:垂直空白時段 Vblank1:第一垂直空白時段 Vblank2:第二垂直空白時段 Vblank3:第三垂直空白時段 Vblank4:第四垂直空白時段 RPRE,SPRE,SW1-SW4,SW1a:開關 SW2:第二開關 S/H:取樣單元 Cx:寄生電容器 R:漏電阻 Vo:輸出電壓 SAM:取樣訊號 AMP:運算放大器 R1:第一電阻器 R2:第二電阻器 Cy:電容器 ADC:類比數位轉換器
所包括的圖式用於提供對本公開進一步的理解並且被併入且構成本申請的一部分，示出了本公開的實施例並且與說明內容一起用於解釋本申請的原理揭露。在圖中： 圖1係依據本公開一實施例所繪示的電致發光顯示裝置的圖； 圖2係繪示包括在圖1的顯示面板中的像素陣列的例子的圖； 圖3係繪示連接於圖2的像素陣列的資料驅動電路的配置的圖； 圖4係圖3中所示的像素的等效電路圖； 圖5及圖6係用於描述感測輸出輸入（Sensing in out，SIO）的感測運作是必須的原因的圖； 圖7係繪示根據主機系統與時序控制器之間的可變幀頻率的訊號交換的圖； 圖8及圖9係用於描述VRR技術的圖，其中VRR技術係用於取決於輸入影像以改變幀頻率的技術； 圖10到圖12係繪示響應於垂直空白時段的長度設定即時（real time，RT）感測的例子的圖； 圖13係繪示在本公開的第一實施例中，用於感測像素中的驅動特性變化及感測線中電壓變化的圖； 圖14係圖13的電路的驅動波型圖； 圖15係繪示在本公開的第二實施例中，用於感測像素中的驅動特性變化及感測線中的電壓變化的圖； 圖16係圖15的電路的驅動波型圖； 圖17係繪示在本公開的第三實施例中，用於感測像素中的驅動特性變化及感測線中的電壓變化的圖； 圖18係圖17的電路的驅動波型圖； 圖19係繪示在本公開的第四實施例中，用於感測像素中的驅動特性變化及感測線中的電壓變化的圖；以及 圖20係圖19的電路的驅動波型圖。
10:顯示面板
22:感測電路
140:資料線
150:參考電壓線
EVSS:低位準像素電壓
EVDD:高位準像素電壓
SCAN:第一閘極訊號
SEN:第二閘極訊號
Cx:寄生電容器
VSIO:感測線電壓
SCH:感測通道終端
S/H:取樣單元
ADC:類比數位轉換器
SAM:取樣訊號
R:漏電阻
RPRE,SPRE:開關
VPRER:第一參考電壓
VPRES:第二參考電壓
GND:接地電壓

Claims (19)

  1. 一種電致發光顯示裝置，包含：一像素，用於基於一顯示資料電壓與一第一參考電壓之間的差值顯示一影像；一驅動電壓產生電路，用於透過一資料線提供該顯示資料電壓至該像素；以及一感測電路，用於透過一感測線提供該第一參考電壓至該像素，該感測電路包括：一感測通道終端，耦接該感測線；一開關，耦接於該感測通道終端與該第一參考電壓的一輸入終端之間；以及一取樣電路，用於感測在一垂直空白時段已從該第一參考電壓變成該感測線的一電壓，其中該電壓獨立於該像素的多個驅動特性，該開關在該垂直空白時段被關斷，其中該取樣電路在該垂直空白時段的一第一感測時段感測該感測線的獨立於該像素的該些驅動特性的該電壓，及 其中該感測線與該像素在該第一感測時段被持續地斷連。
  2. 如請求項1所述的電致發光顯示裝置，其中在該垂直空白時段之前的一垂直主動時段中，該感測線被充予該第一參考電壓。
  3. 如請求項1所述的電致發光顯示裝置，其中該垂直空白更包括在該第一感測時段之後的一像素感測時段，以及其中該取樣電路在該像素感測時段更感測該像素的一節點電壓，該節點電壓代表該像素的該些驅動特性。
  4. 如請求項3所述的電致發光顯示裝置，其中該感測線在該像素感測時段電性耦接於該像素。
  5. 如請求項3所述的電致發光顯示裝置，更包含一非反向放大電路，耦接於該感測通道終端、該第一參考電壓的該輸入終端及該取樣電路，其中該非反向放大電路在該第一感測時段被賦能。
  6. 如請求項5所述的電致發光顯示裝置，其中該非反向放大電路包括： 一運算放大器，具有一反向輸入終端、耦接於該第一參考電壓的該輸入終端的一非反向輸入終端及一輸出終端；一第一電阻器，耦接於該運算放大器的該反向輸入終端；一第二電阻器，耦接於該運算放大器的該反向輸入終端與該輸出終端之間；一第二開關，耦接於該感測通道終端與該第一電阻器之間；以及一第三開關，耦接於該運算放大器的該輸出終端與該取樣電路之間。
  7. 如請求項6所述的電致發光顯示裝置，其中該非反向放大電路放大該感測線的該電壓與該第一參考電壓之間的差值，其中該第二開關及該第三開關在該第一感測時段中處於一導通狀態。
  8. 如請求項3所述的電致發光顯示裝置，更包含一非反向放大電路，耦接於一第二參考電壓的一輸入終端、該感測通道終端及該取樣電路，其中該非反向放大電路在該第一感測時段被賦能，及該第二參考電壓高於該第一參考電壓。
  9. 如請求項8所述的電致發光顯示裝置，其中該非反向放大電路包括：一運算放大器，具有一反向輸入終端、一非反向輸入終端及一輸出終端；一第一電阻器，耦接於該運算放大器的該反向輸入終端；一第二電阻器，耦接於該運算放大器的該反向輸入終端與該輸出終端之間；一第二開關，耦接於該感測通道終端與該第一電阻器之間；一第三開關，耦接於該運算放大器的該輸出終端與該取樣電路之間；一電容器，具有一個電極耦接於該運算放大器的該非反向輸入終端；一第四開關，耦接於該感測通道終端與該電容器的另一電極之間；以及一第五開關，耦接於該運算放大器的該非反向輸入終端與該第二參考電壓的該輸入終端之間。
  10. 如請求項9所述的電致發光顯示裝置，其中該非反向放大電路放大該感測線的該電壓與該第二參考電壓之間的差值，其中該第二開關、該第三開關及該第四開關在該第一感測時段中維持在一導通狀態。
  11. 如請求項3所述的電致發光顯示裝置，更包含一非反向放大電路，耦接於該第一參考電壓的該輸入終端、該感測通道終端及該取樣電路，其中該非反向放大電路在該第一感測時段被賦能。
  12. 如請求項11所述的電致發光顯示裝置，其中該非反向放大電路包括：一運算放大器，具有一反向輸入終端、一非反向輸入終端及一輸出終端；一第一電阻器，耦接於該運算放大器的該反向輸入終端；一第二電阻器，耦接於該運算放大器的該反向輸入終端與該輸出終端之間；一第二開關，耦接於該感測通道終端與該第一電阻器之間； 一第三開關，耦接於該運算放大器的該輸出終端與該取樣電路之間；一電容器，具有一個電極耦接於該運算放大器的該非反向輸入終端；一第四開關，耦接於該感測通道終端與該電容器的另一電極之間；以及一第五開關，耦接於該運算放大器的該非反向輸入終端與該第一參考電壓的該輸入終端之間。
  13. 如請求項12所述的電致發光顯示裝置，其中該非反向放大電路放大該感測線的該電壓與該第一參考電壓之間的差值，其中該第二開關、該第三開關、該第四開關及該第五開關在該第一感測時段中處於一導通狀態。
  14. 如請求項5所述的電致發光顯示裝置，更包含一第二開關，連接於該感測通道終端與該取樣電路之間，其中該第二開關在該第一感測時段維持在一關斷狀態，及在該像素感測時段維持在一導通狀態。
  15. 如請求項8所述的電致發光顯示裝置，更包含一第二開關，連接於該感測通道終端與該取樣電路之間， 其中該第二開關在該第一感測時段維持在一關斷狀態，及在該像素感測時段維持在一導通狀態。
  16. 如請求項11所述的電致發光顯示裝置，更包含一第二開關，連接於該感測通道終端與該取樣電路之間，其中該第二開關在該第一感測時段維持在一關斷狀態，及在該像素感測時段維持在一導通狀態。
  17. 如請求項3所述的電致發光顯示裝置，其中在該垂直空白時段之前的一垂直主動時段的長度係固定的，且獨立於一幀頻率，而該垂直空白時段的長度根據該幀頻率改變。
  18. 如請求項17所述的電致發光顯示裝置，其中一第一幀頻率的一第一垂直空白時段包括該第一感測時段及該像素感測時段，且一第二幀頻率的一第二垂直空白時段包括該像素感測時段，且不具有該第一感測時段，且其中該第二幀頻率高於該第一幀頻率。
  19. 一種電致發光顯示裝置，包含：一顯示面板；一驅動積體電路，包括： 一驅動電壓產生電路，用於透過多條資料線提供一顯示資料電壓至該顯示面板；以及一感測電路，耦接於該顯示面板，該感測電路用於產生一數位感測結果資料，該感測電路包括：一感測通道終端，耦接於該顯示面板的一感測線；一開關，用於選擇性地將一參考電壓耦合至該感測通道終端，或將該參考電壓從該感測通道終端去耦合；以及一取樣電路，用於感測在一垂直空白時段中該感測線上的電壓，其中該開關在該垂直空白時段中被關斷，該電壓在該垂直空白時段已從獨立於位於該顯示面板上的一像素的多個驅動特性的該參考電壓變化；以及一補償積體電路，用於基於該數位感測結果資料產生校正後的視訊資料，其中該取樣電路在該垂直空白時段的一第一感測時段感測該感測線的獨立於該像素的該些驅動特性的該電壓，及 其中該感測線與該像素在該第一感測時段被持續地斷連。
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