TWI815654B - 半導體裝置結構及其形成方法 - Google Patents

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Abstract

一種半導體裝置結構的形成方法，包括在基板上形成交替的第一半導體層及第二半導體層。上述方法也包括蝕刻第一半導體層及第二半導體層以形成鰭片結構。上述方法也包括氧化第一半導體層以形成第一半導體層的第一氧化部以及氧化第二半導體層以形成第二半導體層的第二氧化部。上述方法也包括移除第二半導體層的側壁上的氧化物。在移除第二氧化部之後，第二半導體層的上層比第二半導體層的下層更窄。上述方法也包括移除第一半導體層以在第二半導體層之間形成閘極開口。上述方法也包括在閘極開口中形成閘極結構。

Description

半導體裝置結構及其形成方法
本發明是關於半導體裝置結構，特別是關於一種包含氧化部的半導體裝置結構。
半導體裝置被用於各種電子應用，例如個人電腦、手機、數位相機、及其他電子設備。半導體裝置通常是藉由以下所製造：依序沉積絕緣或ILD結構、導電層、及半導體基板上的材料的半導體層；以及使用微影圖案化各種材料層以形成電路組件及其上方的元件。許多積體電路通常被製造在單一的半導體晶圓上，且藉由沿著劃線（scribe line）在積體電路之間切割以單粒化晶圓上的各個晶粒。各個晶粒通常被個別地（separately）封裝在多晶片模組中，例如，或其他類型的封裝中。
最近，已引入多閘極裝置以致力於：藉由增加閘極－通道耦合改善閘極控制；降低截止狀態（OFF-state）電流；以及減少短通道效應（short-channel effects，SCEs）。一個已引入的這樣的多閘極裝置為全繞式閘極（gate-all around，GAA）電晶體。GAA裝置得名於能夠在通道區周圍延伸並在兩側或四側提供到通道的通路（access）的閘極結構。GAA裝置與傳統的互補式金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）製程相容。
然而，GAA部件在奈米線周圍的製造的整合可能是有挑戰性的。舉例而言，雖然目前的方法在許多方面令人滿意，仍需要繼續改進。
一種半導體裝置結構的形成方法，上述方法包括：形成堆疊在基板上之交替的多個第一半導體層及多個第二半導體層；蝕刻第一半導體層及第二半導體層以形成鰭片結構；氧化第一半導體層的多個側壁以形成第一半導體層的多個第一氧化部，且氧化第二半導體層的多個側壁以形成第二半導體層的多個第二氧化部；移除第二半導體層的第二氧化部，其中，在移除第二氧化部之後，第二半導體層的上層比第二半導體層的下層更窄；移除第一半導體層以在第二半導體層之間形成閘極開口；以及在閘極開口中形成閘極結構，閘極結構圍第二半導體層。
一種半導體裝置結構的形成方法，包括：在基板上形成底部第二半導體層、中間第二半導體層、及頂部第二半導體層，且在底部第二半導體層、中間第二半導體層、及頂部第二半導體層之間具有多個第一半導體層；使用第一遮罩層以圖案化底部第二半導體層、中間第二半導體層、頂部第二半導體層、及第一半導體層以形成鰭片結構，其中第一遮罩層具有第一寬度；薄化頂部第二半導體層以具有第二寬度，其中第二寬度小於第一寬度；形成橫跨鰭片結構的虛置閘極結構；在虛置閘極結構的相對側形成多個源極/汲極磊晶結構；移除虛置閘極結構及第一半導體層；以及形成圍繞第二半導體層的閘極結構。
一種半導體裝置結構，包括：底部奈米結構、中間奈米結構、及頂部奈米結構，形成於基板上；閘極結構，包繞底部奈米結構、中間奈米結構、及頂部奈米結構；多個間隔層，形成於閘極結構的相對側上；以及多個源極/汲極磊晶結構，形成於閘極結構的相對側，其中底部奈米結構比中間奈米結構更寬，且中間奈米結構及頂部奈米結構具有實質上相等的寬度。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡潔本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
以下敘述實施例的一些變化。在各個圖式及說明性的實施例中，類似的參考數字是用於標示類似的元件。應理解的是，可以在上述方法之前、期間、及之後提供額外的操作，且某些所述的操作可以被取代或刪除以用於上述方法的其他實施例。
以下提供用於形成半導體裝置結構的實施例。用於形成半導體裝置結構的上述方法可以包括形成具有較寬的底部奈米結構及較窄的頂部奈米結構的鰭片結構。之後，可以在裝置區域增加很少或不增加的情況下達到更高的驅動電流及更低的總電阻。
第1圖是根據本揭露的一些實施例之半導體裝置結構10a的透視圖。半導體裝置結構10a是奈米結構電晶體（例如，奈米片電晶體、奈米線電晶體、多橋（multi-bridge）通道、奈米帶（nano-ribbon）FET、全繞式閘極（GAA）電晶體結構）。第2A-1、2A-2、2B-1、2B-2、2C-1、2C-2、2D-1、2D-2、2E-1、2E-2、2F-1、2F-2、2G-1、2G-2、2H-1、2H-2、2I-1及2I-2圖是根據本揭露的一些實施例之形成半導體裝置結構10a的各個階段的剖面圖。第2A-1、2B-1、2C-1、2D-1、2E-1、2F-1、2G-1、2H-1及2I-1圖顯示沿第1圖中的線1-1擷取的剖面圖。第2A-2、2B-2、2C-2、2D-2、2E-2、2F-2、2G-2、2H-2及2I-2圖顯示沿第1圖中的線2-2擷取的剖面圖。第2A-3、2B-3、2C-3及2D-3圖是根據本揭露的一些實施例之在第2A-1、2B-1、2C-1、及2D-1圖所示的製程的階段之形成半導體裝置結構10a的各個階段的透視圖。
根據一些實施例，提供如第1、2A-1、2A-2及2A-3圖所示的基板102。基板102可以是半導體基板，例如矽晶圓。基板102也可以包括其他元素半導體材料、化合物半導體材料、及/或合金半導體材料。元素半導體材料的範例可以包括但不限於：晶體矽（crystal silicon）、多晶矽、非晶矽、鍺、及/或鑽石。化合物半導體材料的範例可以包括但不限於：碳化矽、氮化鎵、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦。合金半導體材料的範例可以包括但不限於：SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP。基板102可以包括磊晶層。舉例而言，基板102可以是上覆塊體（bulk）半導體的磊晶層。此外，基板102也可以是絕緣體上半導體（semiconductor on insulator，SOI）。SOI基板可以藉由晶圓接合製程、矽膜轉移（silicon film transfer）製程、佈植氧分離（separation by implantation of oxygen，SIMOX）製程、其他可用的方法、或前述之組合。基板102可以是N型基板。基板102可以是P型基板。
接著，在基板102上交替堆疊包括第一半導體層104-1及第二半導體層106-1的半導體堆疊。第一半導體層104-1可以包括底部第一半導體層104b-1中間第一半導體層104m-1、及頂部第一半導體層104t-1。第二半導體層106-1可以包括底部第二半導體層106b-1中間第二半導體層106m-1、及頂部第二半導體層106t-1。
第一半導體層104-1及第二半導體層106-1可以包括Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、或InP。第一半導體層104-1及第二半導體層106-1可以由具有不同的蝕刻速率之不同的材料所形成。在一些實施例中，第一半導體層104-1包括SiGe且第二半導體層106-1包括Si。
第一半導體層104-1及第二半導體層106-1可以由低壓化學氣相沉積（low pressure chemical vapor deposition，LPCVD）製程、磊晶成長製程、其他可用的方法、或前述之組合所形成。磊晶成長製程可以包括分子束磊晶（molecular beam epitaxy，MBE）、金屬有機化學氣相沉積（metal organic chemical vapor deposition，MOCVD）、或氣相磊晶（vapor phase epitaxy，VPE）。
應注意的是，雖然在第1、2A-1、2A-2及2A-3圖中顯示了三層的第一半導體層104b-1/104m-1/104t-1以及三層的第二半導體層106b-1/106m-1/106t-1，在此並未限定第一半導體層104-1及第二半導體層106-1的數目，其可以包括更少或更多的膜層，取決於性能及製程的需求。
接著，根據第2A-1、2A-2及2A-3圖所示的一些實施例，在第一半導體層104-1及第二半導體層106-1上毯覆（blanketly）形成墊層108-1。墊層108-1可以形成於最頂的（topmost）第二半導體層106-1上。墊層108-1可以由氮化矽、氧化矽、氮氧化矽、或其他可用的材料所形成。墊層108-1可以藉由沉積製程形成，例如化學氣相沉積（CVD）製程、高密度電漿化學氣相沉積（high-density plasma chemical vapor deposition，HDPCVD）製程、旋轉塗佈（spin-on）製程、濺鍍製程、或其他可用的製程。
之後，可以在墊層108-1上形成遮蔽層（未顯示），例如光阻層。可以在圖案化製程中圖案化光阻層。圖案化製程可以包括微影製程及蝕刻製程。微影製程的範例包括光阻塗佈（例如，旋轉塗佈）、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影光阻、沖洗及乾燥（例如，硬烘烤）。蝕刻製程可以是乾蝕刻製程或濕蝕刻製程。如此一來，可以得到如第2A-1、2A-2及2A-3圖所示的圖案化墊層108-1。之後，可以移除圖案化光阻層。
之後，根據一些實施例，對第一半導體層104-1及第二半導體層106-1進行蝕刻製程以藉由將墊層108-1用作遮罩以形成鰭片結構110，如第1、2A-1、2A-2及2A-3圖所示。在一些實施例中，第一半導體層104-1及第二半導體層106-1是藉由乾蝕刻製程來蝕刻。舉例而言，蝕刻製程可以在約1mtorr到約8000mtorr的範圍的壓力下進行。蝕刻製程可以在約20℃到約300℃的範圍的溫度下進行。蝕刻製程可以以100W到約1000W的範圍的功率進行。如果蝕刻製程的壓力、溫度、及功率太高，通道區可能會被過度蝕刻（over-etched）。如果蝕刻製程的壓力、溫度、及功率太低，通道區可能會蝕刻不充分。蝕刻製程可以包括個別蝕刻第一半導體層104-1及第二半導體層106-1的多個蝕刻製程。
在一些實施例中，鰭片結構110的頂部以及鰭片結構110的底部具有實質上相同的寬度，使得鰭片結構110在剖面圖中具有矩形的形狀。
可以使用其他製程圖案化鰭片結構110。舉例而言，可以使用雙重圖案化或多重圖案化製程圖案化上述結構。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物圖案化奈米結構電晶體（例如，奈米片電晶體、奈米線電晶體、多橋通道、奈米帶FET、全繞式閘極（GAA）電晶體結構）。
在形成鰭片結構110之後，根據一些實施例，可以在鰭片結構110之間的溝槽中形成隔離區，如第1、2A-1及2A-3圖所示。隔離區可以包括襯層109及隔離結構111。襯層109形成於鰭片結構110之間的溝槽中。襯層109可以順應性地形成於基板102及鰭片結構110上。襯層109可以用於在後續製程（例如退火製程或蝕刻製程）中保護鰭片結構110免受損害。襯層109可以由氮化矽所形成。襯層109可以藉由使用熱氧化、CVD製程、原子層沉積（ALD）製程、LPCVD製程、電漿輔助CVD（plasma enhanced CVD，PECVD）製程、HDPCVD製程、流動式CVD（flowable CVD，FCVD）製程、其他可用的製程、或前述之組合來形成。
接著，在鰭片結構110之間的溝槽中在襯層109上形成填充材料（例如，隔離結構111的材料）。填充材料可以由氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃（fluoride-doped silicate glass，FSG）、或其他低介電常數介電材料。填充材料可以藉由沉積製程來沉積，例如化學氣相沉積（CVD）製程、旋塗式玻璃（spin-on-glass）製程、或其他可用的製程。
接著，可以對填充材料及襯層109進行蝕刻製程以形成如第2A-1~2A-3圖所繪示的襯層109及隔離結構111。蝕刻製程可以用於移除襯層109的頂部以及隔離結構111的頂部。如此一來，可以露出第一半導體層104-1及第二半導體層106-1，且剩餘的隔離結構111及襯層109可以圍繞鰭片結構110的基部。襯層109及隔離結構111的剩餘部分可以是圍繞鰭片結構110的基部的淺溝槽隔離（shallow trench isolation，STI）結構。隔離結構111及襯層109可以被配置以防止電性干擾或串擾（crosstalk）。因此，溝槽可以形成於鰭片結構110之間。
之後，根據一些實施例，進行氧化製程134以在第二半導體層106-1的側壁上形成氧化矽136且在第一半導體層104-1的側壁上形成氧化矽鍺137，如第2B-1、2B-2及2B-3圖所示。
氧化製程134可以是在爐中進行的熱氧化製程。氧化製程134可以使用包括氧的氧化劑。氧化製程134可以包括使用O 2自由基（O 2radical）、O 2電漿、O 2佈植、O 3、或前述之組合。
藉由修飾氧化劑的位置，鰭片結構110的頂部可以比鰭片結構110的底部氧化得更多。舉例而言，藉由例如O 2佈植或O 2電漿處理之定向氧化（orientational oxidation），可以在鰭片結構110的頂部具有比鰭片結構110的底部更多的氧化劑。
可以在約1mtorr到約12000mtorr的範圍的壓力下進行氧化製程134。氧化製程134可以在從室溫到約450℃的範圍的溫度下進行。如果氧化製程134的溫度較高，氧化製程134可以較快。
在進行氧化製程134之後，可以分別在頂部第二半導體層106t-1、中間第二半導體層106m-1、及底部第二半導體層106b-1的側壁上形成頂部氧化矽136t、中間氧化矽136m、及底部氧化矽136b。此外，可以在頂部第一半導體層104t-1、中間第一半導體層104m-1、及底部第一半導體層104b-1的側壁上形成頂部氧化矽鍺137t、中間氧化矽鍺137m、及底部氧化矽鍺137b。
因為氧化製程134可以是定向氧化製程，在不同高度形成於第二半導體層106-1的側壁上的氧化矽136可以具有不同的寬度。在一些實施例中，頂部氧化矽136t（例如，在剖面圖中較寬）比中間氧化矽136m更厚，且中間氧化矽136m比底部氧化矽136b更厚。在一些實施例中，在進行氧化製程134之後，墊層108-1比頂部第二半導體層106t-1更寬。
類似地，在不同高度形成於第一半導體層104-1的側壁上的氧化矽鍺137可以具有不同的寬度。在一些實施例中，頂部氧化矽鍺137t（例如，在剖面圖中較寬）比中間氧化矽鍺137m更厚，且中間氧化矽鍺137m比底部氧化矽鍺137b更厚。在一些實施例中，在進行氧化製程134之後，墊層108-1比頂部第一半導體層104t-1更寬。
在一些實施例中，第二半導體層106-1中的矽被氧化得比第一半導體層104-1中的矽鍺更多。因此，氧化矽136可以比位於鰭片結構110的類似高度的氧化矽鍺137更厚（例如，在剖面圖中更寬）。舉例而言，頂部氧化矽136t可以比頂部氧化矽鍺137t更厚。
之後，根據一些實施例，第二半導體層106-1的側壁上的氧化矽136以及墊層108-1被移除，如第2C-1、2C-2及2C-3圖所示。在一些實施例中，因為第一半導體層104-1的側壁上的氧化矽鍺137保留，氧化矽鍺137從鰭片結構110的側壁突出。在一些實施例中，在移除氧化矽136之後，各個第二半導體層106-1具有垂直的側壁。
可以藉由蝕刻製程移除墊層108-1。蝕刻製程可以是乾蝕刻製程或濕蝕刻製程。氧化矽136可以藉由乾蝕刻製程或濕蝕刻製程、及/或其他適合的蝕刻製程來移除。在一些實施例中，氧化矽136是藉由濕蝕刻製程移除。濕蝕刻製程可以包括使用稀HF（dilute HF，dHF）以作為蝕刻劑。濕蝕刻製程可以在從室溫到約80℃的範圍的溫度下進行。氧化矽鍺137及隔離結構111也可以在用於移除氧化矽136的濕蝕刻製程期間被輕微移除。
根據本揭露的一些實施例，第2C-4圖是顯示於第2C-1圖中的虛線框的放大剖面圖。隔離結構111可以在濕蝕刻製程期間被輕微移除。因此，隔離結構11的頂表面可以低於基板102及襯層109的頂表面。
因為頂部氧化矽136t比中間氧化矽136m更厚且中間氧化矽136m比底部氧化矽136b更厚，頂部第二半導體層106t-1、中間第二半導體層106m-1、及底部第二半導體層106b-1在移除頂部氧化矽136t、中間氧化矽136m及底部氧化矽136b之後具有不同的寬度。在一些實施例中，底部第二半導體層106b-1比中間第二半導體層106m-1更寬，且中間第二半導體層106m-1比頂部第二半導體層106t-1更寬。如第2C-1圖所示，頂部第二半導體層06t-1具有頂部寬度106tW。
接著，根據一些實施例，將虛置閘極結構213a形成為位於鰭片結構110上且橫跨鰭片結構110，如第2D-1、2D-2及2D-3圖所示。因為氧化矽鍺137並未被移除，根據一些實施例，虛置閘極結構213a形成於氧化矽鍺137上且與其直接接觸。在一些實施例中，虛置閘極結構213a具有被垂直夾在氧化矽鍺137之間的延伸部。也就是，第二半導體層106-1及虛置閘極結構213a的側壁之間的界面不與氧化矽鍺137及虛置閘極結構213a的側壁之間的界面對準。
虛置閘極結構213a可以包括虛置閘極介電層127及虛置閘極電極層112。虛置閘極介電層127及虛置閘極電極層112可以在後續步驟中被例如高介電常數介電層及金屬閘極電極層取代以形成導電閘極結構。
虛置閘極介電層127可以包括氧化矽層。氧化矽層可以藉由氧化製程（例如，乾氧化製程或濕氧化製程）、化學氣相沉積製程、其他可用的製程、或前述之組合形成。在一些實施例中，氧化矽層覆蓋第二半導體層106-1及氧化矽鍺137兩者，且形成於氧化矽鍺137上的部分的氧化矽層比形成於第二半導體層106-1上的部分的氧化矽層更厚。替代地，虛置閘極介電層127可以包括高介電常數介電層（例如，介電常數大於3.9），例如氧化鉿（HfO 2）。替代地，高介電常數介電層可以包括其他高介電常數介電質，例如LaO、AlO、ZrO、TiO、Ta 2O 5、Y 2O 3、SrTiO 3、BaTiO 3、BaZrO、HfZrO、HfLaO、HfTaO、HfSiO、HfSiON、HfTiO、LaSiO、AlSiO、(Ba, Sr)TiO 3、Al 2O 3、其他可用的高介電常數介電材料、或前述之組合。高介電常數介電層可以藉由化學氣相沉積製程（例如，電漿輔助化學氣相沉積（PECVD）製程、或金屬有機化學氣相沉積（MOCVD）製程）、原子層沉積（ALD）製程（例如，電漿輔助原子層沉積（plasma enhanced atomic layer，deposition，PEALD）製程）、物理氣相沉積（PVD）製程（例如，真空蒸發製程、或濺鍍製程）、其他可用的製程、或前述之組合來形成。
虛置閘極電極層112可以包括多晶矽（poly-Si）、多晶矽鍺（poly-SiGe）、其他可用的材料、或前述之組合。虛置閘極電極層112可以藉由化學氣相沉積製程（例如，低壓化學氣相沉積製程、或電漿輔助化學氣相沉積製程）、物理氣相沉積製程（例如，真空蒸發製程、濺鍍製程）、其他可用的製程、或前述之組合。
之後，藉由將圖案化光阻層用作遮罩（未顯示），可以對虛置閘極介電層127及虛置閘極電極層112進行蝕刻製程以形成虛置閘極結構213a。蝕刻製程可以是乾蝕刻製程或濕蝕刻製程。在蝕刻製程之後，根據一些實施例，第一半導體層104-1及第二半導體層106-1在虛置閘極結構112的相對側露出，如第1、2D-2及2D-3圖所示。
接著，根據一些實施例，在虛置閘極結構213a的相對的側壁上形成間隔物114，如第1、2D-2及2D-3圖所示。間隔物層114可以包括一或多個間隔物，例如繪示於第2D-2及2D-3圖中的包括間隔層114a及114b的雙層結構。間隔層114a可以先順應性地形成於虛置閘極結構112的側壁上，且間隔層114b可以形成於間隔層114a上。間隔層114a在剖面圖中具有L形，如第2D-2及2D-3圖所示。間隔層114a及114b可以包括不同的材料。間隔層114a及114b可以由氧化矽、氮化矽、氮氧化矽、及/或介電材料所形成。間隔層114可以藉由化學氣相沉積（CVD）製程、旋塗式玻璃製程、或其他可用的製程來形成。之後，根據一些實施例，在虛置閘極結構213a的相對側露出的鰭片結構110的第一半導體層104-1及第二半導體層106-1可以在一或多個蝕刻製程中被移除以形成源極/汲極凹槽113，如第2E-1及2E-2圖所示。蝕刻製程可以是乾蝕刻製程或濕蝕刻製程、或前述之組合。鰭片結構110可以藉由乾蝕刻製程來蝕刻。
接著，根據一些實施例，從源極/汲極凹槽113橫向蝕刻第一半導體層104-1以在第一半導體層104-1的相對側形成凹槽115，如第2E-2圖所示。第一半導體層104-1的外部可以被移除，且第一半導體層104-1在虛置閘極結構213a或間隔層114下的內部可以保留。第一半導體層104-1的橫向蝕刻可以是乾蝕刻製程、濕蝕刻製程、或前述之組合。在橫向蝕刻之後，經蝕刻的第一半導體層104-1的側壁可以不與第二半導體層106-1的側壁對準。經蝕刻的第一半導體層104-1可以具有直的側壁或彎曲的側壁，取決於蝕刻製程。
接著，根據一些實施例，在凹槽113中形成內建閣物117，如第2F-1圖所示。內間隔物117可以在後續形成的源極/汲極磊晶結構與閘極結構之間提供阻障。內間隔物117可以由氧化矽、氮化矽、氮化矽碳（SiCN）、碳氮氧化矽（SiOCN）、或前述之組合。內間隔物117可以由沉積製程及回蝕製程形成。沉積製程可以包括CVD製程（例如LPCVD、PECVD、SACVD、或FCVD）、ALD製程、其他可用的方法、或前述之組合。回蝕製程可以包括乾蝕刻製程或濕蝕刻製程。
接著，根據一些實施例，在源極/汲極凹槽113中形成源極/汲極磊晶結構116，如第1及2F-2圖所示。可以在鰭片結構110的相對側上形成源極/汲極磊晶結構116。
根據一些實施例，可以藉由磊晶（epitaxial，epi）製程在源極/汲極凹槽113中成長應變材料（strained material）以形成源極/汲極磊晶結構116，如第1及2F-2圖所示。此外，應變材料的晶格常數可以與基板102的晶格常數不同。源極/汲極磊晶結構116可以包括Ge、SiGe、InAs、InGaAs、InSb、GaAs、GaSb、InAlP、InP、SiC、SiP、其他可用的材料、或前述之組合。源極/汲極磊晶結構116可以藉由磊晶成長步驟形成，例如金屬有機化學氣相沉積（MOCVD）、金屬有機氣相磊晶（metalorganic vapor phase epitaxy，MOVPE）、電漿輔助化學氣相沉積（PECVD）、遠端電漿輔助化學氣相沉積（remote plasma-enhanced chemical vapor deposition，RP-CVD）、分子束磊晶（MBE）、氫化物氣相磊晶（hydride vapor phase epitaxy，HVPE）、液相磊晶（liquid phase epitaxy，LPE）、氯化物氣相磊晶（chloride vapor phase epitaxy，Cl-VPE）、或任何其他適合的方法。源極/汲極磊晶結構116可以以一或多個摻質摻雜。舉例而言，源極/汲極磊晶結構116可以是以硼（B）或其他可用的摻質摻雜的矽鍺（SiGe）。
接著，根據一些實施例，在源極/汲極磊晶結構116上形成蝕刻停止層119，如第2G-1及2G-2圖所示。蝕刻停止層119可以包括氮化矽、氧化矽、氮氧化矽（SiON）、其他可用的材料、或前述之組合。蝕刻停止層119可以藉由化學氣相沉積製程（例如，電漿輔助化學氣相沉積（PECVD）製程、或金屬有機化學氣相沉積（MOCVD）製程）、原子層沉積（ALD）製程（例如，電漿輔助原子層沉積（PEALD）製程）、物理氣相沉積（PVD）製程（例如，真空蒸發製程、或濺鍍製程）、其他可用的製程、或前述之組合來形成。
在形成源極/汲極磊晶結構116及蝕刻停止層119之後，根據一些實施例，在蝕刻停止層119上形成層間介電質（inter-layer dielectric，ILD）結構118，如第1及2G-2圖所示。ILD結構118可以包括一或多層的介電材料，例如氧化矽（SiO x，其中x可以是正整數）、碳氧化矽（SiCO y，其中y可以是正整數）、碳氮氧化矽（SiNCO z，其中z可以是正整數）、氮化矽、氮氧化矽、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilicate，BPSG）、低介電常數介電材料、或其他可用的介電材料。低介電常數介電材料的範例包括但不限於：氟化石英玻璃（fluorinated silica glass，FSG）、碳摻雜氧化矽、非晶氟化碳、聚對二甲苯、雙苯並環丁烯（bis-benzocyclobutenes，BCB）、或聚醯亞胺。ILD結構118可以藉由化學氣相沉積（CVD）、旋轉塗佈、或其他可用的製程來形成。
之後，根據一些實施例，對ILD結構118進行平坦化製程，直到虛置閘極結構213a的頂表面露出，如第2G-2圖所示。在平坦化製程之後，虛置閘極結構213a的頂表面可以與間隔層114及ILD結構118的頂表面實質上等高。平坦化製程可以包括研磨製程、化學機械拋光（chemical mechanical polishing，CMP）製程、蝕刻製程、其他可用的製程、或前述之組合。
接著，根據一些實施例，包括虛置閘極介電層127及虛置閘極電極層112的虛置閘極結構213a被移除，如第1、2H-1及2H-2圖所示。因此，溝槽120在鰭片結構110上形成於間隔層114之間，且鰭片結構110從溝槽120露出。虛置閘極結構213a可以藉由乾蝕刻製程或濕蝕刻製程來移除。
在形成溝槽120之後，根據一些實施例，移除第一半導體層104-1以及形成於第一半導體層104-1的側壁上的氧化矽鍺137以露出第二半導體層106-1，如第1、2H-1及2H-2圖所示，其中第二半導體層106-1的剩餘部分形成在源極/汲極磊晶結構116之間延伸的奈米結構。第二半導體層106-1也被稱為奈米結構106-1。更精確地，第一半導體層104-1及氧化矽鍺137被移除以在第二半導體層106-1之間形成開口，使得奈米結構106-1是由剩餘的第二半導體層106-1所形成。移除製程可以包括選擇性移除製程。根據一些實施例，選擇性移除製程可以移除第一半導體層104-1且第二半導體層106-1保留以作為半導體裝置結構10a的通道區。
移除第一半導體層104-1的選擇性蝕刻製程可以包括濕蝕刻製程、乾蝕刻製程、或前述之組合。選擇性蝕刻製程可以是無電漿的乾化學蝕刻製程。乾化學蝕刻製程的蝕刻劑可以包括自由基，例如HF、NF 3、NH 3、H 2、或前述之組合。
在一些實施例中，底部奈米結構106b-1比中間奈米結構106m-1更寬，且中間奈米結構106m-1比頂部奈米結構106t-1更寬。在一些實施例中，鰭片結構110的位於底部奈米結構106b-1下的基部比底部奈米結構106b-1更寬。在一些實施例中，底部奈米結構106b-1、中間奈米結構106m-1、及頂部奈米結構106t-1的底表面積實質上分別等於底部奈米結構106b-1、中間奈米結構106m-1、及頂部奈米結構106t-1的頂表面積。
在形成奈米結構106-1之後，根據一些實施例，將閘極結構124形成為圍繞奈米結構106-1，如第2I-1及2I-2圖所示。閘極結構124可以是多層結構。各個閘極結構124可以包括介電層126，其可以包括界面層及高介電常數介電層（未個別顯示）。閘極電極128可以包括一或多個導電層，例如一或多個功函數層及導電填充層（未個別顯示）。奈米結構106-1可以被界面層圍繞且與其直接接觸，且界面層可以被高介電常數介電層圍繞。此外，高介電常數閘極介電層可以被一或多個功函數層圍繞，且功函數層可以被導電填充層圍繞。
界面層可以由氧化矽形成，且界面層可以藉由熱氧化所形成。高介電常數閘極介電層可以包括介電材料，例如HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿－氧化鋁（HfO 2-Al 2O 3）合金、其他可用的高介電常數介電材料、或前述之組合。高介電常數閘極介電層可以藉由使用CVD、ALD、其他可用的方法、或前述之組合來形成。
功函數層可以由金屬材料所形成，且金屬材料可以包括N功函數金屬及/或P功函數金屬。N功函數金屬可以包括鎢（W）、銅（Cu）、鈦（Ti）、銀（Ag）、鋁（Al）、鈦鋁合金（TiAl）、氮化鈦鋁（TiAlN）、碳化鉭（TaC）、氮化鉭碳（TaCN）、氮化鉭矽（TaSiN）、錳（Mn）、鋯（Zr）、或前述之組合。P功函數金屬可以包括氮化鈦（TiN）、氮化鎢（WN）、氮化鉭（TaN）、釕（Ru）或前述之組合。功函數層可以藉由使用CVD、ALD、其他可用的方法、或前述之組合形成。
導電填充層可以由一或多層的導電材料所形成，例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他可用的材料、或前述之組合。導電填充層可以藉由使用CVD、ALD、電鍍、其他可用的方法、或前述之組合形成。
在一些實施例中，閘極結構124圍繞奈米結構106，且可以增強閘極控制能力。使用較寬的底部奈米結構106b-1，驅動電流可以較高，且總電阻可以降低。
接著，形成穿過ILD結構118及蝕刻停止層119到源極/汲極磊晶結構116的接觸件。接觸件可以藉由形成穿過ILD結構118及蝕刻停止層119的開口以露出源極/汲極磊晶結構116來形成。根據一些實施例，可以在源極/汲極磊晶結構116上形成金屬半導體化合物層121，如第2I-2圖所示。金屬半導體化合物層121可以降低源極/汲極磊晶結構116與後續形成於源極/汲極磊晶結構116上的接觸結構125之間的接觸電阻。金屬半導體化合物層121可以由矽化鈦（TiSi 2）、矽化鎳（NiSi）、矽化鈷（CoSi）、或其他適合的低電阻材料。金屬半導體化合物層121可以藉由先在源極/汲極磊晶結構116上形成金屬層以形成於源極/汲極磊晶結構116上。上述金屬層可以在退火製程中與源極/汲極磊晶結構116反應且可以形成金屬半導體化合物層121。之後，可以在蝕刻製程中移除未反應的金屬層且可以留下金屬半導體化合物層121。
接著，接觸件可以包括一或多層。舉例而言，在一些實施例中，可以在源極/汲極開口的底表面及側壁上順應性地形成阻障層123且在阻障層123上形成接觸結構125，根據一些實施例如第2I-2圖所示。可以在將導電材料填充到源極/汲極開口113中之前形成阻障層123以防止導電材料往外擴散。阻障層123也可以用作黏著層或膠層（glue layer）。阻障層123的材料可以是TiN、Ti、其他可用的材料、或前述之組合。阻障層123可以藉由使用物理氣相沉積製程（PVD）（例如，蒸發或濺鍍）、原子層沉積製程（ALD）、電鍍製程、其他可用的製程、或前述之組合沉積阻障層123材料來形成。
接觸結構125可以由金屬材料（例如，Co、Ni、W、Ti、Ta、Cu、Al、Ru、Mo、TiN、TaN、及/或前述之組合）、金屬合金、多晶矽、其他可用的導電材料、或前述之組合。接觸結構可以由化學氣相沉積製程（CVD）、物理氣相沉積製程（PVD）（例如，蒸發或濺鍍）、原子層沉積製程（ALD）、電鍍製程、其他適合的製程、或前述之組合形成以沉積接觸結構125的導電材料，且接著選擇性地進行例如化學機械拋光（CMP）製程的平坦化製程或回蝕製程以移除接觸結構125及阻障層123的過量導電材料。在平坦化製程之後，接觸結構125的頂表面可以與閘極結構124及間隔層114的頂表面等高。
應注意的是，儘管在第2I-1及2I-2圖中顯示了三個奈米結構106b-1/106m-1/106t-1，在此並未限定奈米結構106-1的數目。舉例而言，可以在底部奈米結構106b-1與中間奈米結構106m-1之間有第二個中間奈米結構。在一些實施例中，其中底部奈米結構106b-1比第二個中間奈米結構更寬或具有實質上相等的寬度，且第二個中間奈米結構比中間奈米結構106m-1更寬或具有實質上相等的寬度，且底部奈米結構106b-1及頂部奈米結構106t-1具有不同的寬度，可以達到較佳的裝置性能。
在一些實施例中，頂部奈米結構106-1具有平均寬度106tW，中間奈米結構106t具有平均寬度106mW，且底部奈米結構106b-1具有平均寬度106bW。底部奈米結構106b-1的平均寬度106bW與頂部奈米結構106t-1的平均寬度106tW的比例在約1.1到約5的範圍中。如果平均寬度106bW與平均寬度106tW的比例太大，單元面積（cell area）可能會太大且裝置密度可能會太低。如果平均寬度106bW與平均寬度106tW的比例太小，頂部奈米結構106t-1可能會消失，且電流可能會太小。
使用較寬的底部奈米結構106b-1及較窄的頂部奈米結構106t-1，驅動電流可以較高且總電阻可以較低，且保留裝置區域。具有不同寬度的奈米結構106-1的鰭片結構110可以藉由與傳統的製程流程相容的製程來實現。奈米結構106-1輪廓可以藉由氧化製程及濕蝕刻製程來實現。因為形成於不同的第二半導體層106-1的側壁上的氧化矽136具有不同的寬度（例如，寬度），不同的奈米結構106-1可以具有不同的寬度。
可以對本揭露的實施例進行許多變化及/或修飾。第3A-1、3A-2、3B-1、3B-2、3C-1、3C-2、3D-1、3D-2、3E-1、3E-2、3F-1及3F-2圖是根據本揭露的一些實施例之形成半導體裝置結構10b的各個階段的剖面圖。第3A-3及3B-3圖是根據本揭露的一些實施例之形成半導體裝置結構10b的各個階段的透視圖。某些製程或裝置與以上的實施例中描述的相同或類似，且因此這些製程及裝置的描述並未在此重複。第3A-1、3A-2、及3A-3假設形成有例如以上討論之參照第2B-1、2B-2、及2B-3圖的結構，其中類似的參考數字代表類似的元件。第3A-1、3A-2、及3A-3更繪示出：根據一些實施例，形成於第二半導體層106-1的側壁上的氧化矽136以及形成於第一半導體層104-1的側壁上的氧化矽鍺137在形成虛置閘極結構213b之前被完全移除。如上所述，氧化矽136及氧化矽鍺137可以在不同的高度具有不同的厚度（例如寬度），且在移除氧化矽136及氧化矽鍺137之後，鰭片結構110的第二半導體層106-1的露出的側壁以及第一半導體層104-1的側壁可以在剖面圖中具有階梯狀。
可以藉由乾蝕刻製程或濕蝕刻製程、及/或其他適合的蝕刻製程移除氧化矽136及氧化矽鍺137。在一些實施例中，氧化矽136及氧化矽鍺137是藉由濕蝕刻製程來移除。濕蝕刻製程可以在從室溫到約80℃的範圍中的溫度下進行。
在一些實施例中，氧化矽137及氧化矽鍺137是藉由相同的蝕刻劑移除，例如稀HF。舉例而言，稀HF可以在比氧化矽鍺137更快的速率下蝕刻氧化矽136。如此一來，用於移除氧化矽136及氧化矽鍺137兩者的蝕刻製程中使用的蝕刻劑可以與上述用於移除氧化矽136的蝕刻製程（例如，顯示於第2A-1到2I-1圖）中使用的相同，但是與用於更長時間地移除氧化矽136及氧化矽鍺137兩者的蝕刻製程中使用的蝕刻劑不同。
之後，根據一些實施例，將包括虛置閘極介電層127及虛置閘極電極層112的虛置閘極結構213b形成為位於鰭片結構110上且橫跨鰭片結構110，如第3B-1、3B-2及3B-3圖所示。也就是，根據一些實施例，在鰭片結構110的階梯狀側壁上形成虛置閘極結構213b。在一些實施例中，虛置閘極結構213b覆蓋頂部第二半導體層106t-1的頂表面且也部分覆蓋中間第二半導體層106m-1、底部第二半導體層106b-1、頂部第一半導體層104t-1、中間第一半導體層104m-1及底部第一半導體層104b-1的頂表面。在一些實施例中，虛置閘極介電層127與第二半導體層106-1及第一半導體層104-1兩者的側壁及頂表面接觸。虛置閘極結構213b可以使用與以上參照第2D-1、2D-2、及2D-3圖討論的虛置閘極結構213a類似的製程/材料來形成。
接著，根據一些實施例，在虛置閘極結構213b的相對側形成源極/汲極凹槽113，且在第一半導體層104-1的相對側形成凹槽115，如第3C-1及3C-2圖所示。之後，根據一些實施例，在凹槽115中形成內間隔物117，且在源極/汲極凹槽113中形成源極/汲極磊晶結構116，如第3D-1及3D-2圖所示。凹槽113及115、內間隔物117、及源極/汲極磊晶結構116可以使用如以上討論的類似製程/材料來形成。
之後，根據一些實施例，在源極/汲極磊晶結構116上形成蝕刻停止層，且在蝕刻停止層119上形成ILD結構118，如第3E-1及3E-2圖所示。蝕刻停止層119及ILD結構118可以使用如以上討論的類似製程/材料來形成。
接著，根據一些實施例，使用與以上討論類似的製程/材料，移除第一半導體層104-1以形成具有第二半導體層106-1的奈米結構106-1，且將包括界面層及高介電常數介電層126的閘極結構124、以及閘極電極128形成為圍繞奈米結構106-1，如第3F-1及3F-2圖所示。此外，根據一些實施例，使用與以上討論類似的製程/材料，接觸結構125形成於源極/汲極磊晶結構116上，如第3F-2圖所示。
使用較寬的底部奈米結構106b-1以及較窄的頂部奈米結構106t-1，驅動電流可以較高且總電阻可以較低且保留裝置區域。奈米結構106-1輪廓可以藉由氧化製程及濕蝕刻製程達到。因為形成於第二半導體層106-1的側壁上的氧化矽136具有不同的厚度，奈米結構106-1可以具有不同的寬度。奈米結構106-1的輪廓可以藉由氧化製程及濕蝕刻製程達到。因為形成於第二半導體層106-1的側壁上的氧化矽136具有不同的厚度，奈米結構106-1可以具有不同的寬度。形成於第一半導體層104-1的側壁上的氧化矽鍺137可以在形成虛置閘極結構213b之前被移除。
可以對本揭露的實施例進行許多變化及/或修飾。第4A-1、4A-2、4B-1、4B-2、4C-1、4C-2、4D-1及4D-2圖是根據本揭露的一些實施例之形成半導體裝置結構10c的各個階段的剖面圖。第4A-3及4B-3圖是形成半導體裝置結構10c的各個階段的透視圖，且假設形成例如參考第2B-1、2B-2、及2B-3圖之以上討論的結構，其中類似的參考數字代表類似的元件。
在進行以上討論之參考第2A-1、2A-2、2A-3、2B-1、2B-2及2B-3圖的製程以在第二半導體層106-1的側壁上形成氧化矽136以及在第一半導體層104-1的側壁上形成氧化矽鍺137之後，完全移除第二半導體層106-1的側壁上的氧化矽136以及底部氧化矽鍺137b，且中間氧化矽鍺137m及頂部氧化矽鍺137t僅被部分移除。可以藉由使用dHF以作為蝕刻劑的蝕刻製程移除氧化矽136及氧化矽鍺137。因為氧化矽136及氧化矽鍺137的蝕刻速率不同，可以氧化矽鍺137僅被部分移除且氧化矽136被完全移除。剩餘的氧化矽鍺137的量可以藉由調整蝕刻時間以及蝕刻製程中的蝕刻劑的量來控制。
也就是，只有中間氧化矽鍺137m及頂部氧化矽鍺137t保留且從鰭片結構110的側壁突出。在一些實施例中，底部第一半導體層104b-1的側壁露出。第二半導體層106-1的側壁也露出。
接著，根據一些實施例，可以移除形成於第一半導體層104-1的側壁上的中間氧化矽鍺137m及頂部氧化矽鍺137t，如第4B-1、4B-2及4B-3圖所示。可以藉由進行額外的蝕刻製程移除中間氧化矽鍺137m及頂部氧化矽鍺137t。蝕刻製程也可以使用dHF以作為蝕刻劑，但dHF的濃度可以比先前的蝕刻製程中使用的更高。在一些實施例中，第一半導體層104-1及第二半導體層106-1的側壁露出。
之後，根據一些實施例，將包括虛置閘極介電層127及虛置閘極電極層112的虛置閘極結構213c形成為位於鰭片結構110上且橫跨鰭片結構110，如第4C-1、4C-2及4C-3圖所示。虛置閘極介電層127及虛置閘極電極層112可以覆蓋第二半導體層106-1的階梯狀側壁以及第一半導體層104-1的側壁，與虛置閘極結構213b類似。在一些實施例中，虛置閘極介電層127與第二半導體層106-1的側壁及頂表面以及第一半導體層104-1的側壁接觸。
之後，根據一些實施例，在第一半導體層104-1的相對側形成內間隔物117，且源極/汲極磊晶結構116形成於虛置閘極結構213c的相對側，如第4D-1及4D-2圖所示。接著，根據一些實施例，在源極/汲極磊晶結構116上形成蝕刻停止層119，且在蝕刻停止層119上形成ILD結構118，如第4D-2圖所示。
接著，根據一些實施例，將包括界面層及高介電常數介電層126的閘極結構124、以及閘極電極形成為圍繞奈米結構106，如第4D-1及4D-2圖所示。此外，根據一些實施例，接觸結構125位於源極/汲極磊晶結構116上，如第4D-2圖所示。
用於形成如第4C-1、4C-2、4C-3、4D-1及4D-2圖所示的虛置閘極結構213c、內間隔物117、源極/汲極磊晶結構116、蝕刻停止層119、ILD結構118、閘極結構124、閘極電極128、及接觸結構125的製程及材料可以與先前的實施例中的那些用於形成虛置閘極結構213a、內間隔物117、源極/汲極磊晶結構116、蝕刻停止層119、ILD結構118、閘極結構124、閘極電極128、及接觸結構125的製程及材料相同或類似。為了簡潔起見，這些製程的描述並未在此重複。
使用較寬的底部奈米結構106b-1及較窄的頂部奈米結構106t-1，驅動電流可以較高且總電阻可以較低且保留裝置區域。奈米結構106-1的輪廓可以藉由氧化製程及濕蝕刻製程達到。因為形成於第二半導體層106-1的側壁上的氧化矽136具有不同的厚度，奈米結構106-1可以具有不同的寬度。奈米結構106-1的輪廓可以藉由氧化製程及濕蝕刻製程達到。因為形成於第二半導體層106-1的側壁上的氧化矽136具有不同的厚度，奈米結構106-1可以具有不同的寬度。形成於第一半導體層104-1的側壁上的氧化矽鍺137可以在移除形成於第二半導體層106-1的側壁上的氧化矽136之前被部分移除，且氧化矽鍺137可以在形成虛置閘極結構之前被完全移除。
可以對本揭露的實施例進行許多變化及/或修飾。第5A-1、5A-2、5B-1、5B-2、5C-1、5C-2、5D-1、5D-2、5E-1、5E-2、5F-1、5F-2、5G-1、5G-2、5H-1及5H-2圖是根據本揭露的一些實施例之形成半導體裝置結構10d的各個階段的剖面圖。第5A-3、5B-3及5C-3圖是根據本揭露的一些實施例之形成半導體裝置結構10d的各個階段的透視圖。某些製程或裝置與以上實施例中所述的那些相同或類似，且因此這些製程及裝置的描述並未在此重複。與上述實施例不同的是：如第5A-1及5A-3圖所示，根據一些實施例，鰭片結構110具有漸縮（tapered）側壁。
更具體地，第一半導體層104-1及第二半導體層106-1可以在基板102上交替堆疊，且可以在半導體堆疊上形成墊層108-1。接著，根據一些實施例，可以圖案化墊層108-1及半導體堆疊已形成具有漸縮側壁的鰭片結構110，如第5A-1、5A-2及5A-3圖所示。具有漸縮側壁的鰭片結構110可以藉由以下來形成：形成梯形的光阻層且圖案化半導體堆疊以形成具有與光阻層相同斜率的鰭片結構110。光阻層可以用適合的能量源來形成，例如全曝光（flood exposure）至寬帶光（wideband light）、熱回流處理、或提升曝光焦點（lifting the exposure focus）。
之後，進行氧化處理134，且可以在第二半導體層106-1的漸縮側壁上形成氧化矽136。此外，可以在第一半導體層104-1的側壁上形成氧化矽鍺137。因為原本的鰭片結構110具有漸縮側壁，氧化矽136及氧化矽鍺137也可以具有漸縮側壁。此外，第二半導體層106-1及第一半導體層104-1的未氧化的部分也可以具有漸縮側壁。
之後，根據一些實施例，第二半導體層106-1的側壁上的氧化矽136及墊層108-1被移除，如第5B-1、5B-2及5B-3圖所示。在一些實施例中，第一半導體層104-1的側壁上的氧化矽鍺137保留，且氧化矽鍺137從鰭片結構110的側壁突出。在一些實施例中，第二半導體層106-1的側壁露出。各個露出的第二半導體層106-1可以具有漸縮側壁。
之後，根據一些實施例，將包括虛置閘極介電層127及虛置閘極電極層112的虛置閘極結構213d形成為位於鰭片結構110上且橫跨鰭片結構110，如第5C-1、5C-2及5C-3圖所示。更具體地，根據一些實施例，虛置閘極結構213d形成於第二半導體層106-1的漸縮側壁上以及氧化矽鍺137的漸縮側壁上。此外，根據一些實施例，虛置閘極結構213d具有被夾在突出的氧化矽鍺137之間的延伸部。
虛置閘極介電層127及虛置閘極電極層112可以覆蓋第二半導體層106-1的側壁以及第一半導體層104-1的側壁。在一些實施例中，虛置閘極介電層127與第二半導體層106-1及氧化矽鍺137的側壁接觸。
接著，根據一些實施例，在虛置閘極結構213d的相對側形成源極/汲極凹槽113，且在第一半導體層104-1的相對側形成凹槽115，如第5D-1及5D-2圖所示。之後，根據一些實施例，在凹槽115中形成內間隔物117，且在源極/汲極凹槽113中形成源極/汲極磊晶結構116，如第5E-1及5E-2圖所示。
之後，根據一些實施例，在源極/汲極磊晶結構116上形成蝕刻停止層119，且在蝕刻停止層119上形成ILD結構118，如第5F-1及5F-2圖所示。
接著，根據一些實施例，移除虛置閘極結構213d。因此在鰭片結構110上將溝槽120形成於間隔層114之間，且鰭片結構110從溝槽120露出。
在形成溝槽120之後，根據一些實施例，在第二半導體層106-1之間形成開口，如第5G-1及5G-2圖所示。可以將剩餘的第二半導體層106-1（也被稱為奈米結構106-1）可以形成為半導體裝置結構10d的通道區。在一些實施例中，各個奈米結構106-1具有漸縮側壁。在一些實施例中，各個奈米結構106-1在剖面圖中具有向上的梯形。在一些實施例中，底部奈米結構106b-1、中間奈米結構106m-1、及頂部奈米結構106t-1的底表面積分別大於底部奈米結構106b-1、中間奈米結構106m-1、及頂部奈米結構106t-1的頂表面積。
接著，根據一些實施例，將包括界面層及高介電常數介電層126的閘極結構124、以及閘極電極128形成為圍繞奈米結構106，如第5H-1及5H-2圖所示。此外，根據一些實施例，接觸結構125位於源極/汲極磊晶結構116上，如第5H-2圖所示。
用於形成如第5E-1、5E-2、5F-1、5F-2、5G-1、5G-2、5H-1及5H-2圖所示的虛置閘極結構213d、內間隔物117、源極/汲極磊晶結構116、蝕刻停止層119、ILD結構118、閘極結構124、閘極電極128、及接觸結構125的製程及材料可以與先前的實施例中的那些用於形成虛置閘極結構213a、內間隔物117、源極/汲極磊晶結構116、蝕刻停止層119、ILD結構118、閘極結構124、閘極電極128、及接觸結構125的製程及材料相同或類似。為了簡潔起見，這些製程的描述並未在此重複。
使用較寬的底部奈米結構106b-1及較窄的頂部奈米結構106t-1，驅動電流可以較高且總電阻可以較低且保留裝置區域。奈米結構106-1的輪廓可以藉由氧化製程及濕蝕刻製程達到。因為形成於第二半導體層106-1的側壁上的氧化矽136具有不同的厚度，奈米結構106-1可以具有不同的寬度。因為鰭片結構110具有漸縮側壁，奈米結構106-1可以具有漸縮側壁。
可以對本揭露的實施例進行許多變化及/或修飾。第6A-1、6A-2、6B-1、6B-2、6C-1、6C-2、6D-1、6D-2、6E-1、6E-2、6F-1及6F-2圖是根據本揭露的一些實施例之形成半導體裝置結構10e的各個階段的剖面圖。某些製程或裝置與以上實施例中所述的那些相同或類似，且因此這些製程及裝置的描述並未在此重複。
可以在基板102上形成包括第一半導體層104-2及第二半導體層106-2的半導體堆疊，且可以在半導體堆疊上形成墊層108-2。第一半導體層104-2及第二半導體層106-2可以與前述第一半導體層104-1及第二半導體層106-1相似或相同。根據一些實施例，在第一半導體層104-2、第二半導體層106-2、及墊層108-2上形成圖案化第一遮罩層130a，如第6A-1、6A-2及6A-3圖所示。如第6A-1圖所示，圖案化第一遮罩層130a具有頂部寬度130aW。接著，根據一些實施例，進行蝕刻製程132a以形成鰭片結構110，如第6B-1、6B-2、6B-3圖所示。鰭片結構110可以在進行蝕刻製程132a之後具有垂直側壁。蝕刻製程132a可以是乾蝕刻製程。乾蝕刻製程132a可以包括與前述顯示於第2A-1圖中之用於形成鰭片結構的蝕刻製程相似的多個蝕刻製程。
接著，根據一些實施例，在鰭片結構110上形成圖案化第二遮罩層130b，如第6C-1、6C-2及6C-3圖所示。如第6C-1圖所示，圖案化第二遮罩層130b具有頂部寬度130bW。在一些實施例中，第一遮罩層130a比第二遮罩層130b更寬。鰭片結構110可以相對較寬，藉此允許足夠的空間以用於在其上形成的圖案化第二遮罩層130b。在一些實施例中，圖案化第一遮罩層130a的頂部寬度130aW大於臨界尺寸（critical dimension）。
之後，根據一些實施例，對中間第二半導體層106m-2及頂部第二半導體層106t-2進行蝕刻製程132b，且保留底部第二半導體層106b-2，如第6D-1、6D-2、及6D-3圖所示。圖案化第一遮罩層130a的第一頂部寬度130aW可以藉由單一圖案化製程來形成，且圖案化第二遮罩層130b的頂部寬度130bW可以藉由雙重圖案化製程來形成。也就是，根據一些實施例，鰭片結構110的形狀是藉由蝕刻製程132a及132b來修飾。
應注意的是，第6D-1圖中的虛線僅顯示鰭片結構110的側壁的趨勢。在一些實施例中，頂部第二半導體層106t-2、中間第二半導體層106m-2、及底部第二半導體層106b-2在蝕刻製程132a及132b之後具有垂直側壁。
在蝕刻製程132b中，上部鰭片結構110的外部被移除。在一些實施例中，中間第二半導體層106m-2的外部以及頂部第二半導體層106t-2的外部被移除，且底部第二半導體層106b-2的外部保留。因此，底部第二半導體層106b-2比中間第二半導體層106m-2更寬，且中間第二半導體層106m-2具有與頂部第二半導體層106t-2實質上相等的寬度。蝕刻製程132b可以是乾蝕刻製程。乾蝕刻製程132b可以包括一或多個蝕刻製程。
蝕刻製程132b的持續時間可以小於蝕刻製程132a的持續時間，且因此蝕刻製程132b只消耗中間第二半導體層106m-2及頂部第二半導體層106t-2的外部。
虛置閘極結構（未顯示）、如第6E-1及6E-2圖所示的內間隔物117、源極/汲極磊晶結構116、蝕刻停止層119、及ILD結構118可以使用與用於形成以上對應元件的那些製程/材料相同或相似的製程/材料來形成。為了簡潔起見，這些製程的描述並未在此重複。
接著，根據一些實施例，移除第一半導體層104-2，且形成奈米結構106-2，如第6E-1及6E-2圖所示。之後，將包括界面層及高介電常數介電層126的閘極結構124、以及閘極電極128形成為圍繞奈米結構106，如第6F-1及6F-2圖所示。用於移除第一半導體層104-2以及形成閘極結構124的製程及材料可以與先前的實施例中的那些用於移除第一半導體層104以及形成閘極結構124的製程及材料相同或相似。為了簡潔起見，這些製程的描述並未在此重複。
在一些實施例中，頂部奈米結構106t-2具有頂部寬度106tW。在一些實施例中，顯示於第6A-1圖中的第一遮罩層130a的頂部寬度130aW比顯示於第6F-1圖中的頂部奈米結構106t-2的頂部寬度106tW更寬，因為頂部奈米結構106t-2在第二蝕刻製程132b中進一步被蝕刻。
應注意的是，儘管在第6A-1到6F-1、6A-2到6F-2及6A-3到6C-3圖中顯示有兩個蝕刻製程132a/132b，可以進行各種蝕刻製程。舉例而言，可以使用額外的遮罩層以僅進一步移除頂部第二半導體層106t-2的外部。因此，底部奈米結構106b-2比中間奈米結構106m-2更寬，且中間奈米結構106m-2比頂部奈米結構106t-2更寬。只要底部奈米結構106b-2比中間奈米結構106m-2更寬或具有實質上相等的寬度，且中間奈米結構106m-2比頂部奈米結構106t-2更寬或具有實質上相等的寬度，且底部奈米結構106b-2及頂部奈米結構106t-2具有不同的寬度，就可以達到較佳的裝置效能。
在一些實施例中，奈米結構106-2具有圓化的（rounded）角，如第6F-1圖中的虛線所示。形成具有圓化的角的奈米結構106-2的細節可以在以下的實施例中討論。
使用較寬的底部奈米結構106b-2及較窄的頂部奈米結構106t-2，驅動電流可以較高且總電阻可以較低，且保留裝置區域。奈米結構106-2輪廓可以藉由使用具有不同寬度的多個遮罩層130a/130b的多個蝕刻製程來實現。
可以對本揭露的實施例進行許多變化及/或修飾。根據本揭露的一些實施例，第7A-1、7A-2、7B-1、7B-2、7C-1、7C-2、7D-1、7D-2、7E-1及7E-2圖是形成半導體裝置結構10f的各個階段的剖面圖。第7A-3、7B-3及7C-3圖是形成半導體裝置結構10f的各個階段的透視圖，且假設是形成例如以上參考第2B-1、2B-2、及2B-3圖討論的結構，其中類似的參考數字是指類似的元件。因此，在進行上述製程以形成第2B-1、2B-2、及2B-3圖中所繪示的結構之後，根據一些實施例，藉由修整（trimming）製程在鰭片結構110上形成圖案化墊層108’，如第7A-1、7A-2及7A-3圖所示。在一些實施例中，鰭片結構110比圖案化墊層108’更寬。
之後，藉由將圖案化墊層108’用作遮罩層以進行蝕刻製程132b。中間第二半導體層106m-2及頂部第二半導體層106t-2可以進一步被蝕刻且保留底部第二半導體層106b-2。根據一些實施例，鰭片結構110的形狀是藉由蝕刻製程132a及132b來修飾，如第7B-1、7B-2、7B-3、7C-1、7C-2及7C-3圖所示。
在蝕刻製程132b中，上部鰭片結構110的外部被移除。在一些實施例中，中間第二半導體層106m-2的外部以及頂部第二半導體層106t-2的外部被移除且保留底部第二半導體層106b-2的外部。因此，底部第二半導體層106b-2比中間第二半導體層106m-2更寬，且中間第二半導體層106m-2具有與頂部第二半導體層106t-2實質上相等的寬度。
藉由將圖案化墊層108’用作第二遮罩層以進一步蝕刻上部鰭片結構110，可以較容易地控制第二遮罩層的尺寸。
蝕刻製程132b可以是乾蝕刻製程。乾蝕刻製程132b可以包括一或多個蝕刻製程。蝕刻製程132b的持續時間可以少於蝕刻製程132a的持續時間，因此蝕刻製程132b僅消耗中間第二半導體層106m-2及頂部第二半導體層106t-2的外部。
虛置閘極結構（未顯示）如第7D-1及7D-2圖所示的內間隔物117、源極/汲極磊晶結構116、蝕刻停止層119、及ILD結構118可以使用與用於形成以上對應元件的那些製程/材料相同或相似的製程/材料來形成。為了簡潔起見，這些製程的描述並未在此重複。
接著，根據一些實施例，移除虛置閘極結構及第一半導體層104-2，且形成奈米結構106-2，如第7D-1及7D-2圖所示。之後，將包括高介電常數介電層126的閘極結構124、以及閘極電極128形成為圍繞奈米結構106-2，如第7E-1及7E-2圖所示。用於移除第一半導體層104-2以及形成閘極結構124的製程及材料可以與先前的實施例中的那些用於移除第一半導體層104以及形成閘極結構124的製程及材料相同或相似。為了簡潔起見，這些製程的描述並未在此重複。
使用較寬的底部奈米結構106b-2及較窄的頂部奈米結構106t-2，驅動電流可以較高且總電阻可以較低，且保留裝置區域。奈米結構106-2輪廓可以藉由修整墊層108’以作為第二遮罩層以蝕刻上部鰭片結構110來實現。鰭片結構110的形狀可以較容易地被控制。
可以對本揭露的實施例進行許多變化及/或修飾。根據本揭露的一些實施例，第8-1及8-2圖是半導體裝置結構10g的剖面圖。某些製程或裝置與以上實施例中所述的那些相同或類似，且因此這些製程及裝置的描述並未在此重複。與上述實施例不同的是：根據一些實施例如第8-1圖所示，奈米結構106-3具有圓化的角。
可以進行與第5A-1到5G-1、5A-2到5G-2及5A-3到5C-3圖所示的那些製程相似的製程，且將閘極結構124形成於奈米結構106-3周圍，如第8-1及8-2圖所示。在一些實施例中，閘極結構124包括介電層126，且介電層126包括界面層126a及高介電常數閘極介電層126b。奈米結構106-3可以具有形成界面層126a的氧化物沉積製程所造成的圓角（round corners）。氧化先發生在角，使得角可以在氧化製程後被圓化。
應注意的是，儘管顯示於第8-1圖中的奈米結構106-3在剖面圖中具有具有圓角的向上的梯形，奈米結構106-3也可以具有具有圓角的矩形，取決於形成奈米結構106-3的製程。只要底部奈米結構106b-3比中間奈米結構106m-3更寬或具有實質上相等的寬度，且中間奈米結構106m-3比頂部奈米結構106t-3更寬或具有實質上相等的寬度，且底部奈米結構106b-3及頂部奈米結構106t-3具有不同的寬度，就可以達到較佳的裝置效能。
使用較寬的底部奈米結構106b-3以及較窄的頂部奈米結構106t-3，驅動電流可以較高且總電阻可以較低，且保留裝置區域。奈米結構106-3可以具有圓角。
如先前所述，藉由最佳化形成鰭片結構110的蝕刻製程，底部奈米結構（例如，底部奈米結構106b-1、106b-2及106b-3）比頂部奈米結構（例如，頂部奈米結構106t-1、106t-2及106t-3）更寬。因此，由於較寬的底部奈米結構及中間奈米結構，驅動電流較高，且總電阻可以較低。在如第2B-1圖所示的一些實施例中，鰭片結構110是藉由氧化製程及蝕刻製程所形成，且氧化矽鍺137在形成奈米結構106-1之前被移除。在如第3A-1圖所示的一些實施例中，在氧化製程期間形成的氧化矽鍺137在形成虛置閘極結構213b之前被移除。在如第4A-1圖所示的一些實施例中，在氧化製程期間形成的氧化矽鍺137在移除氧化矽136期間被部分移除且在形成虛置閘極結構213c之前被完全移除。在如第5A-1圖所示的一些實施例中，鰭片結構110具有漸縮側壁。在如第6A-1及6C-1圖所示的一些實施例中，藉由多個遮罩層130a及130b形成較寬的奈米結構106b-2以及較窄的頂部奈米結構106t-2。在如第7A-1及7B-1圖所示的一些實施例中，藉由遮罩層130a及圖案化墊層108’形成較寬的奈米結構106b-2以及較窄的頂部奈米結構106t-2。在如第8-1圖所示的一些實施例中，奈米結構106-3具有圓角。
本揭露提供了半導體裝置結構及其形成方法的實施例。半導體裝置結構的形成方法可以包括形成較寬的底部奈米結構以及較窄的頂部奈米結構。使用比頂部奈米結構更寬的底部奈米結構，驅動電流可以較高，且總電阻可以降低。
在一些實施例中，提供了用於形成半導體裝置結構的方法。用於形成半導體裝置結構的方法包括形成堆疊在基板上之交替的多個第一半導體層及多個第二半導體層。用於形成半導體裝置結構的方法也包括蝕刻第一半導體層及第二半導體層以形成鰭片結構。用於形成半導體裝置結構的方法也包括氧化第一半導體層的多個側壁以形成第一半導體層的多個第一氧化部，且氧化第二半導體層的多個側壁以形成第二半導體層的多個第二氧化部。用於形成半導體裝置結構的方法也包括移除第二半導體層的側壁上的第二氧化部。在移除第二氧化部之後，第二半導體層的上層比第二半導體層的下層更窄。用於形成半導體裝置結構的方法也包括移除第一半導體層以在第二半導體層之間形成閘極開口。用於形成半導體裝置結構的方法也包括在閘極開口中形成閘極結構，閘極結構圍繞第二半導體層。
在一些實施例中，上述方法更包括：移除第一半導體層的第一氧化部，其中在移除第一氧化部之後，第一半導體層的上層比第一半導體層的下層更窄。
在一些實施例中，第二氧化層之位於第二半導體層的上層的側壁上的第二氧化部比第二氧化層之位於第二半導體層的下層的側壁上的第二氧化部更厚。
在一些實施例中，上述方法更包括：在移除第一半導體層之前，形成覆蓋鰭片結構的虛置閘極結構；以及移除第一半導體層的第一氧化部，其中虛置閘極結構與第一半導體層的第一氧化部直接接觸。
在一些實施例中，虛置閘極結構的延伸部被夾在第一氧化部之間。
在一些實施例中，上述方法更包括：移除第一半導體層的第一氧化部；以及在移除第一半導體層的第一氧化部之後形成覆蓋鰭片結構的虛置閘極結構。
在一些實施例中，上述方法更包括：部分移除第一半導體層的第一氧化部且移除第二半導體層的第二氧化部；在第二半導體層的第二氧化部被完全移除之後，完全移除第一半導體層的第一氧化部；以及在完全移除第一半導體層的第一氧化部之後，形成覆蓋鰭片結構的虛置閘極結構。
在一些實施例中，在移除第二氧化部之後，第二半導體層具有漸縮多個側壁。
在一些實施例中，上述方法更包括：在鰭片結構的基部周圍形成隔離結構，其中第二半導體層的上層比鰭片結構的基部更窄。
在一些實施例中，上述方法更包括：在移除第一半導體層之前，部分移除隔離結構。
在一些實施例中，上述方法更包括：在形成隔離結構之前，在鰭片結構的基部周圍形成襯層，其中隔離結構的頂表面低於襯層的頂表面。
在一些實施例中，提供了用於形成半導體裝置結構的方法。用於形成半導體裝置結構的方法包括在基板上形成底部第二半導體層、中間第二半導體層、及頂部第二半導體層，且在底部第二半導體層、中間第二半導體層、及頂部第二半導體層之間具有多個第一半導體層。用於形成半導體裝置結構的方法也包括圖案化底部第二半導體層、中間第二半導體層、頂部第二半導體層、及第一半導體層以形成鰭片結構。第一遮罩層具有第一寬度。用於形成半導體裝置結構的方法也包括縮小（diminishing）頂部第二半導體層以具有第二寬度。第二寬度小於第一寬度。用於形成半導體裝置結構的方法也包括。用於形成半導體裝置結構的方法也包括形成橫跨鰭片結構的虛置閘極結構。用於形成半導體裝置結構的方法也包括在虛置閘極結構的相對側形成多個源極/汲極磊晶結構。用於形成半導體裝置結構的方法也包括移除虛置閘極結構及第一半導體層。用於形成半導體裝置結構的方法也包括形成圍繞第二半導體層的閘極結構。
在一些實施例中，薄化頂部第二半導體層包括：在圖案化底部第二半導體層、中間第二半導體層、頂部第二半導體層之後，在頂部第二半導體層上形成第二遮罩層，其中使用第二遮罩層以縮小頂部第二半導體層；以及蝕刻頂部第二半導體層。
在一些實施例中，第一遮罩層比第二遮罩層更寬。
在一些實施例中，中間第二半導體層具有與頂部第二半導體層或底部第二半導體層相等的寬度，其中底部第二半導體層及頂部第二半導體層具有不同的寬度。
在一些實施例中，上述方法更包括：在頂部第二半導體層上形成墊層；以及在圖案化底部第二半導體層、中間第二半導體層、頂部第二半導體層以形成鰭片結構之後移除墊層。
在一些實施例中，薄化該頂部第二半導體層包括：在移除墊層之前，修整墊層以在圖案化底部第二半導體層、中間第二半導體層、頂部第二半導體層之後形成修整的墊層；以及將修整的墊層用作遮罩以蝕刻頂部第二半導體層。
在一些實施例中，提供了半導體裝置結構。半導體裝置結構包括：底部奈米結構、中間奈米結構、及頂部奈米結構，形成於基板上。半導體裝置結構更包括：閘極結構，包繞底部奈米結構、中間奈米結構、及頂部奈米結構。半導體裝置結構更包括：多個間隔層，形成於閘極結構的相對側上。半導體裝置結構更包括：多個源極/汲極磊晶結構，形成於閘極結構的相對側。底部奈米結構比中間奈米結構更寬，且中間奈米結構及頂部奈米結構具有實質上相同的寬度。
在一些實施例中，底部奈米結構、中間奈米結構、及頂部奈米結構在平行於閘極結構的縱軸的剖面圖中具有圓化的多個角。
在一些實施例中，上述半導體裝置結構更包括：從基板突出的鰭片結構的基部；以及隔離結構，圍繞鰭片結構的基部，其中鰭片結構的基部比頂部奈米結構更寬。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且可在不違背後附之請求項之精神和範圍之下，做各式各樣的改變、取代和替換。
1-1,2-2:線 10a,10b,10c,10d,10e,10f,10g:半導體裝置結構 102:基板 104-1,104-2,104b-1,104m-1,104t-1,104b-2,104m-2,104t-2:第一半導體層 106-1,106-2,106b-1,106m-1,106t-1,106b-2,106m-2,106t-2:第二半導體層（奈米結構） 106-3,106b-3,106m-3,106t-3:奈米結構 106bW,106mW,106tW:寬度 108-1,108’:墊層 109:襯層 110:鰭片結構 111:隔離結構 112:虛置閘極電極層 113:源極/汲極凹槽（凹槽，源極/汲極開口） 114:間隔物（間隔物層） 114a,114b:間隔層 115:凹槽 116:源極/汲極磊晶結構 117:內間隔物 118:層間介電質（ILD）結構 119:蝕刻停止層 121:金屬半導體化合物層 123:阻障層 124:閘極結構 125:接觸結構 126:閘極介電層（介電層） 126a:界面層 126b:高介電常數閘極介電層 127:虛置閘極介電層 128:閘極電極 130a:第一遮罩層 130b:第二遮罩層 130aW,130bW:頂部寬度 132a,132b:蝕刻製程 134:氧化製程 136,136b,136m,136t:氧化矽 137,137b,137m,137t:氧化矽鍺 213a,213b,213c,213d:虛置閘極結構
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖是根據本揭露的一些實施例之半導體裝置結構的透視圖（perspective representation）。 第2A-1、2A-2、2B-1、2B-2、2C-1、2C-2、2D-1、2D-2、2E-1、2E-2、2F-1、2F-2、2G-1、2G-2、2H-1、2H-2、2I-1及2I-2圖是根據本揭露的一些實施例之形成半導體裝置結構的各個階段的剖面圖。 第2A-3、2B-3、2C-3及2D-3圖是根據本揭露的一些實施例之形成半導體裝置結構的各個階段的透視圖。 第2C-4圖是根據本揭露的一些實施例之形成半導體裝置結構的放大的剖面圖。 第3A-1、3A-2、3B-1、3B-2、3C-1、3C-2、3D-1、3D-2、3E-1、3E-2、3F-1及3F-2圖是根據本揭露的一些實施例之形成半導體裝置結構的各個階段的剖面圖。 第3A-3及3B-3圖是根據本揭露的一些實施例之形成半導體裝置結構的各個階段的透視圖。 第4A-1、4A-2、4B-1、4B-2、4C-1、4C-2、4D-1及4D-2圖是根據本揭露的一些實施例之形成半導體裝置結構的各個階段的剖面圖。 第4A-3、4B-3及4C-3圖是根據本揭露的一些實施例之形成半導體裝置結構的各個階段的透視圖。 第5A-1、5A-2、5B-1、5B-2、5C-1、5C-2、5D-1、5D-2、5E-1、5E-2、5F-1、5F-2、5G-1、5G-2、5H-1、5H-2圖是根據本揭露的一些實施例之形成半導體裝置結構的各個階段的剖面圖。 第5A-3、5B-3及5C-3圖是根據本揭露的一些實施例之形成半導體裝置結構的各個階段的透視圖。 第6A-1、6A-2、6B-1、6B-2、6C-1、6C-2、6D-1、6D-2、6E-1、6E-2、6F-1及6F-2圖是根據本揭露的一些實施例之半導體裝置結構的剖面圖。 第6A-3、6B-3、6C-3及6D-3圖是根據本揭露的一些實施例之形成半導體裝置結構的各個階段的透視圖。 第7A-1、7A-2、7B-1、7B-2、7C-1、7C-2、7D-1、7D-2、7E-1及7E-2圖是根據本揭露的一些實施例之形成半導體裝置結構的各個階段的剖面圖。 第7A-3、7B-3及7C-3圖是根據本揭露的一些實施例之形成半導體裝置結構的各個階段的透視圖。 第8-1及8-2圖是根據本揭露的一些實施例之半導體裝置結構的剖面圖。
10a:半導體裝置結構
102:基板
106-1,106b-1,106m-1,106t-1:第二半導體層(奈米結構)
106bW,106mW,106tW:寬度
109:襯層
111:隔離結構
124:閘極結構
126:閘極介電層(介電層)
128:閘極電極

Claims (15)

  1. 一種半導體裝置結構的形成方法，該方法包括：形成堆疊在一基板上之交替的多個第一半導體層及多個第二半導體層；蝕刻該些第一半導體層及該些第二半導體層以形成一鰭片結構；氧化該些第一半導體層的多個側壁以形成該些第一半導體層的多個第一氧化部，且氧化該些第二半導體層的多個側壁以形成該些第二半導體層的多個第二氧化部；移除該些第二半導體層的該些第二氧化部，其中，在移除該些第二氧化部之後，該些第二半導體層的一上層比該些第二半導體層的一下層更窄；移除該些第一半導體層以在該些第二半導體層之間形成一閘極開口；以及在該閘極開口中形成一閘極結構，該閘極結構圍繞該些第二半導體層。
  2. 如請求項1之半導體裝置結構的形成方法，更包括：移除該些第一半導體層的該些第一氧化部，其中在移除該些第一氧化部之後，該些第一半導體層的一上層比該些第一半導體層的一下層更窄。
  3. 如請求項1或2之半導體裝置結構的形成方法，其中該些第二氧化層之位於該些第二半導體層的該上層的一側壁上的該第二氧化部比該些第二氧化層之位於該些第二半導體層的該下層的一側壁上的該第二氧化部更厚。
  4. 如請求項1或2之半導體裝置結構的形成方法，更包括：在移除該些第一半導體層之前，形成覆蓋該鰭片結構的一虛置閘極結構；以及移除該些第一半導體層的該些第一氧化部，其中該虛置閘極結構與該些第一半導體層的該些第一氧化部直接接觸。
  5. 如請求項4之半導體裝置結構的形成方法，其中該虛置閘極結構的一延伸部被夾在該些第一氧化部之間。
  6. 如請求項1或2之半導體裝置結構的形成方法，更包括：移除該些第一半導體層的該些第一氧化部；以及在移除該些第一半導體層的該些第一氧化部之後形成覆蓋該鰭片結構的一虛置閘極結構。
  7. 如請求項1或2之半導體裝置結構的形成方法，更包括：部分移除該些第一半導體層的該些第一氧化部且移除該些第二半導體層的該些第二氧化部；在該些第二半導體層的該些第二氧化部被完全移除之後，完全移除該些第一半導體層的該些第一氧化部；以及在完全移除該些第一半導體層的該些第一氧化部之後，形成覆蓋該鰭片結構的一虛置閘極結構。
  8. 如請求項1或2之半導體裝置結構的形成方法，其中在移除該些第二氧化部之後，該些第二半導體層具有漸縮(tapered)多個側壁。
  9. 如請求項1或2之半導體裝置結構的形成方法，更包括：在該鰭片結構的一基部周圍形成一隔離結構，其中該些第二半導體層的該上層比該鰭片結構的該基部更窄。
  10. 一種半導體裝置結構的形成方法，包括：在一基板上形成一底部第二半導體層、一中間第二半導體層、及一頂部第二半導體層，且在該底部第二半導體層、該中間第二半導體層、及該頂部第二半導體層之間具有多個第一半導體層； 使用一第一遮罩層以圖案化該底部第二半導體層、該中間第二半導體層、該頂部第二半導體層、及該第一半導體層以形成一鰭片結構，其中該第一遮罩層具有一第一寬度；薄化該頂部第二半導體層以具有一第二寬度，其中該第二寬度小於該第一寬度；形成橫跨該鰭片結構的一虛置閘極結構；在該虛置閘極結構的相對側形成多個源極/汲極磊晶結構；移除該虛置閘極結構及該些第一半導體層；以及形成圍繞該些第二半導體層的一閘極結構。
  11. 如請求項10之半導體裝置結構的形成方法，其中薄化該頂部第二半導體層包括：在圖案化該底部第二半導體層、該中間第二半導體層、該頂部第二半導體層之後，在該頂部第二半導體層上形成一第二遮罩層，其中使用該第二遮罩層以縮小(diminished)該頂部第二半導體層；以及蝕刻該頂部第二半導體層。
  12. 如請求項10之半導體裝置結構的形成方法，其中該中間第二半導體層具有與該頂部第二半導體層或該底部第二半導體層相等的寬度，其中該底部第二半導體層及該頂部第二半導體層具有不同的寬度。
  13. 一種半導體裝置結構，包括：一底部奈米結構、一中間奈米結構、及一頂部奈米結構，形成於一基板上；一閘極結構，包繞該底部奈米結構、該中間奈米結構、及該頂部奈米結構；多個間隔層，形成於該閘極結構的相對側上；以及 多個源極/汲極磊晶結構，形成於該閘極結構的相對側，其中該底部奈米結構比該中間奈米結構更寬，且該中間奈米結構及該頂部奈米結構具有實質上相同的寬度。
  14. 如請求項13之半導體裝置結構，其中該底部奈米結構、該中間奈米結構、及該頂部奈米結構在平行於該閘極結構的一縱軸的一剖面圖中具有圓化的(rounded)多個角。
  15. 如請求項13或14之半導體裝置結構，更包括：從該基板突出的一鰭片結構的一基部；以及一隔離結構，圍繞該鰭片結構的該基部，其中該鰭片結構的該基部比該頂部奈米結構更寬。
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