TWI811034B - 刷新電路、刷新方法及半導體記憶體 - Google Patents

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Abstract

本公開實施例涉及半導體電路設計領域，特別涉及一種刷新電路、刷新方法及半導體記憶體，包括：信號生成模組，被配置為基於刷新命令生成翻轉信號和進位信號；調整單元被配置為，若基於刷新命令產生第一刷新信號和第二刷新信號，則根據翻轉信號生成翻轉調整信號，若基於刷新命令僅產生第一刷新信號，則根據當前刷新命令產生的第一刷新信號對應的翻轉信號生成翻轉調整信號，並僅根據下一刷新命令產生的第二刷新信號對應的翻轉信號生成翻轉調整信號；計數模組，生成第一輸出信號和第二輸出信號，計數模組被配置為，基於翻轉調整信號翻轉第一輸出信號，並基於進位信號累加第二輸出信號，以實現多脈衝刷新模式下的準確刷新計數。

Description

刷新電路、刷新方法及半導體記憶體
本公開涉及半導體電路設計領域，特別涉及刷新電路、刷新方法及半導體記憶體。
隨著廣泛用於電子裝置中的半導體記憶體裝置的容量和速度的迅速發展，半導體記憶體裝置的功耗一直在增加。
動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）是一種通過使用存儲在電容器中的電荷來存儲數據的揮發性半導體記憶體裝置。由於存儲在電容器中的電荷可隨著時間流逝以各種方式洩漏，所以DRAM具有有限的數據保持特性。為了解決有限的數據保持，DRAM通常需要根據存儲在DRAM中的數據週期性地刷新以對電容器進行充電或放電。
而執行刷新操作的過程中，刷新計數器能否可靠的計數，直接會影響到刷新操作的成敗。有鑑於此，本發明提出以下技術方案，以解決上述問題。
本公開實施例提供一種刷新電路、刷新方法及半導體記憶體，以實現多脈衝刷新模式下的準確刷新計數。
根據本公開的一實施例，提供了一種刷新電路，包括：信號生成模組，被配置為基於刷新命令生成翻轉信號和進位信號；其中，刷新命令用於依次產生第一刷新信號和第二刷新信號，第一刷新信號和第二刷新信號均產生翻轉信號，進位信號基於第二刷新信號產生；調整單元，被配置為，若基於刷新命令產生第一刷新信號和第二刷新信號，則根據翻轉信號生成翻轉調整信號，若基於刷新命令僅產生第一刷新信號，則根據當前刷新命令產生的第一刷新信號對應的翻轉信號生成翻轉調整信號，並僅根據下一刷新命令產生的第二刷新信號對應的翻轉信號生成翻轉調整信號；計數模組，生成第一輸出信號和第二輸出信號，計數模組被配置為，基於翻轉調整信號翻轉第一輸出信號，並基於進位信號累加第二輸出信號；其中，以第二輸出信號為高位，第一輸出信號為低位構成的數據用於表徵基於刷新命令的刷新次數。
通過調整單元，調整第二刷新信號缺失時的時序，第一次刷新命令的第二刷新信號缺失，對於第二次刷新命令，僅根據第二刷新信號對應的翻轉信號生成翻轉調整信號，即第一次刷新命和第二次刷新命令中有效的進位信號為一個，有效的翻轉信號，即翻轉調整信號為兩個，等效於一次正常刷新命令的刷新過程，從而將第一輸出信號的翻轉流程和第二輸出信號計數流程訂正，從而訂正第三輸出信號的計數。
另外，計數模組包括：第一計數單元，用於生成第一輸出信號，被配置為，基於翻轉調整信號翻轉第一輸出信號；第二計數單元，用於生成第二輸出信號，被配置為，基於進位信號累加第二輸出信號；輸出單元，連接第一計數單元和第二計數單元，被配置為根據第一輸出信號和第二輸出信號輸出第三輸出信號，第三輸出信號用於表徵基於刷新命令的刷新次數。
另外，第一計數單元具體被配置為：輸出數字高電位信號或者數字低電位信號；其中，每當第一計數單元接收到翻轉調整信號時，對第一計數單元當前輸出的數字高電位信號或者數字低電位信號的電位進行一次信號翻轉。
另外，第一計數單元包括一正反器和多個反相器；正反器的輸出Q端口連接至一反相器的輸入端，該反相器的輸出端連接正反器的輸入D端口；正反器的時鐘CLK端口用於接收翻轉調整信號；正反器的輸出Q端口用於輸出第一輸出信號。
另外，第二計數單元包括多個正反器和多個反相器；低位正反器的輸出Q端口與高一位正反器的時鐘CLK端口連接；每個正反器的輸出Q端口均連接至一反相器的輸入端，該反相器的輸出端連接正反器的輸入D端口；最低位正反器的時鐘CLK端口用於接收進位信號；每個正反器的輸出Q端口共同用於輸出第二輸出信號。
另外，調整單元具體被配置為，根據翻轉信號、第一刷新信號和第一輸出信號生成翻轉調整信號。
另外，調整單元包括第一與非門和第二與非門；第一與非門的一輸入端用於接收第一輸出信號，另一輸入端用於接收第一刷新信號基於刷新命令產生的前一個刷新信號；第二與非門的一輸入端連接第一與非門的輸出端，另一輸入端用於接收翻轉信號；第二與非門的輸出端連接至一反相器的輸入端，該反相器的輸出端用於輸出翻轉調整信號。
另外，信號生成模組，包括：第一信號生成單元，被配置為，用於根據第一刷新信號和第二刷新信號產生翻轉信號；第二信號生成單元，被配置為，用於根據第二刷新信號產生進位信號。
根據本公開的另一實施例，還提供了一種刷新方法，應用於上述刷新電路，包括：接收刷新命令；其中，刷新命令用於依次產生第一刷新信號和第二刷新信號；基於第一刷新信號產生翻轉信號，基於第二刷新信號產生翻轉信號，並基於第二刷新信號產生進位信號；基於翻轉信號產生翻轉調整信號；基於翻轉調整信號翻轉第一輸出信號，並基於進位信號累加第二輸出信號；其中，以第二輸出信號為高位，第一輸出信號為低位構成的數據用於表徵基於刷新命令的刷新次數。
第一次刷新命令的第二刷新信號缺失，對於第二次刷新命令，僅根據第二刷新信號對應的翻轉信號生成翻轉調整信號，即第一次刷新命和第二次刷新命令中有效的進位信號為一個，有效的翻轉信號，即翻轉調整信號為兩個，等效於一次正常刷新命令Ref的刷新過程，從而將第一輸出信號的翻轉流程和第二輸出信號計數流程訂正，從而訂正第三輸出信號的計數。
另外，基於翻轉信號產生翻轉調整信號，包括：若基於同一刷新命令產生第一刷新信號和第二刷新信號，則將翻轉信號同步至翻轉調整信號。
另外，若基於當前刷新命令產生的第二刷新信號缺失，則根據當前刷新命令產生的第一刷新信號對應的翻轉信號生成翻轉調整信號，並僅根據下一刷新命令產生的第二刷新信號對應的翻轉信號生成翻轉調整信號。
另外，基於翻轉調整信號翻轉第一輸出信號，包括：每當接收到翻轉調整信號時，對當前輸出的第一輸出信號的電位進行一次信號翻轉。
另外，基於進位信號累加第二輸出信號，包括：每當接收到進位信號時，第二輸出信號累積加一。
根據本公開的再一實施例，還提供了一種半導體記憶體，包括上述刷新電路。
另外，半導體記憶體為動態隨機存取記憶體DRAM晶片。
動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）是一種通過使用存儲在電容器中的電荷來存儲數據的易失性半導體記憶體裝置。由於存儲在電容器中的電荷可隨著時間流逝以各種方式洩漏，所以DRAM具有有限的數據保持特性。為了解決有限的數據保持，DRAM通常需要根據存儲在DRAM中的數據週期性地刷新以對電容器進行充電或放電。
而執行刷新操作的過程中，刷新計數器能否可靠的計數，直接會影響到刷新操作的成敗。
本公開一實施例提供了一種刷新電路，以實現多脈衝刷新模式下的準確刷新計數。
本領域的普通技術人員可以理解，在本公開各實施例中，為了使讀者更好地理解本公開而提出了許多技術細節。但是，即使沒有這些技術細節和基於以下各實施例的種種變化和修改，也可以實現本公開所要求保護的技術方案。
本公開實施例中提到的刷新模式為雙脈衝刷新模式（two pulse refresh），雙脈衝刷新模式中每個刷新命令產生兩個刷新信號。參考第1圖~第3圖，每個刷新命令Ref產生兩個刷新信號，兩個刷新信號分別為第一刷新信號1st pulse和第二刷新信號2nd pulse，其中，一個刷新信號對應執行一次刷新操作，即對一個行地址進行刷新操作。
在一些實施例中，刷新命令為針對給定存儲體的刷新命令，例如給定存儲體可以包括8個存儲體，並且在對給定存儲體執行所有存儲體刷新操作時，不允許訪問給定存儲體中的8個存儲體中的任何存儲體。所有存儲體刷新操作的等待時間是恆定值。例如，所有存儲體刷新操作的等待時間可為約130奈秒（ns）。等待時間也可被測量為多個時鐘週期。需要說明的是，半導體記憶體可包括任何數量的存儲體。
在一些實施例中，單一存儲體刷新操作的等待時間通常小於所有存儲體刷新操作的等待時間。在一具體示例中，單一存儲體刷新操作的等待時間可達到60ns。但是，雖然8個存儲體中的一個存儲體正被刷新，並且無法進行訪問，但是其他7個存儲體可進行訪問。在一具體示例中，當記憶體控制器確定給定存儲體的預測等待時間小於所有存儲體刷新操作的等待時間時，記憶體控制器可以選擇執行單一存儲體刷新操作。
對半導體記憶體進行刷新操作時，在半導體記憶體內部需要一個對刷新地址進行計數的刷新計數器。特別是在雙脈衝刷新模式中，每個刷新命令產生兩個刷新信號，換言之，每個刷新命令需要用到兩個刷新地址。這裏，刷新地址即為存儲體的行地址。由於每個刷新信號會對應一個刷新地址，這裏對刷新地址的計數也可以理解為對刷新信號的計數。
在雙脈衝刷新模式中，對於所有存儲體刷新命令（all bank refresh command），由於每個刷新信號會同時刷新所有的存儲體，因此每根據一個刷新信號做一次刷新，刷新計數器加1，就能保證所有刷新地址都能被刷新。但對於單一存儲體刷新命令（per bank refresh command），它的刷新信號只對本存儲體有效，而刷新計數器的進位條件為每個刷新地址都被所有存儲體遍曆到，因此刷新計數器的進位不能像所有存儲體刷新一樣每根據一個刷新信號做一次刷新就加1。例如，若刷新計數器的起始地址為0000，連續執行3個所有存儲體刷新操作，則刷新計數器的地址變化為0000—＞0001—＞0002—＞0003—＞0004—＞0005。但連續做三個單一存儲體刷新，則刷新計數器的地址變化為0000—＞0001—＞0000—＞0001—＞0000—＞0001……，直到所有存儲體都對0000和0001這兩個地址進行刷新後，刷新計數器才會進位到0002。
第1圖為本實施例提供的正常刷新模式下刷新電路的刷新時序示意圖，第2圖為本實施例提供的缺失第二刷新信號後刷新電路的刷新時序示意圖，第3圖為本實施例提供的新增調整單元調整後缺失第二刷新信號後刷新電路的刷新時序示意圖，第4圖為本實施例提供的刷新電路的結構示意圖，第5圖為本實施例提供的信號生成模組的結構示意圖，第6圖為本實施例提供的計數模組的結構示意圖，第7圖為本實施例提供的第一計數單元的結構示意圖，第8圖為本實施例提供的調整單元的結構示意圖，第9圖為本實施例提供的第二計數單元的結構示意圖，以下結合附圖對本實施例提供的刷新電路作進一步詳細說明，具體如下：
參考第4圖，刷新電路，包括：
信號生成模組101，被配置為，基於刷新命令Ref生成翻轉信號CBRcountclk和進位信號CBRincr；其中，刷新命令Ref用於依次產生第一刷新信號1st pulse和第二刷新信號2nd pulse，第一刷新信號1st pulse和第二刷新信號2nd pulse均產生翻轉信號CBRcountclk，進位信號CBRincr基於第二刷新信號2nd pulse產生。
調整單元102，被配置為，若基於刷新命令Ref產生第一刷新信號1st pulse和第二刷新信號2nd pulse，則根據翻轉信號CBRcountclk生成翻轉調整信號CBRcountclkmix，若基於刷新命令僅產生第一刷新信號1st pulse，則根據當前刷新命令Ref產生的第一刷新信號1st pulse對應的翻轉信號CBRcountclk生成翻轉調整信號CBRcountclkmix，並僅根據下一刷新命令Ref產生的第二刷新信號2nd pulse對應的翻轉信號CBRcountclk生成翻轉調整信號CBRcountclkmix。
計數模組103，生成第一輸出信號CBRAdd＜0＞和第二輸出信號CBRAdd＜14：1＞，計數模組103被配置為，基於翻轉調整信號CBRcountclkmix翻轉第一輸出信號CBRAdd＜0＞，並基於進位信號CBRincr累加第二輸出信號CBRAdd＜14：1＞；其中，以第二輸出信號CBRAdd＜14：1＞為高位，第一輸出信號CBRAdd＜0＞為低位構成的數據用於表徵基於刷新命令Ref的刷新次數。
需要說明的是，本實施例以第二輸出信號CBRAdd＜14：1＞為高位，第一輸出信號CBRAdd＜0＞為低位構成的數據為第三輸出信號CBRAdd＜14：0＞進行具體說明。
對於上述提供的刷新電路，計數原理參考第1圖~第3圖，參考第1圖，若基於刷新命令Ref產生的第一刷新信號1st pulse和第二刷新信號2nd pulse都存在，此時翻轉信號CBRcountclk和進位信號CBRincr正常產生；由於第一刷新信號1st pulse和第二刷新信號2nd pulse都存在，此時調整單元102產生的翻轉調整信號CBRcountclkmix（第1圖未圖示）的時序與翻轉信號CBRcountclk相同，此時，第一輸出信號CBRAdd＜0＞基於翻轉調整信號CBRcountclkmix正常產生，第二輸出信號CBRAdd＜14：1＞基於進位信號正常計數，產生的第三輸出信號可進行正確的地址跳轉。
然而，在實際應用中，第一刷新信號1st pulse是根據刷新命令Ref觸發的，發生缺失的可能性較小，第二刷新信號2nd pulse是根據內部電路產生的，可能會出現由於某些外部的原因導致第二刷新信號2nd pulse缺失的情況。當某一刷新命令Ref產生的第二刷新信號2nd pulse缺失時，參考第2圖，由於缺失一個第二刷新信號2nd pulse導致在第一個刷新命令Ref的時序中，缺失產生的進位信號CBRincr和一翻轉信號CBRcountclk，若此時直接將翻轉信號CBRcountclk同步至翻轉調整信號CBRcountclkmix（第2圖未圖示），此時產生的第一輸出信號CBRAdd＜0＞由於缺失一次翻轉過程，會導致後續的第一輸出信號CBRAdd＜0＞全部出錯，而第二輸出信號CBRAdd＜14：1＞缺少一次進位過程，導致第三輸出信號CBRAdd＜14：0＞計數錯誤，第三輸出信號CBRAdd＜14：0＞無法表徵基於刷新命令Ref的刷新次數。
本公開通過調整單元102（參考第4圖），調整第二刷新信號2nd pulse缺失時的時序，參考第3圖，第一次刷新命令Ref的第二刷新信號2nd pulse缺失，對於第二次刷新命令，僅根據第二刷新信號2nd pulse對應的翻轉信號CBRcountclk生成翻轉調整信號CBRcountclkmix，即第一次刷新命令Ref和第二次刷新命令Ref中有效的進位信號CBRincr為一個，有效的翻轉信號CBRcountclk，即翻轉調整信號CBRcountclkmix為兩個，等效於一次正常刷新命令Ref的刷新過程，從而將第一輸出信號CBRAdd＜0＞的翻轉流程和第二輸出信號CBRAdd＜14：1＞計數流程訂正，從而訂正第三輸出信號CBRAdd＜14：0＞的計數。
本公開實施例中，所述刷新命令為所有存儲體刷新命令或單一存儲體刷新命令；其中，所述所有存儲體刷新命令產生的所述刷新信號用於對所有存儲體進行同時刷新。這裏，同時刷新為對所有存儲體中的同一行地址進行同時刷新。所述單一存儲體刷新命令產生的所述刷新信號用於在重複任何存儲體的刷新之前對所有存儲體進行逐一刷新。這裏，逐一刷新為對所有存儲體中某一存儲體中的一行地址進行刷新。
需要說明的是，針對單一存儲體刷新命令，執行單一存儲體刷新操作時需在重複任何存儲體的刷新之前通過單一存儲體刷新命令刷新所有存儲體。換言之，單一存儲體刷新操作是針對所有存儲體的不重複的逐一刷新操作。這裏，針對每個單一存儲體刷新命令，逐一刷新的過程中所有存儲體的刷新順序是可以根據實際需求而進行調整的。
還需要說明的是，本公開實施例中所述的所有存儲體為刷新命令所針對的全部給定存儲體，而非是半導體記憶體中的全部存儲體。只有當刷新命令針對的給定存儲體為半導體記憶體中的全部存儲體時，所有存儲體才意為半導體記憶體中的全部存儲體。
在一些實施例中，參考第5圖，信號生成模組101包括：第一信號生成單元111和第二信號生成單元121，其中，第一信號生成單元111被配置為，用於根據第一刷新信號1st pulse和第二刷新信號2nd pulse產生翻轉信號CBRcountclk；第二信號生成單元121被配置為，用於根據第二刷新信號2nd pulse產生進位信號CBRincr。
在一些實施例中，參考第6圖，計數模組103包括：第一計數單元113、第二計數單元123和輸出單元133，其中，第一計數單元113，用於生成第一輸出信號CBRAdd＜0＞，第一計數單元113被配置為基於翻轉調整信號CBRcountclkmix翻轉第一輸出信號CBRAdd＜0＞；第二計數單元123，用於生成第二輸出信號CBRAdd＜14：1＞，第二計數單元123被配置為基於進位信號CBRincr累加第二輸出信號CBRAdd＜14：1＞；輸出單元133，連接第一計數單元113和第二計數單元123，被配置為根據第一輸出信號CBRAdd＜0＞和第二輸出信號CBRAdd＜14：1＞輸出第三輸出信號CBRAdd＜14：0＞。
在一個例子中，第一計數單元113（參考第6圖）具體被配置為，輸出數字高電位信號或數字低電位信號；其中，每當第一計數單元113（參考第6圖）接收到翻轉調整信號CBRcountclkmix時，對第一計數單元113（參考第6圖）當前輸出的數字高電位信號或者數字低電位信號的電位進行一次信號翻轉（結合第1圖~第3圖）。即第一計數單元113根據翻轉調整信號CBRcountclkmix在信號1和信號0之間進行信號翻轉。
具體地，參考第7圖，第一計數單元113（參考第6圖）包括：一正反器和多個反相器，其中，正反器的輸出Q端口連接一反相器的輸入端，該反相器的輸出端連接正反器的輸入D端口，正反器的時鐘ClkN端口用於接收翻轉調整信號CBRcountclkmix，正反器的輸出Q端口用於輸出第一輸出信號CBRAdd＜0＞。
第一計數單元113的工作原理如下：當翻轉調整信號CBRcountclkmix的下降沿到來時，正反器被觸發，將輸入D端口的數據傳輸至輸出Q端口；被觸發前，正反器輸入D端口的數據和輸出Q端口的數據互為反相信號，所以當翻轉調整信號CBRcountclkmix使正反器被觸發後，正反器輸出Q端口的輸出信號反相。
相應地，參考第9圖，第二計數單元123（參考第6圖）包括：多個正反器和多個反相器，其中，低位正反器的輸出Q端口與高一位正反器的時鐘ClkN端口連接，每個正反器的輸出Q端口均連接一反相器的輸入端，該反相器的輸出端連接正反器的輸入D端口，最低位正反器的時鐘ClkN端口用於接收進位信號CBRincr，每個正反器的輸出Q端口用於輸出第二輸出信號CBRAdd＜14：1＞。
需要說明的是，第二計數單元123中每個正反器用於輸出第二輸出信號CBRAdd＜14：1＞中的一位，例如CBRAdd＜1＞、CBRAdd＜2＞、CBRAdd＜3＞……CBRAdd＜14＞，每個正反器輸出的數據組合構成第二輸出信號CBRAdd＜14：1＞。
第二計數單元123的工作原理如下：當進位信號CBRincr的下降沿到來時，低位正反器被觸發，將輸入D端口的數據傳輸至輸出Q端口；被觸發前，正反器輸入D端口的輸入數據和輸出Q端口的輸出數據互為反相信號，所以當進位信號CBRincr使正反器被觸發後，正反器輸出Q端口的輸出信號反相。即低位正反器基於進位信號CBRincr實現輸出由“1到0”或“0到1”的跳變；當低位正反器由“1到0” 跳變時，輸出信號觸發高一位正反器，高一位正反器被觸發後，將輸入D端口的數據傳輸至輸出Q端口，正反器輸入D端口的輸入數據和輸出Q端口的輸出數據為反相信號，從而實現二進位數據由低位至高位的進位操作。
本公開實施例在雙脈衝刷新模式下，由於第二計數單元123是根據進位信號CBRincr進行的計數，而進位信號CBRincr是根據接收的刷新命令Ref產生的第二刷新信號2nd pulse產生的，相應地，若應用於多脈衝刷新模式下，CBRincr是根據接收的刷新命令Ref產生的最後一個刷新信號產生的；那麼無論是所有存儲體刷新情況還是單一存儲體刷新情況，只有刷新命令執行到最後一個刷新信號後，才會出現進位信號CBRincr，由此第二計數單元123才會對該刷新命令進行計數。本公開實施例中通過信號生成模組101生成的進位信號CBRincr即可對多脈衝刷新模式下的刷新命令進行計數。
且進一步地，根據對刷新命令Ref進行計數的第二輸出信號CBRAdd＜14：1＞以及隨每一個刷新信號進行信號翻轉的第一輸出信號CBRAdd＜0＞，即可得到表徵對刷新命令Ref產生的刷新信號計數的第三輸出信號CBRAdd＜14：0＞，以此實現對刷新命令Ref產生的刷新信號的計數。由於每個刷新信號會對應一個刷新地址，因而也能實現對刷新地址的計數。
需要說明的是，第7圖和第9圖所示的正反器，都基於複位信號Reset進行複位，且正反器都基於連續2個反相器進行輸出，設置2個反相器的目的在於在不改變輸出信號的相位以及表徵的計數值的前提下，增強輸出信號的驅動能力。在其他實施例中，正反器的輸出可以直接通過輸出Q端進行輸出，相應地，正反器的輸出也可以通過大於2的偶數反相器進行串聯輸出；在一些實施例中，上述正反器可以為D正反器，反相器可以為邏輯非門。
另外，對於上述翻轉調整信號CBRcountclkmix，調整單元102（參考第4圖）具體被配置為，根據翻轉信號CBRcountclk、第一刷新信號1st pulse和第一輸出信號CBRAdd＜0＞生成翻轉調整信號CBRcountclkmix。
具體地，參考第8圖，調整單元102（參考第4圖）包括與非門和及閘，其中，與非門的一輸入端用於接收第一輸入信號CBRAdd＜0＞，另一輸入端用於接收第一刷新信號1st pulse；及閘的一輸入端連接與非門的輸出端，另一輸入端用於接收翻轉信號CBRcountclk；及閘的輸出端用於輸出翻轉調整信號CBRcountclkmix。
即基於翻轉信號CBRcountclk生成翻轉調整信號CBRcountclkmix的原理如下：對於邏輯及閘，遵循“同1為1，有0出0”的輸出邏輯，對於邏輯與非門，遵循“同1為0，有0出1”的輸出邏輯，在正常的輸出時序下，參考第1圖，第一刷新信號1st pulse對應的翻轉信號CBRcountclk用於將第一輸出信號CBRAdd＜0＞由低電位翻轉至高電位，第二刷新信號2nd pulse對應的翻轉信號CBRcountclk用於將第一輸出信號CBRAdd＜0＞由高電位翻轉至低電位；在缺失第二刷新信號2nd pulse之後的輸出時序下，參考第2圖，當前刷新命令Ref產生的第一刷新信號1st pulse對應的翻轉信號CBRcountclk將第一輸出信號CBRAdd＜0＞由低電位翻轉至高電位，但缺失第二刷新信號2nd pulse導致第一輸出信號CBRAdd＜0＞持續為高電位，下一刷新命令Ref產生的第一刷新信號1st pulse對應的翻轉信號CBRcountclk用於將第一輸出信號CBRAdd＜0＞由高電位翻轉至低電位，下一刷新命令Ref產生的第二刷新信號2nd pulse對應的翻轉信號CBRcountclk用於將第一輸出信號CBRAdd＜0＞由低電位翻轉至高電位，從而導致了輸出的出錯。
對於及閘，當與非門的輸出為高電位時，用於根據翻轉信號CBRcountclk生成翻轉調整信號CBRcountclkmix。
對於與非門，當並未缺失第二刷新信號2nd pulse之後的第一刷新信號1st pulse出現時，此時第一輸出信號CBRAdd＜0＞為低電位，即第一刷新信號1st pulse刷新之前，第一輸出信號CBRAdd＜0＞為低電位，此時與非門的輸出為高電位，生成翻轉調整信號CBRcountclkmix，進行正常刷新操作；當缺失第二刷新信號2nd pulse之後的第一刷新信號1st pulse出現時，此時第一輸出信號CBRAdd＜0＞為高電位，即第一刷新信號1st pulse刷新之前，第一輸出信號CBRAdd＜0＞為高電位，此時與非門的輸出為低電位，不生成翻轉調整信號CBRcountclkmix，以校正缺失第二刷新信號2nd pulse時導致的第一輸出信號CBRAdd＜0＞錯誤跳轉，參考第3圖。若第一輸出信號CBRAdd＜0＞為低電位時，即第一刷新信號1st pulse刷新之前，第一輸出信號CBRAdd＜0＞為低電位，對應上述在正常的輸出時序，此時與非門的輸出為高電位，生成翻轉調整信號，從而保持正確的刷新時序。
需要說明的是，上述邏輯及閘在具體應用中可以通過一與非門的輸出端連接一反相器實現。
通過調整單元，調整第二刷新信號缺失時的時序，第一次刷新命令的第二刷新信號缺失，對於第二次刷新命令，僅根據第二刷新信號對應的翻轉信號生成翻轉調整信號，即第一次刷新命和第二次刷新命令中有效的進位信號為一個，有效的翻轉信號，即翻轉調整信號為兩個，等效於一次正常刷新命令的刷新過程，從而將第一輸出信號的翻轉流程和第二輸出信號計數流程訂正，從而訂正第三輸出信號的計數。
基於上述實施例提供的刷新電路，本公開另一實施例提供一種刷新方法，第10圖為本實施例提供的刷新方法的流程示意圖，如第10圖所示，所述方法主要包括以下步驟：
步驟201，接收刷新命令。
具體地，接收刷新命令，刷新命令用於一次產生第一刷新信號和第二刷新信號。
步驟202，產生翻轉信號和進位信號。
具體地，基於第一刷新信號產生翻轉信號，基於第二刷新信號產生翻轉信號，並基於第二刷新信號產生進位信號。
步驟203，產生翻轉調整信號。
具體地，基於翻轉信號產生翻轉調整信號。
更具體地，若基於同一刷新命令產生的第一刷新信號和第二刷新信號，將翻轉信號同步至翻轉調整信號；若基於當前刷新命令產生的第二刷新信號缺失，根據當前刷新命令產生的第一刷新信號對應的翻轉信號生成翻轉調整信號，並僅根據下一刷新命令產生的第二刷新信號對應的翻轉信號生成翻轉調整信號。
步驟204，產生第一輸出信號和第二輸出信號。
具體地，基於翻轉調整信號翻轉第一輸出信號，並基於進位信號累加第二輸出信號，其中，以第二輸出信號為高位，第一輸出信號為低位構成的數據用於表徵基於刷新命令的刷新次數。
在一些實施例中，還包括：根據第一輸出信號和第二輸出信號生成第三輸出信號，第三輸出信號用於表徵基於刷新命令的刷新次數。
在一個例子中，基於翻轉調整信號翻轉第一輸出信號，包括：每當接收到翻轉調整信號時，對當前輸出的第一輸出信號的電位進行一次信號翻轉。
在一個例子中，基於進位信號累加第二輸出信號，包括：每當接收到進位信號時，第二輸出信號累積加一。
第一次刷新命令的第二刷新信號缺失，對於第二次刷新命令，僅根據第二刷新信號對應的翻轉信號生成翻轉調整信號，即第一次刷新命和第二次刷新命令中有效的進位信號為一個，有效的翻轉信號，即翻轉調整信號為兩個，等效於一次正常刷新命令Ref的刷新過程，從而將第一輸出信號的翻轉流程和第二輸出信號計數流程訂正，從而訂正第三輸出信號的計數。
需要說明的是，以上刷新方法的描述，與上述刷新電路實施例的描述是類似的，具有同刷新電路實施例相似的有益效果，因此不做贅述。對於本公開實施例刷新方法中未披露的技術細節，請參照本公開實施例中刷新電路的描述而理解。
本公開又一實施例還提供一種半導體記憶體，包括上述實施例提供的刷新電路。本公開所指半導體記憶體包括但不限於動態隨機存取記憶體等，半導體記憶體採用上述實施例提供的刷新電路，以實現對多脈衝刷新模式下的刷新命令、刷新信號及刷新地址的計數。
在一些實施例中，半導體記憶體為動態隨機存取記憶體DRAM晶片，其中，動態隨機存取記憶體DRAM晶片的記憶體符合DDR2記憶體規格。
在一些實施例中，半導體記憶體為動態隨機存取記憶體DRAM晶片，其中，動態隨機存取記憶體DRAM晶片的記憶體符合DDR3記憶體規格。
在一些實施例中，半導體記憶體為動態隨機存取記憶體DRAM晶片，其中，動態隨機存取記憶體DRAM晶片的記憶體符合DDR4記憶體規格。
在一些實施例中，半導體記憶體為動態隨機存取記憶體DRAM晶片，其中，動態隨機存取記憶體DRAM晶片的記憶體符合DDR5記憶體規格。
需要說明的是，上述實施例所提供的刷新電路中所揭露的特徵，在不衝突的情況下可以任意組合，可以得到新的電路實施例；上述實施例所提供的刷新方法中所揭露的方法，在不衝突的情況下可以任意組合，可以得到新的方法實施例。
本領域的普通技術人員可以理解，上述各實施例是實現本公開的具體實施例，而在實際應用中，可以在形式上和細節上對其作各種改變，而不偏離本公開的精神和範圍。
101：信號生成模組 111：第一信號生成單元 121：第二信號生成單元 102：調整單元 103：計數模組 113：第一計數單元 123：第二計數單元 133：輸出單元
第1圖為本公開一實施例提供的正常刷新模式下刷新電路的刷新時序示意圖； 第2圖為本公開一實施例提供的缺失第二刷新信號後刷新電路的刷新時序示意圖； 第3圖為本公開一實施例提供的新增調整單元調整後缺失第二刷新信號後刷新電路的刷新時序示意圖； 第4圖為本公開一實施例提供的刷新電路的結構示意圖； 第5圖為本公開一實施例提供的信號生成模組的結構示意圖； 第6圖為本公開一實施例提供的計數模組的結構示意圖； 第7圖為本公開一實施例提供的第一計數單元的結構示意圖； 第8圖為本公開一實施例提供的調整單元的結構示意圖； 第9圖為本公開一實施例提供的第二計數單元的結構示意圖； 第10圖為本公開另一實施例提供的刷新方法的流程示意圖。
無。

Claims (10)

  1. 一種刷新電路，包括：信號生成模組，被配置為基於刷新命令生成翻轉信號和進位信號；其中，所述刷新命令用於依次產生第一刷新信號和第二刷新信號，所述第一刷新信號和所述第二刷新信號均產生所述翻轉信號，所述進位信號基於所述第二刷新信號產生；調整單元，被配置為，若基於所述刷新命令產生所述第一刷新信號和所述第二刷新信號，則根據所述翻轉信號生成翻轉調整信號，若基於所述刷新命令僅產生所述第一刷新信號，則根據當前刷新命令產生的第一刷新信號對應的翻轉信號生成所述翻轉調整信號，並僅根據下一刷新命令產生的第二刷新信號對應的翻轉信號生成所述翻轉調整信號；計數模組，生成第一輸出信號和第二輸出信號，所述計數模組被配置為，基於所述翻轉調整信號翻轉所述第一輸出信號，並基於所述進位信號累加所述第二輸出信號；其中，以所述第二輸出信號為高位，所述第一輸出信號為低位構成的數據用於表徵基於所述刷新命令的刷新次數。
  2. 如請求項1所述的刷新電路，其中，所述計數模組包括：第一計數單元，用於生成所述第一輸出信號，被配置為，基於所述翻轉調整信號翻轉所述第一輸出信號；第二計數單元，用於生成所述第二輸出信號，被配置為，基於所述進位信號累加所述第二輸出信號；輸出單元，連接所述第一計數單元和所述第二計數單元，被配置為根據所述第一輸出信號和所述第二輸出信號輸出第三輸出信號，所述第三輸出信號用於表徵基於所述刷新命令的刷新次數。
  3. 如請求項2所述的刷新電路，其中，所述第一計數單元具體被配置為：輸出數字高電位信號或者數字低電位信號；其中，每當所述第一計數單元接收到所述翻轉調整信號時，對所述第一計數單元當前輸出的數字高電位信號或者數字低電位信號的電位進行一次信號翻轉。
  4. 如請求項2所述的刷新電路，其中，所述第二計數單元包括多個正反器和多個反相器；低位正反器的輸出Q端口與高一位正反器的時鐘CLK端口連接；每個所述正反器的輸出Q端口均連接至一反相器的輸入端，該反相器的輸出端連接所述正反器的輸入D端口；最低位正反器的時鐘CLK端口用於接收所述進位信號；每個正反器的輸出Q端口共同用於輸出所述第二輸出信號。
  5. 如請求項1所述的刷新電路，其中，所述調整單元具體被配置為，根據所述翻轉信號、所述第一刷新信號和所述第一輸出信號生成翻轉調整信號。
  6. 如請求項1所述的刷新電路，其中，所述信號生成模組，包括：第一信號生成單元，被配置為，用於根據所述第一刷新信號和所述第二刷新信號產生所述翻轉信號；第二信號生成單元，被配置為，用於根據所述第二刷新信號產生所述進位信號。
  7. 一種刷新方法，應用於請求項1~6任一項所述的刷新電路，包括：接收所述刷新命令；其中，所述刷新命令用於依次產生所述第一刷新信號和所述第二刷新信號；基於所述第一刷新信號產生所述翻轉信號，基於所述第二刷新信號產生所述翻轉信號，並基於所述第二刷新信號產生所述進位信號；基於所述翻轉信號產生所述翻轉調整信號； 基於所述翻轉調整信號翻轉所述第一輸出信號，並基於所述進位信號累加所述第二輸出信號；其中，以所述第二輸出信號為高位，所述第一輸出信號為低位構成的數據用於表徵基於所述刷新命令的刷新次數。
  8. 如請求項7所述的刷新方法，其中，所述基於所述翻轉信號產生所述翻轉調整信號，包括：若基於同一所述刷新命令產生所述第一刷新信號和所述第二刷新信號，則將所述翻轉信號同步至翻轉調整信號。
  9. 如請求項7所述的刷新方法，其中，所述基於翻轉調整信號翻轉所述第一輸出信號，包括：每當接收到所述翻轉調整信號時，對當前輸出的所述第一輸出信號的電位進行一次信號翻轉；其中，所述基於所述進位信號累加第二輸出信號，包括：每當接收到所述進位信號時，所述第二輸出信號累積加一。
  10. 一種半導體記憶體，包括如請求項1至6任一項所述的刷新電路，所述半導體記憶體為動態隨機存取記憶體DRAM晶片。
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